JPS63308796A - 内容呼び出しメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、内容呼び出しメモリに関するもので、例え
ば、コンピュータシステムのキャッシュメモリやデータ
フローコンピュータ等の非ノイマン型コンピュータの連
想メモリなどに利用して有効な技術に関するものである
。

〔従来の技術〕

外部からキーワード（又はタグ）として与えられる検索
データと、予め書き込まれたすべてのアドレスの記憶デ
ータとを瞬間的に照合する内容呼び出しメモリＣＡ　Ｍ
　（Ｃｏｎｔｅｎｔ　　Ａｄｄｒ−ｅｓｓａｂｌｅＭｅ
ｓ＋ｏｒｙ　）がある、また、内容呼び出しメモリＣＡ
Ｍにおいて両データが一致したアドレスを、別途設けら
れるデータ記憶用ＲＡＭ　（ランダム・アクセス・メモ
リ）の読み出しアドレスとする連想メモリがある。

このような内容呼び出しメモリＣＡＭについては、日経
マグロウヒル社発行の１９８０年１０月２７日付「日経
エレクトロニクスｊの１０３頁〜１３５頁に記載されて
いる。

〔発明が解決しようとする問題点〕

上記のような内容呼び出しメモリＣＡＭを構成するメモ
リセルＣＭＣは、第５図に示すように、ＰチャンネルＭ
ＯＳＦＥＴＱ８．Ｑ９及びＮチャンネルＭＯＳＦＥＴＱ
２１〜Ｑ２４からなる従来のスタティック型メモリセル
と、ＮチャンネルＭＯＳＦＥＴＱ２５〜Ｑ２８からなる
比較論理回路とにより構成される。つまり、このメモリ
セルＣＭＣは、合計１０個のＭＯＳＦＥＴを必要とする
。

このため、内容呼び出しメモリＣＡＭ全体の回路素子数
が多くなり、その高集積化と大容量化が妨げられる原因
となっている。

この発明の目的は、メモリセルの簡素化を図った内容呼
び出しメモリを提供することにある。この発明の他の目
的は、内容呼び出しメモリの高集積化と大容量化を図る
ことにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、内容呼び出しメモリの各メモリセルを、情報
Ｎ積用キャパシタ及びアドレス選択用ＭＯＳＦＥＴから
なる従来のダイナミック型メモリセルと、相補検索デー
タ線の非反転信号線と反転信号線との間に直列形態に設
けられそのゲートに情報Ｎ積用キャパシタの出力電位を
受けるＰチャンネル型及びＮチャンネル型ＭＯＳＦＥＴ
と、上記Ｐチャンネル型及びＮチャンネル型ＭＯＳＦＥ
Ｔの共通接続されたドレイン及びソースの電位を受は出
力信号線のレベルを決定する出力ＭＯＳＦＥＴとにより
構成するものである。

〔作　　用〕

上記した手段によれば、内容呼び出しメモリのメモリセ
ルを、情報蓄積用キャパシタ及びアドレス選択用ＭＯＳ
ＦＥＴからなる従来のダイナミック型メモリセルに３個
のＭＯＳＦＥＴを付加することによって構成することが
できるため、高集積化と大容量化を図った内容呼び出し
メモリを実現することができる。

〔実施例〕

第２図には、この発明が通用された連想メモリの一実施
例を示すブロック図が示されている。この連想メモリは
、特に制限されないが、コンピュータシステムのキャッ
シュメモリにおいて、与えられた検索データ（タグ）を
もとに対応する一連のデータが格納されるメモリブロッ
クの先頭アドレスを引き出すためのアドレスポインタと
して用いられる。同図の各ブロックを構成する回路素子
は、コンビエータシステムのプロセッサ及びその周辺回
路の図示されない他のブロックを構成する回路素子とと
もに、公知のＣＭＯＳ　（相補型ＭＯ８）集積回路の製
造技術によりて、特に′Ｍ限されないが、単結晶シリコ
ンのような１個の半導体基板上において形成される。

′この実施例の連想メモリは、特に制限されないが、予
め書き込まれる１語８ビツトの検索データと図示されな
い伯のブロックから供給される８ビツトの検索データＫ
Ｏ〜に７とを照合する内容呼び出しメモリＣＡＭと、こ
の内容呼び出しメモリＣＡＭの照合結果により対応する
アドレスに予め書き込まれる先頭アドレスを読み出すポ
インタ用のランダムアクセスメモリＲＡＭを主な構成要
素とする。これらの内容呼び出しメモリＣＡＭ及びラン
ダムアクセスメモリＲＡＭは、図示されない他のブロッ
クから供給されるアドレス信号ａＣＯ〜ａｃｔ及びａｒ
Ｏ〜ａｒｉに従って、それぞれ任意のアドレスに対する
読み出し又は書き込み動作を行うこともできる。

８８２図において、内容呼び出しメモリＣＡＭは、後述
するように、同図の水平方向に並行して配置されるｆｉ
＋１本のワード線ＷＣＯ〜ＷＣｎ及び出力信号線ＳＯ〜
Ｓｎと、同図の垂直方向に配置される８組の相補データ
線ＤＣＯ・ＤＣＯ〜ＤＣ？・１で巧及びこれらのワード
線・出力信号線と相補データ線の交点に配置される８Ｘ
　（ｎ＋１）個のメモリセルにより構成される。この実
施例の内容呼び出しメモリＣＡＭにおいて、特に制限さ
れないが、相補データ線は相補検索データ線として兼用
される。

内容呼び出しメモリＣＡＭの各メモリセルは、後述する
ように、従来のダイナミック型メモリセル形態とされる
情報蓄積用キャパシタ及びアドレス選択用ＭＯＳＦＥＴ
と、相補データ線の非反転信号線及び反転信号線の間に
直列形態に設けられるＰチャンネル型及びＮチャンネル
型の照合用ＭＯＳＦＥＴと、そのゲートが上記照合用Ｍ
ＯＳＦＥＴの共通接続されたドレイン及びソースに結合
される出力ＭＯＳＦＥＴとにより構成される。

内容呼び出しメモリＣＡＭの同一の行に配置される８個
のメモリセルのアドレス選択用ＭＯＳＦＥＴのゲートは
、対応するワード線ｗｃｏ−ｗｃｎに共通結合される。

また、これらのメモリセルの出力ＭＯＳＦＥＴのドレイ
ンは、対応する出力信号＃＊　Ｓ　Ｏ−Ｓ　ｎにそれぞ
れ共通結合される。一方、内容呼び出しメモリＣＡＭの
同一の列に配置されるｆｉ＋１個のメモリセルのアドレ
ス選択用ＭＯＳ　Ｆ　Ｅ：Ｔのドレインは、対応する相
補データ線ＤＣＯ・ＤＣＯ〜ＤＣ７・ＤＣ７に所定の規
則性をもって交互に結合される。

内容呼び出しメモリＣＡＭのメモリセルの具体的な回路
構成とその動作については、後で詳細に説明する。

内容呼び出しメモリＣＡＭを構成するワード線Ｗ　ＣＯ
〜Ｗ　Ｃｎは、ＣＡＭ用アト【／スデコーダＣＤＣＨに
結合される。ＣＡＭ用アドレスデコーダＣＤＣＲは、内
容呼び出しメモリＣＡＭの直接アクセスモードにおいて
、図示されないタイミング発生回路から供給されるタイ
ミング信号φｘｃに従って選択的に動作状態とされる。

この動作状態において、ＣＡＭ用アドレスデコーダＣＤ
ＣＲは、アドレス個分ａｃｔ−ａｃｉをデコードし、指
定される一本のワード線をハイレベルの選択状態とする
。内容呼び出しメモリＣＡＭがアドレス検索モードとさ
れるとき、ワード線ＷＣＯ〜ＷＣｎはいずれも非選択状
態とされる。

内容呼び出しメモリＣＡＭの出力信号線ＳＯ〜Ｓｎは、
ワード線駆動回路ＷＤＶの対応する単位回路に結合され
る。各出力信号線５ｏ−ｓｎは、後述するように、内容
呼び出しメモリＣＡＭのアドレス検索モードにおいて、
当初−斉に回路の電源電圧Ｖｃｃのようなハイレベルに
プリチャージされる。これらの出力信号線ＳＯ〜Ｓｎは
、予め書き込まれた８ピントの検索データと与えられる
８ビツトの検索データが１ビツトでも一致しない場合ロ
ウレベルとされ、全ビット−政するとそのアドレスに対
応する出力信号線のみがハイレベルのままとされる。

ワード線駆動回路ＷＤＶは、後述するように、出力信号
線ＳＯ〜Ｓｎに対応して設けられるｎ十Ｉ　ＩｌｌのＰ
チャンネル型のプリチャージ用ＭＯＳＦＥＴ及びワード
線ドライバを含む。プリチャージ用ＭＯＳＦＥＴのゲー
トはすべて共通接続され、タイミング発生回路からタイ
ミング信号φｐｃが供給される。また、ワード線ドライ
バには、タイミング発生回路からタイミング信号φ−ｄ
が共通に供給される。このうち、タイミング信号φｐｃ
は、内容呼び出しメモリＣＡＭが非選択状態とされると
きロウレベルとされ、内容呼び出しメモリＣＡＭが選択
状態とされることによつてハイレベルとされる。また、
タイミング信号φ−ｄは、内容呼び出しメモリＣＡＭが
非選択状態とされるときロウレベルとされ、内容呼び出
しメモリＣＡＭが選択状態とされその検索動作が終了す
る時点でハイレベルとされる。

ワード線駆動回路ＷＤＶのプリチャージ用ＭＯＳＦＥＴ
は、内容呼び出しメモリＣＡ　Ｍが非選択状態とされタ
イミング信号φｐＣがロウレベルとされることによって
一斉にオン状態となり、対応する出力信号線Ｓ　Ｏ−Ｓ
　ｎを！路の電源電圧Ｖｃｃのようなハイレベルとする
。一方、ワード線駆動回路ＷＤＶのワード線ドライバは
、内容呼び出しメモリＣＡＭが選択状態とされタイミン
グ信号φｗｄがハイレベルとされることによって一斉に
動作状態とされる。この動作状態において、内容呼び出
しメモリＣＡＭの検索動作の結果ハイレベルのままとさ
れる出力信号線５ｏ−ｓｎに対応するワード線ドライバ
の出力信号のみがハイレベルとなる。

これにより、内容呼び出しメモリＣＡＭにおいて検索デ
ータが全ビット一致したアドレスに対応するランダムア
クセスメモリＲＡＭのワード線のみが選択状態とされる
。

内容呼び出しメモリＣＡＭの相補データ線ＤＣＯ−Ｄて
１〜ＤＣ？・百で了は、その一方において、センスアン
プＣ３Ａの対応する単位増幅回路に結合される。これら
のセンスアンプＣ３Ａの単位増幅回路には、タイミング
発生回路からタイミング信号φｓｃが共通に供給される
。このタイミング信号φｓｃは、内容呼び出しメモリＣ
ＡＭが非選択状態とされるときロウレベルとされ、内容
呼び出しメモリＣＡＭが直接アクセスモードで選択状態
とされＣＡＭ用アドレスデコーダＣＤＣＲによるワード
線の選択動作が終了する時点でハイレベルとされる。

センスアンプＣ３Ａの単位増幅回路は、タイミング信号
φＳＣがハイレベルとされることによって一斉に動作状
態とされる。この動作状態において、各単位増幅回路は
、選択状態とされるワード線に結合されるメモリセルＣ
ＭＣから対応する相補データ線ＤＣＯ・ＤＣＯ−ＤＣ７
・ＤＣ７に出力される微小読み出し信号を増幅し、ハイ
レベル又はロウレベルの２値読み出し信号とする。

内容呼び出しメモリＣＡＭの相補データ線ＤＣＯ・丁で
τ〜ＤＣ？・テで了は、その他方において、データバッ
ファＣＤＢの対応する単位回路に結合される。データバ
ッファＣＤＢの各単位回路は、対応して設けられる入力
バッファ及び出カバソファを含む。これらの入カバソフ
ァにはタイミング発生回路からタイミング信号φＨＣが
共通に供給され、出カバソファにはタイミング信号φｒ
ｃが共通に供給される。このうち、タイミング信号φｗ
ｃは、内容呼び出しメモリＣＡＭが非選択状態とされる
ときロウレベルとされ、内容呼び出しメモリＣＡＭが直
接アクセスモードの書き込み動作で選択状態とされワー
ド線の選択動作が終了する時点で一時的にハイレベルと
される。また、このタイミング信号φｗｃは、内容呼び
出しメモリＣＡＭがアドレス検索モードで選択状態とさ
れるとき、起動されると同時にハイレベルとされる。一
方、タイミング信号φｒｃは、内容呼び出しメモリＣＡ
Ｍが非選択状態とされるときロウレベルとされ、内容呼
び出しメモリＣＡＭが直接アクセスモードの読み出し動
作で選択状態とされセンスアンプＣＳＡによる増幅動作
が終了する時点でハイレベルとされる。

データバッファＣＤＢの各単位回路の入力バッファは、
タイミング信号φ−Ｃがハイレベルとされることで一斉
に動作状態とされる。この動作状態において、各入カバ
ソファは、対応する端子ＫＯ〜に７を介して供給される
検索データを相補信号とし、対応する相補データ線ＤＣ
Ｏ・ＤＣＯ−ＤＣ７・ＤＣ７に伝達する。一方、データ
バッファＣＤＢの各単位回路の出カバソファは、タイミ
ング信号φｒｃがハイレベルとされることで一斉に動作
状態とされる。この動作状態において、各出カバソファ
は、対応する相補データ線ＤＣＯ・ＤＣＯ〜ＤＣ？・Ｄ
Ｃ７に確立された２値読み出し信号を取り込み、対応す
る端子ＫＯ〜に７を介して出力する。

一方、ランダムアクセスメモリＲＡＭは、同図の水平方
向に配置されるｆｉ＋１本のワード線ＷＲ０〜ＷＲｎと
、同図の垂直方向に配置されるｊ＋１組の相補データ線
ＤＲＯ・ＤＲＯ〜ＤＲｊ−ＤＷゴ及びこれらのワード線
と相補データ線の交点に配置される（ｎ＋１）Ｘ　（ｊ
＋１）個のメモリセルにより構成される。

ランダムアクセスメモリＲＡＭを構成する各メモリセル
は、それぞれ情報蓄積用キャパシタ及びアドレス選択用
ＭＯ５ＦＥＴによって構成される。

ランダムアクセスメモリＲＡＭの同一の行に配置される
ｊ＋１ｇのメモリセルのアドレス選択用ＭＯＳＦＥＴの
ゲートは、対応するワード線ＷＲＯ〜ＷＲｎに共通結合
される。また、ランダムアクセスメモリＲＡＭの同一の
列に配置されるｆｉ＋１個のメモリセルのアドレス選択
用ＭＯＳ　Ｆ　ＥＴのドレインは、対応する相補データ
線ＤＲＯ−ＤＲ■〜ＤＲｊ−ＤＲｊに所定の規則性をも
って交互に結合される。

ランダムアクセスメモリＲＡＭのワード線ＷＲＯ〜ＷＲ
ｎは、その一方において、上述のワード線駆動回路ＷＤ
Ｖの対応するワード線ドライバの出力端子にそれぞれ結
合される。また、ワード線ＷＲＯ〜ＷＲｎは、その他方
において、ＲＡＭ用アドレスデコーダＲＤＣＲに結合さ
れる。これらのワード線ＷＲＯ〜ＷＲｎは、内容呼び出
しメモＩＪＣＡＭ及びランダムアクセスメモリＲＡＭが
アドレス検索モードとされるとき、内容呼び出しメモリ
ＣＡＭの検索動作の結果ハイレベルとされる出力信号線
５ＯｘＳｎに対応し°ζ選択的にハイレベルの選択状態
とされる。これにより、選択されたワード線に結合され
るｊ＋１個のメモリセルの記憶データすなわちメモリブ
ロックの先頭アドレスの読み出し動作が行われる。一方
、これらのワード線ＷＲＯ〜ＷＲｎは、ランダムアクセ
スメモリＲＡＭが直接アクセスモードとされるとき、Ｒ
ＡＭ用アドレスデコーダＲＤ　ＣＲによって択一的にハ
イレベルの選択状態とされる。これにより、選択された
ワード線に結合されるｊ＋　１　！ｉｌｌのメモリセル
に対し、データバッファＲＤＢを介して先頭アドレスを
示すデータが直接入出力される。

ＲＡＭ用アドレスデコーダＲＤＣＨには、図示されなし
）他のブロックからｔ＋１ピントのアドレス信号ａｒｏ
ｘａｒｉが供給され、タイミング発生回路からタイミン
グ信号φｘｒが供給される。このタイミング信号φｘｒ
は、ランダムアクセスメモＩＪ　ＲＡ　Ｍが非選択状態
とされるときロウレベルとされ、ランダムアクセスメモ
リＲＡＭが直接アクセスモードで選択状態とされるとき
選択的にハイレベルとされる。ＲＡＭ用アドレスデコー
ダＲＤＣＲは、タイミング信号φｘｒがハイレベルとさ
れることによって選択的に動作状態とされる。この選択
状態において、ＲＡＭ用アドレスデコーダＲＴ）ＣＲｋ
よ、アドレス信ｑａｒＱ〜ａｒｉをデコードし、指定さ
れる１本のワード線をハイレベルの選択状態とする。

ランダムアクセスメモリＲＡＭの相補データ線ＤＲＯ・
Ｄ　ＲＯ〜ＤＲｊ・ＤＲＪは、その一方において、セン
スアンプＲ３Ａの対応する単位増幅回路にそれぞれ結合
される。センスアンプＲ５Ａの各単位増幅回路は、上述
のセンスアンプＣＳＡの各単位ＩｔＩ幅回路と同様に、
タイミング発生回路から供給されるタイミング信号φｓ
ｒに従っテ選択的に動作状態とされる。この動作状態に
おいて、センスアンプＲ３Ａの各単位増幅回路は、選択
されたワード線に結合されるｊ＋１個のメモリセルＲＭ
Ｃから対応する相補データ線ＤＲＯ−ＤＲＯ〜ＤＲｊ　
−ＤＲｊに出力される微小読み出し信号ヲ増’＠Ｌ　、
ハイレベル又はロウレベルの２値読み出し信号とする。

ランダムアクセスメモリＲＡＭの相補データ線ＤＲＯ・
ＤＲＯ〜ＤＲｊ−ＤＲｊは、その他方において、データ
バッファＲＤＢの対応する単位回路に結合される。デー
タバッファＲＤＨの各単位回路は、端子ＤＯ〜Ｄｊに対
応して設けられるｊ＋１個の入力バッファ及び出力バッ
ファを含む。

これらの入力バンフ１及び出力バッファには、タイミン
グ発生回路からタイミング信号φ−ｒ及びφｒｒがそれ
ぞれ共通に供給される。これらのタイミング信号φ訂及
びφｒｒは、ランダムアクセスメモリＲＡＭが直接アク
セスモードの書き込み動作又は読み出し動作で選択状態
とされるときワード線の選択動作が終了又はセンスアン
プＲ３Ａによる増幅動作が終了した時点でハイレベルと
される。

また、タイミング信号φｒｒは、この連想メモリがアド
レス検索モードで選択状態とされ、内容呼び出しメモリ
ＣＡＭによる検索動作が終了しランダムアクセスメモリ
ＲＡＭのワード線の選択動作が終了する時点でハイレベ
ルとされる。

データバッファＲＤＢの各入力バッファは、タイミング
信号φｗｒがハイレベルとされることによって選択的に
動作状態とされ、端子ＤＯ〜ｏ３を介して供給される書
き込みデータを相補信号として対応する相補データ線Ｄ
ＲＯ−ＤＲＯ〜ＤＲｊ・ＤＲｊに伝達する。一方、デー
タバッファＲＤＢの各出カバ７フアは、タイミング信号
φｒｒがハイレベルとされることによって選択的に動作
状態とされ、相補データｌ１ｌＤＲＯ−ＤＲＯ〜ＤＲＪ
・１１丁に確立される２値読み出し信号を端子ＤＯ〜Ｄ
Ｊを介して出力する。

第１図には、第２図の連想メモリの内容呼び出しメモリ
ＣＡＭの一実施例の回路図が示されている。以下の図に
おいて、チャンネル（バックゲート）部に矢印が付加さ
れたＭＯＳＦＥＴはＰチャンネル型であり、矢印のない
ＮチャンネルＭＯＳＦＥＴと区別される。

第１図において、内容呼び出しメモリＣＡＭは、前述の
ように、第１図の水平方向に配置されるｎ＋１本のワー
ド線ＷＣＯ〜ＷＣｎ及び出力信号線ＳＯ〜Ｓｎと、同図
の垂直方向に配置される８組の相補データ１ＪｉｌＤｃ
Ｏ・ＤＣＯ−ＤＣ？・ＤＣ７及びこれらのワード線と相
補データ線の交点に配置される９ｘ（ｎ＋１）（ｉのメ
モリセルにより構成される。ワード線Ｗ　ＣＯ”　Ｗ　
Ｃｎは、ＣＡＭ用アドレスデコーダＣＤＣＨに結合され
、内容呼び出しメモリＣＡＭの直接アクセスモードにお
いて、択一的にハイレベルの選択状態とされる。一方、
相補データ線ＤＣＯ−ＤＣＯ−ＤＣ７・ＤＣ７は、その
一方においてセンスアンプＣ３Ａの対応する単位増幅回
路ＳＡＩ〜ＳＡ２に結合され、その他方においてデータ
バッファＣＤＢの対応する単位回路ＢＣＩ〜ＢＣ２に結
合される。

内容呼び出しメモリＣＡＭの各メモリセルは、第１図の
メモリセルＣＭＣ及びＣＭＣ’に例示的に示されるよう
に、それぞれ１個の情報Ｎ積用キャパシタＣＩ（Ｃ２）
及びアドレス選択用ＭＯＳＦＥＴＱＩ　Ｏ（Ｑｌ　１）
からなる通常のダイナミック型メモリセルと、照合用及
び出力用の３個のＭＯＳＦＥＴＱＩ、Ｃ１２及びＣ１４
（Ｃ２，Ｃ１３及びＣ１５）によって構成される。この
うち、メモリセルＣＭＣのアドレス選択用ＭＯＳＦＥＴ
のドレインは対応する用補データ線の鼻反転信号線に結
合され、メモリセルＣＭＣ”のアドレス選択用ＭＯＳＦ
ＥＴのドレインは対応する相補データ線の反転信号線に
結合される。これらのメモリセルＣＭ　Ｃ及びＣＭＣ’
　は、＋ｌｌ′＃Ｉｉデータ線方向に対称的な構成とさ
れる。

すなわち、ＣＭＣタイプのメモリセルは、相補データ線
ＤＣＯ−ＤＣＯとワード線ＷＣＯの交点に配置されるメ
モリセルに代表して示されるように、情報蓄積用キャパ
シタＣ１及びＮチャンネル型のアドレス選択用ＭＱ　Ｓ
　Ｆ　ＥＴＱ　１０からなるダイナミック型メモリセル
を含む、このメモリセルＣＭＣのアドレス選択用ＭＯＳ
ＦＥＴＱＩ　Ｏのドレインは対応する相補データ線の非
反転信号線ＤＣＯに結合され、そのゲートは対応するワ
ード線ＷＣＯに結合される。アドレス選択用ＭＯＳＦＥ
ＴＱＩＯのソースは、対応する情報蓄積用キャパシタＣ
１の一方の電極に結合される。情報蓄積用キャパシタＣ
１の他方の電極には、所定の電圧値とされるセルプレー
ト電圧が共通に供給される。

相補データ線の非反転信号線ＤＣＯ及び反転信号線ＤＣ
Ｏの間には、照合用のＰチャンネルＭＯＳＦＥＴＱ１及
びＮチ中ンネルＭＯＳＦＥＴＱＩ　２が直列形態に設け
られる。これらのＭＯＳ　Ｆ　ＥＴＱｌ及びＣ１２のゲ
ートは共通接続され、ノードｎ１としてさらに対応する
アドレス選択用ＭＯＳＦＥＴＱＩＯのソースに結合され
る。また、これらの照合用ＭＯ５ＦＥＴＱＩ及びＣ１２
の共通接続されたドレイン及びソースは、対応する出力
ＭＯ９ＦＥＴＱＩ　４のゲートに結合される。

同様に、ＣＭＣ’　タイプのメモリセルは、相補データ
線ＤＣ７・ＤＣ７とワード線ＷＣＯの交点に配置される
メモリセルに代表して示されるように、情報蓄積用キャ
パシタＣ２及びＮチャンネル型のアドレス選択用ＭＯＳ
ＦＥＴＱＩＩからなるダイナミック型メモリセルを含む
、このメモリセルＣＭＣのアドレス選択用ＭＯＳＦＥＴ
ＱＩ　１のドレインは対応する相補データ線の反転信号
線■び了に結合され、そのゲートは対応するワード線Ｗ
ＣＯに結合される。アドレス選択用ＭＯＳＦＥＴＱＩＩ
のソースは、対応する情報蓄積用キャパシタＣ２の一方
の電極に結合される。情報蓄積用キャパシタＣ２の他方
の電極には、所定の電圧値とされるセルプレート電圧が
共通に供給される。

相補データ線の非反転信号１ＩＤＣ７及び反転信号線百
で了の間には、照合用のＮチャンネル型０８ＦＥＴＱ１
３及びＰチャンネルＭＯ５ＦＥＴＱ２が直列形態に設け
られる。これらのＭＯＳ　Ｆ　ＥＴＱｌ３及びＣ２のゲ
ートは共通接続され、ノードｎ３としてさらに対応する
アドレス選択用ＭＯＳＦＥＴＱＩ　１のソースに結合さ
れる。また、これらの照合用ＭＯＳＦＥＴＱＩ　３及び
Ｃ２の共通接続されたドレイン及びソースは、対応する
出力ＭＯＳＦＥＴＱ１５のゲートに結合される。

同一の行に配置されるメモリセルＣＭＣ及びＣＭＣ’の
出力ＭＯＳＦＥＴＱＩ　４〜Ｑ１５のドレインは、対応
する出力信号線ＳＯに共通接続される。また、これらの
出力ＭＯＳＦＥＴのソースは、回路の接地電位に結合さ
れる。

つまり、内容呼び出しメモリＣＡＭにおいて、特に制限
されないが、偶数番号の相補データ線ＤＣＯ・ドて１．
ＤＣ２・テ百２．ＤＣ４・直１及びＤＣ６−ＤＣ６と各
ワード線Ｗ　ＣＯ〜Ｗ　Ｃｎの交点に結合されるメモリ
セルはＣＭＣタイプとされ、奇数番号の相補データ線Ｄ
ＣＩ・ＤＣＩ。

ＤＣ３・ざてゴ、ＤＣ５・１て］及びＤＣ７，Ｄσ了と
各ワード線ＷＣＯ〜ＷＣｎの交点に結合されるメモリセ
ルはＣＭＣ’　タイプとされる。前述のように、ＣＭＣ
タイプのメモリセルにおいて、アドレス選択用ＭＯＳＦ
ＥＴのドレインは対応する相補データ線の非反転信号線
に結合され、Ｐチヤンネル型の照合用ＭＯＳＦＥＴはノ
ードｎ１と対応する相補データ線の非反転信号線との間
に設けられる。ところが、ＣＭＣ”タイプのメモリセル
テハ、アドレス選択用ＭＯＳＦＥＴのドレインは対応す
る相補データ線の反転信号線に結合され、Ｐチャンネル
型の照合用ＭＯＳＦＥＴはノードｎ３と対応する相補デ
ータ線の反転信号線との間に設けられる。

出力信号線５ｏ−５ｎは、ワード線駆動回路〈レベルセ
ンス回路）ＷＤＶの対応するワード線ドライバＤＶＩ〜
ＤＶ２の入力端子にそれぞれ結合される。これらのワー
ド線ドライバＤＶＩ〜ＤＶ２の入力端子と回路の電源電
圧Ｖｃｃとの間には、Ｐチャンネル型のプリチャージＭ
ＯＳＦＥＴＱ３〜Ｑ４がそれぞれ設けられる。プリチャ
ージＭＯＳＦＥＴＱ３〜Ｑ４のゲートは共通接続され、
タイミング発生回路から上述のタイミング信号φｐｃが
共通に供給される。また、ワード線ドライバＤＶ１〜Ｄ
Ｖ２には、タイミング発生回路から上述のタイミング信
号φ−が共通に供給される。タイミング信号φ匹は、内
容呼び出しメモリＣＡＭが非選択状態とされるときロウ
レベルとされ、このときプリチャージＭＯＳＦＥＴＱ３
〜Ｑ４は一斉にオン状態となる。これにより、出力信号
線ＳＯ〜Ｓｎは回路の電源電圧Ｖｃｃのようなハイレベ
ルにプリチャージされる。内容呼び出しメモリＣＡＭが
選択状態とされるときタイミング信号φｐｃはハイレベ
ルとされ、プリチャージ動作は停止される。一方、タイ
ミング信号φｗｄは、内容呼び出しメモリＣＡＭがアド
レス検索モードで選択状態とされ、内容呼び出しメモリ
ＣＡＭによる検索動作が終了する時点でハイレベルとさ
れる。これにより、ワード線ドライバＤＶＩ〜ＤＶ２が
選択的に動作状態とされ、対応する出力信号線５ｏ−ｓ
ｎのレベルに従ってランダムアクセスメモリＲＡＭのワ
ード線ＷＲＯ〜ＷＲｎが選択的にハイレベルの選択状態
とされる。

前述のように、内容呼び出しメモリＣＡＭが書き込み動
作で直接アクセスモードとされるとき、ワードＩＪＩＷ
ｃＯ〜ＷＣｎが択一的にハイレベルの選択状態とされ、
相補データ線ＤＣＯ・ＤＣＯ〜ＤＣ７・１τ了には畜き
込みデータすなわち検索データＫＯ〜に７に従って形成
される相補書き込み信号が供給される。これにより、選
択されたワード線に結合される８個のメモリセルのアド
レス選択用ＭＯＳＦＥＴＱＩ　Ｏ又はＱｌｌがオン状態
となり、情報蓄積用キャパシタ０１又はＣ２にはこの相
補書き込み信号に従って選択的に電荷が蓄積される。す
なわち、対応する書き込みデータが論理“０”とされる
とき、対応する相補データ線の非反転信号線はロウレベ
ルとされ反転信号線がハイレベルとされる。このため、
ＣＭＣ型のメモリセルの情報蓄積用キャパシタＣＩには
電荷が蓄積されず、その電位はロウレベルとなる。また
、このとき、ＣＭＣ’型のメモリセルの情報蓄積用キャ
パシタＣ２には電荷がＭ積され、その電位はハイレベル
となる。一方、対応する書き込みデータが論理“１″と
されるとき、対応する相補データ線の非反転信号線がハ
イレベルとされ反転信号線はロウレベルとされる。この
ため、ＣＭＣ型のメモリセルの情報蓄積用キャパシタＣ
１には電荷が蓄積され、その電位はハイレベルとなる。

また、このとき、ＣＭＣ’型のメモリセルの情報蓄積用
キャパシタＣ２には電荷が蓄積されず、その電位はロウ
レベルとなる。

一方、内容呼び出しメモリＣＡＭがアドレス検索モード
とされるとき、ワード線Ｗ　ＣＯ＝　Ｗ　Ｃｎはいずれ
もロウレベルの非選択状態とされ、相補データ線ＤＣＯ
・「で１〜ＤＣ７・正でゴには検索データに従った相補
検索信号が供給される。これにより、各メモリセルのノ
ードｎ２及びｎ４の電位が、対応する相補データ線ＤＣ
Ｏ・百で１〜ＤＣ？・百で１に供給される検索データ及
び上記書き込み動作によって予め書き込まれた検索デー
タに従ったレベルとなる。すなわち、例えば与えられた
検索データと予め書き込まれた検索データがともに論理
１０１である場合、ＣＭＣタイプのメモリセルでは、情
報蓄積用キャパシタＣ１すなわちノードｎ１の電位がロ
ウレベルであるため、Ｐチャンネル型の照合用ＭＯＳＦ
ＥＴＱＩがオン状態となり、Ｎチャンネル型の照合用Ｍ
ＯＳＦＥＴＱ１２はオフ状態となる。このとき、対応す
る相補データ線の非反転信号はロウレベルとされ、反転
信号線がハイレベルとされるため、ノードｎ２はロウレ
ベルとなり、対応する出力ＭＯＳＦＥＴＱ１４はオフ状
態となる。また、ＣＭＣ’　タイプのメモリセルでは、
情報蓄積用キャパシタＣ２すなわちノードｎ２の電位が
ハイレベルであるため、Ｎチャンネル型の照合用ＭＯＳ
ＦＥＴＱＩ　３がオン状態となり、Ｐチャンネル型の照
合用ＭＯＳＦＥＴＱ２はオフ状態となる。このとき、対
応する相補データ線の非反転信号はロウレベルとされ、
反転信号線がハイレベルとされるため、ノードｎ４はロ
ウレベルとなり、対応する出力ＭＯＳＦＥＴＱ１５は同
様にオフ状態となる。

一方、例えば与えられた検索データが論理“１”で予め
書き込まれた検索データが論理１０”である場合、ＣＭ
Ｃタイプのメモリセルでは、情報蓄積用キャパシタＣ１
すなわちノードｎｌの電位がロウレベルであるため、Ｐ
チャンネル型の照合用ＭＯＳＦＥＴＱＩがオン状態とな
り、Ｎチャンネル型の照合用ＭＯＳＦＥＴＱＩ　２はオ
フ状態となる。このとき、対応する相補データ線の非反
転信号がハイレベルとされ反転信号線はロウレベルとさ
れるため、ノードｎ２ばハイレベルとなり、対応する出
力ＭＯＳＦＥＴＱＩ　４がオン状態となる。また、ＣＭ
Ｃ″タイプのメモリセルでは、情報蓄積用キャパシタＣ
２すなわちノードｎ２の電位がハイレベルであるため、
Ｎチャンネル型の照合用ＭＯＳＦＥＴＱＩ　３がオン状
態となり、Ｐチャンネル型の照合用ＭＯＳＦＥＴＱ２は
オフ状態となる。このとき、対応する相補データ線の非
反転信号がハイレベルとされ反転信号線はロウレベルと
されるため、ノードｎ４はハイレベルとなり、対応する
出力ＭＯＳＦＥＴＱＩ　５は同様にオン状態となる。

同様に、例えば与えられた検索データが論理“０”で予
め書き込まれた検索データが論理“１”である場合、Ｃ
ＭＣタイプのメモリセルでは、情報ｍ積用キャパシタＣ
１すなわちノードｎｌの電位がハイレベルとなるため、
Ｐチャンネル型の照合用ＭＯＳ　Ｆ　ＥＴＱ　１はオフ
状態となり、代わってＮチャンネル型の照合用ＭＯＳＦ
ＥＴＱＩ　２がオン状態となる。このとき、対応する相
補データ線の非反転信号はロウレベルとされ反転信号線
がハイレベルとされるため、ノードｎ２はハイレベルと
なり、対応する出力ＭＯＳＦＥＴＱＩ　４がオン状態と
なる。また、ＣＭＣ’　タイプのメモリセルでは、情報
Ｍ積用キャパシタＣ２すなわちノードｎ２の電位がロウ
レベルであるため、Ｎチャンネル型の照合用ＭＯＳＦＥ
ＴＱＩ　３はオフ状態となり、代わってＰチャンネル型
の照合用ＭＯＳＦＥＴＱ２がオン状態となる。このとき
、対応する相補データ線の非反転信号はロウレベルとさ
れ反転信号線がハイレベルとされるため、ノードｎ４は
ハイレベルとなり、対応する出力ＭＯＳＦＥＴＱ１５が
同様にオン状態となる。

一方、例えば与えられた検索データと予め書き込まれた
検索データがともに論理１１”である場合、ＣＭＣタイ
プのメモリセルでは、情報ＩＱ用キャパシタＣＩすなわ
ちノードｎ１の電位がハイレベルとなるため、Ｐチャン
ネル型の照合用ＭＯＳＦＥＴＱＩはオフ状態となり、代
わってＮチャンネル型の照合用ＭＯＳＦＥＴＱＩ　２が
オン状態となる。このとき、対応する相補データ線の非
反転信号がハイレベルとされ反転信号線はロウレベルと
されるため、ノードｎ２はロウレベルとなり、対応する
出力用ＭＯＳＦＥＴＱＩ　４はオフ状態となる。また、
ＣＭＣ“タイプのメモリセルでは、情報蓄積用キャパシ
タＣ２すなわちノードｎ２の電位がロウレベルとなるた
め、Ｎチャンネル型の照合用ＭＯＳＦＥＴＱＩ　３はオ
フ状態となり、代わってＰチャンネル型の照合用ＭＯＳ
ＦＥＴＱ２がオン状態となる。このとき、対応する相補
データ線の非反転信号がハイレベルとされ反転信号線は
ロウレベルとされるため、ノードｎ４はロウレベルとな
り、対応する出力ＭＯＳＦＥＴＱ１５は同様にオフ状態
となる。

つまり、各メモリセルの出力用ＭＯＳＦＥＴは、対応す
るメモリセルに予め署き込まれた検索デー夕と対応する
相補データ線に与えられる検索データが一致した場合に
はオフ状態となり、再検索データが一致しない場合にオ
ン状態となる。したがって、内容呼び出しメモリＣＡＭ
が非選択状態とされるときに対応するプリチャージ用Ｍ
ＯＳＦＥＴによってハイレベルとされた各出力信号線Ｓ
Ｏ〜Ｓｎのレベルは、対応する行に配置されるすべての
メモリセルの出力用ＭＯＳＦＥＴがオフ状態となるとき
、すなわち予め書き込まれた８ピントの検索データと相
補データ線に与えられる８ビツトの検索データが全ビッ
ト一致したとき、はじめてハイレベルを保持する。とこ
ろが、対応する行に配置されるメモリセルの出力用ＭＯ
ＳＦＥＴが一つでもオン状態となる場合、すなわち予め
書き込まれた８ビツトの検索データと相補データ線に与
えられる８ビツトの検索データが全ビット−政しない場
合には、出力信号線ＳＯ〜Ｓｎのハイレベルはディスチ
ャージされ、回路の接地電位のようなロウレベルとなる
。

これらの出力信号線ＳＯ〜Ｓｎのレベルは、内容呼び出
しメモリＣＡＭの選択動作が終了しタイミング信号φ−
ｄがハイレベルとされることで、ワード線駆動回路ＷＤ
Ｖの対応するワード線ドライバＤＶＩ〜ＤＶ２によって
判定される。これにより、ランダムアクセスメモリＲＡ
Ｍのワードｔ＋ｉｔｗＲＯ−ＷＲｎのうち、内容呼び出
しメモリＣＡＭの検索動作の結果ハイレベルが保持され
ている出力信号線ＳＯ〜Ｓｎに対応するワード線のみが
、ハイレベルの選択状態とされる。

第３図には、第２図の連想メモリのアドレス検索モード
の一実施例のタイミング図が示されている。同図では、
ノードｎ１及びｎ３について、内容呼び出しメモリＣＡ
Ｍの対応するメモリセルに予め論理“ｌ”の検索データ
が書き込まれる場合を実線で示し、論理“０”の検索デ
ータが書き込まれる場合を点線で示している。また、ノ
ードｎ２及びｎ４と出力信号線ＳＯ〜Ｓｎ及びランダム
アクセスメモリＲＡＭのワード線ＷＲＯ〜ＷＲｎについ
て、予め書き込まれた８ビツトの検索データと与えられ
る８ビツトの検索データが全ピント一致する場合を実線
で示し、少なくとも１ビツトが一致しない場合を一点鎖
線で示している・連想メモリが非選択状態とされるとき
、タイミング信号φｐｃはロウレベルとされ、ワード線
駆動回路ＷＤ　Ｖ（７）プリチャージ用ＭＯＳＦＥＴＱ
３〜Ｑ４によって出力信号線５ｌ−３ｎがハイレベルに
プリチャージされる。内容呼び出しメモリＣＡＭでは、
予め論理“１”の検索データが書き込まれるとき、ＣＭ
Ｃタイプのノードｎ１がハイレベルとなりＣＭＣ”　タ
イプのノードｎ２はロウレベルとなる。また、予め論理
“０”の検索データが書き込まれるとき、ＣＭＣタイプ
のノードｎ１はロウレベルとなりＣＭＣ’　タイプのノ
ードｎ２がハイレベルとなる。

連想メモリは、検索データＫＯ〜に７が供給された後、
図示されない起動制御信号が供給されることによって起
動される。

連想メモリでは、まずタイミング信号φ−Ｃがハイレベ
ルとされ、やや遅れてタイミング信号φｐｃがハイレベ
ルとされる。また、このタイミング信号φｐｃにさらに
遅れてタイミング信号φｗｄがハイレベルとされ、続い
てタイミング信号φｓｒ及びφｒｒが、与えられた検索
データＫＯ〜に７と予め書き込まれた検索データが一致
するワードが存在した場合に限って選択的に、少しずつ
遅れてハイレベルとされる０両検索データが１ビツトで
も一致しない場合、上記タイミング信号φｓｒ及びφｒ
ｒはハイレベルとされない。

タイミング信号φ−〇がハイレベルとされることで、デ
ータバッファＣＤＢの入カバソファが一斉に動作状態と
なり、相補データ線ＤＣＯ−ＤＣＯ〜ＤＣ７・ＤＣ７に
は、与えられた検索データＫＯ−に７に従った相補検索
信号が供給される。これらの検索データと予め書き込ま
れた検索データとが一致すると、対応するメモリセルＣ
ＭＣのノードｎ２及びメモリセルＣＭＣ’　のノードｎ
４はともにαウレベルとなる。８ビツトの検索データが
すべて一致した場合、タイミング信号φｐｃがハイレベ
ルとされプリチャージ動作が停止された時点で、出力信
号線Ｓｏ−ｗｓｎはハイレベルのままとされる、一方、
８ピントの検索データが１ピツトでも一致しない場合、
タイミング信号φｐｃがハイレベルとされプリチャージ
動作が停止された時点で、出力信号＆ｌＳＯ〜Ｓｎはデ
ィスチャージされロウレベルとなる。

タイミング信号φｗｄがハイレベルとされることで、ワ
ード線駆動回路ＷＤＶのワード線ドライバＤＶＩ−ＤＶ
２が一斉に動作状態とされ、出力信号線Ｓ　Ｏｗ　Ｓ　
ｎのレベル判定が行われる。このとき、上記８ビツトの
ｉｉｉ索データがすべて一致し出力信号線ＳＯ〜Ｓｎが
ハイレベルのまま保持されていると、対応するワード線
ドライバＤＶＩ〜Ｄｖ２の出力信号がハイレベルとなり
、ランダムアクセスメモリＲＡＭの対応するワード線Ｗ
ＲＯ〜ＷＲｎがとされる。このとき、８ビツトの検索デ
ータが１ビツトでも不一致となり出力信号線ＳＯ〜Ｓｎ
がロウレベルになると、ランダムアクセスメモリＲＡＭ
の対応するワード線はそのまま非選択状態とされる。

８ビツトの検索データがすべて一致し、ランダムアクセ
スメモリＲＡＭのワード線ＷＲＯ〜ＷＲｎのいずれかが
選択状態とされた後、タイミング信号φ３ｒがハイレベ
ルとされることで、ランダムアクセスメモリＲＡＭのセ
ンスアンプＲ３Ａが動作状態とされる。これにより、ラ
ンダムアクセスメモリＲＡＭの選択されたワード線に結
合されるｊ＋１個のメモリセルから出力された微小読み
出し信号が、センスアンプＲＳＡの対応する単位増幅回
路によって増幅され、ハイレベル又はロウレベルの２値
読み出し信号とされる。これらの２値読み出し信号は、
タイミング信号φｒｒがハイレベルとされることで、デ
ータバッファＲＤＢの対応する出カバソファを介して、
対応する端子ＤＯ〜Ｄｊに出力される。

以上のように、この実施例の連想メモリの内容呼び出し
メモリＣＡＭのメモリセルは、情報Ｍ積用キャパシタ及
びアドレス選択用ＭＯＳＦＥＴからなる従来のダイナミ
ック型メモリセルに、２個の照合用ＭＯＳＦＥＴと１個
の出力用ＭＯＳＦＥＴを加えた合計５のＭＯＳＦＥＴに
よって構成される。したがって、第５図に示した従来の
メモリセルに比較し、メモリセルの構成が簡素化され、
内容呼び出しメモリＣＡＭの所要面積が相当比削減され
る。このため、内容呼び出しメモリＣＡＭひいては連想
メモリの高集積化及び大容量化を図ることができ、その
低コスト化を図ることができるものである。

以上の本実施例に示されるように、この発明をコンピュ
ータシステムのキャッシュメモリに用いられる連想メモ
リに適用した場合、次のような効果が得られる。すなわ
ち、 （１）内容呼び出しメモリの各メモリセルを、情報蓄積
用キャパシタ及びアドレス選択用ＭＯＳＦＥＴからなる
従来のダイナミック型メモリセルと、相補検索データ線
の非反転信号線と反転信号線との間に直列形態に設けら
れそのゲートに情報蓄積用キャパシタの出力電位を受け
るＰチャンネル型及びＮチャンネル型のＭＯＳＦＥＴと
、上記Ｐチャンネル型及びＮチャンネル型ＭＯＳＦＥＴ
の共通接続されたドレイン及びソースの電位を受は出力
信号線のレベルを決定する出力ＭＯＳＦＥＴとにより構
成することで、内容呼び出しメモリのメモリセルを合計
５　ｆｌ！ｉのＭＯＳＦＥＴにより構成できるという効
果が得られる。

（２）上記（１１項により、内容呼び出しメモリのメモ
リセルを簡素化し、その回１ｉ’３素子数を削減できる
という効果が得られる。

（３）上記（１）項及び（２）項により、内容呼び出し
メモリのメモリセルを高集積化し、大容量化できるとい
う効果が得られる。

（４）上記（１１項〜（３）項により、内容呼び出しメ
モリを含む連芯メそり等の低コスト化を図ることができ
るという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸税しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図の実施
例において、直接アクセスモードによってメモリセルに
検索データを書き込み又は読み出すための相補データ線
は、相補検索データ線と別個に設けられるものであって
もよいし、メモリセルは、例えば第４図のような構成と
してもよい、すなわち、第４図の場合、Ｐチャンネル型
及びＮチャンネル型の照合用ＭＯＳＦＥＴＱ５．Ｑ１６
ないしＱ６．Ｑ１７は、第１図の実施例に比較して反対
の組み合わせで結合される。また、出力ＭＯＳＦＥＴＱ
Ｉ　８〜Ｑ１９は直列形態に結合され、対応する出力信
号線ＳＯを構成する。これらの出力ＭＯＳＦＥＴＱＩ　
８〜Ｑ１９は、対応するメモリセルに予め書き込まれた
検索データと与えられる検索データが一致するときにオ
ン状態とされ、不一致のときにオフ状態とされる。この
出力信号線ＳＯの出力端は、内容呼び出しメモリＣＡＭ
が非選択状態とされタイミング信号φｐｃがハイレベル
とされるとき、ＭＯ５ＦＥＴＱ２０によってロウレベル
にプリディスチャージされる。また、出力信号線ＳＯの
入力端には、内容呼び出しメモリＣＡＭがアドレス検索
モードで選択状態とされタイミング信号φｗｄがハイレ
ベルとされるとき、ＭＯＳＦＥＴＱ７によつて出力電流
が供給される。これらの出力電流は、出力ＭＯＳＦＥＴ
Ｑ１８〜Ｑ１９がすべてオン状態となるとき、すなわぢ
８ビツトの検索データがすべて一致したときにはじめて
対応するワード線ドライバＤＶ３に伝達される。このと
き、ワード線ドライバＤＶ３の出力１８号はハイレベル
とされ、ランダムアクセスメモリＲＡＭの対応するワー
ド線が選択状態とされる。

さらに、第１図及び第４図におい°ζ、メモリセルＣＭ
Ｃ及びＣＭＣ’を構成する各ＭＯＳＦＥＴ及びプリチャ
ージ、プリディスチャージ用のＭＯＳＦＥＴは、その導
電型を逆にするものであってもよい、この場合、１！源
電圧の極性を反転させる必要がある。なお、内容呼び出
しメモリＣＡＭは、別途供給されるマスクデータに従っ
て、その検索動作をビットごとに選択的に実行できるも
のであってもよい、また、連想メモリは、ランダムアク
セスメモリＲＡＭを設けず、出力信号線の一致信号をそ
のまま出力信号として出力するものであってもよい、さ
らに、第１図に示したワード線駆動回路ＷＤＶの具体的
な回路構成や、第２図に示した連想メモリのブロック構
成等、種々の実施形態を採りうる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるコンピュータシステ
ムのキャッシュメモリの連想メモリに通用した場合につ
いて説明したが、それに限定されるものではなく、例え
ば、データフローコンピュータ等の非ノイマン型コンピ
ュータに用いられる連想メモリにも通用できる０本発明
は、少なくとも予め書き込まれた検索データと与えられ
る検索データとの照合動作を行う内容呼び出しメモリ及
びこのような内容呼び出しメモリを含むディジタル装置
に広く適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、内容呼び出しメモリの各メモリセルを、
情報蓄積用キャパシタ及びアドレス選択用ＭＯＳＦＥＴ
からなる従来のダイナミック型メモリセルと、相補検索
データ線の非反転信号線と反転信号線との間に直列形態
に設げられそのゲートに情報Ｗｇ用キャパシタの出力電
位を受けるＰチャンネル型及びＮチャンネル型の照合用
ＭＯＳＦＥＴと、上記照合用ＭＯＳ　Ｆ　ＥＴの共通接
続されたドレイン及びソースの電位を受は出力１８号線
のレベルを決定する出力ＭＯＳＦＥＴとにより構成する
ことで、内容呼び出しメモリのメモリセルの回路素子を
削減し、高集積化と大容量化を図った連想メモリ等を実
現できるものである。

【図面の簡単な説明】

第１図は、この発明が通用された連想メモリの内容呼び
出しメモリの一実施例を示す回路図、第２図は、第１図
の内容呼び出しメモリを含む連想メモリの一実施例を示
すブロック図、茫３図は、Ｍ２図の連想メモリのアドレ
ス検索モードの一実施例を示すタイミング図、第４図は
、この発明が適用された連想メモリの内容呼び出しメモ
リのもう一つの実施例を示す回略図、 第５ＦＸＪは、従来の連想メモリの内容呼び出しメモリ
の一例を示す回路図である。 ＣＡＭ・・・内容呼び出しメモリ、ＲＡＭ・・・ランダ
ムアクセスメモリ、ＣＤＢ・・・ＣＡＭ用データバッフ
ァ、Ｃ３Ａ・・・ＣＡＭ用センスアンプ、Ｗ’ＤＶ・・
・ワード線駆動回路。 ＣＭＣ，ＣＭＣ’　　・・・メモリセル、ＢＣＩ〜ＢＣ
２・・・ＣＡＭ用データバンファ単位回路、ＳＡＩ〜Ｓ
Ａ２・・・ＣＡＭ用センスアンプ単位回路、ＤＶＩ〜Ｄ
Ｖ３・・・ワード線ドライバ、Ｑ１〜Ｑ９・・・Ｐチャ
ンネルＭＯＳＦＥＴ、Ｑ１０〜Ｑ２８・・・Ｎチャンネ
ルＭＯＳＦＥＴ。 Ｃ１〜Ｃ２・・・情報ＭＨＩ用キャパシタ。 ＣＤＣＲ・・・ＣＡＭ用アドアドレスデコーダＤＣＲ・
・・ＲＡＭ用アドレスデコーダ、ＲＤＢ・・・ＲＡＭ用
データバッファ、Ｒ３Ａ・・・ＲＡＭ用センスアンプ。 第１図 第２図 第３図 第４図 第５図

Claims (1)

1. 【特許請求の範囲】 １、並行して配置される複数のデータ線及び相補検索デ
   ータ線と、上記データ線及び相補検索データ線と直交し
   並行して配置される複数のワード線及び出力信号線と、
   上記データ線及び相補検索データ線と上記ワード線及び
   出力信号線の交点に格子状に配置され、そのドレインが
   対応する上記データ線に結合されそのゲートが対応する
   上記ワード線に結合されるアドレス選択用ＭＯＳＦＥＴ
   と、対応する上記アドレス選択用ＭＯＳＦＥＴのソース
   と所定のセルプレート電圧との間に設けられる情報蓄積
   用キャパシタと、対応する上記相補検索データ線の非反
   転信号線と反転信号線との間に直列形態に設けられその
   ゲートが対応する上記アドレス選択用ＭＯＳＦＥＴのソ
   ースに共通結合される第１導電型の第１のＭＯＳＦＥＴ
   及び第２導電型の第２のＭＯＳＦＥＴと、そのゲートが
   対応する上記第１及び第２のＭＯＳＦＥＴの共通接続さ
   れたドレイン及びソースに結合され対応する上記出力信
   号線のレベルを決定する出力ＭＯＳＦＥＴとからなる複
   数のメモリセルとを具備することを特徴とする内容呼び
   出しメモリ。 ２、上記データ線は相補データ線でありかつ上記相補検
   索データ線を兼用するものであって、上記アドレス選択
   用ＭＯＳＦＥＴのドレインは対応する上記相補データ線
   の非反転信号線又は反転信号線に所定の規則性をもって
   交互に結合されるものであることを特徴とする特許請求
   の範囲第１項記載の内容呼び出しメモリ。 ３、上記アドレス選択用ＭＯＳＦＥＴのドレインが上記
   相補データ線の非反転信号線に結合されるとき、上記第
   １及び第２のＭＯＳＦＥＴはそれぞれＰチャンネル型及
   びＮチャンネル型のＭＯＳＦＥＴとされ、上記アドレス
   選択用ＭＯＳＦＥＴのドレインが上記相補データ線の反
   転信号線に結合されるとき、上記第１及び第２のＭＯＳ
   ＦＥＴはそれぞれＮチャンネル型及びＰチャンネル型の
   ＭＯＳＦＥＴとされるものであって、上記出力ＭＯＳＦ
   ＥＴは、対応する上記出力信号線と回路の接地電位との
   間に設けられるＮチャンネル型ＭＯＳＦＥＴであること
   を特徴とする特許請求の範囲第１項又は第２項記載の内
   容呼び出しメモリ。 ４、上記出力信号線と回路の電源電圧との間には、プリ
   チャージ用のＰチャンネル型ＭＯＳＦＥＴがそれぞれ設
   けられることを特徴とする特許請求の範囲第１項、第２
   項又は第３項記載の内容呼び出しメモリ。 ５、上記アドレス選択用ＭＯＳＦＥＴのドレインが上記
   相補データ線の非反転信号線に結合されるとき、上記第
   １及び第２のＭＯＳＦＥＴはそれぞれＮチャンネル型及
   びＰチャンネル型のＭＯＳＦＥＴとされ、上記アドレス
   選択用ＭＯＳＦＥＴのドレインが上記相補データ線の反
   転信号線に結合されるとき、上記第１及び第２のＭＯＳ
   ＦＥＴはそれぞれＰチャンネル型及びＮチャンネル型の
   ＭＯＳＦＥＴとされるものであって、上記出力ＭＯＳＦ
   ＥＴは、直列形態とされ対応する上記出力信号線を形成
   するＮチャンネル型ＭＯＳＦＥＴであることを特徴とす
   る特許請求の範囲第１項又は第２項記載の内容呼び出し
   メモリ。 ６、上記出力信号線の出力端と回路の接地電位との間に
   はプリディスチャージ用のＮチャンネル型ＭＯＳＦＥＴ
   が設けられ、上記出力信号線の入力端と回路の電源電圧
   との間には出力電流供給用のＰチャンネル型ＭＯＳＦＥ
   Ｔが設けられることを特徴とする特許請求の範囲第１項
   、第２項又は第５項記載の内容呼び出しメモリ。 ７、上記出力信号線のレベルは対応するレベルセンス回
   路によって判定され、上記レベルセンス回路の出力信号
   は別途設けられるデータ格納用ＲＡＭの選択信号として
   用いられるものであることを特徴とする特許請求の範囲
   第１項、第２項、第３項、第４項、第５項又は第６項記
   載の内容呼び出しメモリ。