JPH05298891A - ダイナミック型連想メモリ装置 - Google Patents
ダイナミック型連想メモリ装置Info
- Publication number
- JPH05298891A JPH05298891A JP4097669A JP9766992A JPH05298891A JP H05298891 A JPH05298891 A JP H05298891A JP 4097669 A JP4097669 A JP 4097669A JP 9766992 A JP9766992 A JP 9766992A JP H05298891 A JPH05298891 A JP H05298891A
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- line pair
- circuit
- data
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000001514 detection method Methods 0.000 claims description 46
- 230000004044 response Effects 0.000 claims description 42
- 230000004913 activation Effects 0.000 claims description 38
- 230000007547 defect Effects 0.000 claims description 13
- 230000009471 action Effects 0.000 claims description 6
- 230000003213 activating effect Effects 0.000 claims description 3
- 238000007599 discharging Methods 0.000 abstract description 2
- 210000004027 cell Anatomy 0.000 description 96
- 238000010586 diagram Methods 0.000 description 30
- 230000002950 deficient Effects 0.000 description 14
- 239000003990 capacitor Substances 0.000 description 9
- 230000003068 static effect Effects 0.000 description 7
- 238000013500 data storage Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 5
- 230000003321 amplification Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 230000036961 partial effect Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000013473 artificial intelligence Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 230000002829 reductive effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 210000000352 storage cell Anatomy 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4094—Bit-line management or control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
- G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
- G11C15/043—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements using capacitive charge storage elements
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【構成】 ダイナミック型連想メモリを実現するための
ビット線制御回路が開示される。ビット線制御回路は、
データ線対ＤＴ，／ＤＴに接続された読出回路１２およ
び第１の書込回路１３と、センスアンプ１４と、ビット
線放電回路１５と、ビット線充電回路１６と、トランス
ファゲート回路１７と、第２の書込回路１８とを含む。
ビット線制御回路は、ビット線ＢＬａ，／ＢＬａを介し
てＣＡＭセルアレイに接続される。 【効果】 ダイナミック型連想メモリにおいて必要な書
込，読出，リフレッシュおよび一致検索などの様々な動
作が、簡単な回路構成により簡単なタイミング制御の下
で実現され得る。
ビット線制御回路が開示される。ビット線制御回路は、
データ線対ＤＴ，／ＤＴに接続された読出回路１２およ
び第１の書込回路１３と、センスアンプ１４と、ビット
線放電回路１５と、ビット線充電回路１６と、トランス
ファゲート回路１７と、第２の書込回路１８とを含む。
ビット線制御回路は、ビット線ＢＬａ，／ＢＬａを介し
てＣＡＭセルアレイに接続される。 【効果】 ダイナミック型連想メモリにおいて必要な書
込，読出，リフレッシュおよび一致検索などの様々な動
作が、簡単な回路構成により簡単なタイミング制御の下
で実現され得る。
Description
【０００１】
【産業上の利用分野】この発明は、一般に連想メモリ装
置に関し、特に、ダイナミック型連想メモリセルを用い
た連想メモリ装置に関する。
置に関し、特に、ダイナミック型連想メモリセルを用い
た連想メモリ装置に関する。
【０００２】
【従来の技術】近年、大量のデータについて検索処理を
高速に行なう要求が増大している。大量のデータのため
の検索処理に適した機能メモリとして、従来からＣｏｎ
ｔｅｎｔ Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏｒｙ（以
下「ＣＡＭ」という）と呼ばれる連想メモリが知られて
いる。ＣＡＭは、与えられた検索データと記憶されてい
るデータとの間の一致を検出し、一致が検出された記憶
データのアドレス（「マッチアドレス」と呼ばれる）を
出力する。
高速に行なう要求が増大している。大量のデータのため
の検索処理に適した機能メモリとして、従来からＣｏｎ
ｔｅｎｔ Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏｒｙ（以
下「ＣＡＭ」という）と呼ばれる連想メモリが知られて
いる。ＣＡＭは、与えられた検索データと記憶されてい
るデータとの間の一致を検出し、一致が検出された記憶
データのアドレス（「マッチアドレス」と呼ばれる）を
出力する。
【０００３】従来から、ＣＡＭとして、ビットシリアル
型ＣＡＭや、完全並列型ＣＡＭなどが知られる。ビット
シリアル型ＣＡＭは、検索データと記憶データとの比較
を１ビットごとに行なう。完全並列型ＣＡＭは、検索デ
ータと記憶データとの比較を全ビットについて並列に行
なう。したがって、完全並列型ＣＡＭは、最も高速に一
致検索動作を実行することができる。すなわち、完全並
列型ＣＡＭは、従来のソフトウェアによる一致検索処理
と比較して、数１００倍の速度で検索処理を実行するこ
とができる。したがって、完全並列型ＣＡＭは、人工知
能やデータベースシステムなど、一致検索動作を頻繁に
行なう必要のある様々な分野に応用され得る。
型ＣＡＭや、完全並列型ＣＡＭなどが知られる。ビット
シリアル型ＣＡＭは、検索データと記憶データとの比較
を１ビットごとに行なう。完全並列型ＣＡＭは、検索デ
ータと記憶データとの比較を全ビットについて並列に行
なう。したがって、完全並列型ＣＡＭは、最も高速に一
致検索動作を実行することができる。すなわち、完全並
列型ＣＡＭは、従来のソフトウェアによる一致検索処理
と比較して、数１００倍の速度で検索処理を実行するこ
とができる。したがって、完全並列型ＣＡＭは、人工知
能やデータベースシステムなど、一致検索動作を頻繁に
行なう必要のある様々な分野に応用され得る。
【０００４】しかしながら、現実的な大きな記憶容量を
備えた完全並列型ＣＡＭを実現するためには、いくつか
の技術的課題が残されている。技術的課題の１つとし
て、半導体基板上のメモリセルの占有領域の減少が難し
い点が挙げられる。すなわち、完全並列型ＣＡＭでは、
与えられた検索データと記憶データとの間で、すべての
ビットについて並列に一致検索動作が行なわれるので、
各ＣＡＭセル（または連想メモリセル）が、データ記憶
回路と一致検出回路とを備えている必要がある。
備えた完全並列型ＣＡＭを実現するためには、いくつか
の技術的課題が残されている。技術的課題の１つとし
て、半導体基板上のメモリセルの占有領域の減少が難し
い点が挙げられる。すなわち、完全並列型ＣＡＭでは、
与えられた検索データと記憶データとの間で、すべての
ビットについて並列に一致検索動作が行なわれるので、
各ＣＡＭセル（または連想メモリセル）が、データ記憶
回路と一致検出回路とを備えている必要がある。
【０００５】スタティック型ＣＡＭは、データ記憶回路
としてスタティックなラッチ回路を備え、一致検出回路
としてＥＸＣＬＵＳＩＶＥ ＮＯＲ回路を備えているの
で、１つのＣＡＭが占める半導体基板上の面積が大きな
ものとなっていた。したがって、これまでに報告された
高集積ＣＡＭの記憶容量は、せいぜい２０ｋｂｉｔにと
どまっている。ＣＡＭセルの半導体基板上の占有面積を
減少させるため、スタティック型ＣＡＭセルに代えて、
ダイナミック型ＣＡＭセルを用いることが一般に好まし
い。以下の記載では、従来から知られているダイナミッ
ク型ＣＡＭについて説明する。
としてスタティックなラッチ回路を備え、一致検出回路
としてＥＸＣＬＵＳＩＶＥ ＮＯＲ回路を備えているの
で、１つのＣＡＭが占める半導体基板上の面積が大きな
ものとなっていた。したがって、これまでに報告された
高集積ＣＡＭの記憶容量は、せいぜい２０ｋｂｉｔにと
どまっている。ＣＡＭセルの半導体基板上の占有面積を
減少させるため、スタティック型ＣＡＭセルに代えて、
ダイナミック型ＣＡＭセルを用いることが一般に好まし
い。以下の記載では、従来から知られているダイナミッ
ク型ＣＡＭについて説明する。
【０００６】まず、ＣＡＭにおける検索動作について説
明する。図２２は、ＣＡＭにおける検索動作を説明する
ための概念図である。説明を簡単化するため、図２２で
は、１０ワード×８ビット構成のＣＡＭセルアレイ４が
示される。図２２を参照して、このＣＡＭは、ＣＡＭセ
ルアレイ４と、ＣＡＭセルアレイ４に検索データを与え
る検索データレジスタ２と、検索結果を示すマッチフラ
グを保持するマッチフラグレジスタ５とプライオリティ
エンコーダ６とを含む。
明する。図２２は、ＣＡＭにおける検索動作を説明する
ための概念図である。説明を簡単化するため、図２２で
は、１０ワード×８ビット構成のＣＡＭセルアレイ４が
示される。図２２を参照して、このＣＡＭは、ＣＡＭセ
ルアレイ４と、ＣＡＭセルアレイ４に検索データを与え
る検索データレジスタ２と、検索結果を示すマッチフラ
グを保持するマッチフラグレジスタ５とプライオリティ
エンコーダ６とを含む。
【０００７】たとえば、メモリセルアレイ４が図２２に
示した１０ワードのデータを記憶しているものと仮定す
る。これに加えて、検索データレジスタ２が、検索デー
タ「１０１１ＸＸＸＸ」をメモリセルアレイ４に与える
ものと仮定する。各「Ｘ」は、検索データにおける対応
するビットがマスクされていることを示す。すなわち、
この例では検索データの下位の４ビットがマスクされて
いる。したがって、マスクされた下位の４ビットのデー
タは、一致検出結果に影響を与えない。
示した１０ワードのデータを記憶しているものと仮定す
る。これに加えて、検索データレジスタ２が、検索デー
タ「１０１１ＸＸＸＸ」をメモリセルアレイ４に与える
ものと仮定する。各「Ｘ」は、検索データにおける対応
するビットがマスクされていることを示す。すなわち、
この例では検索データの下位の４ビットがマスクされて
いる。したがって、マスクされた下位の４ビットのデー
タは、一致検出結果に影響を与えない。
【０００８】したがって、与えられた検索データと第３
番目，第６番目および第１０番目の記憶データとの間で
一致が検出され、マッチフラグレジスタ５内の対応する
位置にマッチフラグ「０」がそれぞれセットされる。マ
ッチフラグは、さらに、プライオリティエンコーダ６に
与えられ、この例では、第３番目，第６番目および第１
０番目のワードのうち最も優先順位の高いワード、すな
わちこの例では最も低いアドレスを有する第３番目のワ
ードが選択され、そのアドレス「２」がマッチアドレス
として出力される。上記の優先順位は、予め定められて
いるのであるが、任意に決定され得ることが指摘され
る。
番目，第６番目および第１０番目の記憶データとの間で
一致が検出され、マッチフラグレジスタ５内の対応する
位置にマッチフラグ「０」がそれぞれセットされる。マ
ッチフラグは、さらに、プライオリティエンコーダ６に
与えられ、この例では、第３番目，第６番目および第１
０番目のワードのうち最も優先順位の高いワード、すな
わちこの例では最も低いアドレスを有する第３番目のワ
ードが選択され、そのアドレス「２」がマッチアドレス
として出力される。上記の優先順位は、予め定められて
いるのであるが、任意に決定され得ることが指摘され
る。
【０００９】図２３は、ダイナミック型ＣＡＭセルの回
路図である。図２３に示した回路は、Ｐｒｏｃｅｅｄｉ
ｎｇｓ ｏｆ ＣＩＣＣ ′９１，ｐｐ．１０−１３に
おいて開示されている。図２３を参照して、ダイナミッ
ク型ＣＡＭセルは、データ信号電荷をストアするための
キャパシタ３６，３７と、データ書込のためのＮＭＯＳ
トランジスタ３０，３１と、ＥＸＣＬＵＳＩＶＥ ＮＯ
Ｒ回路を構成するＮＭＯＳトランジスタ３２，３３と、
ダイオードとして働くＮＭＯＳトランジスタ３４とを含
む。データ信号電荷は、キャパシタ３６および３７とト
ランジスタ３２および３３のゲート容量とによってスト
アされる。キャパシタ３６および３７の一方電極は、セ
ルプレート電圧Ｖｃｐ（＝Ｖｃｃ／２）が与えられる。
トランジスタ３０および３１のゲートは、ワード線ＷＬ
に接続される。トランジスタ３０および３２の一方電極
は、ビット線ＢＬに接続される。トランジスタ３１およ
び３３の一方電極はビット線／ＢＬに接続される。トラ
ンジスタ３４の一方電極およびゲートは、マッチ線ＭＬ
に接続される。
路図である。図２３に示した回路は、Ｐｒｏｃｅｅｄｉ
ｎｇｓ ｏｆ ＣＩＣＣ ′９１，ｐｐ．１０−１３に
おいて開示されている。図２３を参照して、ダイナミッ
ク型ＣＡＭセルは、データ信号電荷をストアするための
キャパシタ３６，３７と、データ書込のためのＮＭＯＳ
トランジスタ３０，３１と、ＥＸＣＬＵＳＩＶＥ ＮＯ
Ｒ回路を構成するＮＭＯＳトランジスタ３２，３３と、
ダイオードとして働くＮＭＯＳトランジスタ３４とを含
む。データ信号電荷は、キャパシタ３６および３７とト
ランジスタ３２および３３のゲート容量とによってスト
アされる。キャパシタ３６および３７の一方電極は、セ
ルプレート電圧Ｖｃｐ（＝Ｖｃｃ／２）が与えられる。
トランジスタ３０および３１のゲートは、ワード線ＷＬ
に接続される。トランジスタ３０および３２の一方電極
は、ビット線ＢＬに接続される。トランジスタ３１およ
び３３の一方電極はビット線／ＢＬに接続される。トラ
ンジスタ３４の一方電極およびゲートは、マッチ線ＭＬ
に接続される。
【００１０】図２４は、ダイナミック型ＣＡＭセルにお
ける書込および読出動作を説明するための回路図であ
る。また、図２５は、一致検出動作を説明するための回
路図である。図２４および図２５を参照して、以下にダ
イナミック型ＣＡＭセルの動作について説明する。
ける書込および読出動作を説明するための回路図であ
る。また、図２５は、一致検出動作を説明するための回
路図である。図２４および図２５を参照して、以下にダ
イナミック型ＣＡＭセルの動作について説明する。
【００１１】図２４（ａ）を参照して、書込動作は次の
ように行なわれる。まず、書込まれるべきデータ信号に
応答して、ビット線ＢＬ，／ＢＬが互いに反転された電
位にもたらされる。ワード線ＷＬが活性化されるので、
ビット線ＢＬ，／ＢＬの電位がトランジスタ３０，３１
を介してキャパシタ３６，３７にそれぞれ与えられる。
ワード線ＷＬが低レベルになり、トランジスタ３０およ
び３１がオフするので、データ信号電荷がキャパシタ３
６および３７によって保持される。書込動作中は、ラッ
チ線ＭＬの電位は低レベルに維持される。
ように行なわれる。まず、書込まれるべきデータ信号に
応答して、ビット線ＢＬ，／ＢＬが互いに反転された電
位にもたらされる。ワード線ＷＬが活性化されるので、
ビット線ＢＬ，／ＢＬの電位がトランジスタ３０，３１
を介してキャパシタ３６，３７にそれぞれ与えられる。
ワード線ＷＬが低レベルになり、トランジスタ３０およ
び３１がオフするので、データ信号電荷がキャパシタ３
６および３７によって保持される。書込動作中は、ラッ
チ線ＭＬの電位は低レベルに維持される。
【００１２】図２４（ｂ）を参照して、読出動作は次の
ように行なわれる。最初に、ビット線対ＢＬ，／ＢＬが
放電され、マッチ線ＭＬに高レベルの電位が与えられ
る。たとえば、ＣＡＭセルが図２４（ｂ）に示したデー
タ信号をストアしているものと仮定すると、トランジス
タ３２がオンし、一方トランジスタ３３がオフする。し
たがって、ビット線ＢＬがトランジスタ３２および３４
を介してマッチ線ＭＬに接続されるとになり、ビット線
ＢＬの電位が高レベルになる。一方、ビット線／ＢＬの
電位は低レベルに保たれる。上記の読出動作中は、ワー
ド線ＷＬは活性化されない。
ように行なわれる。最初に、ビット線対ＢＬ，／ＢＬが
放電され、マッチ線ＭＬに高レベルの電位が与えられ
る。たとえば、ＣＡＭセルが図２４（ｂ）に示したデー
タ信号をストアしているものと仮定すると、トランジス
タ３２がオンし、一方トランジスタ３３がオフする。し
たがって、ビット線ＢＬがトランジスタ３２および３４
を介してマッチ線ＭＬに接続されるとになり、ビット線
ＢＬの電位が高レベルになる。一方、ビット線／ＢＬの
電位は低レベルに保たれる。上記の読出動作中は、ワー
ド線ＷＬは活性化されない。
【００１３】図２５（ａ）を参照して、一致検出動作は
次のように行なわれる。最初に、ビット線ＢＬ，／ＢＬ
およびマッチ線ＭＬは、予め高レベルの電位に充電され
ている。一例として、図２５（ａ）に示すような記憶デ
ータがＣＡＭセル内にストアされ、かつ検索データが与
えられるものと仮定する。すなわち、この場合では記憶
データと検索データとの間の一致が検出されるので、い
ずれのトランジスタ３２または３３もオンせず、マッチ
線ＭＬの電位は高レベルのまま残される。
次のように行なわれる。最初に、ビット線ＢＬ，／ＢＬ
およびマッチ線ＭＬは、予め高レベルの電位に充電され
ている。一例として、図２５（ａ）に示すような記憶デ
ータがＣＡＭセル内にストアされ、かつ検索データが与
えられるものと仮定する。すなわち、この場合では記憶
データと検索データとの間の一致が検出されるので、い
ずれのトランジスタ３２または３３もオンせず、マッチ
線ＭＬの電位は高レベルのまま残される。
【００１４】これに対し、逆の検索データ信号がビット
線ＢＬ，／ＢＬが与えられたとき、検索データと記憶デ
ータとの間で不一致が検出される。すなわち、図２５
（ｂ）に示されるように、トランジスタ３２がオンし、
トランジスタ３３がオフする。したがって、マッチ線Ｍ
Ｌは、トランジスタ３２および３４を介して放電され、
その結果低レベルになる。このように、検索データ信号
をビット線ＢＬ，／ＢＬに与えた後、マッチ線ＭＬの電
位の変化を検出することにより、検索データと記憶デー
タとの間の「一致」または「不一致」が検出され得る。
線ＢＬ，／ＢＬが与えられたとき、検索データと記憶デ
ータとの間で不一致が検出される。すなわち、図２５
（ｂ）に示されるように、トランジスタ３２がオンし、
トランジスタ３３がオフする。したがって、マッチ線Ｍ
Ｌは、トランジスタ３２および３４を介して放電され、
その結果低レベルになる。このように、検索データ信号
をビット線ＢＬ，／ＢＬに与えた後、マッチ線ＭＬの電
位の変化を検出することにより、検索データと記憶デー
タとの間の「一致」または「不一致」が検出され得る。
【００１５】
【発明が解決しようとする課題】従来のスタティック型
ＣＡＭセルは、図示していないが、データ記憶のために
ラッチ回路が用いられている。一方、ダイナミック型Ｃ
ＡＭセルは、図２３に示すようにデータ記憶のための２
つのキャパシタ３６および３７が用いられている。ラッ
チ回路に代えてデータ記憶のための２つのキャパシタ３
６および３７を用いることにより、ダイナミック型ＣＡ
Ｍセルは、スタティック型ＣＡＭセルと比較して、必要
な素子の数が減少され、したがってＣＡＭの高集積化に
適している。
ＣＡＭセルは、図示していないが、データ記憶のために
ラッチ回路が用いられている。一方、ダイナミック型Ｃ
ＡＭセルは、図２３に示すようにデータ記憶のための２
つのキャパシタ３６および３７が用いられている。ラッ
チ回路に代えてデータ記憶のための２つのキャパシタ３
６および３７を用いることにより、ダイナミック型ＣＡ
Ｍセルは、スタティック型ＣＡＭセルと比較して、必要
な素子の数が減少され、したがってＣＡＭの高集積化に
適している。
【００１６】しかしながら、図２３に示すようなダイナ
ミック型ＣＡＭセルの回路は従来から知られてはいる
が、このようなダイナミック型ＣＡＭセルにアクセスす
るのに必要な回路は未だ提案されていなかった。特に、
データ記憶のために２つのキャパシタ３６，３７が用い
られているので、ラッチ回路を用いているスタティック
型ＣＡＭセルとは異なった回路が必要となる。
ミック型ＣＡＭセルの回路は従来から知られてはいる
が、このようなダイナミック型ＣＡＭセルにアクセスす
るのに必要な回路は未だ提案されていなかった。特に、
データ記憶のために２つのキャパシタ３６，３７が用い
られているので、ラッチ回路を用いているスタティック
型ＣＡＭセルとは異なった回路が必要となる。
【００１７】たとえば、データ信号を記憶している２つ
のキャパシタ３６，３７からの電荷のリークによって、
ストアされたデータが失われるのを防ぐため、周期的な
リフレッシュ動作が必要となる。したがって、スタティ
ック型ＣＡＭには存在していないリフレッシュ回路が必
要となるのであるが、具体的にどのような回路がダイナ
ミック型ＣＡＭのために適しているのかは知られていな
かった。特に、ダイナミック型ＣＡＭは、従来から知ら
れる一般のダイナミック型ＲＡＭと比較して、一致検出
動作など複雑な動作を行なうので、ダイナミック型ＣＡ
Ｍセルの周辺回路を簡単化された回路構成で実現するの
が一般に難しかった。
のキャパシタ３６，３７からの電荷のリークによって、
ストアされたデータが失われるのを防ぐため、周期的な
リフレッシュ動作が必要となる。したがって、スタティ
ック型ＣＡＭには存在していないリフレッシュ回路が必
要となるのであるが、具体的にどのような回路がダイナ
ミック型ＣＡＭのために適しているのかは知られていな
かった。特に、ダイナミック型ＣＡＭは、従来から知ら
れる一般のダイナミック型ＲＡＭと比較して、一致検出
動作など複雑な動作を行なうので、ダイナミック型ＣＡ
Ｍセルの周辺回路を簡単化された回路構成で実現するの
が一般に難しかった。
【００１８】さらには、ＣＡＭの高集積化が進むにつれ
て予想される製造における歩留りの向上も考慮に入れる
必要がある。すなわち、従来からダイナミック型ＲＡＭ
における冗長回路は知られているが、ダイナミック型Ｃ
ＡＭにおける冗長用途のための現実的な回路構成は知ら
れていなかった。したがって、近い将来におけるＣＡＭ
の高集積化に伴う歩留りの低下を防ぐため、現実的でか
つ有効な冗長回路が望まれていた。
て予想される製造における歩留りの向上も考慮に入れる
必要がある。すなわち、従来からダイナミック型ＲＡＭ
における冗長回路は知られているが、ダイナミック型Ｃ
ＡＭにおける冗長用途のための現実的な回路構成は知ら
れていなかった。したがって、近い将来におけるＣＡＭ
の高集積化に伴う歩留りの低下を防ぐため、現実的でか
つ有効な冗長回路が望まれていた。
【００１９】この発明は、上記のような課題を解決する
ためになされたもので、ダイナミック型連想メモリ装置
を実現するための簡単化された回路構成を提供すること
を目的とする。
ためになされたもので、ダイナミック型連想メモリ装置
を実現するための簡単化された回路構成を提供すること
を目的とする。
【００２０】この発明のもう１つの目的は、ダイナミッ
ク型連想メモリ装置の製造における歩留りを改善するた
めの冗長回路を提供することである。
ク型連想メモリ装置の製造における歩留りを改善するた
めの冗長回路を提供することである。
【００２１】
【課題を解決するための手段】請求項１の発明に係るダ
イナミック型連想メモリ装置は、行および列に配設され
た複数のダイナミック型連想メモリセルと、各々が対応
する１つの列内の連想メモリセルに接続された複数のビ
ット線対と、複数のビット線対にそれぞれ接続された複
数のデータ線対と、各々が対応する１つの行内の連想メ
モリセルに接続された複数のワード線と、各々が対応す
る１つの行内の連想メモリセルに接続された複数の一致
検出線と、各々が対応する１つのビット線対に接続さ
れ、対応する１つのデータ線対上の信号に応答して、対
応する１つのビット線対を駆動する複数のビット線対駆
動手段と、各々が対応する１つのビット線対に接続さ
れ、センスアンプ活性化信号に応答して、対応する１つ
のビット線対上のデータ信号を増幅する複数のセンスア
ンプ手段と、各々が対応する１つのビット線対に接続さ
れ、対応する１つのビット線対上の信号に応答して、対
応する１つのデータ線対を駆動する複数のデータ線対駆
動手段とを含む。
イナミック型連想メモリ装置は、行および列に配設され
た複数のダイナミック型連想メモリセルと、各々が対応
する１つの列内の連想メモリセルに接続された複数のビ
ット線対と、複数のビット線対にそれぞれ接続された複
数のデータ線対と、各々が対応する１つの行内の連想メ
モリセルに接続された複数のワード線と、各々が対応す
る１つの行内の連想メモリセルに接続された複数の一致
検出線と、各々が対応する１つのビット線対に接続さ
れ、対応する１つのデータ線対上の信号に応答して、対
応する１つのビット線対を駆動する複数のビット線対駆
動手段と、各々が対応する１つのビット線対に接続さ
れ、センスアンプ活性化信号に応答して、対応する１つ
のビット線対上のデータ信号を増幅する複数のセンスア
ンプ手段と、各々が対応する１つのビット線対に接続さ
れ、対応する１つのビット線対上の信号に応答して、対
応する１つのデータ線対を駆動する複数のデータ線対駆
動手段とを含む。
【００２２】請求項２の発明に係るダイナミック型連想
メモリ装置は、行および列に配設された複数の連想メモ
リセルと、各々が対応する１つの列内の連想メモリセル
に接続された複数のビット線対と、各々が対応する１つ
の行内の連想メモリセルに接続された複数の一致検出線
と、各々が対応する１つのビット線対に接続され、与え
られた比較データ信号に応答して、対応する１つのビッ
ト線対を駆動する複数のビット線対駆動手段と、アドレ
ス信号に応答して、複数の一致検出線のうちの１本を選
択的に予め定められた電位に充電する一致検出線充電手
段とを含む。各連想メモリセルは、データ信号をストア
するための容量手段と、対応する１つのビット線対を介
して与えられた比較データ信号を容量手段によってスト
アされたデータ信号と比較し、対応する１本の一致検出
線の電位を変化させる比較手段とを備える。
メモリ装置は、行および列に配設された複数の連想メモ
リセルと、各々が対応する１つの列内の連想メモリセル
に接続された複数のビット線対と、各々が対応する１つ
の行内の連想メモリセルに接続された複数の一致検出線
と、各々が対応する１つのビット線対に接続され、与え
られた比較データ信号に応答して、対応する１つのビッ
ト線対を駆動する複数のビット線対駆動手段と、アドレ
ス信号に応答して、複数の一致検出線のうちの１本を選
択的に予め定められた電位に充電する一致検出線充電手
段とを含む。各連想メモリセルは、データ信号をストア
するための容量手段と、対応する１つのビット線対を介
して与えられた比較データ信号を容量手段によってスト
アされたデータ信号と比較し、対応する１本の一致検出
線の電位を変化させる比較手段とを備える。
【００２３】請求項３の発明に係るダイナミック型連想
メモリ装置は、行および列に配設された複数の連想メモ
リセルと、各々が対応する１つの列内の連想メモリセル
に接続された複数のビット線対と、各々が対応する１つ
の行内の連想メモリセルに接続された複数のワード線
と、各々が対応する１つの行内の連想メモリセル内に接
続された複数の一致検出線と、各々が対応する１つのビ
ット線対に接続され、対応する１つのビット線対上のデ
ータ信号を増幅する複数の増幅器手段とを含む。各連想
メモリセルは、データ信号をストアするための容量手段
と、対応する１本のワード線上の信号に応答して、対応
する１つのビット線対上のデータ信号を容量手段に与え
る第１のスイッチング手段と、対応する１本の一致検出
線上の信号に応答して、容量手段によってストアされた
データ信号を対応する１つのビット線対に与える第２の
スイッチング手段とを備える。このダイナミック型連想
メモリ装置は、さらに、リフレッシュ命令信号に応答し
て、アドレス信号によって選択された１本の一致検出
線，増幅器手段およびアドレス信号によって選択された
１本のワード線をこの順序で活性化させるリフレッシュ
制御手段を含む。
メモリ装置は、行および列に配設された複数の連想メモ
リセルと、各々が対応する１つの列内の連想メモリセル
に接続された複数のビット線対と、各々が対応する１つ
の行内の連想メモリセルに接続された複数のワード線
と、各々が対応する１つの行内の連想メモリセル内に接
続された複数の一致検出線と、各々が対応する１つのビ
ット線対に接続され、対応する１つのビット線対上のデ
ータ信号を増幅する複数の増幅器手段とを含む。各連想
メモリセルは、データ信号をストアするための容量手段
と、対応する１本のワード線上の信号に応答して、対応
する１つのビット線対上のデータ信号を容量手段に与え
る第１のスイッチング手段と、対応する１本の一致検出
線上の信号に応答して、容量手段によってストアされた
データ信号を対応する１つのビット線対に与える第２の
スイッチング手段とを備える。このダイナミック型連想
メモリ装置は、さらに、リフレッシュ命令信号に応答し
て、アドレス信号によって選択された１本の一致検出
線，増幅器手段およびアドレス信号によって選択された
１本のワード線をこの順序で活性化させるリフレッシュ
制御手段を含む。
【００２４】請求項４の発明に係るダイナミック型連想
メモリ装置は、行および列に配設された複数のダイナミ
ック型連想メモリセルと、各々が対応する１つの列内の
連想メモリセルに接続された複数のビット線対と、複数
のビット線対にそれぞれ接続された複数のデータ線対
と、各々が対応する１つの行内の連想メモリセルに接続
された複数のワード線と、各々が対応する１つの行内の
連想メモリセルに接続された複数の一致検出線と、各々
が対応する１つのビット線対に接続され、対応する１つ
のデータ線対上の信号に応答して、対応する１つのビッ
ト線対を駆動する複数のビット線対駆動手段と、各々が
対応する１つビット線対に接続され、センスアンプ活性
化信号に応答して、対応する１つのビット線対上のデー
タ信号を増幅する複数のセンスアンプ手段と、各々が対
応する１つのビット線対に接続され、対応する１つのビ
ット線対上の信号に応答して、対応する１つのデータ線
対を駆動する複数のデータ対駆動手段とを含む。複数の
ビット線対は、冗長用途のための予め定められた冗長ビ
ット線対を含んでいる。このダイナミック型連想メモリ
装置は、さらに、冗長ビット線対に接続され、通常アク
セス状態において、冗長ビット線対に接続されたメモリ
セルへのアクセスを不能化する冗長アクセス不能化手段
と、冗長ビット線対を除き、各々が対応する１つのビッ
ト線対に接続され、欠陥が発生したとき、対応する１つ
のビット線対に接続されたメモリセルへのアクセスを選
択的に不能化する複数の通常アクセス不能化手段と、欠
陥が発生したとき、冗長不能化手段による不能化作用を
解除する冗長不能化解除手段とを含む。
メモリ装置は、行および列に配設された複数のダイナミ
ック型連想メモリセルと、各々が対応する１つの列内の
連想メモリセルに接続された複数のビット線対と、複数
のビット線対にそれぞれ接続された複数のデータ線対
と、各々が対応する１つの行内の連想メモリセルに接続
された複数のワード線と、各々が対応する１つの行内の
連想メモリセルに接続された複数の一致検出線と、各々
が対応する１つのビット線対に接続され、対応する１つ
のデータ線対上の信号に応答して、対応する１つのビッ
ト線対を駆動する複数のビット線対駆動手段と、各々が
対応する１つビット線対に接続され、センスアンプ活性
化信号に応答して、対応する１つのビット線対上のデー
タ信号を増幅する複数のセンスアンプ手段と、各々が対
応する１つのビット線対に接続され、対応する１つのビ
ット線対上の信号に応答して、対応する１つのデータ線
対を駆動する複数のデータ対駆動手段とを含む。複数の
ビット線対は、冗長用途のための予め定められた冗長ビ
ット線対を含んでいる。このダイナミック型連想メモリ
装置は、さらに、冗長ビット線対に接続され、通常アク
セス状態において、冗長ビット線対に接続されたメモリ
セルへのアクセスを不能化する冗長アクセス不能化手段
と、冗長ビット線対を除き、各々が対応する１つのビッ
ト線対に接続され、欠陥が発生したとき、対応する１つ
のビット線対に接続されたメモリセルへのアクセスを選
択的に不能化する複数の通常アクセス不能化手段と、欠
陥が発生したとき、冗長不能化手段による不能化作用を
解除する冗長不能化解除手段とを含む。
【００２５】
【作用】請求項１の発明におけるダイナミック型連想メ
モリ装置では、複数のビット線対駆動手段，複数のセン
スアンプ手段および複数のデータ線対駆動手段が複数の
ビット線対にそれぞれ接続されているので、ダイナミッ
ク型連想メモリ装置において必要な読出，書込およびリ
フレッシュ動作を簡単な回路構成で実現することができ
る。
モリ装置では、複数のビット線対駆動手段，複数のセン
スアンプ手段および複数のデータ線対駆動手段が複数の
ビット線対にそれぞれ接続されているので、ダイナミッ
ク型連想メモリ装置において必要な読出，書込およびリ
フレッシュ動作を簡単な回路構成で実現することができ
る。
【００２６】請求項２の発明におけるダイナミック型連
想メモリ装置では、複数のビット線対駆動手段が複数の
ビット線対にそれぞれ接続され、アドレス信号に応答し
て、複数の一致検出線のうちの１本を選択的に充電する
一致検出線充電手段が設けられている。したがって、ダ
イナミック型連想メモリ装置において必要な一致検出動
作が、簡単な回路構成により実現され得る。
想メモリ装置では、複数のビット線対駆動手段が複数の
ビット線対にそれぞれ接続され、アドレス信号に応答し
て、複数の一致検出線のうちの１本を選択的に充電する
一致検出線充電手段が設けられている。したがって、ダ
イナミック型連想メモリ装置において必要な一致検出動
作が、簡単な回路構成により実現され得る。
【００２７】請求項３の発明におけるダイナミック型連
想メモリ装置では、複数の増幅器手段が複数のビット線
対にそれぞれ接続され、リフレッシュ命令信号に応答し
て、一致検出線，増幅器手段およびワード線をこの順序
で活性化させるリフレッシュ制御手段が設けられてい
る。したがって、ダイナミック型連想メモリ装置におい
て必要となるリフレッシュ動作が、簡単な回路構成によ
り実現され得る。
想メモリ装置では、複数の増幅器手段が複数のビット線
対にそれぞれ接続され、リフレッシュ命令信号に応答し
て、一致検出線，増幅器手段およびワード線をこの順序
で活性化させるリフレッシュ制御手段が設けられてい
る。したがって、ダイナミック型連想メモリ装置におい
て必要となるリフレッシュ動作が、簡単な回路構成によ
り実現され得る。
【００２８】請求項４の発明におけるダイナミック型連
想メモリ装置では、通常アクセス状態において、冗長ビ
ット線対に接続されたメモリセルへのアクセスを不能化
する冗長アクセス不能化手段と、欠陥が発生したとき、
冗長アクセス不能化手段による不能化作用を解除する冗
長不能化解除手段とを設けたので、ダイナミック型連想
メモリ装置の製造における歩留りを改善することができ
る。
想メモリ装置では、通常アクセス状態において、冗長ビ
ット線対に接続されたメモリセルへのアクセスを不能化
する冗長アクセス不能化手段と、欠陥が発生したとき、
冗長アクセス不能化手段による不能化作用を解除する冗
長不能化解除手段とを設けたので、ダイナミック型連想
メモリ装置の製造における歩留りを改善することができ
る。
【００２９】
【実施例】図１は、この発明の一実施例を示すダイナミ
ック型ＣＡＭのブロック図である。図１を参照して、こ
のダイナミック型ＣＡＭ１００は、ｍワード×ｎビット
の回路構成を有するＣＡＭセルアレイ４と、ＣＡＭセル
アレイ４内のビット線（図示せず）の電位を制御するビ
ット線制御回路８とを含む。アドレスデコーダ７は、外
部アドレスをデコードし、図示しないｍ本のワード線の
うちの１本を選択的に活性化する。マッチフラグレジス
タ５は、ＣＡＭセルアレイ４から出力される検索結果を
示すマッチフラグを保持する。プライオリティエンコー
ダ６は、マッチフラグレジスタ５から出力されるマッチ
フラグを受け、予め定められた優先順位に従って決定さ
れるマッチアドレスを出力する。
ック型ＣＡＭのブロック図である。図１を参照して、こ
のダイナミック型ＣＡＭ１００は、ｍワード×ｎビット
の回路構成を有するＣＡＭセルアレイ４と、ＣＡＭセル
アレイ４内のビット線（図示せず）の電位を制御するビ
ット線制御回路８とを含む。アドレスデコーダ７は、外
部アドレスをデコードし、図示しないｍ本のワード線の
うちの１本を選択的に活性化する。マッチフラグレジス
タ５は、ＣＡＭセルアレイ４から出力される検索結果を
示すマッチフラグを保持する。プライオリティエンコー
ダ６は、マッチフラグレジスタ５から出力されるマッチ
フラグを受け、予め定められた優先順位に従って決定さ
れるマッチアドレスを出力する。
【００３０】このダイナミック型ＣＡＭ１００は、さら
に、データの入出力のための書込／読出回路１と、検索
データを一次的に保持するための検索データレジスタ２
と、マスクデータレジスタ３と、スイッチ回路１０と、
データドライバ／アンプ９と、外部から与えられる命令
コードをデコードし、様々なクロック信号を発生するク
ロック信号発生器２０とを含む。以下に記載する回路動
作において必要な制御信号またはクロック信号ＲＴ，Ｗ
Ｔ，ＳＥ，ＢＬＨ，ＢＬＬ，ＴＧ等は、命令コードをデ
コードすることによってクロック信号発生器２０が発生
する。図１に示した検索データレジスタ２，ＣＡＭセル
アレイ４，マッチフラグレジスタ５およびプライオリテ
ィエンコーダ６は、図２２に示した回路構成と対応して
おり、同様の機能を有していることが指摘される。
に、データの入出力のための書込／読出回路１と、検索
データを一次的に保持するための検索データレジスタ２
と、マスクデータレジスタ３と、スイッチ回路１０と、
データドライバ／アンプ９と、外部から与えられる命令
コードをデコードし、様々なクロック信号を発生するク
ロック信号発生器２０とを含む。以下に記載する回路動
作において必要な制御信号またはクロック信号ＲＴ，Ｗ
Ｔ，ＳＥ，ＢＬＨ，ＢＬＬ，ＴＧ等は、命令コードをデ
コードすることによってクロック信号発生器２０が発生
する。図１に示した検索データレジスタ２，ＣＡＭセル
アレイ４，マッチフラグレジスタ５およびプライオリテ
ィエンコーダ６は、図２２に示した回路構成と対応して
おり、同様の機能を有していることが指摘される。
【００３１】検索動作において、まず、ｎビットの検索
データが書込／読出回路１を介して検索データレジスタ
２に与えられる。検索データレジスタ２において保持さ
れた検索データは、マスクデータレジスタ３，スイッチ
回路１０，データドライバ／アンプ９およびビット線制
御回路８を介してＣＡＭセルアレイ４に与えられる。Ｃ
ＡＭセルアレイ４において一致検索動作が行なわれ、一
致検索結果を示すマッチフラグがマッチフラグレジスタ
５に与えられる。プライオリティエンコーダ６は、マッ
チフラグレジスタ５を介してマッチフラグを受ける。複
数個のワードを示すマッチフラグが与えられたとき、プ
ライオリティエンコーダ６は、予め定められた優先順位
に従ってそのうちの１つのワードを決定する。決定され
たワードのアドレスは、プライオリティエンコーダ６に
おいて符号化され、マッチアドレスとして出力される。
データが書込／読出回路１を介して検索データレジスタ
２に与えられる。検索データレジスタ２において保持さ
れた検索データは、マスクデータレジスタ３，スイッチ
回路１０，データドライバ／アンプ９およびビット線制
御回路８を介してＣＡＭセルアレイ４に与えられる。Ｃ
ＡＭセルアレイ４において一致検索動作が行なわれ、一
致検索結果を示すマッチフラグがマッチフラグレジスタ
５に与えられる。プライオリティエンコーダ６は、マッ
チフラグレジスタ５を介してマッチフラグを受ける。複
数個のワードを示すマッチフラグが与えられたとき、プ
ライオリティエンコーダ６は、予め定められた優先順位
に従ってそのうちの１つのワードを決定する。決定され
たワードのアドレスは、プライオリティエンコーダ６に
おいて符号化され、マッチアドレスとして出力される。
【００３２】プライオリティアドレスデコーダ６から出
力されるマッチアドレスは、必要に応じアドレスデコー
ダ７にも与えられる。これによって、ＣＡＭセルアレイ
４内の一致が検出されたワードのＣＡＭセルに対して、
データ書込または読出が行なわれ得る。マスクデータレ
ジスタは、ｎビットの検索データのうちの一部を必要に
応じマスクする。また、場合によっては、マスクデータ
レジスタ３は、ｎビットのデータのうち所望のビットだ
けを書換えるためのマスクコントロールビットを保持す
る。
力されるマッチアドレスは、必要に応じアドレスデコー
ダ７にも与えられる。これによって、ＣＡＭセルアレイ
４内の一致が検出されたワードのＣＡＭセルに対して、
データ書込または読出が行なわれ得る。マスクデータレ
ジスタは、ｎビットの検索データのうちの一部を必要に
応じマスクする。また、場合によっては、マスクデータ
レジスタ３は、ｎビットのデータのうち所望のビットだ
けを書換えるためのマスクコントロールビットを保持す
る。
【００３３】図２は、図１に示したＣＡＭセルアレイ４
およびビット線制御回路８の回路ブロック図である。図
２を参照して、ＣＡＭセルアレイ４は、行および列に配
設された複数のダイナミック型ＣＡＭセルＭＣと、各々
が対応する１つの列内のＣＡＭセルに接続された複数の
ビット線対ＢＬ１，／ＢＬ１ないしＢＬｎ，／ＢＬｎ
と、各々が対応する１つの行内のＣＡＭセルに接続され
た複数のワード線ＷＬ１ないしＷＬｍと、各々が対応す
る１つの行内のＣＡＭセルに接続された複数のマッチ線
ＭＬ１ないしＭＬｍとを含む。各ＣＡＭセルは、図２３
に示した回路構成を有している。マッチ線ＭＬｌないし
ＭＬｍは、図１に示したマッチフラグレジスタ５および
マッチ線制御回路１１に接続される。
およびビット線制御回路８の回路ブロック図である。図
２を参照して、ＣＡＭセルアレイ４は、行および列に配
設された複数のダイナミック型ＣＡＭセルＭＣと、各々
が対応する１つの列内のＣＡＭセルに接続された複数の
ビット線対ＢＬ１，／ＢＬ１ないしＢＬｎ，／ＢＬｎ
と、各々が対応する１つの行内のＣＡＭセルに接続され
た複数のワード線ＷＬ１ないしＷＬｍと、各々が対応す
る１つの行内のＣＡＭセルに接続された複数のマッチ線
ＭＬ１ないしＭＬｍとを含む。各ＣＡＭセルは、図２３
に示した回路構成を有している。マッチ線ＭＬｌないし
ＭＬｍは、図１に示したマッチフラグレジスタ５および
マッチ線制御回路１１に接続される。
【００３４】ビット線制御回路８は、各々が対応する１
つのビット線対ＢＬ１，／ＢＬ１ないしＢＬｎ，／ＢＬ
ｎに接続されたｎ個のビット線制御回路８１ないし８ｎ
を含む。ビット線制御回路８１ないし８ｎは、データ線
対ＤＴ１，／ＤＴ１ないしＤＴｎ，／ＤＴｎにそれぞれ
接続される。以下に、ビット線制御回路８１ないし８ｎ
のより詳細について説明する。
つのビット線対ＢＬ１，／ＢＬ１ないしＢＬｎ，／ＢＬ
ｎに接続されたｎ個のビット線制御回路８１ないし８ｎ
を含む。ビット線制御回路８１ないし８ｎは、データ線
対ＤＴ１，／ＤＴ１ないしＤＴｎ，／ＤＴｎにそれぞれ
接続される。以下に、ビット線制御回路８１ないし８ｎ
のより詳細について説明する。
【００３５】図３は、図２に示した１つのビット線制御
回路の回路図である。図３を参照して、ビット線制御回
路は、１つのビット線対ＢＬ，／ＢＬにそれぞれ接続さ
れた読出回路１２，書込回路１３，センスアンプ１４，
ビット線放電回路１５およびビット線充電回路１６を含
む。参考のために、ビット線対ＢＬ，／ＢＬに接続され
た１つのＣＡＭセルが示される。読出回路１２および書
込回路１３は、データバスを構成するデータ線対ＤＴ，
／ＤＴに接続される。
回路の回路図である。図３を参照して、ビット線制御回
路は、１つのビット線対ＢＬ，／ＢＬにそれぞれ接続さ
れた読出回路１２，書込回路１３，センスアンプ１４，
ビット線放電回路１５およびビット線充電回路１６を含
む。参考のために、ビット線対ＢＬ，／ＢＬに接続され
た１つのＣＡＭセルが示される。読出回路１２および書
込回路１３は、データバスを構成するデータ線対ＤＴ，
／ＤＴに接続される。
【００３６】読出回路１２は、読出能動化信号ＲＴに応
答して能動化され、かつビット線対ＢＬ，／ＢＬ上の信
号に応答してデータ線対ＤＴ，／ＤＴを駆動する。一
方、書込回路１３は、書込能動化信号ＷＴに応答して能
動化され、かつデータ線対ＤＴ，／ＤＴ上の信号に応答
してビット線対ＢＬ，／ＢＬを駆動する。
答して能動化され、かつビット線対ＢＬ，／ＢＬ上の信
号に応答してデータ線対ＤＴ，／ＤＴを駆動する。一
方、書込回路１３は、書込能動化信号ＷＴに応答して能
動化され、かつデータ線対ＤＴ，／ＤＴ上の信号に応答
してビット線対ＢＬ，／ＢＬを駆動する。
【００３７】センスアンプ１４は、センスアンプ活性化
信号ＳＥおよび／ＳＥに応答して活性化され、かつビッ
ト線ＢＬ，／ＢＬ間の電位差を増幅する。ビット線放電
回路１５は、放電制御信号ＢＬＬに応答してビット線対
ＢＬ，／ＢＬを放電する。一方、ビット線充電回路１６
は、充電制御信号ＢＬＨに応答してビット線対ＢＬ，／
ＢＬを充電する。
信号ＳＥおよび／ＳＥに応答して活性化され、かつビッ
ト線ＢＬ，／ＢＬ間の電位差を増幅する。ビット線放電
回路１５は、放電制御信号ＢＬＬに応答してビット線対
ＢＬ，／ＢＬを放電する。一方、ビット線充電回路１６
は、充電制御信号ＢＬＨに応答してビット線対ＢＬ，／
ＢＬを充電する。
【００３８】以下に、タイミングチャートを参照して、
図３に示したビット線制御回路の動作について説明す
る。図４を参照して、ＣＡＭセルへの書込動作は次のよ
うに行なわれる。最初に、スタンバイ状態において、図
１に示したマッチ線制御回路１１は、マッチ線ＭＬの電
位を高レベルにもたらす。これに加えて、ビット線充電
回路１６が高レベルの信号ＢＬＨに応答して活性化さ
れ、ビット線対ＢＬ，／ＢＬが高レベルに充電される。
図３に示したビット線制御回路の動作について説明す
る。図４を参照して、ＣＡＭセルへの書込動作は次のよ
うに行なわれる。最初に、スタンバイ状態において、図
１に示したマッチ線制御回路１１は、マッチ線ＭＬの電
位を高レベルにもたらす。これに加えて、ビット線充電
回路１６が高レベルの信号ＢＬＨに応答して活性化さ
れ、ビット線対ＢＬ，／ＢＬが高レベルに充電される。
【００３９】時刻Ｔ０において、マッチ線制御回路１１
がすべてのマッチ線ＭＬの電位を低レベルにし、ビット
線充電回路１６の活性化が信号ＢＬＨの立下がりに応答
して終了される。さらには、ビット線放電回路１５が信
号ＢＬＬの立上がりに応答して能動化され、ビット線対
ＢＬ，／ＢＬが放電される。
がすべてのマッチ線ＭＬの電位を低レベルにし、ビット
線充電回路１６の活性化が信号ＢＬＨの立下がりに応答
して終了される。さらには、ビット線放電回路１５が信
号ＢＬＬの立上がりに応答して能動化され、ビット線対
ＢＬ，／ＢＬが放電される。
【００４０】時刻Ｔ１において、マッチ線制御回路１１
は、外部アドレス信号により選択された１本のマッチ線
ＭＬを活性化させる。マッチ線ＭＬの活性化に応答し
て、ビット線ＢＬまたは／ＢＬ上に、ストアされていた
データ信号に基づく電位差が現われる。
は、外部アドレス信号により選択された１本のマッチ線
ＭＬを活性化させる。マッチ線ＭＬの活性化に応答し
て、ビット線ＢＬまたは／ＢＬ上に、ストアされていた
データ信号に基づく電位差が現われる。
【００４１】時刻Ｔ３において、書込能動化信号ＷＴが
活性化され、書込回路１３が能動化される。書込回路１
３は、データ線対ＤＴ，／ＤＴ上の書込データ信号に応
答して、ビット線対ＢＬ，／ＢＬを駆動する。すなわ
ち、書込回路１３は、書込まれるべきデータ信号に応答
して、ビット線ＢＬおよび／ＢＬのうちの一方を選択的
にプルダウンする。
活性化され、書込回路１３が能動化される。書込回路１
３は、データ線対ＤＴ，／ＤＴ上の書込データ信号に応
答して、ビット線対ＢＬ，／ＢＬを駆動する。すなわ
ち、書込回路１３は、書込まれるべきデータ信号に応答
して、ビット線ＢＬおよび／ＢＬのうちの一方を選択的
にプルダウンする。
【００４２】ＣＡＭセルにストアされていたデータ信号
とデータ線ＤＴ，／ＤＴ上のデータ信号とが一致してい
る場合では、時刻Ｔ３のあと、図４に示すように、ビッ
ト線ＢＬ（ＤＴ＝０）の電位はほとんど変化しない。他
方、ストアされていたデータ信号と書込データ信号とが
一致しない場合では、書込能動化信号ＷＴの活性化によ
り形成された書込回路１３内の放電経路を介してビット
線対ＢＬ，／ＢＬが放電され、ビット線対ＢＬ，／ＢＬ
は接地電位にもたらされる。
とデータ線ＤＴ，／ＤＴ上のデータ信号とが一致してい
る場合では、時刻Ｔ３のあと、図４に示すように、ビッ
ト線ＢＬ（ＤＴ＝０）の電位はほとんど変化しない。他
方、ストアされていたデータ信号と書込データ信号とが
一致しない場合では、書込能動化信号ＷＴの活性化によ
り形成された書込回路１３内の放電経路を介してビット
線対ＢＬ，／ＢＬが放電され、ビット線対ＢＬ，／ＢＬ
は接地電位にもたらされる。
【００４３】時刻Ｔ４において、センスアンプ１４がセ
ンスアンプ活性化信号ＳＥおよび／ＳＥに応答して活性
化される。時刻Ｔ４までに、ビット線ＢＬ，／ＢＬのう
ちの一方が書込データ信号に応じて接地電位にもたらさ
れているので、センスアンプ１４の活性化の後、ビット
線ＢＬ，／ＢＬ上には増幅された書込データ信号が与え
られる。
ンスアンプ活性化信号ＳＥおよび／ＳＥに応答して活性
化される。時刻Ｔ４までに、ビット線ＢＬ，／ＢＬのう
ちの一方が書込データ信号に応じて接地電位にもたらさ
れているので、センスアンプ１４の活性化の後、ビット
線ＢＬ，／ＢＬ上には増幅された書込データ信号が与え
られる。
【００４４】時刻Ｔ６において、図１に示したアドレス
デコーダ７が、外部アドレス信号によって選択されたワ
ード線ＷＬを活性化するので、ビット線対ＢＬ，／ＢＬ
上のデータ信号がＣＡＭセル内に書込まれる。上記の書
込動作中は、読出能動化信号ＲＴは低レベルに維持され
る。
デコーダ７が、外部アドレス信号によって選択されたワ
ード線ＷＬを活性化するので、ビット線対ＢＬ，／ＢＬ
上のデータ信号がＣＡＭセル内に書込まれる。上記の書
込動作中は、読出能動化信号ＲＴは低レベルに維持され
る。
【００４５】図５を参照して、次に読出動作について説
明する。読出動作において、データ線対ＤＴ，／ＤＴが
接地電位に保持される。これにより、書込回路１３は、
書込能動化信号ＷＴの電位に関わらず能動化されないの
で、ビット線ＢＬ，／ＢＬの放電経路が形成されない。
このことは、データ線対ＤＴ，／ＤＴを接地電位に保持
したままで、図４に示した読出動作における場合と同様
の制御信号を与えることにより、ＣＡＭセル内にストア
されたデータの読出動作が行なわれ得ることを意味す
る。
明する。読出動作において、データ線対ＤＴ，／ＤＴが
接地電位に保持される。これにより、書込回路１３は、
書込能動化信号ＷＴの電位に関わらず能動化されないの
で、ビット線ＢＬ，／ＢＬの放電経路が形成されない。
このことは、データ線対ＤＴ，／ＤＴを接地電位に保持
したままで、図４に示した読出動作における場合と同様
の制御信号を与えることにより、ＣＡＭセル内にストア
されたデータの読出動作が行なわれ得ることを意味す
る。
【００４６】したがって、図５に示すように、書込動作
の場合と同様の制御信号ＭＬ，ＷＴおよびＳＥが与えら
れ、データ線対ＤＴ，／ＤＴが時刻Ｔ６の直前まで接地
電位に保持される。時刻Ｔ６の直前においてデータ線対
ＤＴ，／ＤＴが高インピーダンス状態（Ｈｉ−Ｚ）にも
たらされた後、時刻Ｔ６において読出能動化信号ＲＴが
活性化される。読出回路１２は、ビット線対ＢＬ，／Ｂ
Ｌ上の信号に応答して、データ線対ＤＴ，／ＤＴを駆動
し、これにより、ＣＡＭセルにストアされていたデータ
信号がデータ線対ＤＴ，／ＤＴ上に与えられたことにな
る。
の場合と同様の制御信号ＭＬ，ＷＴおよびＳＥが与えら
れ、データ線対ＤＴ，／ＤＴが時刻Ｔ６の直前まで接地
電位に保持される。時刻Ｔ６の直前においてデータ線対
ＤＴ，／ＤＴが高インピーダンス状態（Ｈｉ−Ｚ）にも
たらされた後、時刻Ｔ６において読出能動化信号ＲＴが
活性化される。読出回路１２は、ビット線対ＢＬ，／Ｂ
Ｌ上の信号に応答して、データ線対ＤＴ，／ＤＴを駆動
し、これにより、ＣＡＭセルにストアされていたデータ
信号がデータ線対ＤＴ，／ＤＴ上に与えられたことにな
る。
【００４７】次に、図６を参照して、リフレッシュ動作
について説明する。リフレッシュ動作においても、デー
タ線対ＤＴ，／ＤＴが接地電位に維持されたままで、図
４に示した書込動作の場合と同様の制御信号ＭＬ，Ｗ
Ｔ，ＳＥおよびＷＬが与えられる。したがって、ビット
線対ＢＬ，／ＢＬ上にＣＡＭセル内にストアされていた
データ信号が読出され、センスアンプ１４によって増幅
される。増幅されたデータ信号は、再び同じＣＡＭセル
に書込まれる。
について説明する。リフレッシュ動作においても、デー
タ線対ＤＴ，／ＤＴが接地電位に維持されたままで、図
４に示した書込動作の場合と同様の制御信号ＭＬ，Ｗ
Ｔ，ＳＥおよびＷＬが与えられる。したがって、ビット
線対ＢＬ，／ＢＬ上にＣＡＭセル内にストアされていた
データ信号が読出され、センスアンプ１４によって増幅
される。増幅されたデータ信号は、再び同じＣＡＭセル
に書込まれる。
【００４８】上記のリフレッシュ動作は、部分書込動作
にも適用され得ることが指摘される。すなわち、１つの
ワードを構成するｎビットのデータのうち、書換えられ
るべきでない、すなわち保持されるべきデータをストア
しているＣＡＭセルに接続されているデータ線対ＤＴ，
／ＤＴを選択的に接地電位に保持した後、図６に示した
制御信号が与えられる。接地電位に保持されたデータ線
対ＤＴ，／ＤＴに接続されているＣＡＭセルにストアさ
れたデータ信号は、リフレッシュのみされ、異なったデ
ータに書換えられない。他のビット対に接続されたＣＡ
Ｍセルは、それぞれのデータ線対上のデータ信号に応じ
て書換えられる。言い換えると、リフレッシュ動作は、
ｎビットのすべてがマスクされた態様での部分書込動作
であると言える。
にも適用され得ることが指摘される。すなわち、１つの
ワードを構成するｎビットのデータのうち、書換えられ
るべきでない、すなわち保持されるべきデータをストア
しているＣＡＭセルに接続されているデータ線対ＤＴ，
／ＤＴを選択的に接地電位に保持した後、図６に示した
制御信号が与えられる。接地電位に保持されたデータ線
対ＤＴ，／ＤＴに接続されているＣＡＭセルにストアさ
れたデータ信号は、リフレッシュのみされ、異なったデ
ータに書換えられない。他のビット対に接続されたＣＡ
Ｍセルは、それぞれのデータ線対上のデータ信号に応じ
て書換えられる。言い換えると、リフレッシュ動作は、
ｎビットのすべてがマスクされた態様での部分書込動作
であると言える。
【００４９】図７を参照して、次に一致検出動作につい
て説明する。一致検出動作は、時刻Ｔ１における書込能
動化信号ＷＴの活性化により開始される。信号ＷＴの立
上がりに応答して、書込回路１３が能動化される。書込
回路は、データ線対ＤＴ，／ＤＴ上の検索データ信号に
応答して、ビット線対ＢＬ，／ＢＬを駆動する。したが
って、検索データ信号が、ビット線対ＢＬ，／ＢＬを介
してＣＡＭセルに伝えられる。ＣＡＭセルにおいて図２
５に示した一致検出動作が実行され、予め充電されてい
たマッチ線ＭＬの電位が、一致検出結果に応答して変化
される。マッチ線ＭＬの電位は、時刻Ｔ２において図示
されない増幅回路によって増幅される。
て説明する。一致検出動作は、時刻Ｔ１における書込能
動化信号ＷＴの活性化により開始される。信号ＷＴの立
上がりに応答して、書込回路１３が能動化される。書込
回路は、データ線対ＤＴ，／ＤＴ上の検索データ信号に
応答して、ビット線対ＢＬ，／ＢＬを駆動する。したが
って、検索データ信号が、ビット線対ＢＬ，／ＢＬを介
してＣＡＭセルに伝えられる。ＣＡＭセルにおいて図２
５に示した一致検出動作が実行され、予め充電されてい
たマッチ線ＭＬの電位が、一致検出結果に応答して変化
される。マッチ線ＭＬの電位は、時刻Ｔ２において図示
されない増幅回路によって増幅される。
【００５０】一方、マスク検索動作が行なわれる場合で
は、検索動作において考慮されるべきないビットに対応
するデータ線対が接地電位に維持される。これにより、
書込回路１３においてビット線ＢＬ，／ＢＬの放電経路
が形成されず、マスクされた検索データのビット線対
は、一致検索動作中高レベルに保たれる。したがって、
マスクされた検索データ信号が与えられたＣＡＭセル
は、ストアされているデータ信号に依存することなく、
マッチ線ＭＬを放電することがない。すなわち、マスク
されたビットに関しては、ＣＡＭセル内にどのようなデ
ータ信号がストアされていても、「一致」が検出された
ものとして扱われる。
は、検索動作において考慮されるべきないビットに対応
するデータ線対が接地電位に維持される。これにより、
書込回路１３においてビット線ＢＬ，／ＢＬの放電経路
が形成されず、マスクされた検索データのビット線対
は、一致検索動作中高レベルに保たれる。したがって、
マスクされた検索データ信号が与えられたＣＡＭセル
は、ストアされているデータ信号に依存することなく、
マッチ線ＭＬを放電することがない。すなわち、マスク
されたビットに関しては、ＣＡＭセル内にどのようなデ
ータ信号がストアされていても、「一致」が検出された
ものとして扱われる。
【００５１】図４ないし図７のタイミングチャートから
わかるように、ダイナミック型ＣＡＭにおける書込，読
出，リフレッシュおよび一致検出動作のいずれにおいて
も、ほとんど同様の制御信号が与えられることが指摘さ
れる。これに加えて、マスク検索動作および部分書込動
作においても、ほとんど同じ制御信号が用いられる。言
い換えると、ダイナミック型ＣＡＭにおける様々な動作
を実行するのに、特別のタイミング制御が必要となら
ず、図３に示したビット線制御回路を用いることによ
り、現実的でかつ有用なダイナミック型ＣＡＭが提供さ
れ得る。
わかるように、ダイナミック型ＣＡＭにおける書込，読
出，リフレッシュおよび一致検出動作のいずれにおいて
も、ほとんど同様の制御信号が与えられることが指摘さ
れる。これに加えて、マスク検索動作および部分書込動
作においても、ほとんど同じ制御信号が用いられる。言
い換えると、ダイナミック型ＣＡＭにおける様々な動作
を実行するのに、特別のタイミング制御が必要となら
ず、図３に示したビット線制御回路を用いることによ
り、現実的でかつ有用なダイナミック型ＣＡＭが提供さ
れ得る。
【００５２】図８は、この発明のもう１つの実施例を示
すビット線制御回路の回路図である。図３に示した回路
と比較すると、図８に示したビット線制御回路は、さら
に、センスアンプ１４による増幅動作を促進するための
トランスファゲート回路１７を備えている。トランスフ
ァゲート回路１７は、ビット線放電回路１５とビット線
充電回路１６との間のビット線上に設けられる。センス
アンプ１４が活性化されるとき、トランスファゲート回
路１７は、低レベルの制御信号ＴＧに応答して、オフす
る。これにより、ＣＡＭセルアレイに接続されたビット
線ＢＬａ，／ＢＬａが、トランスファゲート回路１７の
作用によりセンスアンプ１４から電気的に切り離される
ので、センスアンプ１４により増幅されるべき負荷が減
少され得る。したがって、センスアンプ１４による高速
の増幅が達成され得る。
すビット線制御回路の回路図である。図３に示した回路
と比較すると、図８に示したビット線制御回路は、さら
に、センスアンプ１４による増幅動作を促進するための
トランスファゲート回路１７を備えている。トランスフ
ァゲート回路１７は、ビット線放電回路１５とビット線
充電回路１６との間のビット線上に設けられる。センス
アンプ１４が活性化されるとき、トランスファゲート回
路１７は、低レベルの制御信号ＴＧに応答して、オフす
る。これにより、ＣＡＭセルアレイに接続されたビット
線ＢＬａ，／ＢＬａが、トランスファゲート回路１７の
作用によりセンスアンプ１４から電気的に切り離される
ので、センスアンプ１４により増幅されるべき負荷が減
少され得る。したがって、センスアンプ１４による高速
の増幅が達成され得る。
【００５３】図９ないし図１２は、それぞれ、図８に示
したビット線制御回路による書込動作，読出動作，リフ
レッシュ動作および一致検出動作をそれぞれ説明するた
めのタイミングチャートである。これらのタイミングチ
ャートからわかるように、図８に示したビット線制御回
路における基本的な動作は、図３に示したビット線制御
回路と同様である。しかしながら、図４ないし図７に示
したタイミングチャートと比較するとわかるように、図
９ないし図12に示したタイミングチャートは、トランス
ファゲート回路１７のための制御信号ＴＧが新たに加え
られている。
したビット線制御回路による書込動作，読出動作，リフ
レッシュ動作および一致検出動作をそれぞれ説明するた
めのタイミングチャートである。これらのタイミングチ
ャートからわかるように、図８に示したビット線制御回
路における基本的な動作は、図３に示したビット線制御
回路と同様である。しかしながら、図４ないし図７に示
したタイミングチャートと比較するとわかるように、図
９ないし図12に示したタイミングチャートは、トランス
ファゲート回路１７のための制御信号ＴＧが新たに加え
られている。
【００５４】図９を参照して、書込動作において、トラ
ンスファゲート制御信号ＴＧは、時刻Ｔ２およびＴ５の
間の期間において低レベルになる。他の時間期間におい
て、制御信号ＴＧは高レベルであるので、他の時間期間
において図８に示したビット線制御回路は図３に示した
ものと電気的に等価である。図９に示されるように、時
刻Ｔ１においてＣＡＭセルにストアされていた電荷がビ
ット線対ＢＬａ，／ＢＬａ上に与えられた後、時刻Ｔ２
において制御信号ＴＧが低レベルになる。トランスファ
ゲート回路１７がオフするので、センスアンプ１４は、
ＣＡＭセルアレイに接続されているビット線ＢＬａ，／
ＢＬａから電気的に切り離される。時刻Ｔ４においてセ
ンスアンプ１４が活性化された後、時刻Ｔ５において制
御信号ＴＧが立上げられる。したがって、センスアンプ
１４により十分に増幅された信号が、トランスファゲー
ト回路１７を介して、ＣＡＭセルアレイに接続されたビ
ット線ＢＬａ，／ＢＬａに伝えられる。
ンスファゲート制御信号ＴＧは、時刻Ｔ２およびＴ５の
間の期間において低レベルになる。他の時間期間におい
て、制御信号ＴＧは高レベルであるので、他の時間期間
において図８に示したビット線制御回路は図３に示した
ものと電気的に等価である。図９に示されるように、時
刻Ｔ１においてＣＡＭセルにストアされていた電荷がビ
ット線対ＢＬａ，／ＢＬａ上に与えられた後、時刻Ｔ２
において制御信号ＴＧが低レベルになる。トランスファ
ゲート回路１７がオフするので、センスアンプ１４は、
ＣＡＭセルアレイに接続されているビット線ＢＬａ，／
ＢＬａから電気的に切り離される。時刻Ｔ４においてセ
ンスアンプ１４が活性化された後、時刻Ｔ５において制
御信号ＴＧが立上げられる。したがって、センスアンプ
１４により十分に増幅された信号が、トランスファゲー
ト回路１７を介して、ＣＡＭセルアレイに接続されたビ
ット線ＢＬａ，／ＢＬａに伝えられる。
【００５５】図１０に示した読出動作および図１１に示
したリフレッシュ動作においても、図９に示した書込動
作の場合と同じタイミングＴ２およびＴ５で、制御信号
ＴＧが立下げられかつ立上げられる。したがって、これ
らの動作においても、センスアンプ１４による高速の増
幅が得られる。
したリフレッシュ動作においても、図９に示した書込動
作の場合と同じタイミングＴ２およびＴ５で、制御信号
ＴＧが立下げられかつ立上げられる。したがって、これ
らの動作においても、センスアンプ１４による高速の増
幅が得られる。
【００５６】一致検出動作では、図１２に示されるよう
に、制御信号ＴＧは高レベルに保たれる。したがって、
トランスファゲート回路１７がオンし続け、図7 に示し
た一致検出動作と実質的に同じ動作が行なわれる。
に、制御信号ＴＧは高レベルに保たれる。したがって、
トランスファゲート回路１７がオンし続け、図7 に示し
た一致検出動作と実質的に同じ動作が行なわれる。
【００５７】図１３は、この発明のさらにもう１つの実
施例を示すビット線制御回路の回路図である。図８に示
したもの（第２実施例）と比較して、図１３に示したビ
ット線制御回路は、さらに、トランスファゲート回路１
７とビット線充電回路１６との間のビット線ＢＬａ，／
ＢＬａ上に第２の書込回路１８を備えている。第１およ
び第２の書込回路１３および１８は、共通に与えられる
書込能動化信号ＷＴに応答て能動化される。第２の書込
回路１８を追加することにより、一致検出動作におい
て、データ線対ＤＴ，／ＤＴから与えられる検索データ
信号を速やかにＣＡＭセルアレイのビット線ＢＬａ，／
ＢＬａに伝えることができる。すなわち、一致検出動作
において、検索データ信号をトランスファゲート回路１
７を介さずにＣＡＭセルアレイのビット線ＢＬａ，／Ｂ
Ｌａに伝えることができるので、ＣＡＭセルアレイにお
ける一致検出動作が図８に示した場合よりも早期に開始
され得る。
施例を示すビット線制御回路の回路図である。図８に示
したもの（第２実施例）と比較して、図１３に示したビ
ット線制御回路は、さらに、トランスファゲート回路１
７とビット線充電回路１６との間のビット線ＢＬａ，／
ＢＬａ上に第２の書込回路１８を備えている。第１およ
び第２の書込回路１３および１８は、共通に与えられる
書込能動化信号ＷＴに応答て能動化される。第２の書込
回路１８を追加することにより、一致検出動作におい
て、データ線対ＤＴ，／ＤＴから与えられる検索データ
信号を速やかにＣＡＭセルアレイのビット線ＢＬａ，／
ＢＬａに伝えることができる。すなわち、一致検出動作
において、検索データ信号をトランスファゲート回路１
７を介さずにＣＡＭセルアレイのビット線ＢＬａ，／Ｂ
Ｌａに伝えることができるので、ＣＡＭセルアレイにお
ける一致検出動作が図８に示した場合よりも早期に開始
され得る。
【００５８】図１４は、図１３に示したビット線制御回
路による書込動作および読出動作を説明するためのタイ
ミングチャートである。書込動作および読出動作のいず
れも、図１４に示したタイミングチャートにより説明す
ることができる。読出能動化信号ＲＴは、書込動作にお
いて常に低レベルに保たれるが、一方、読出動作におい
て時刻Ｔ６およびＴ７の間の期間において高レベルにな
る。他のタイミング制御は、書込動作および読出動作に
おいて同じである。しかしながら、第２の書込回路１８
が追加されているので、ビット線における電位の変化の
態様が異なっている。
路による書込動作および読出動作を説明するためのタイ
ミングチャートである。書込動作および読出動作のいず
れも、図１４に示したタイミングチャートにより説明す
ることができる。読出能動化信号ＲＴは、書込動作にお
いて常に低レベルに保たれるが、一方、読出動作におい
て時刻Ｔ６およびＴ７の間の期間において高レベルにな
る。他のタイミング制御は、書込動作および読出動作に
おいて同じである。しかしながら、第２の書込回路１８
が追加されているので、ビット線における電位の変化の
態様が異なっている。
【００５９】図１３に示したビット線制御回路によるリ
フレッシュ動作および一致検出動作は、図１１および図
１２に示したタイミングチャートによりそれぞれ説明す
ることができる。すでに指摘したように、図１３に示し
たビット線制御回路において第２の書込回路１８が追加
されているので、データ線ＤＴ，／ＤＴから与えられる
検索データ信号がより高速に、ＣＡＭセルアレイに接続
されたビット線ＢＬａ，／ＢＬａに伝達され得る。すで
に説明したすべてのタイミングチャートを比較するとわ
かるように、図３，図８または図１３に示したいずれの
ビット線制御回路を用いる場合でも、ダイナミック型Ｃ
ＡＭのための書込，読出，リフレッシュおよび一致検出
動作がほぼ同じタイミング制御により実行され得る。言
い換えると、図３，図８または図１３に示したビット線
制御回路を用いることにより、一般には複雑な制御が必
要となるであろうと予想されるかもしれないダイナミッ
ク型ＣＡＭにおいて必要な動作が、きわめて簡単なタイ
ミング制御（すなわちほぼ同じタイミング制御）および
簡単化された回路により実現され得る。
フレッシュ動作および一致検出動作は、図１１および図
１２に示したタイミングチャートによりそれぞれ説明す
ることができる。すでに指摘したように、図１３に示し
たビット線制御回路において第２の書込回路１８が追加
されているので、データ線ＤＴ，／ＤＴから与えられる
検索データ信号がより高速に、ＣＡＭセルアレイに接続
されたビット線ＢＬａ，／ＢＬａに伝達され得る。すで
に説明したすべてのタイミングチャートを比較するとわ
かるように、図３，図８または図１３に示したいずれの
ビット線制御回路を用いる場合でも、ダイナミック型Ｃ
ＡＭのための書込，読出，リフレッシュおよび一致検出
動作がほぼ同じタイミング制御により実行され得る。言
い換えると、図３，図８または図１３に示したビット線
制御回路を用いることにより、一般には複雑な制御が必
要となるであろうと予想されるかもしれないダイナミッ
ク型ＣＡＭにおいて必要な動作が、きわめて簡単なタイ
ミング制御（すなわちほぼ同じタイミング制御）および
簡単化された回路により実現され得る。
【００６０】以下の記載では、図８および図１３に示し
たビット線制御回路を用いたダイナミック型ＣＡＭにお
ける冗長回路構成について説明する。
たビット線制御回路を用いたダイナミック型ＣＡＭにお
ける冗長回路構成について説明する。
【００６１】図１６は、この発明のさらにもう１つ実施
例を示すダイナミック型ＣＡＭの回路ブロック図であ
る。図１６を参照して、ダイナミック型ＣＡＭ１００′
は、合計１６個のＣＡＭブロック２０１ないし２１６を
備えたＣＡＭアレイ回路２００を含む。各ＣＡＭブロッ
ク２１０ないし２１６は、３６個の通常ビット線回路Ｎ
ＢＣと、１個の冗長ビット線回路ＲＢＣとを含む。各通
常ビット線回路ＮＢＣは、対応する１つのデータ線対Ｄ
Ｔ０，／ＤＴ０ないしＤＴ３５，／ＤＴ３５に接続され
る。冗長ビット線回路ＲＢＣは、スペアデータ線対ＤＴ
Ｓ，／ＤＴＳに接続される。
例を示すダイナミック型ＣＡＭの回路ブロック図であ
る。図１６を参照して、ダイナミック型ＣＡＭ１００′
は、合計１６個のＣＡＭブロック２０１ないし２１６を
備えたＣＡＭアレイ回路２００を含む。各ＣＡＭブロッ
ク２１０ないし２１６は、３６個の通常ビット線回路Ｎ
ＢＣと、１個の冗長ビット線回路ＲＢＣとを含む。各通
常ビット線回路ＮＢＣは、対応する１つのデータ線対Ｄ
Ｔ０，／ＤＴ０ないしＤＴ３５，／ＤＴ３５に接続され
る。冗長ビット線回路ＲＢＣは、スペアデータ線対ＤＴ
Ｓ，／ＤＴＳに接続される。
【００６２】このダイナミック型ＣＡＭ１００′は、さ
らに、ＩＯ線対ＩＯ０，／ＩＯ０ないしＩＯ３５，／Ｉ
Ｏ３５に接続されたスイッチ回路１０と、スイッチ回路
１０に接続されたデータドライバ／アンプ回路９と、デ
ータ線電位固定回路５００ないし５３５および５Ｓと、
冗長能動化回路６０と、クロック信号発生器２０とを含
む。スイッチ回路１０は、各々が対応するＩＯ線対ＩＯ
０，／ＩＯ０ないしＩＯ３５，／ＩＯ３５に接続された
スイッチング回路ＳＷ０ないしＳＷ３５と、欠陥ライン
プログラム回路４００ないし４３５とを含む。各スイッ
チング回路ＳＷ０ないしＳＷ３５は、対応する欠陥ライ
ンプログラム回路４００ないし４３５から与えられるプ
ログラム信号ＮＥＤ０ないしＮＥＤ３５に応答して、通
常のラインまたは冗長ラインを選択する。
らに、ＩＯ線対ＩＯ０，／ＩＯ０ないしＩＯ３５，／Ｉ
Ｏ３５に接続されたスイッチ回路１０と、スイッチ回路
１０に接続されたデータドライバ／アンプ回路９と、デ
ータ線電位固定回路５００ないし５３５および５Ｓと、
冗長能動化回路６０と、クロック信号発生器２０とを含
む。スイッチ回路１０は、各々が対応するＩＯ線対ＩＯ
０，／ＩＯ０ないしＩＯ３５，／ＩＯ３５に接続された
スイッチング回路ＳＷ０ないしＳＷ３５と、欠陥ライン
プログラム回路４００ないし４３５とを含む。各スイッ
チング回路ＳＷ０ないしＳＷ３５は、対応する欠陥ライ
ンプログラム回路４００ないし４３５から与えられるプ
ログラム信号ＮＥＤ０ないしＮＥＤ３５に応答して、通
常のラインまたは冗長ラインを選択する。
【００６３】通常のラインのためのデータ線電位固定回
路５００ないし５３５も、欠陥ラインプログラム回路４
００ないし４３５から与えられるプログラム信号ＮＥＤ
０ないしＮＥＤ３５に応答してそれぞれ動作される。た
とえば、データ線ＤＴ０，／ＤＴ０に関連する回路に欠
陥が存在するとき、欠陥ラインプログラム回路４００に
おけるプログラミングにより、高レベルのプログラム信
号ＮＥＤ０が出力される。データ線電位固定回路５００
内に設けられたＰＭＯＳトランジスタおよびＮＭＯＳト
ランジスタは、高レベルの信号ＮＥＤ０に応答してオン
するので、データ線ＤＴ０および／ＤＴ０がそれぞれ高
レベルおよび低レベルにもたらされる。言い換えると、
欠陥が存在するラインのデータ線ＤＴ０，／ＤＴ０の電
位が固定される。一方、スイッチング回路ＳＷ０は、高
レベルの信号ＮＥＤ０に応答して、冗長用データドライ
バ／アンプ回路９Ｓ側に接続される。
路５００ないし５３５も、欠陥ラインプログラム回路４
００ないし４３５から与えられるプログラム信号ＮＥＤ
０ないしＮＥＤ３５に応答してそれぞれ動作される。た
とえば、データ線ＤＴ０，／ＤＴ０に関連する回路に欠
陥が存在するとき、欠陥ラインプログラム回路４００に
おけるプログラミングにより、高レベルのプログラム信
号ＮＥＤ０が出力される。データ線電位固定回路５００
内に設けられたＰＭＯＳトランジスタおよびＮＭＯＳト
ランジスタは、高レベルの信号ＮＥＤ０に応答してオン
するので、データ線ＤＴ０および／ＤＴ０がそれぞれ高
レベルおよび低レベルにもたらされる。言い換えると、
欠陥が存在するラインのデータ線ＤＴ０，／ＤＴ０の電
位が固定される。一方、スイッチング回路ＳＷ０は、高
レベルの信号ＮＥＤ０に応答して、冗長用データドライ
バ／アンプ回路９Ｓ側に接続される。
【００６４】冗長ラインが使用されないとき、冗長用デ
ータ線電位固定回路５Ｓ内の２つのヒューズが、電源電
位とデータ線ＤＴＳ，接地電位とデータ線／ＤＴＳとの
間にそれぞれ接続されている。したがって、冗長ライン
が使用されないとき、データ線ＤＴＳおよび／ＤＴＳ
は、それぞれ電源電位および接地電位に固定されてい
る。他方、冗長ラインが使用されるとき、冗長用データ
線電位固定回路５Ｓ内の２つのヒューズが切断される。
これにより、データ線対ＤＴＳ，／ＤＴＳの電位の固定
が解除され、データ線対ＤＴＳ，／ＤＴＳは、冗長用デ
ータドライバ／アンプ回路９Ｓにより駆動される。
ータ線電位固定回路５Ｓ内の２つのヒューズが、電源電
位とデータ線ＤＴＳ，接地電位とデータ線／ＤＴＳとの
間にそれぞれ接続されている。したがって、冗長ライン
が使用されないとき、データ線ＤＴＳおよび／ＤＴＳ
は、それぞれ電源電位および接地電位に固定されてい
る。他方、冗長ラインが使用されるとき、冗長用データ
線電位固定回路５Ｓ内の２つのヒューズが切断される。
これにより、データ線対ＤＴＳ，／ＤＴＳの電位の固定
が解除され、データ線対ＤＴＳ，／ＤＴＳは、冗長用デ
ータドライバ／アンプ回路９Ｓにより駆動される。
【００６５】冗長能動化回路６０は、欠陥ラインが存在
するとき、言い換えると冗長ラインが使用されるとき、
高レベルの冗長能動化信号ＳＰＡを発生する。クロック
信号発生器２０は、外部から与えられる命令コードをデ
コードし、以下に説明するＣＡＭアレイ回路内の動作に
おいて必要な様々なタイミング制御信号を発生する。
するとき、言い換えると冗長ラインが使用されるとき、
高レベルの冗長能動化信号ＳＰＡを発生する。クロック
信号発生器２０は、外部から与えられる命令コードをデ
コードし、以下に説明するＣＡＭアレイ回路内の動作に
おいて必要な様々なタイミング制御信号を発生する。
【００６６】各データドライバ／アンプ回路９００ない
し９３５は、データ書込動作において、対応するＩＯ線
対ＩＯ０，／ＩＯ０ないしＩＯ３５，／ＩＯ３５から与
えられるデータ信号を増幅し、増幅された信号をデータ
線対ＤＴ０，／ＤＴ０ないしＤＴ３５，／ＤＴ３５に与
える。一方、各データドライバ／アンプ回路９００ない
し９３５は、データ読出動作において、対応するデータ
線対ＤＴ０，／ＤＴ０ないしＤＴ３５，／ＤＴ３５上の
データ信号を増幅し、増幅された信号を対応するＩＯ線
対に転送する。
し９３５は、データ書込動作において、対応するＩＯ線
対ＩＯ０，／ＩＯ０ないしＩＯ３５，／ＩＯ３５から与
えられるデータ信号を増幅し、増幅された信号をデータ
線対ＤＴ０，／ＤＴ０ないしＤＴ３５，／ＤＴ３５に与
える。一方、各データドライバ／アンプ回路９００ない
し９３５は、データ読出動作において、対応するデータ
線対ＤＴ０，／ＤＴ０ないしＤＴ３５，／ＤＴ３５上の
データ信号を増幅し、増幅された信号を対応するＩＯ線
対に転送する。
【００６７】図１７は、図１６に示した冗長能動化回路
６０の回路図である。図１７を参照して、冗長能動化回
路６０は、ＣＭＯＳインバータを構成するＰＭＯＳトラ
ンジスタ６１およびＮＭＯＳトランジスタ６２と、トラ
ンジスタ６１と６２との間に接続されたプログラミング
のためのヒューズ６３と、ラッチ回路６４と、インバー
タ６５とを含む。トランジスタ６１および６２のゲート
は、図１６に示したクロック信号発生器２０から与えら
れるリセット信号／ＲＳＴを受けるように接続される。
インバータ６５を介して冗長能動化信号ＳＰＡが出力さ
れる。
６０の回路図である。図１７を参照して、冗長能動化回
路６０は、ＣＭＯＳインバータを構成するＰＭＯＳトラ
ンジスタ６１およびＮＭＯＳトランジスタ６２と、トラ
ンジスタ６１と６２との間に接続されたプログラミング
のためのヒューズ６３と、ラッチ回路６４と、インバー
タ６５とを含む。トランジスタ６１および６２のゲート
は、図１６に示したクロック信号発生器２０から与えら
れるリセット信号／ＲＳＴを受けるように接続される。
インバータ６５を介して冗長能動化信号ＳＰＡが出力さ
れる。
【００６８】図１８は、図１６に示した１つの欠陥ライ
ンプログラム回路（一例として４００）の回路図であ
る。冗長ラインプログラム回路４００も、冗長能動化回
路６０と同じ回路構成を有する。インバータ４８を介し
てプログラム信号ＮＥＤ０が出力される。
ンプログラム回路（一例として４００）の回路図であ
る。冗長ラインプログラム回路４００も、冗長能動化回
路６０と同じ回路構成を有する。インバータ４８を介し
てプログラム信号ＮＥＤ０が出力される。
【００６９】図１５は、図１７および図１８に示した冗
長能動化回路６０および欠陥ラインプログラム回路４０
０の動作を説明するためのタイミングチャートである。
図１５を参照して、次に動作について説明する。データ
線対ＤＴ０，／ＤＴ０ないしＤＴ３５，／ＤＴ３５に関
連する回路のいずれにも欠陥が存在しないとき、言い換
えると冗長回路が使用されないとき、冗長能動化回路６
０内のヒューズ６３は接続状態で残される。したがっ
て、トランジスタ６１および６２がＣＭＯＳインバータ
として動作するので、冗長能動化回路６０は、電源電位
Ｖｃｃの立上がりおよびリセット信号／ＲＳＴに応答し
て、図１５において実線により示された冗長能動化信号
ＳＰＡを出力する。これに対し、冗長回路が使用される
とき、ヒューズ６３が切断される。したがって、冗長能
動化回路６０は、リセット信号／ＲＳＴに応答すること
なく、図１５において破線により示された信号ＳＰＡを
出力する。
長能動化回路６０および欠陥ラインプログラム回路４０
０の動作を説明するためのタイミングチャートである。
図１５を参照して、次に動作について説明する。データ
線対ＤＴ０，／ＤＴ０ないしＤＴ３５，／ＤＴ３５に関
連する回路のいずれにも欠陥が存在しないとき、言い換
えると冗長回路が使用されないとき、冗長能動化回路６
０内のヒューズ６３は接続状態で残される。したがっ
て、トランジスタ６１および６２がＣＭＯＳインバータ
として動作するので、冗長能動化回路６０は、電源電位
Ｖｃｃの立上がりおよびリセット信号／ＲＳＴに応答し
て、図１５において実線により示された冗長能動化信号
ＳＰＡを出力する。これに対し、冗長回路が使用される
とき、ヒューズ６３が切断される。したがって、冗長能
動化回路６０は、リセット信号／ＲＳＴに応答すること
なく、図１５において破線により示された信号ＳＰＡを
出力する。
【００７０】一方、図１８に示した欠陥ラインプログラ
ム回路４００も同様に動作する。データ線対ＤＴ０，／
ＤＴ０に関連する回路において欠陥が存在しないとき、
ヒューズ４６は接続状態で残される。したがって、欠陥
ラインプログラム回路４００は、電源電位Ｖｃｃの立上
がりおよびリセット信号／ＲＳＴに応答して、図１５に
示したプログラム信号ＮＥＤ０を出力する。これに対
し、データ線ＤＴ０，／ＤＴ０に関連する回路において
欠陥が存在するとき、ヒューズ４６が切断される。した
がって、欠陥ラインプログラム回路４００は、リセット
信号／ＲＳＴに応答することなく、図１５において破線
により示されたプログラム信号ＮＥＤ０を出力する。
ム回路４００も同様に動作する。データ線対ＤＴ０，／
ＤＴ０に関連する回路において欠陥が存在しないとき、
ヒューズ４６は接続状態で残される。したがって、欠陥
ラインプログラム回路４００は、電源電位Ｖｃｃの立上
がりおよびリセット信号／ＲＳＴに応答して、図１５に
示したプログラム信号ＮＥＤ０を出力する。これに対
し、データ線ＤＴ０，／ＤＴ０に関連する回路において
欠陥が存在するとき、ヒューズ４６が切断される。した
がって、欠陥ラインプログラム回路４００は、リセット
信号／ＲＳＴに応答することなく、図１５において破線
により示されたプログラム信号ＮＥＤ０を出力する。
【００７１】図１９は、図１６に示した１つの通常ビッ
ト線回路ＮＢＣおよび冗長ビット線回路ＲＢＣの回路図
である。図１９を参照して、通常ビット線回路ＮＢＣ
は、図８に示したビット線制御回路（第２実施例）を用
いている。図１９に示したビット線制御回路は、さら
に、それぞれのビット線ＢＬａ，／ＢＬａ上に設けられ
た２つのヒューズ１９を備えている。通常ビット線回路
ＮＢＣは、対応するデータ線対ＤＴ，／ＤＴに接続され
る。
ト線回路ＮＢＣおよび冗長ビット線回路ＲＢＣの回路図
である。図１９を参照して、通常ビット線回路ＮＢＣ
は、図８に示したビット線制御回路（第２実施例）を用
いている。図１９に示したビット線制御回路は、さら
に、それぞれのビット線ＢＬａ，／ＢＬａ上に設けられ
た２つのヒューズ１９を備えている。通常ビット線回路
ＮＢＣは、対応するデータ線対ＤＴ，／ＤＴに接続され
る。
【００７２】冗長ビット線回路ＲＢＣも、図８に示した
ビット線制御回路を用いているのであるが、さらに、ト
ランスファゲート回路１７Ｓを追加的に制御するための
スイッチング回路２０を備えている。冗長回路が使用さ
れないとき、低レベルの冗長能動化信号ＳＰＡが与えら
れる。スイッチング回路２０はこの信号ＳＰＡに応答し
てオフし、かつ低レベルの制御信号をトランスファゲー
ト回路１７Ｓに与える。したがって、トランスファゲー
ト回路１７Ｓがオフするので、ＣＡＭセルアレイに接続
されたビット線対ＢＬＳ，／ＢＬＳは常に高レベル（電
源電位）に維持される。これに対し、冗長回路が使用さ
れるとき、高レベルの冗長能動化信号ＳＰＡが与えられ
る。スイッチング回路２０は、信号ＳＰＡに応答してオ
ンするので、トランスファゲート制御信号ＴＧがスイッ
チング回路２０を介してトランスファゲート回路１７Ｓ
に与えられる。
ビット線制御回路を用いているのであるが、さらに、ト
ランスファゲート回路１７Ｓを追加的に制御するための
スイッチング回路２０を備えている。冗長回路が使用さ
れないとき、低レベルの冗長能動化信号ＳＰＡが与えら
れる。スイッチング回路２０はこの信号ＳＰＡに応答し
てオフし、かつ低レベルの制御信号をトランスファゲー
ト回路１７Ｓに与える。したがって、トランスファゲー
ト回路１７Ｓがオフするので、ＣＡＭセルアレイに接続
されたビット線対ＢＬＳ，／ＢＬＳは常に高レベル（電
源電位）に維持される。これに対し、冗長回路が使用さ
れるとき、高レベルの冗長能動化信号ＳＰＡが与えられ
る。スイッチング回路２０は、信号ＳＰＡに応答してオ
ンするので、トランスファゲート制御信号ＴＧがスイッ
チング回路２０を介してトランスファゲート回路１７Ｓ
に与えられる。
【００７３】冗長用データ線電位固定回路５Ｓは、冗長
回路が使用されないとき、冗長データ線ＤＴＳ，／ＤＴ
Ｓをそれぞれ電源電位Ｖｃｃおよび接地電位に固定す
る。他方、冗長回路が使用されるとき、回路５Ｓ内の２
つのヒューズが切断され、冗長データ線ＤＴＳ，／ＤＴ
Ｓの電位の固定が解除される。
回路が使用されないとき、冗長データ線ＤＴＳ，／ＤＴ
Ｓをそれぞれ電源電位Ｖｃｃおよび接地電位に固定す
る。他方、冗長回路が使用されるとき、回路５Ｓ内の２
つのヒューズが切断され、冗長データ線ＤＴＳ，／ＤＴ
Ｓの電位の固定が解除される。
【００７４】通常ビット線回路ＮＢＣにおける２つのヒ
ューズ１９が切断されたとき、ＣＡＭセルアレイ側に接
続されたビット線対ＢＬａ，／ＢＬａは、常に高レベル
（電源電位Ｖｃｃ）に維持される。したがって、ＣＡＭ
セルアレイにおいて一致検出動作が行なわれるとき、欠
陥が存在している通常ビット線回路ＮＢＣが検索結果に
影響を与えるのが防がれる。
ューズ１９が切断されたとき、ＣＡＭセルアレイ側に接
続されたビット線対ＢＬａ，／ＢＬａは、常に高レベル
（電源電位Ｖｃｃ）に維持される。したがって、ＣＡＭ
セルアレイにおいて一致検出動作が行なわれるとき、欠
陥が存在している通常ビット線回路ＮＢＣが検索結果に
影響を与えるのが防がれる。
【００７５】次に、動作について説明する。通常ビット
線回路ＮＢＣ内に欠陥が存在するとき、冗長ヒューズ１
９が切断される。したがって、ＣＡＭのスタンバイ状態
において、ビット線充電回路１６が活性化されなくて
も、書込回路１３などにより放電経路が形成されないの
で、ＣＡＭセルアレイ側に接続されたビット線対ＢＬ
ａ，／ＢＬａは常に高レベル（電源電位Ｖｃｃ）に維持
される。したがって、一致検出動作において、欠陥が存
在する通常ビット線回路ＮＢＣの作用によりマッチ線Ｍ
Ｌが放電されるのが防がれる。言い換えると、欠陥が存
在する通常ビット線回路により、ＣＡＭセルアレイにお
ける検索結果が影響されない。
線回路ＮＢＣ内に欠陥が存在するとき、冗長ヒューズ１
９が切断される。したがって、ＣＡＭのスタンバイ状態
において、ビット線充電回路１６が活性化されなくて
も、書込回路１３などにより放電経路が形成されないの
で、ＣＡＭセルアレイ側に接続されたビット線対ＢＬ
ａ，／ＢＬａは常に高レベル（電源電位Ｖｃｃ）に維持
される。したがって、一致検出動作において、欠陥が存
在する通常ビット線回路ＮＢＣの作用によりマッチ線Ｍ
Ｌが放電されるのが防がれる。言い換えると、欠陥が存
在する通常ビット線回路により、ＣＡＭセルアレイにお
ける検索結果が影響されない。
【００７６】なお、通常ビット線回路ＮＢＣが接続され
ているデータ線対ＤＴ，／ＤＴは、図１６に示した対応
するいずれかのデータ線電位固定回路５００ないし５３
５により、電源電位および接地電位にそれぞれ固定され
ているので、センスアンプ１４の繰返される活性化によ
り電力消費が増加されるのが防がれる。
ているデータ線対ＤＴ，／ＤＴは、図１６に示した対応
するいずれかのデータ線電位固定回路５００ないし５３
５により、電源電位および接地電位にそれぞれ固定され
ているので、センスアンプ１４の繰返される活性化によ
り電力消費が増加されるのが防がれる。
【００７７】一方、冗長ビット線回路ＲＢＣにおいて、
冗長回路が使用されないとき、低レベルの冗長能動化信
号ＳＰＡが与えられる。したがって、トランスファゲー
ト回路１７Ｓがオフするので、ＣＡＭセルアレイに接続
されている冗長ビット線ＢＬＳ，／ＢＬＳは、冗長ビッ
ト線充電回路１６Ｓの作用により常に電源電位に保たれ
る。したがって、冗長ビット線ＢＬＳ，／ＢＬＳに接続
されたＣＡＭセルにより、検索結果が影響されるのが防
がれる。
冗長回路が使用されないとき、低レベルの冗長能動化信
号ＳＰＡが与えられる。したがって、トランスファゲー
ト回路１７Ｓがオフするので、ＣＡＭセルアレイに接続
されている冗長ビット線ＢＬＳ，／ＢＬＳは、冗長ビッ
ト線充電回路１６Ｓの作用により常に電源電位に保たれ
る。したがって、冗長ビット線ＢＬＳ，／ＢＬＳに接続
されたＣＡＭセルにより、検索結果が影響されるのが防
がれる。
【００７８】通常ビット線回路ＮＢＣにおける場合と同
様に、冗長回路が使用されないとき、冗長データ線ＤＴ
Ｓ，／ＤＴＳは、冗長データ線電位固定回路５Ｓの作用
によりそれぞれ電源電位および接地電位に固定される。
したがって、冗長用センスアンプ１４Ｓの繰返される活
性化により電力消費が増加されるのが防がれる。
様に、冗長回路が使用されないとき、冗長データ線ＤＴ
Ｓ，／ＤＴＳは、冗長データ線電位固定回路５Ｓの作用
によりそれぞれ電源電位および接地電位に固定される。
したがって、冗長用センスアンプ１４Ｓの繰返される活
性化により電力消費が増加されるのが防がれる。
【００７９】冗長回路が使用されるとき、高レベルの冗
長能動化信号ＳＰＡが与えられるので、トランスファゲ
ート回路１７Ｓがオンする。したがって、冗長ビット線
回路ＲＢＣは、欠陥が存在する通常ビット線回路に代わ
って、通常の動作を行なうことができる。言い換える
と、欠陥が存在する通常のビット線回路が、冗長ビット
線回路ＲＢＣにより等価的に置換される。
長能動化信号ＳＰＡが与えられるので、トランスファゲ
ート回路１７Ｓがオンする。したがって、冗長ビット線
回路ＲＢＣは、欠陥が存在する通常ビット線回路に代わ
って、通常の動作を行なうことができる。言い換える
と、欠陥が存在する通常のビット線回路が、冗長ビット
線回路ＲＢＣにより等価的に置換される。
【００８０】図２０は、この発明のさらにもう１つの実
施例を示す通常ビット線回路ＮＢＣ′および冗長ビット
線回路ＲＢＣ′の回路図である。図２０を参照して、通
常ビット線回路ＮＢＣ′および冗長ビット線回路ＲＢ
Ｃ′は、図１３に示したビット線制御回路（第３実施
例）を用いている。図１３に示したビット線制御回路に
加えて、通常ビット線回路ＮＢＣ′は、ビット線ＢＬ
ａ，／ＢＬａ上に設けられたヒューズ１９を備える。一
方、冗長ビット線回路ＲＢＣ′は、冗長能動化信号ＳＰ
Ａに応答して動作するスイッチング回路２１をさらに備
える。スイッチング回路２１は、高レベルの冗長能動化
信号ＳＰＡが与えられたとき、トランスファゲート制御
信号ＴＧおよび書込能動化信号ＷＴを、冗長トランスフ
ァゲート回路１７Ｓおよび第２の冗長書込回路１８Ｓに
それぞれ与える。図２０に示した回路における基本的な
動作は、図１９に示した回路と同様であるので説明が省
略される。
施例を示す通常ビット線回路ＮＢＣ′および冗長ビット
線回路ＲＢＣ′の回路図である。図２０を参照して、通
常ビット線回路ＮＢＣ′および冗長ビット線回路ＲＢ
Ｃ′は、図１３に示したビット線制御回路（第３実施
例）を用いている。図１３に示したビット線制御回路に
加えて、通常ビット線回路ＮＢＣ′は、ビット線ＢＬ
ａ，／ＢＬａ上に設けられたヒューズ１９を備える。一
方、冗長ビット線回路ＲＢＣ′は、冗長能動化信号ＳＰ
Ａに応答して動作するスイッチング回路２１をさらに備
える。スイッチング回路２１は、高レベルの冗長能動化
信号ＳＰＡが与えられたとき、トランスファゲート制御
信号ＴＧおよび書込能動化信号ＷＴを、冗長トランスフ
ァゲート回路１７Ｓおよび第２の冗長書込回路１８Ｓに
それぞれ与える。図２０に示した回路における基本的な
動作は、図１９に示した回路と同様であるので説明が省
略される。
【００８１】図２１は、この発明のさらにもう１つの実
施例を示すＣＡＭアレイ回路のブロック図である。図１
６に示したＣＡＭアレイ回路２００は、各々が３６個の
通常ビット線回路ＮＢＣと１個の冗長ビット線回路ＲＢ
Ｃを備えたＣＡＭブロック２０１ないし２１６を備えて
いた。図２１に示したＣＡＭアレイ回路２００ａは、各
々が３６個の通常ビット線回路ＮＢＣと２個の冗長ビッ
ト線回路ＲＢＣ１，ＲＢＣ２とを備えたＣＡＭブロック
２０１ａないし２１６ａを備える。ＣＡＭアレイ回路２
００ａと同じ回路構成を有するＣＡＭアレイ回路２００
ｂが設けられているので、ＣＡＭアレイ回路２００′
は、合計３２個のＣＡＭブロックを備えていることにな
る。
施例を示すＣＡＭアレイ回路のブロック図である。図１
６に示したＣＡＭアレイ回路２００は、各々が３６個の
通常ビット線回路ＮＢＣと１個の冗長ビット線回路ＲＢ
Ｃを備えたＣＡＭブロック２０１ないし２１６を備えて
いた。図２１に示したＣＡＭアレイ回路２００ａは、各
々が３６個の通常ビット線回路ＮＢＣと２個の冗長ビッ
ト線回路ＲＢＣ１，ＲＢＣ２とを備えたＣＡＭブロック
２０１ａないし２１６ａを備える。ＣＡＭアレイ回路２
００ａと同じ回路構成を有するＣＡＭアレイ回路２００
ｂが設けられているので、ＣＡＭアレイ回路２００′
は、合計３２個のＣＡＭブロックを備えていることにな
る。
【００８２】各ＣＡＭブロック、たとえば２０９ａが２
つの冗長ビット線回路ＲＢＣ１およびＲＢＣ２を備えて
いるので、冗長データ線電位固定回路５Ｓ′は、冗長ビ
ット線回路ＲＢＣ１およびＲＢＣ２に接続された２つの
冗長データ線対を固定するための４個のヒューズを備え
る。図２１に示したＣＡＭアレイ回路２００′における
基本的な動作は、図１６に示したＣＡＭアレイ回路２０
０の場合と同様であるので説明が省略される。
つの冗長ビット線回路ＲＢＣ１およびＲＢＣ２を備えて
いるので、冗長データ線電位固定回路５Ｓ′は、冗長ビ
ット線回路ＲＢＣ１およびＲＢＣ２に接続された２つの
冗長データ線対を固定するための４個のヒューズを備え
る。図２１に示したＣＡＭアレイ回路２００′における
基本的な動作は、図１６に示したＣＡＭアレイ回路２０
０の場合と同様であるので説明が省略される。
【００８３】以上に説明したように、図３，図８および
図１３に示したビット線制御回路を用いることにより、
一般には複雑な制御が必要となるであろうと予想される
かもしれないダイナミック型ＣＡＭにおいて必要な動作
が、極めて簡単な回路によりかつ簡単なタイミング制御
により実現され得る。さらには、これらのビット線制御
回路を、たとえば図１９および図２０に示した態様で用
いることにより、ダイナミック型ＣＡＭのための有用な
冗長回路が実現され得る。その結果、大容量のデータ検
索を実行するのに必要なダイナミック型ＣＡＭが、製造
における歩留まりの向上をも考慮にいれて、提供できた
ことになる。
図１３に示したビット線制御回路を用いることにより、
一般には複雑な制御が必要となるであろうと予想される
かもしれないダイナミック型ＣＡＭにおいて必要な動作
が、極めて簡単な回路によりかつ簡単なタイミング制御
により実現され得る。さらには、これらのビット線制御
回路を、たとえば図１９および図２０に示した態様で用
いることにより、ダイナミック型ＣＡＭのための有用な
冗長回路が実現され得る。その結果、大容量のデータ検
索を実行するのに必要なダイナミック型ＣＡＭが、製造
における歩留まりの向上をも考慮にいれて、提供できた
ことになる。
【００８４】
【発明の効果】以上のように、この発明によれば、ダイ
ナミック型連想メモリ装置を実現するための簡単でかつ
実用的な回路構成が提供された。
ナミック型連想メモリ装置を実現するための簡単でかつ
実用的な回路構成が提供された。
【００８５】また、ダイナミック型連想メモリ装置の製
造における歩留まりを改善するための現実的な冗長回路
構成が提供された。
造における歩留まりを改善するための現実的な冗長回路
構成が提供された。
【図１】この発明の一実施例を示すダイナミック型ＣＡ
Ｍのブロック図である。
Ｍのブロック図である。
【図２】図１に示したメモリアレイおよびビット線制御
回路の回路ブロック図である。
回路の回路ブロック図である。
【図３】図２に示した１つのビット線制御回路の回路図
である。
である。
【図４】図３に示したビット線制御回路による書込動作
を説明するためのタイミングチャートである。
を説明するためのタイミングチャートである。
【図５】図３に示したビット線制御回路による読出動作
を説明するためのタイミングチャートである。
を説明するためのタイミングチャートである。
【図６】図３に示したビット線制御回路によるリフレッ
シュ動作を説明するためのタイミングチャートである。
シュ動作を説明するためのタイミングチャートである。
【図７】図３に示したビット線制御回路による一致検出
動作を説明するためのタイミングチャートである。
動作を説明するためのタイミングチャートである。
【図８】この発明のもう１つの実施例を示すビット線制
御回路の回路図である。
御回路の回路図である。
【図９】図８に示したビット線制御回路による書込動作
を説明するためのタイミングチャートである。
を説明するためのタイミングチャートである。
【図１０】図８に示したビット線制御回路による読出動
作を説明するためのタイミングチャートである。
作を説明するためのタイミングチャートである。
【図１１】図８に示したビット線制御回路によるリフレ
ッシュ動作を説明するためのタイミングチャートであ
る。
ッシュ動作を説明するためのタイミングチャートであ
る。
【図１２】図８に示したビット線制御回路による一致検
出動作を説明するためのタイミングチャートである。
出動作を説明するためのタイミングチャートである。
【図１３】この発明のさらにもう１つの実施例を示すビ
ット線制御回路の回路図である。
ット線制御回路の回路図である。
【図１４】図１３に示したビット線制御回路による書込
動作および読出動作を説明するためのタイミングチャー
トである。
動作および読出動作を説明するためのタイミングチャー
トである。
【図１５】図１７および図１８に示した冗長能動化回路
および欠陥ラインプログラム回路の動作を説明するため
のタイミングチャートである。
および欠陥ラインプログラム回路の動作を説明するため
のタイミングチャートである。
【図１６】この発明のさらにもう１つの実施例を示すダ
イナミック型ＣＡＭの回路ブロック図である。
イナミック型ＣＡＭの回路ブロック図である。
【図１７】図１６に示した冗長能動化回路の回路図であ
る。
る。
【図１８】図１６に示した１つの欠陥ラインプログラム
回路の回路図である。
回路の回路図である。
【図１９】図１６に示した通常ビット線回路および冗長
ビット線回路の回路図である。
ビット線回路の回路図である。
【図２０】この発明のさらにもう１つの実施例を示す通
常ビット線回路および冗長ビット線回路の回路図であ
る。
常ビット線回路および冗長ビット線回路の回路図であ
る。
【図２１】この発明のさらにもう１つの実施例を示すＣ
ＡＭアレイ回路のブロック図である。
ＡＭアレイ回路のブロック図である。
【図２２】ＣＡＭにおける検索動作を説明するための概
念図である。
念図である。
【図２３】従来のダイナミック型ＣＡＭセルの回路図で
ある。
ある。
【図２４】ダイナミック型ＣＡＭセルにおける書込およ
び読出動作を説明するための回路図である。
び読出動作を説明するための回路図である。
【図２５】ダイナミック型ＣＡＭセルにおける一致検出
動作を説明するための回路図である。
動作を説明するための回路図である。
４ ＣＡＭセルアレイ ８ ビット線制御回路 １２ 読出回路 １３ 書込回路 １４ センスアンプ １５ ビット線放電回路 １６ ビット線充電回路 １７ トランスファゲート回路 １８ 書込回路 ＢＬａ，／ＢＬａ ビット線対 ＤＴ，／ＤＴ データ線対
───────────────────────────────────────────────────── フロントページの続き (72)発明者 尾崎 英之 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内
Claims (4)
- 【請求項１】 行および列に配設された複数のダイナミ
ック型連想メモリセルと、 各々が対応する１つの列内の連想メモリセルに接続され
た複数のビット線対と、 前記複数のビット線対にそれぞれ接続された複数のデー
タ線対と、 各々が対応する１つの行内のメモリセルに接続された複
数のワード線と、 各々が対応する１つの行内のメモリセルに接続された複
数の一致検出線と、 各々が対応する１つのビット線対に接続され、対応する
１つのデータ線対上の信号に応答して、前記対応する１
つのビット線対を駆動する複数のビット線対駆動手段
と、 各々が対応する１つのビット線対に接続され、センスア
ンプ活性化信号に応答して、前記対応する１つのビット
線対上のデータ信号を増幅する複数のセンスアンプ手段
と、 各々が対応する１つのビット線対に接続され、前記対応
する１つのビット線対上の信号に応答して、対応する１
つのデータ線対を駆動する複数のデータ線対駆動手段と
を含む、ダイナミック型連想メモリ装置。 - 【請求項２】 行および列に配設された複数の連想メモ
リセルと、 各々が対応する１つの列内の連想メモリセルに接続され
た複数のビット線対と、 各々が対応する１つの行内の連想メモリセルに接続され
た複数の一致検出線と、 各々が対応する１つのビット線対に接続され、与えられ
た比較データ信号に応答して、前記対応する１つのビッ
ト線対を駆動する複数のビット線対駆動手段と、 アドレス信号に応答して、前記複数の一致検出線のうち
の１本を選択的に予め定められた電位に充電する一致検
出線充電手段とを含み、 各前記複数の連想メモリセルは、 データ信号をストアするための容量手段と、 対応する１つのビット線対を介して与えられた前記比較
データ信号を前記容量手段によってストアされたデータ
信号と比較し、対応する１本の一致検出線の電位を変化
させる比較手段とを備える、ダイナミック型連想メモリ
装置。 - 【請求項３】 行および列に配設された複数の連想メモ
リセルと、 各々が対応する１つの列内の連想メモリセルに接続され
た複数のビット線対と、 各々が対応する１つの行内の連想メモリセルに接続され
た複数のワード線と、 各々が対応する１つの行内の連想メモリセルに接続され
た複数の一致検出線と、 各々が対応する１つのビット線対に接続され、前記対応
する１つのビット線対上のデータ信号を増幅する複数の
増幅器手段とを含み、 各前記複数の連想メモリセルは、 データ信号をストアするための容量手段と、 対応する１本のワード線上の信号に応答して、対応する
１つのビット線対上のデータ信号を前記容量手段に与え
る第１のスイッチング手段と、 対応する１本の一致検出線上の信号に応答して、前記容
量手段によってストアされたデータ信号を前記対応する
１つのビット線対に与える第２のスイッチング手段とを
備え、 リフレッシュ命令信号に応答して、アドレス信号によっ
て選択された１本の一致検出線，増幅器手段およびアド
レス信号によって選択された１本のワード線をこの順序
で活性化させるリフレッシュ制御手段を含む、ダイナミ
ック型連想メモリ装置。 - 【請求項４】 行および列に配設された複数のダイナミ
ック型連想メモリセルと、 各々が対応する１つの列内の連想メモリセルに接続され
た複数のビット線対と、 前記複数のビット線対にそれぞれ接続された複数のデー
タ線対と、 各々が対応する１つの行内のメモリセルに接続された複
数のワード線と、 各々が対応する１つの行内のメモリセルに接続された複
数の一致検出線と、 各々が対応する１つのビット線対に接続され、対応する
１つのデータ線対上の信号に応答して、前記対応する１
つのビット線対を駆動する複数のビット線対駆動手段
と、 各々が対応する１つのビット線対に接続され、センスア
ンプ活性化信号に応答して、前記対応する１つのビット
線対上のデータ信号を増幅する複数のセンスアンプ手段
と、 各々が対応する１つのビット線対に接続され、前記対応
する１つのビット線対上の信号に応答して、対応する１
つのデータ線対を駆動する複数のデータ線対駆動手段と
を含み、 前記複数のビット線対は、冗長用途のための予め定めら
れた冗長ビット線対を含み、 前記冗長ビット線対に接続され、通常アクセス状態にお
いて、前記冗長ビット線対に接続されたメモリセルへの
アクセスを不能化する冗長アクセス不能化手段と、 前記冗長ビット線対を除き、各々が対応する１つのビッ
ト線対に接続され、欠陥が発生したとき、前記対応する
１つのビット線対に接続されたメモリセルへのアクセス
を選択的に不能化する複数の通常アクセス不能化手段
と、 欠陥が発生したとき、前記冗長不能化手段による不能化
作用を解除する冗長不能化解除手段とを含む、ダイナミ
ック型連想メモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4097669A JP2966638B2 (ja) | 1992-04-17 | 1992-04-17 | ダイナミック型連想メモリ装置 |
| US07/966,921 US5319589A (en) | 1992-04-17 | 1992-10-27 | Dynamic content addressable memory device and a method of operating thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4097669A JP2966638B2 (ja) | 1992-04-17 | 1992-04-17 | ダイナミック型連想メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05298891A true JPH05298891A (ja) | 1993-11-12 |
| JP2966638B2 JP2966638B2 (ja) | 1999-10-25 |
Family
ID=14198442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4097669A Expired - Lifetime JP2966638B2 (ja) | 1992-04-17 | 1992-04-17 | ダイナミック型連想メモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5319589A (ja) |
| JP (1) | JP2966638B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0896585A (ja) * | 1994-07-11 | 1996-04-12 | Hyundai Electron Ind Co Ltd | セルフ リフレッシュ可能なデュアル ポート動的ｃａｍセル及びリフレッシュ装置 |
| JP2004327028A (ja) * | 2003-04-25 | 2004-11-18 | Samsung Electronics Co Ltd | カラム欠陥復旧が可能なｃａｍ及びカラム欠陥復旧方法 |
| US6859377B2 (en) | 2003-01-14 | 2005-02-22 | Renesas Technology Corp. | Dynamic associative memory device |
Families Citing this family (79)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5568416A (en) * | 1994-03-24 | 1996-10-22 | Kawasaki Steel Corporation | Associative memory |
| JP2738363B2 (ja) * | 1995-09-07 | 1998-04-08 | 日本電気株式会社 | 連想記憶装置 |
| US5796758A (en) * | 1996-10-08 | 1998-08-18 | International Business Machines Corporation | Self-checking content-addressable memory and method of operation for detecting multiple selected word lines |
| US5706224A (en) * | 1996-10-10 | 1998-01-06 | Quality Semiconductor, Inc. | Content addressable memory and random access memory partition circuit |
| EP0859366A1 (en) | 1997-02-12 | 1998-08-19 | STMicroelectronics S.r.l. | Associative memory device with optimized occupation, particularly for the recognition of words |
| FR2765026B1 (fr) * | 1997-06-19 | 1999-08-13 | Sgs Thomson Microelectronics | Procede et circuit de lecture pour memoire dynamique |
| US5949696A (en) * | 1997-06-30 | 1999-09-07 | Cypress Semiconductor Corporation | Differential dynamic content addressable memory and high speed network address filtering |
| US6199140B1 (en) * | 1997-10-30 | 2001-03-06 | Netlogic Microsystems, Inc. | Multiport content addressable memory device and timing signals |
| JP3190868B2 (ja) * | 1997-11-21 | 2001-07-23 | エヌイーシーマイクロシステム株式会社 | 連想メモリ装置 |
| EP0936625A3 (en) * | 1998-02-17 | 2003-09-03 | Texas Instruments Incorporated | Content addressable memory (CAM) |
| US6144573A (en) * | 1998-06-26 | 2000-11-07 | Altera Corporation | Programmable logic devices with improved content addressable memory capabilities |
| KR100281284B1 (ko) * | 1998-06-29 | 2001-02-01 | 김영환 | 컬럼 리던던시 회로 |
| US6128207A (en) | 1998-11-02 | 2000-10-03 | Integrated Device Technology, Inc. | Low-power content addressable memory cell |
| US6137707A (en) * | 1999-03-26 | 2000-10-24 | Netlogic Microsystems | Method and apparatus for simultaneously performing a plurality of compare operations in content addressable memory device |
| CA2266062C (en) | 1999-03-31 | 2004-03-30 | Peter Gillingham | Dynamic content addressable memory cell |
| JP3593920B2 (ja) * | 1999-05-10 | 2004-11-24 | 日本電気株式会社 | 連続検索動作可能な最短マスク出力機能付連想メモリ |
| US6191969B1 (en) | 1999-09-09 | 2001-02-20 | Net Logic Microsystems, Inc. | Selective match line discharging in a partitioned content addressable memory array |
| US6275406B1 (en) * | 1999-09-10 | 2001-08-14 | Sibercore Technologies, Inc. | Content address memory circuit with redundant array and method for implementing the same |
| US6392910B1 (en) | 1999-09-10 | 2002-05-21 | Sibercore Technologies, Inc. | Priority encoder with multiple match function for content addressable memories and methods for implementing the same |
| US6763425B1 (en) | 2000-06-08 | 2004-07-13 | Netlogic Microsystems, Inc. | Method and apparatus for address translation in a partitioned content addressable memory device |
| US6751701B1 (en) | 2000-06-14 | 2004-06-15 | Netlogic Microsystems, Inc. | Method and apparatus for detecting a multiple match in an intra-row configurable CAM system |
| US6542391B2 (en) * | 2000-06-08 | 2003-04-01 | Netlogic Microsystems, Inc. | Content addressable memory with configurable class-based storage partition |
| US6795892B1 (en) | 2000-06-14 | 2004-09-21 | Netlogic Microsystems, Inc. | Method and apparatus for determining a match address in an intra-row configurable cam device |
| US6799243B1 (en) | 2000-06-14 | 2004-09-28 | Netlogic Microsystems, Inc. | Method and apparatus for detecting a match in an intra-row configurable cam system |
| US6944709B2 (en) * | 1999-09-23 | 2005-09-13 | Netlogic Microsystems, Inc. | Content addressable memory with block-programmable mask write mode, word width and priority |
| US6934795B2 (en) * | 1999-09-23 | 2005-08-23 | Netlogic Microsystems, Inc. | Content addressable memory with programmable word width and programmable priority |
| US6687785B1 (en) | 2000-06-08 | 2004-02-03 | Netlogic Microsystems, Inc. | Method and apparatus for re-assigning priority in a partitioned content addressable memory device |
| US6757779B1 (en) | 1999-09-23 | 2004-06-29 | Netlogic Microsystems, Inc. | Content addressable memory with selectable mask write mode |
| US6324087B1 (en) | 2000-06-08 | 2001-11-27 | Netlogic Microsystems, Inc. | Method and apparatus for partitioning a content addressable memory device |
| US6275426B1 (en) | 1999-10-18 | 2001-08-14 | Netlogic Microsystems, Inc. | Row redundancy for content addressable memory |
| US6249467B1 (en) | 1999-10-18 | 2001-06-19 | Netlogic Microsystems, Inc | Row redundancy in a content addressable memory |
| US6591331B1 (en) * | 1999-12-06 | 2003-07-08 | Netlogic Microsystems, Inc. | Method and apparatus for determining the address of the highest priority matching entry in a segmented content addressable memory device |
| US6262907B1 (en) | 2000-05-18 | 2001-07-17 | Integrated Device Technology, Inc. | Ternary CAM array |
| US6256216B1 (en) | 2000-05-18 | 2001-07-03 | Integrated Device Technology, Inc. | Cam array with minimum cell size |
| US20020052797A1 (en) * | 2000-08-23 | 2002-05-02 | Maritzen L. Michael | Customizing a price of a product or a service by using an intelligent agent |
| US6252790B1 (en) * | 2000-10-16 | 2001-06-26 | Nicholas Shectman | Large-capacity content addressable memory with sorted insertion |
| US6700827B2 (en) * | 2001-02-08 | 2004-03-02 | Integrated Device Technology, Inc. | Cam circuit with error correction |
| US6910097B1 (en) | 2001-04-09 | 2005-06-21 | Netlogic Microsystems, Inc. | Classless interdomain routing using binary content addressable memory |
| US6385071B1 (en) | 2001-05-21 | 2002-05-07 | International Business Machines Corporation | Redundant scheme for CAMRAM memory array |
| US6744652B2 (en) * | 2001-08-22 | 2004-06-01 | Netlogic Microsystems, Inc. | Concurrent searching of different tables within a content addressable memory |
| US6993622B2 (en) * | 2001-10-31 | 2006-01-31 | Netlogic Microsystems, Inc. | Bit level programming interface in a content addressable memory |
| JP3808753B2 (ja) * | 2001-10-31 | 2006-08-16 | 川崎マイクロエレクトロニクス株式会社 | 連想メモリ装置 |
| US7210003B2 (en) | 2001-10-31 | 2007-04-24 | Netlogic Microsystems, Inc. | Comparand generation in a content addressable memory |
| US7237058B2 (en) * | 2002-01-14 | 2007-06-26 | Netlogic Microsystems, Inc. | Input data selection for content addressable memory |
| US6697276B1 (en) * | 2002-02-01 | 2004-02-24 | Netlogic Microsystems, Inc. | Content addressable memory device |
| US6661716B1 (en) * | 2002-02-21 | 2003-12-09 | Cypress Semiconductor Corporation | Write method and circuit for content addressable memory |
| US6657878B2 (en) * | 2002-02-27 | 2003-12-02 | Integrated Device Technology, Inc. | Content addressable memory (CAM) devices having reliable column redundancy characteristics and methods of operating same |
| US6781857B1 (en) | 2002-02-27 | 2004-08-24 | Integrated Device Technology, Inc. | Content addressable memory (CAM) devices that utilize multi-port CAM cells and control logic to support multiple overlapping search cycles that are asynchronously timed relative to each other |
| US6714430B1 (en) * | 2002-05-10 | 2004-03-30 | Netlogic Microsystems, Inc. | Content addressable memory having column redundancy |
| US6744654B2 (en) | 2002-08-21 | 2004-06-01 | Micron Technology, Inc. | High density dynamic ternary-CAM memory architecture |
| US6760241B1 (en) | 2002-10-18 | 2004-07-06 | Netlogic Microsystems, Inc. | Dynamic random access memory (DRAM) based content addressable memory (CAM) cell |
| US7117400B2 (en) * | 2002-11-13 | 2006-10-03 | International Business Machines Corporation | Memory device with data line steering and bitline redundancy |
| US7111110B1 (en) | 2002-12-10 | 2006-09-19 | Altera Corporation | Versatile RAM for programmable logic device |
| JP4282319B2 (ja) * | 2002-12-13 | 2009-06-17 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| US6839258B2 (en) * | 2003-05-12 | 2005-01-04 | Micron Technology, Inc. | Folded DRAM CAM cell |
| US6987684B1 (en) | 2003-07-15 | 2006-01-17 | Integrated Device Technology, Inc. | Content addressable memory (CAM) devices having multi-block error detection logic and entry selective error correction logic therein |
| US7193876B1 (en) | 2003-07-15 | 2007-03-20 | Kee Park | Content addressable memory (CAM) arrays having memory cells therein with different susceptibilities to soft errors |
| US6870749B1 (en) | 2003-07-15 | 2005-03-22 | Integrated Device Technology, Inc. | Content addressable memory (CAM) devices with dual-function check bit cells that support column redundancy and check bit cells with reduced susceptibility to soft errors |
| US20060018142A1 (en) * | 2003-08-11 | 2006-01-26 | Varadarajan Srinivasan | Concurrent searching of different tables within a content addressable memory |
| US7304875B1 (en) | 2003-12-17 | 2007-12-04 | Integrated Device Technology. Inc. | Content addressable memory (CAM) devices that support background BIST and BISR operations and methods of operating same |
| US7848129B1 (en) | 2008-11-20 | 2010-12-07 | Netlogic Microsystems, Inc. | Dynamically partitioned CAM array |
| US20110051484A1 (en) * | 2009-08-28 | 2011-03-03 | International Business Machines Corporation | Low active power content addressable memory |
| US8400802B2 (en) * | 2009-11-04 | 2013-03-19 | University-Industry Cooperation Group Of Kyunghee University | Binary content addressable memory |
| US9522980B2 (en) | 2010-05-06 | 2016-12-20 | Johnson & Johnson Vision Care, Inc. | Non-reactive, hydrophilic polymers having terminal siloxanes and methods for making and using the same |
| KR20120013084A (ko) * | 2010-08-04 | 2012-02-14 | 주식회사 하이닉스반도체 | 멀티 칩 패키지 장치 |
| US8553441B1 (en) | 2010-08-31 | 2013-10-08 | Netlogic Microsystems, Inc. | Ternary content addressable memory cell having two transistor pull-down stack |
| US8462532B1 (en) | 2010-08-31 | 2013-06-11 | Netlogic Microsystems, Inc. | Fast quaternary content addressable memory cell |
| US8625320B1 (en) | 2010-08-31 | 2014-01-07 | Netlogic Microsystems, Inc. | Quaternary content addressable memory cell having one transistor pull-down stack |
| US8582338B1 (en) | 2010-08-31 | 2013-11-12 | Netlogic Microsystems, Inc. | Ternary content addressable memory cell having single transistor pull-down stack |
| US7920399B1 (en) | 2010-10-21 | 2011-04-05 | Netlogic Microsystems, Inc. | Low power content addressable memory device having selectable cascaded array segments |
| US8467213B1 (en) | 2011-03-22 | 2013-06-18 | Netlogic Microsystems, Inc. | Power limiting in a content search system |
| US20130203813A1 (en) | 2011-05-04 | 2013-08-08 | Johnson & Johnson Vision Care, Inc. | Medical devices having homogeneous charge density and methods for making same |
| US9170349B2 (en) | 2011-05-04 | 2015-10-27 | Johnson & Johnson Vision Care, Inc. | Medical devices having homogeneous charge density and methods for making same |
| TWI570891B (zh) * | 2011-05-17 | 2017-02-11 | 半導體能源研究所股份有限公司 | 半導體裝置 |
| US8837188B1 (en) | 2011-06-23 | 2014-09-16 | Netlogic Microsystems, Inc. | Content addressable memory row having virtual ground and charge sharing |
| US8773880B2 (en) | 2011-06-23 | 2014-07-08 | Netlogic Microsystems, Inc. | Content addressable memory array having virtual ground nodes |
| US9297929B2 (en) | 2012-05-25 | 2016-03-29 | Johnson & Johnson Vision Care, Inc. | Contact lenses comprising water soluble N-(2 hydroxyalkyl) (meth)acrylamide polymers or copolymers |
| US10073192B2 (en) | 2012-05-25 | 2018-09-11 | Johnson & Johnson Vision Care, Inc. | Polymers and nanogel materials and methods for making and using the same |
| US9244196B2 (en) | 2012-05-25 | 2016-01-26 | Johnson & Johnson Vision Care, Inc. | Polymers and nanogel materials and methods for making and using the same |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3701980A (en) * | 1970-08-03 | 1972-10-31 | Gen Electric | High density four-transistor mos content addressed memory |
| JPS63308796A (ja) * | 1987-06-10 | 1988-12-16 | Hitachi Ltd | 内容呼び出しメモリ |
| JPS6476597A (en) * | 1987-09-18 | 1989-03-22 | Hitachi Ltd | Semiconductor memory device |
| JPH0479099A (ja) * | 1990-07-23 | 1992-03-12 | Nippon Telegr & Teleph Corp <Ntt> | 連想メモリ装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01196792A (ja) * | 1988-01-29 | 1989-08-08 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH01223697A (ja) * | 1988-03-01 | 1989-09-06 | Mitsubishi Electric Corp | 内容番地付け記憶装置 |
| JPH02187993A (ja) * | 1989-01-13 | 1990-07-24 | Mitsubishi Electric Corp | 連想メモリ装置 |
| JPH0346194A (ja) * | 1989-07-14 | 1991-02-27 | Mitsubishi Electric Corp | 内容アドレスメモリセル |
-
1992
- 1992-04-17 JP JP4097669A patent/JP2966638B2/ja not_active Expired - Lifetime
- 1992-10-27 US US07/966,921 patent/US5319589A/en not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3701980A (en) * | 1970-08-03 | 1972-10-31 | Gen Electric | High density four-transistor mos content addressed memory |
| JPS63308796A (ja) * | 1987-06-10 | 1988-12-16 | Hitachi Ltd | 内容呼び出しメモリ |
| JPS6476597A (en) * | 1987-09-18 | 1989-03-22 | Hitachi Ltd | Semiconductor memory device |
| JPH0479099A (ja) * | 1990-07-23 | 1992-03-12 | Nippon Telegr & Teleph Corp <Ntt> | 連想メモリ装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0896585A (ja) * | 1994-07-11 | 1996-04-12 | Hyundai Electron Ind Co Ltd | セルフ リフレッシュ可能なデュアル ポート動的ｃａｍセル及びリフレッシュ装置 |
| US5642320A (en) * | 1994-07-11 | 1997-06-24 | Hyundai Electronics Industries Co., Ltd. | Self-refreshable dual port dynamic CAM cell and dynamic CAM cell array refreshing circuit |
| US5724296A (en) * | 1994-07-11 | 1998-03-03 | Hyundai Electronics Industries Co., Ltd. | Self-refreshable dual port dynamic CAM cell and dynamic CAM cell array refreshing circuit |
| US6859377B2 (en) | 2003-01-14 | 2005-02-22 | Renesas Technology Corp. | Dynamic associative memory device |
| JP2004327028A (ja) * | 2003-04-25 | 2004-11-18 | Samsung Electronics Co Ltd | カラム欠陥復旧が可能なｃａｍ及びカラム欠陥復旧方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5319589A (en) | 1994-06-07 |
| JP2966638B2 (ja) | 1999-10-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05298891A (ja) | ダイナミック型連想メモリ装置 | |
| US5881010A (en) | Multiple transistor dynamic random access memory array architecture with simultaneous refresh of multiple memory cells during a read operation | |
| US7102946B2 (en) | Local bit select circuit with slow read recovery scheme | |
| US5638318A (en) | Ferroelectric memory using ferroelectric reference cells | |
| US5847989A (en) | Ferroelectric memory using non-remnant reference circuit | |
| US7274580B2 (en) | Content addressable memory device | |
| KR940005684B1 (ko) | 캐시(cash)내장 반도체 장치 및 그 동작방법 | |
| US5905672A (en) | Ferroelectric memory using ferroelectric reference cells | |
| US5003510A (en) | Semiconductor memory device with flash write mode of operation | |
| US5161121A (en) | Random access memory including word line clamping circuits | |
| US6603690B1 (en) | Low-power static column redundancy scheme for semiconductor memories | |
| US6674673B1 (en) | Column redundancy system and method for a micro-cell embedded DRAM (e-DRAM) architecture | |
| US7002822B2 (en) | Content addressable memory device | |
| US20070201262A1 (en) | Logic SRAM cell with improved stability | |
| US6097649A (en) | Method and structure for refresh operation with a low voltage of logic high in a memory device | |
| US5831895A (en) | Dynamic cell plate sensing and equilibration in a memory device | |
| US6707707B2 (en) | SRAM power-up system and method | |
| US4380055A (en) | Static RAM memory cell | |
| EP0152584B1 (en) | Combined read-only and read/write memory and method of accessing the same | |
| US6282143B1 (en) | Multi-port static random access memory design for column interleaved arrays | |
| US20060109731A1 (en) | Twin-cell bit line sensing configuration | |
| US20040179412A1 (en) | Circuit technique for column redundancy fuse latches | |
| JP2740486B2 (ja) | 半導体記憶装置 | |
| JPH07114794A (ja) | 半導体記憶装置 | |
| US6094393A (en) | Stacked sense-amp cache memory system and method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990803 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070813 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080813 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080813 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090813 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090813 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100813 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110813 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110813 Year of fee payment: 12 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110813 Year of fee payment: 12 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110813 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120813 Year of fee payment: 13 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120813 Year of fee payment: 13 |