JPH01196792A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH01196792A JPH01196792A JP63020762A JP2076288A JPH01196792A JP H01196792 A JPH01196792 A JP H01196792A JP 63020762 A JP63020762 A JP 63020762A JP 2076288 A JP2076288 A JP 2076288A JP H01196792 A JPH01196792 A JP H01196792A
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- 230000003213 activating effect Effects 0.000 claims 1
- 230000006870 function Effects 0.000 abstract description 4
- 238000012795 verification Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 238000007599 discharging Methods 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体記憶装置に関し、特にビット照合機能
を持つ内容アドレスメモリセルを備えた半導体記憶装置
に関するものである。
を持つ内容アドレスメモリセルを備えた半導体記憶装置
に関するものである。
この種の半導体記憶装置に設けられている内容アドレス
メモリセルでは、通常の書込み、読出し機能のほかに、
メモリセルに蓄えられている記憶データと、外部より与
えられる検索データとを照合し、それらが一致している
か否かを検出するビット照合機能も与えられている。
メモリセルでは、通常の書込み、読出し機能のほかに、
メモリセルに蓄えられている記憶データと、外部より与
えられる検索データとを照合し、それらが一致している
か否かを検出するビット照合機能も与えられている。
第２図は、例えばＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ ５
ｏｌｉｄ−３ｔａｔｅ Ｃ１ｒｃｕｉｔｓ、ｖｏｌ、５
ｃ−７，ｐｐ３６６に開示されている従来の内容アドレ
スメモリセルの回路図である。同図に示すように、この
内容アドレスメモリセルは５個のｎチャネルＭＯＳトラ
ンジスタ１〜５を組み合わせて構成されている。このう
ちｎチャネルＭＯＳトランジスタ１はビット線６とｎチ
ャネルＭＯＳトランジスタ３のゲートとの間に接続され
、これらｎチャネルＭＯＳトランジスタ２は反転ヒツト
線７とｎチャネルＭＯＳトランジスタ４のゲートとの間
に接続され、これらｎチャネルＭＯＳトランジスタ１．
２の各ゲートはともにワード線８に接続されている。ｎ
チャネルＭＯＳトランジスタ３はビット線６と制御端子
９との間に接続され、ｎチャネルＭＯＳトランジスタ４
は反転ビット線７と制御端子９との間に接続されている
。また、ｎチャネルＭＯＳトランジスタ５は一致線１０
と制御端子９との間に接続され、そのｎチャネルＭＯＳ
トランジスタ５のゲートも一致線１０に接続されている
。
ｏｌｉｄ−３ｔａｔｅ Ｃ１ｒｃｕｉｔｓ、ｖｏｌ、５
ｃ−７，ｐｐ３６６に開示されている従来の内容アドレ
スメモリセルの回路図である。同図に示すように、この
内容アドレスメモリセルは５個のｎチャネルＭＯＳトラ
ンジスタ１〜５を組み合わせて構成されている。このう
ちｎチャネルＭＯＳトランジスタ１はビット線６とｎチ
ャネルＭＯＳトランジスタ３のゲートとの間に接続され
、これらｎチャネルＭＯＳトランジスタ２は反転ヒツト
線７とｎチャネルＭＯＳトランジスタ４のゲートとの間
に接続され、これらｎチャネルＭＯＳトランジスタ１．
２の各ゲートはともにワード線８に接続されている。ｎ
チャネルＭＯＳトランジスタ３はビット線６と制御端子
９との間に接続され、ｎチャネルＭＯＳトランジスタ４
は反転ビット線７と制御端子９との間に接続されている
。また、ｎチャネルＭＯＳトランジスタ５は一致線１０
と制御端子９との間に接続され、そのｎチャネルＭＯＳ
トランジスタ５のゲートも一致線１０に接続されている
。
次に、上記構成の従来の内容アドレスメモリセルの動作
を、書込み、ビット照合、読出しの各場合に分けて説明
する。
を、書込み、ビット照合、読出しの各場合に分けて説明
する。
１ムｈ
書込み動、作は、書き込むべきデータをビット線６に、
またその反転データを反転ビット線７にそれぞれ与え、
ワード線８をｒ）−１４にすることによって行なわれる
。
またその反転データを反転ビット線７にそれぞれ与え、
ワード線８をｒ）−１４にすることによって行なわれる
。
例えば、書き込むべきデータとしてビット線６にｒＨＪ
が、反転ビット線７にｒＬＪが与えられる場合、ワード
ｍ８よりｒ）−ＩＪのゲート入力を受けてオン状態とな
るｎチャネルＭＯＳトランジスタ１を通じビット線６の
データｒｌ−ＩＪがｎチャネルＭＯＳトランジスタ３の
ゲート容量に蓄えられ、また同じくワード線８よりｒＨ
Ｊのゲート入力を受けてオン状態となるｎチャネルＭｏ
Ｓトランジスタ２を通じ反転ビット線７のデータｒＬＪ
がｎチャネルＭＯＳトランジスタ４のゲート容量に蓄え
られる。
が、反転ビット線７にｒＬＪが与えられる場合、ワード
ｍ８よりｒ）−ＩＪのゲート入力を受けてオン状態とな
るｎチャネルＭＯＳトランジスタ１を通じビット線６の
データｒｌ−ＩＪがｎチャネルＭＯＳトランジスタ３の
ゲート容量に蓄えられ、また同じくワード線８よりｒＨ
Ｊのゲート入力を受けてオン状態となるｎチャネルＭｏ
Ｓトランジスタ２を通じ反転ビット線７のデータｒＬＪ
がｎチャネルＭＯＳトランジスタ４のゲート容量に蓄え
られる。
ビット照合
ビット照合動作は、−数棟１０をプリチャージしたあと
、検索データをビット線６に、またその反転データを反
転ビット線７にそれぞれ与えることによって行なわれる
。そして、記憶データと検索データが不一致の場合には
、−数棟１０がディスチャージされる一方、記憶データ
と検索データが一致する場合には、−数棟１０はディス
チャージされない。
、検索データをビット線６に、またその反転データを反
転ビット線７にそれぞれ与えることによって行なわれる
。そして、記憶データと検索データが不一致の場合には
、−数棟１０がディスチャージされる一方、記憶データ
と検索データが一致する場合には、−数棟１０はディス
チャージされない。
例えば、記憶データがｒＨＪであり、ｎチャネルＭＯＳ
トランジスタ３のゲート容量にｒＨＪが、ｎチャネルＭ
ＯＳトランジスタ４のゲート容量にｒＬＪがそれぞれ蓄
えられていて、ｎチャネルＭｏＳトランジスタ３がオン
、ｎチャネルＭＯＳトランジスタ４がオフの状態にある
ものとする。このとき、検索データとしてｒＨＪが与え
られ、ビット線６が「Ｈ」、反転ビット線７がｒＬＪと
なると、制御端子９はｒＨＪとなり、−数棟１０はディ
スチャージされない。
トランジスタ３のゲート容量にｒＨＪが、ｎチャネルＭ
ＯＳトランジスタ４のゲート容量にｒＬＪがそれぞれ蓄
えられていて、ｎチャネルＭｏＳトランジスタ３がオン
、ｎチャネルＭＯＳトランジスタ４がオフの状態にある
ものとする。このとき、検索データとしてｒＨＪが与え
られ、ビット線６が「Ｈ」、反転ビット線７がｒＬＪと
なると、制御端子９はｒＨＪとなり、−数棟１０はディ
スチャージされない。
一方、記憶データが同様にｒＨＪのとき、検索データと
してｒＬＪが与えられ、ビット線６が「Ｌ」、反転ビッ
ト線７がｒＨＪとなると、ｎチャネルＭｏＳトランジス
タ３はオン、ｎチャネルＭＯＳトランジスタ４はオフの
状態にあるから、制御端子９はこのときｒＬＪとなり、
−数棟１０はｎチャネルＭＯＳトランジスタ５．３およ
びビット線６の放電経路によってディスチャージされる
。
してｒＬＪが与えられ、ビット線６が「Ｌ」、反転ビッ
ト線７がｒＨＪとなると、ｎチャネルＭｏＳトランジス
タ３はオン、ｎチャネルＭＯＳトランジスタ４はオフの
状態にあるから、制御端子９はこのときｒＬＪとなり、
−数棟１０はｎチャネルＭＯＳトランジスタ５．３およ
びビット線６の放電経路によってディスチャージされる
。
同様にして、記憶データが［１］のときは、検索データ
がｒＨＪならば制御端子９がｒＬＪとなり、−数棟１０
はｎチャネルＭＯＳトランジスタ５．４および反転ビッ
ト線７の放電経路によってディスチャージされ、検索デ
ータがｒＬＪならば制御端子９がｒＨＪとなり一致線１
０はディスチャージされない。
がｒＨＪならば制御端子９がｒＬＪとなり、−数棟１０
はｎチャネルＭＯＳトランジスタ５．４および反転ビッ
ト線７の放電経路によってディスチャージされ、検索デ
ータがｒＬＪならば制御端子９がｒＨＪとなり一致線１
０はディスチャージされない。
また、ビット線６および反転ビット線７にともにｒＨＪ
を与えた場合、記憶データの値に関係なく制御端子９は
ｒＨＪとなる。この状態はビット照合を行なわない状態
、つまりマスクをした状態であることを意味する。
を与えた場合、記憶データの値に関係なく制御端子９は
ｒＨＪとなる。この状態はビット照合を行なわない状態
、つまりマスクをした状態であることを意味する。
上記したように、ビット照合動作においては、記憶デー
タと検索データが不一致のとき一致線１０がディスチャ
ージされる一方、一致またはマスクのとき一致線１０は
ディスチャージされない。
タと検索データが不一致のとき一致線１０がディスチャ
ージされる一方、一致またはマスクのとき一致線１０は
ディスチャージされない。
読出し
読出し動作は、ビット線６と反転ビット線７をｒＬＪに
ディスチャージしたあと、−数棟１０をｒＨＪにするこ
とにより行なわれる。
ディスチャージしたあと、−数棟１０をｒＨＪにするこ
とにより行なわれる。
例えば、記憶データがｒＨＪの場合、ｎチャネルＭＯＳ
トランジスタ３がオン状態にあるので、−数棟１０をｒ
ＨＪにすることによりｎチャネルＭＯＳトランジスタ５
．３を通じてビット線６の電位が上昇し、これにより記
憶データｒＨＪが読み出される。
トランジスタ３がオン状態にあるので、−数棟１０をｒ
ＨＪにすることによりｎチャネルＭＯＳトランジスタ５
．３を通じてビット線６の電位が上昇し、これにより記
憶データｒＨＪが読み出される。
逆に、記憶データがｒＬＪの場合、ｎチャネルＭＯＳト
ランジスタ４がオン状態にあるので、−数棟１０をｒＨ
ＪにすることによりｎチャネルＭＯＳトランジスタ５，
４を通じて反転ビット線７の電位が上昇し、これにより
記憶データｒＬＪが読み出される。
ランジスタ４がオン状態にあるので、−数棟１０をｒＨ
ＪにすることによりｎチャネルＭＯＳトランジスタ５，
４を通じて反転ビット線７の電位が上昇し、これにより
記憶データｒＬＪが読み出される。
従来の半導体記憶装置の内容アドレスメモリセルは上記
のように構成されているので、トランジスタ３．４のゲ
ート容量に蓄えられている記憶データを保持するために
、頻繁なリフレッシュ動作を必要とするという問題点が
あった。
のように構成されているので、トランジスタ３．４のゲ
ート容量に蓄えられている記憶データを保持するために
、頻繁なリフレッシュ動作を必要とするという問題点が
あった。
この発明は、このような問題点を解消するためになされ
たもので、ビット照合や読出し動作のさい、これらの動
作と同時に内容アドレスメモリセルのリフレッシュ動作
が行なわれる半導体記憶装置を得ることを目的とする。
たもので、ビット照合や読出し動作のさい、これらの動
作と同時に内容アドレスメモリセルのリフレッシュ動作
が行なわれる半導体記憶装置を得ることを目的とする。
この発明は、ワード線と、ビット線と、反転ビット線と
、−数棟に接続された内容アドレスメモリセルを有する
半導体記憶装置であって、前記メモリセルが（ａ）ワー
ド線が活性化されたとき、ビット線の値を第１の容１素
子に蓄え、かつ反転ビット線の値を第２の容量素子に蓄
える第１の制御回路と、（ｂ）前記第１の容量素子およ
び第２の容量素子を含み、第１の容量素子が活性状態で
、かつビット線が活性状態であるとき、または第２の容
量素子が活性状態で、かつ反転ビット線が活性状態であ
るときに、制御端子を活性化する第２の制御回路と、（
Ｃ）制御端子と第１の容量素子との間に接続され、ビッ
ト線が活性化することにより導通状態となる第１の半導
体スイッチと、（ｄ）制御ｌＩｌ端子と前記第２の容量
素子との間に接続され、反転ビット線が活性化すること
により導通状態となる第２の半導体スイッチと、（＋３
）制御端子と一致線との間に接続され前記−数棟が活性
化することにより導通状態となる第３の半導体スイッチ
とを備えたものである。
、−数棟に接続された内容アドレスメモリセルを有する
半導体記憶装置であって、前記メモリセルが（ａ）ワー
ド線が活性化されたとき、ビット線の値を第１の容１素
子に蓄え、かつ反転ビット線の値を第２の容量素子に蓄
える第１の制御回路と、（ｂ）前記第１の容量素子およ
び第２の容量素子を含み、第１の容量素子が活性状態で
、かつビット線が活性状態であるとき、または第２の容
量素子が活性状態で、かつ反転ビット線が活性状態であ
るときに、制御端子を活性化する第２の制御回路と、（
Ｃ）制御端子と第１の容量素子との間に接続され、ビッ
ト線が活性化することにより導通状態となる第１の半導
体スイッチと、（ｄ）制御ｌＩｌ端子と前記第２の容量
素子との間に接続され、反転ビット線が活性化すること
により導通状態となる第２の半導体スイッチと、（＋３
）制御端子と一致線との間に接続され前記−数棟が活性
化することにより導通状態となる第３の半導体スイッチ
とを備えたものである。
この発明においては、第２の制御回路により制！２１１
端子が活性化される場合（ビット照合の結果が一致とな
る場合）、ビット照合動作に伴い、第１および第２の半
導体スイッチのうち導通状態にある方を通じ、第１およ
び第２の容量素子のうち活性状態にある方がリフレッシ
ュされる一方、制御端子が非活性状態の場合（ビット照
合の結果が不一致となる場合）、ビット照合動作に伴い
、第１および第２の半導体スイッチのうら導通状態にあ
る方を通じ、第１および第２の容量素子のうち非活性状
態にある方がリフレッシュされる。また、読出し動作に
伴ない、ビット線または反転ビット線が活性化するのに
応じて導通状態となる第１または第２の半導体スイッチ
を通じ、活性状態にある第１または第２の容量素子がリ
フレッシュされる。
端子が活性化される場合（ビット照合の結果が一致とな
る場合）、ビット照合動作に伴い、第１および第２の半
導体スイッチのうち導通状態にある方を通じ、第１およ
び第２の容量素子のうち活性状態にある方がリフレッシ
ュされる一方、制御端子が非活性状態の場合（ビット照
合の結果が不一致となる場合）、ビット照合動作に伴い
、第１および第２の半導体スイッチのうら導通状態にあ
る方を通じ、第１および第２の容量素子のうち非活性状
態にある方がリフレッシュされる。また、読出し動作に
伴ない、ビット線または反転ビット線が活性化するのに
応じて導通状態となる第１または第２の半導体スイッチ
を通じ、活性状態にある第１または第２の容量素子がリ
フレッシュされる。
第１図はこの発明に係る半導体記憶装置に用いられてい
る内容アドレスメモリセルの一実施例を示す回路図であ
り、１〜１０は上記従来装置と全く同一で、それらの接
続構成も変らない。すなわち、ｎチャネルＭｏＳトラン
ジスタ１．２により、第１の制御回路１１が構成され、
ワード線８が活性化つまりｒＨＪにされたとき、ビット
線６の値をｎチャネルＭＯＳトランジスタ１を介して第
１の容量素子であるｎチャネルＭｏＳトランジスタ３の
ゲート容量に蓄え、かつ反転ビット線７の値をｎチャネ
ルＭＯＳトランジスタ２を介して第２の容量素子である
ｎチャネルＭＯＳトランジスタ４のゲート容量に蓄える
ようにしである。また、ｎチャネルＭＯＳトランジスタ
３．４および制御端子９により、第２の制御回路１２が
構成され、ｎチャネルＭＯＳトランジスタ３が活性状態
つまりオン状態で、かつビット線６が活性状態つまりｒ
ＨＪであるとき、またはｎチャネルＭＯＳトランジスタ
４が活性状態（オン状態）で、かつ反転ビット線７が活
性状態（ｒＨＪ）であるときに、制御端子９を活性化つ
まりｒＨＪにするようにしである。
る内容アドレスメモリセルの一実施例を示す回路図であ
り、１〜１０は上記従来装置と全く同一で、それらの接
続構成も変らない。すなわち、ｎチャネルＭｏＳトラン
ジスタ１．２により、第１の制御回路１１が構成され、
ワード線８が活性化つまりｒＨＪにされたとき、ビット
線６の値をｎチャネルＭＯＳトランジスタ１を介して第
１の容量素子であるｎチャネルＭｏＳトランジスタ３の
ゲート容量に蓄え、かつ反転ビット線７の値をｎチャネ
ルＭＯＳトランジスタ２を介して第２の容量素子である
ｎチャネルＭＯＳトランジスタ４のゲート容量に蓄える
ようにしである。また、ｎチャネルＭＯＳトランジスタ
３．４および制御端子９により、第２の制御回路１２が
構成され、ｎチャネルＭＯＳトランジスタ３が活性状態
つまりオン状態で、かつビット線６が活性状態つまりｒ
ＨＪであるとき、またはｎチャネルＭＯＳトランジスタ
４が活性状態（オン状態）で、かつ反転ビット線７が活
性状態（ｒＨＪ）であるときに、制御端子９を活性化つ
まりｒＨＪにするようにしである。
この内容アドレスメモリセルでは、さらに、ｎチャネル
ＭｏＳトランジスタ３のゲートと制御端子９０間に、第
１の半導体スイッチとしてｎチャネルＭＯＳトランジス
タ１３が接続され、そのゲートはビット線６に接続され
ている。また、ｎチャネルＭＯＳトランジスタ４のゲー
トと制御端子９の間には、第２の半導体スイッチとして
ｎチャネルＭＯＳトランジスタ１４が接続され、そのゲ
ートは反転ビット線７に接続されている。
ＭｏＳトランジスタ３のゲートと制御端子９０間に、第
１の半導体スイッチとしてｎチャネルＭＯＳトランジス
タ１３が接続され、そのゲートはビット線６に接続され
ている。また、ｎチャネルＭＯＳトランジスタ４のゲー
トと制御端子９の間には、第２の半導体スイッチとして
ｎチャネルＭＯＳトランジスタ１４が接続され、そのゲ
ートは反転ビット線７に接続されている。
次に、上記した内容アドレスメモリセルの動作を、書込
み、ビット照合、読出しの各場合に分けて説明する。
み、ビット照合、読出しの各場合に分けて説明する。
書込み
書込み動作は、従来装置の場合と同様に、書き込むべき
データをビット線６に、またその反転データを反転ビッ
ト線７にそれぞれ与え、ワード線８をｒＨＪにすること
によって行なわれる。書込みデータがｒＨＪの場合、ｎ
チャネルＭｏＳトランジスタ１を通じｎチャネルＭＯＳ
トランジスタ３のゲート容量にビット線６のデータｒＨ
Ｊが、ｎチャネルＭＯＳトランジスタ２を通じｎチャネ
ルＭＯＳトランジスタ４のゲート容量に反転ビット線７
のデータｒＬＪがそれぞれ蓄えられる。また、泪込みデ
ータがｒＬＪの場合、ｎチャネルＭＯＳトランジスタ１
を通じｎチャネルＭＯＳトランジスタ３のゲート容量に
ビット線６のデータｒＬＪが、ｎチャネルＭＯＳトラン
ジスタ２を通じｎチャネルＭＯＳトランジスタ４のゲー
ト容量に反転ビット線７のデータｒＨＪがそれぞれ蓄え
られる。
データをビット線６に、またその反転データを反転ビッ
ト線７にそれぞれ与え、ワード線８をｒＨＪにすること
によって行なわれる。書込みデータがｒＨＪの場合、ｎ
チャネルＭｏＳトランジスタ１を通じｎチャネルＭＯＳ
トランジスタ３のゲート容量にビット線６のデータｒＨ
Ｊが、ｎチャネルＭＯＳトランジスタ２を通じｎチャネ
ルＭＯＳトランジスタ４のゲート容量に反転ビット線７
のデータｒＬＪがそれぞれ蓄えられる。また、泪込みデ
ータがｒＬＪの場合、ｎチャネルＭＯＳトランジスタ１
を通じｎチャネルＭＯＳトランジスタ３のゲート容量に
ビット線６のデータｒＬＪが、ｎチャネルＭＯＳトラン
ジスタ２を通じｎチャネルＭＯＳトランジスタ４のゲー
ト容量に反転ビット線７のデータｒＨＪがそれぞれ蓄え
られる。
ｅｙ」ヨｌ企
ビット照合動作も、その基本動作は従来装置の場合と同
様であり、−数棟１０をプリチャージしたあと、検索デ
ータをビット線６に、またその反転データを反転ビット
線７にそれぞれ与えることによって行なわれる。
様であり、−数棟１０をプリチャージしたあと、検索デ
ータをビット線６に、またその反転データを反転ビット
線７にそれぞれ与えることによって行なわれる。
例えば、記憶データがｒＨＪであり、ｎチャネルＭＯＳ
トランジスタ３のゲート容量にｒＨＪが、ｎチャネルＭ
ＯＳトランジスタ４のゲート容量にｒＬＪがそれぞれ蓄
えられていて、ｎチャネルＭＯＳトランジスタ３がオン
、ｎチャネルＭＯＳトランジスタ４がオフの状態にある
ものとする。このとき、検索データとして記憶データと
同じｒＨＪが与えられ、ビット線６が「Ｈ」、反転ビッ
ト線７がｒＬＪとなると、制御端子９はｎチャネルＭＯ
Ｓトランジスタ３を通じビット線６の電位が与えられて
ｒＨＪとなり、−数棟１０はデイスヤージされない。こ
のとき、ビット線６がｒＨＪであることがらｎチャネル
ＭＯＳトランジスタ１３はオン状態に、また反転ビット
線７がｒＬＪであることがらｎチャネルＭＯＳトランジ
スタ１４はオフ状態にあり、制御端子９のｒＨＪ電位が
ｎチャネルＭＯＳトランジスタ１３を通じてｎチャネル
ＭＯＳトランジスタ３のゲートに伝えられ、そのゲート
容量はｒＨＪの状態にリフレッシュされる。
トランジスタ３のゲート容量にｒＨＪが、ｎチャネルＭ
ＯＳトランジスタ４のゲート容量にｒＬＪがそれぞれ蓄
えられていて、ｎチャネルＭＯＳトランジスタ３がオン
、ｎチャネルＭＯＳトランジスタ４がオフの状態にある
ものとする。このとき、検索データとして記憶データと
同じｒＨＪが与えられ、ビット線６が「Ｈ」、反転ビッ
ト線７がｒＬＪとなると、制御端子９はｎチャネルＭＯ
Ｓトランジスタ３を通じビット線６の電位が与えられて
ｒＨＪとなり、−数棟１０はデイスヤージされない。こ
のとき、ビット線６がｒＨＪであることがらｎチャネル
ＭＯＳトランジスタ１３はオン状態に、また反転ビット
線７がｒＬＪであることがらｎチャネルＭＯＳトランジ
スタ１４はオフ状態にあり、制御端子９のｒＨＪ電位が
ｎチャネルＭＯＳトランジスタ１３を通じてｎチャネル
ＭＯＳトランジスタ３のゲートに伝えられ、そのゲート
容量はｒＨＪの状態にリフレッシュされる。
一方、記憶データが同様にｒＨＪのとき、これと一致し
ないｒＬＪが検索データとして与えられ、ビット線６が
「Ｌ」、反転ビット線７がｒｌ−（Ｊとなると、制御端
子９はｎチャネルＭＯＳトランジスタ３を通じビット線
６の電位が与えられて「Ｌ」となり、−数棟１０は第３
の半導体スイッチであるｎチャネルＭＯＳトランジスタ
５とｎチャネルＭＯＳトランジスタ３とビット線６の放
電経路によってディスチャージされる。このとき、ビッ
ト線６がｒＬＪであることがらｎチャネルＭＯＳトラン
ジスタ１３はオフ状態に、また反転ビット線７がｒＨＪ
であることがらｎチャネルＭＯＳトランジスタ１４はオ
ン状態にあり、制御端子９のｒＬＪ電位がｎチャネルＭ
ＯＳトランジスタ１４を通じてｎチャネルＭＯＳトラン
ジスタ４のゲートに伝えられ、そのゲート容量はｒＬＪ
の状態にリフレッシュされる。
ないｒＬＪが検索データとして与えられ、ビット線６が
「Ｌ」、反転ビット線７がｒｌ−（Ｊとなると、制御端
子９はｎチャネルＭＯＳトランジスタ３を通じビット線
６の電位が与えられて「Ｌ」となり、−数棟１０は第３
の半導体スイッチであるｎチャネルＭＯＳトランジスタ
５とｎチャネルＭＯＳトランジスタ３とビット線６の放
電経路によってディスチャージされる。このとき、ビッ
ト線６がｒＬＪであることがらｎチャネルＭＯＳトラン
ジスタ１３はオフ状態に、また反転ビット線７がｒＨＪ
であることがらｎチャネルＭＯＳトランジスタ１４はオ
ン状態にあり、制御端子９のｒＬＪ電位がｎチャネルＭ
ＯＳトランジスタ１４を通じてｎチャネルＭＯＳトラン
ジスタ４のゲートに伝えられ、そのゲート容量はｒＬＪ
の状態にリフレッシュされる。
同様にして、記憶データが「［」のとき、これと不一致
のｒＨＪが検索データとして与えられれば、制御端子９
はｎチャネルＭＯＳトランジスタ４を通じ反転ビット線
７の電位が与えられてｒＬＪとなり、−数棟１０がｎチ
ャネルＭＯＳトランジスタ５，４および反転ビット線７
を介してディスチャージされるとともに、ｎチャネルＭ
ＯＳトランジスタ１３を通じてｎチャネルＭＯＳトラン
ジスタ３のゲート容量がｒＬＪにリフレッシュされる。
のｒＨＪが検索データとして与えられれば、制御端子９
はｎチャネルＭＯＳトランジスタ４を通じ反転ビット線
７の電位が与えられてｒＬＪとなり、−数棟１０がｎチ
ャネルＭＯＳトランジスタ５，４および反転ビット線７
を介してディスチャージされるとともに、ｎチャネルＭ
ＯＳトランジスタ１３を通じてｎチャネルＭＯＳトラン
ジスタ３のゲート容量がｒＬＪにリフレッシュされる。
また記憶データがｒＬＪのとき、この記憶データと一致
するｒＬＪが検索データとして与えられれば、制御端子
９はｎチャネルＭＯＳトランジスタ４を通じ反転ビット
線７の電位が与えられてｒＨＪとなり、−数棟１０のデ
ィスチャージが行なわれない一方、ｎチャネルＭＯＳト
ランジスタ１４を通じてｎチャネルＭｏＳトランジスタ
４のゲート容量がｒＨＪにリフレッシュされる。
するｒＬＪが検索データとして与えられれば、制御端子
９はｎチャネルＭＯＳトランジスタ４を通じ反転ビット
線７の電位が与えられてｒＨＪとなり、−数棟１０のデ
ィスチャージが行なわれない一方、ｎチャネルＭＯＳト
ランジスタ１４を通じてｎチャネルＭｏＳトランジスタ
４のゲート容量がｒＨＪにリフレッシュされる。
上記したように、ビット照合動作においては、記憶デー
タと検索データが不一致の場合、−数棟１０がディスチ
ャージされるとともに、ｎチャネルＭＯＳトランジスタ
３．４のうちｒＬＪが蓄えられている方のゲート容量が
ｒＬＪにリフレッシュされ、記憶データと検索データが
一致する場合、−数棟１０のディスチャージが行なわれ
ない一方、ｎチャネルＭＯＳトランジスタ３．４のうち
ｒＨＪが蓄えられている方のゲート容量がｒＨＪにリフ
レッシュされる。
タと検索データが不一致の場合、−数棟１０がディスチ
ャージされるとともに、ｎチャネルＭＯＳトランジスタ
３．４のうちｒＬＪが蓄えられている方のゲート容量が
ｒＬＪにリフレッシュされ、記憶データと検索データが
一致する場合、−数棟１０のディスチャージが行なわれ
ない一方、ｎチャネルＭＯＳトランジスタ３．４のうち
ｒＨＪが蓄えられている方のゲート容量がｒＨＪにリフ
レッシュされる。
読出し
読出し動作も、その基本動作は従来装置の場合と同様で
あり、ビット線６と１反転ビット線７をｒＬＪにディス
チャージしたあと、−数棟１０をｒＨＪにすることによ
り行なわれる。
あり、ビット線６と１反転ビット線７をｒＬＪにディス
チャージしたあと、−数棟１０をｒＨＪにすることによ
り行なわれる。
例えば、記憶データがｒＨＪの場合、ｎチャネルＭＯＳ
トランジスタ３がオン状態にあるので、−数棟１０をｒ
ＨＪにすることによりｎチャネルＭＯＳトランジスタ５
．３を通じてビット線６の電位が上昇し、記憶データｒ
ＨＪが読み出される。
トランジスタ３がオン状態にあるので、−数棟１０をｒ
ＨＪにすることによりｎチャネルＭＯＳトランジスタ５
．３を通じてビット線６の電位が上昇し、記憶データｒ
ＨＪが読み出される。
このとき、ビット線６がｒＨＪになることがらｎチャネ
ルＭｏＳトランジスタ１３がオン状態になり、このトラ
ンジスタ１３を通じてｎチャネルＭＯＳトランジスタ３
のゲート容量がｒｌ−ＩＪにリフレッシュされる。
ルＭｏＳトランジスタ１３がオン状態になり、このトラ
ンジスタ１３を通じてｎチャネルＭＯＳトランジスタ３
のゲート容量がｒｌ−ＩＪにリフレッシュされる。
逆に、記憶データがｒＬＪの場合、ｎチャネルＭｏＳト
ランジスタ４がオン状態にあるので、−致１１１０をｒ
ＨＪにすることによりｎチャネルＭＯＳトランジスタ５
．４を通じて反転ビットａ７の電位が上昇し、記憶デー
タｒＬＪが読み出される。このとき、反転ビット線７が
ｒＨＪになることがらｎチャネルＭＯＳトランジスタ１
４がオン状態になり、このトランジスタ１４を通じてｎ
チャネルＭＯＳトランジスタ４のゲート容量がｒＨＪに
リフレッシュされる。
ランジスタ４がオン状態にあるので、−致１１１０をｒ
ＨＪにすることによりｎチャネルＭＯＳトランジスタ５
．４を通じて反転ビットａ７の電位が上昇し、記憶デー
タｒＬＪが読み出される。このとき、反転ビット線７が
ｒＨＪになることがらｎチャネルＭＯＳトランジスタ１
４がオン状態になり、このトランジスタ１４を通じてｎ
チャネルＭＯＳトランジスタ４のゲート容量がｒＨＪに
リフレッシュされる。
この発明は、以上説明したとおり、ビット照合動作に伴
い、第１および第２の半導体スイッチのうち導通状態に
ある方を通じて、第１および第２の容量素子の一方をリ
フレッシュする一方、読出し動作に伴い、第１および第
２の半導体スイッチのうち導通状態にある方を通じて、
第１および第２の容量素子の一方をリフレッシュするよ
うにしたので、これらの動作と同時に容量素子をリフレ
ッシュすることができる効果がある。
い、第１および第２の半導体スイッチのうち導通状態に
ある方を通じて、第１および第２の容量素子の一方をリ
フレッシュする一方、読出し動作に伴い、第１および第
２の半導体スイッチのうち導通状態にある方を通じて、
第１および第２の容量素子の一方をリフレッシュするよ
うにしたので、これらの動作と同時に容量素子をリフレ
ッシュすることができる効果がある。
第１図はこの発明に係る半導体記憶装置の内容アドレス
メモリセルの一実施例を示す回路図、第２図は従来の半
導体記憶装置の内容アドレスメモリセルを示す回路図で
ある。 図において、１．２はｎチャネルＭＯＳトランジスタ、
３はｎチャネルＭｏＳトランジスタ（第１の容量素子）
、４はｎチャネルＭＯＳトランジスタ（第２の容量素子
）、５はｎチャネルＭＯＳトランジスタ（第３の半導体
スイッチ）、６はビット線、７は反転ビット線、８はワ
ード線、９は制御端子、１０は一致線、１１は第１の制
御回路、１２は第２の制御回路、１３は第１の半導体ス
イッチ、１４は第２の半導体スイッチである。 なお、各図中同一符号は同一または相当部分を示す。
メモリセルの一実施例を示す回路図、第２図は従来の半
導体記憶装置の内容アドレスメモリセルを示す回路図で
ある。 図において、１．２はｎチャネルＭＯＳトランジスタ、
３はｎチャネルＭｏＳトランジスタ（第１の容量素子）
、４はｎチャネルＭＯＳトランジスタ（第２の容量素子
）、５はｎチャネルＭＯＳトランジスタ（第３の半導体
スイッチ）、６はビット線、７は反転ビット線、８はワ
ード線、９は制御端子、１０は一致線、１１は第１の制
御回路、１２は第２の制御回路、１３は第１の半導体ス
イッチ、１４は第２の半導体スイッチである。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- （１）ワード線と、ビット線と、反転ビット線と、一致
線に接続された内容アドレスメモリセルを有する半導体
記憶装置において、 前記メモリセルが、 前記ワード線が活性化されたとき、前記ビット線の値を
第１の容量素子に蓄え、かつ前記反転ビット線の値を第
２の容量素子に蓄える第１の制御回路と、 前記第１の容量素子および第２の容量素子を含み、第１
の容量素子が活性状態で、かつ前記ビット線が活性状態
であるとき、または第２の容量素子が活性状態で、かつ
前記反転ビット線が活性状態であるときに、制御端子を
活性化する第２の制御回路と、 前記制御端子と前記第１の容量素子との間に接続され、
前記ビット線が活性化することにより導通状態となる第
１の半導体スイッチと、 前記制御端子と前記第２の容量素子との間に接続され、
前記反転ビット線が活性化することにより導通状態とな
る第２の半導体スイッチと、前記制御端子と前記一致線
との間に接続され前記一致線が活性化することにより導
通状態となる第３の半導体スイッチとを備えたことを特
徴とする半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63020762A JPH01196792A (ja) | 1988-01-29 | 1988-01-29 | 半導体記憶装置 |
| US07/303,884 US4991136A (en) | 1988-01-29 | 1989-01-30 | Semiconductor associative memory device with memory refresh during match and read operations |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63020762A JPH01196792A (ja) | 1988-01-29 | 1988-01-29 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01196792A true JPH01196792A (ja) | 1989-08-08 |
Family
ID=12036195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63020762A Pending JPH01196792A (ja) | 1988-01-29 | 1988-01-29 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4991136A (ja) |
| JP (1) | JPH01196792A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0896585A (ja) * | 1994-07-11 | 1996-04-12 | Hyundai Electron Ind Co Ltd | セルフ リフレッシュ可能なデュアル ポート動的ｃａｍセル及びリフレッシュ装置 |
Families Citing this family (28)
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| US4989180A (en) * | 1989-03-10 | 1991-01-29 | Board Of Regents, The University Of Texas System | Dynamic memory with logic-in-refresh |
| US5777608A (en) * | 1989-03-10 | 1998-07-07 | Board Of Regents, The University Of Texas System | Apparatus and method for in-parallel scan-line graphics rendering using content-searchable memories |
| JP2966638B2 (ja) * | 1992-04-17 | 1999-10-25 | 三菱電機株式会社 | ダイナミック型連想メモリ装置 |
| JPH0676583A (ja) * | 1992-07-06 | 1994-03-18 | Mitsubishi Electric Corp | 内容番地付記憶装置および一致ワード不要化方法 |
| JP3573782B2 (ja) * | 1993-08-31 | 2004-10-06 | 川崎マイクロエレクトロニクス株式会社 | 連想メモリ |
| US5668972A (en) * | 1994-10-05 | 1997-09-16 | International Business Machines Corporation | Method and system for efficient miss sequence cache line allocation utilizing an allocation control cell state to enable a selected match line |
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| US5663984A (en) * | 1995-05-04 | 1997-09-02 | Cirrus Logic, Inc. | High performance bus driving/receiving circuits, systems and methods |
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| US6661421B1 (en) | 1998-05-21 | 2003-12-09 | Mitsubishi Electric & Electronics Usa, Inc. | Methods for operation of semiconductor memory |
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| US6559851B1 (en) | 1998-05-21 | 2003-05-06 | Mitsubishi Electric & Electronics Usa, Inc. | Methods for semiconductor systems for graphics processing |
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| US8553441B1 (en) | 2010-08-31 | 2013-10-08 | Netlogic Microsystems, Inc. | Ternary content addressable memory cell having two transistor pull-down stack |
| US8625320B1 (en) | 2010-08-31 | 2014-01-07 | Netlogic Microsystems, Inc. | Quaternary content addressable memory cell having one transistor pull-down stack |
| US8837188B1 (en) | 2011-06-23 | 2014-09-16 | Netlogic Microsystems, Inc. | Content addressable memory row having virtual ground and charge sharing |
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-
1988
- 1988-01-29 JP JP63020762A patent/JPH01196792A/ja active Pending
-
1989
- 1989-01-30 US US07/303,884 patent/US4991136A/en not_active Expired - Fee Related
Cited By (1)
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| JPH0896585A (ja) * | 1994-07-11 | 1996-04-12 | Hyundai Electron Ind Co Ltd | セルフ リフレッシュ可能なデュアル ポート動的ｃａｍセル及びリフレッシュ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4991136A (en) | 1991-02-05 |
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