JPH0246593A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はビット照合機能を有し内容アドレスメモリセル
を備える半導体記憶装置に関するものである。

〔従来の技術〕

この種の半導体記憶装置に設Ｌｊでいる内容アドレスメ
モリセルは、データの通常の書込み、読出し機能以外に
、メモリセルに蓄えられている記憶データと、外部から
与えられる検索データとを照合し、それらが一致してい
るか否かを検出するビット照合機能を備えている。

第３図は例えば１９８５＋ＦＦＢ　ｌ５ＳＣＣ（Ｉｎｔ
ｅｒｎａｔｉｏｎａｌＳｏｌｉｄ−３ｔａｔｅ　Ｃ４ｒ
ｃｕｉｔ　Ｃｏｎｆｅｒｅｎｃｅ）　Ｐｄ２に示されて
いる従来の内容アドレスメモリセルの回路図である。内
容アドレスメモリセルはデータの通常の書込み、読出し
動作を行うメモリ部１００とピント照合動作を行う排他
的論理和部１０１とを設けている。

メモリ部１００は、Ｎ、ＰチャネルＣＭＯＳインバタＩ
Ｎ　、ＩＦを互いに直列接続したものを１組とする２組
の直列回路を有し、夫々の直列回路のＣＭＯＳインバー
タＩＮ、ＩＰのゲートを共通接続して、夫々のゲートを
互いに他の直列回路のＣＭＯＳインバータ１．、ＩＰの
接続中間点と接続したデータ保持回路１と、このデータ
保持回路１とビット線１２及び反転ビット線１４との情
報の伝達を各別に行うトランスファゲートたる第１及び
第２のスイッチ素子２及び３とにより構成されている。

一方、排他的論理和部１０１は、ワイヤード・アンドと
なるように接続されたＮチャネルＭＯＳトランジスタ４
，５，６゜７により構成されている。そして前記一方の
直列回路のインバータＩＰ　とＭＯＳ　）ランジスタ４
との接続中間点及び他方の直列回路のインバータＩｐと
ＭＯＳ　）ランジスタ５との接続中間点を夫々接地して
いる。また一方の直列回路のインバータＩＮ＋Ｉ、のゲ
ートとＭＯＳ　）ランジスタ４のゲートとを、更に他方
の直列回路のインバータＩＮ、ＴｐのゲトとＭＯＳ　）
ランジスタ５のゲートとを夫々接続している。そしてＭ
ＯＳ　）ランジスクロのゲートをビット線１２と、ＭＯ
Ｓ　）ランジスタフのゲートを反転ビット線１３と接続
されている。更にＭＯＳ　トランジスタ６．７とＭＯＳ
トランジスタ４，５とを接続していないＭＯＳ　）ラン
ジスタロ、７の端部をともに一致線１５と接続している
。

このように構成された従来の内容アドレスメモリセルは
、ビット照合動作を行う場合には、その動作を行うに先
行して予めビット線１２、反転ビット線１３を「Ｌ」に
して一致線１５をｒＨＪにプリチャージしておき、検索
データ及び反転検索データを夫々ビット線１２及び反転
ピッＩ−線１３に各別に与える。このとき、検索データ
とデータ保持回路１に記憶されている記憶データとが一
致すれば一致線１５はｒＨＪを保持する。反対に検索デ
ータと記憶データとが不一致であると一致線１５はｒ　
Ｌ　Ｊになる。

例えば、記憶データが「Ｈ」であり、ＮチャネルＭＯ５
）ランジスタ５がオン、ＮチャネルＭＯ５）ランジスタ
４がオフの状態にあるとする。このとき検索データとし
て「Ｈ」が与えられ、ビット線１２がｒＨＪでＮチャネ
ルＭＯ５）ランジスタロがオン、反転ビット線１３がｒ
ＬＪでＮチャネルＭＯ３）ランジスタフがオフ状態にな
ると、一致線１５はｒＨＪを保持することになる。

一方、記憶データが同様にｒＨＪのとき、検索データと
してｒＬＪが与えられて、ビット線１２がｒＬＪでＮヂ
ャネルＭＯ３）ランジスタロがオフ、反転ビット線１３
がｒＨＪでＮチャネルＭＯ５）ランジスタフがオンにな
ると一致線１５はＮチャネルＭＯＳトランジスタ７．５
の放電経路によってｒＬＪになる。同様にして記憶デー
タがｒＬＪのときは、検索データがｒＨＪであると一致
線１５はＮチャネルＭＯ３）ランジスタロ、４の放電経
路によりｒＬＪになり、検索データがｒＬＪであると一
致線１５はｒＨＪを保持する。また、ビット線１２及び
反転ビット線１３にともにｒＬＪを与えた場合は、記憶
データの値に関係なく一致線１５はｒＨＪを保持する。

この状態はビット照合を行わない状態、つまりマスクを
した状態になる。

〔発明が解決しようとする課題〕

前述したようにこの種の半導体記憶装置は、ビット照合
動作を行うに先立ち内容アドレスメモリセルの一致線を
プリチャージする必要があり、従来の半導体記憶装置は
一致線を全長にわたりプリチャージしている。そのため
プリチャージによる電荷量が多く、消費電力が大きいと
いう問題があり、またその電荷の放電に長い時間を必要
としてビット照合動作が遅いという問題がある。

本発明は前述した問題に鑑み、ビット照合動作時におけ
る消費電力を低減し得、またビット照合動作の高速化が
図れる半導体記憶装置を提供することを目的とする。

［課題を解決するための手段〕 本発明に係る半導体記憶装置は、データ保持回路の２つ
の端子の他方の端子の電位で制御される第３のスイッチ
素子及び該第３のスイッチ素子にビット線の電位で制御
される第４のスイッチ素子を並列接続してなる第１の回
路要素と、前記データ保持回路の一方の端子の電位で制
御される第５のスイッチ素子及びこの第５のスイッチ素
子に反転ビット線の電位で制御される第６のスイッチ素
子を並列接続した第２の回路要素とを備え、前記第１及
び第２の回路要素を直列接続する。

〔作用〕

第３のスイッチ素子はデータ保持回路の他方の端子の電
位で制御される。第４のスイッチ素子はビット線の電位
で制御される。第５のスイッチ素子はデータ保持回路の
一方の端子の電位で制御される。第６のスイッチ素子は
反転ビット線の電位で制御される。

ビット線及び反転ビット線をともにｒＬＪにした後に、
第５．第６のスイッチ素子に至るまでの一致線部分がｒ
ＨＪにプリチャージされた後にビット照合動作をする。

よって、ビット照合動作時の消費電力が少なくなりビッ
ト照合動作が高速化する。

〔実施例〕

以下本発明をその実施例を示す図面により詳述する。

第１図は本発明に係る半導体記憶装置に用いられている
内容アドレスメモリセルの構成図である。

データ保持回路１の一方の端子はＮチャネルＭＯＳ　）
ランジスタ（以下トランジスタという）２を介してピン
ト線１２と接続されており、データ保持回路１の他方の
端子はＮチャネルＭＯＳ　）ランジスタ３を介して反転
ピッ１〜線１３と接続されている。

これらのトランジスタ２，３の各ゲートはともにワード
線１４と接続されている。トランジスタ２，３はワード
線１４の電位によりビット線１２及び反転ビット線１３
の情報をデータ保持回路１へ伝達するトランスファゲー
トとなっている。接続端子１６と１７との間には、第３
のスイッチ素子たるトランジスタ８を介装させており、
トランジスタ８のゲートはデータ保持回路ｌの他方の端
子たる反転ピント線】３からの情報を受ける端子と接続
されていて、このトランジスタ８にトランジスタ９を並
列接続しており、そのゲートをビット線１２と接続して
いる。

また接続端子１７と１８との間には、第５のスイッチ素
子たるトランジスタ１０を介装させており、トランジス
タ１０のゲートはデータ保持回路１の一方の端子たるビ
ット線１２からの情報を受ける端子と接続されていて、
このトランジスタ１０にトランジスタ１１を並列接続し
ており、そのゲートを反転ビット線１３と接続している
。そしてこれらにより内容アドレスメモリセル１０２が
構成されている。

次にこのように構成した内容アドレスメモリセルの動作
を説明する。

例えば記憶データがｒＨＪであると、トランジスタ１０
のゲートはｒＨＪ、トランジスタ８のゲートはｒＬＪと
なり、スイッチ素子１０がオンして接続端子１７と１８
とが導通状態に、またスイッチ素子８がオフして接続端
子１６と１７とが非導通状態になる。このとき、検索デ
ータとしてｒＨＪが与えられてビット線１２がｒＨＪ、
反転ビット線１３が「Ｌ」になると、スイッチ素子９が
オンして接続端子１６と１７とが導通状態に、またスイ
ッチ素子１１がオフし、スイッチ素子ｌＯは既にオンし
ているから接続端子１７と１８とが導通状態のままとな
る。したがって接続端子１６と１８とが導通状態になる
。

一方、記憶データが同様にｒ　Ｈｊで、スイッチ素子１
０がオンして接続端子１７と１８とが導通状態に、また
スイッチ素子８がオフして接続素子１６と１７とが非導
通状態にあるとき、検索データとしてｒＬＪが与えられ
ると、スイッチ素子９がオフして接続端子１６と１７と
が非導通状態に、またスイッチ素子１１がオンして接続
端子１７と１８とが導通状態になり、接続端子１６と１
８とが非導通状態になる。

同様にして、記憶データがｒ　Ｌ　Ｊであって、スイッ
チ素子８がオンして接続端子１Ｇと１７とが導通状態に
、またスイッチ素子１０がオフして接続素子１７と１８
とが非導通状態にあるとき、検索データとしてｒＬＪが
与えられると、スイッチ素子９がオフして接続端子１６
と１７とが非導通状態に、またスイッチ素子１１がオン
して接続素子１７と１８とが導通状態になり、接続端子
１６と１８とが導通状態になる。

一方、記憶データがｒＬＪでスイッチ素子１０がオフし
て接続端子１７と１８とが非導通状態に、またスイッチ
素子８がオンして接続端子１６と１７とが導通状態にあ
るとき、検索データとして「ｌ］」が与えられて、スイ
ッチ素子９がオンして接続端子１６と１７とが導通状態
に、またスイッチ素子１１がオフして接続端子１７と１
８とが非導通状態になり、接続端子１６と１８とが非導
通状態になる。

つまり、記憶データと検索データとが一致している場合
は接続端子１６と１８とが導通状態に、不一致の場合は
非導通状態になる。

第２図は内容アドレスメモリセル１０２をアレイにした
半導体記憶装置の構成図である。接続端子１９は同一ワ
ードの先端の内容アドレスメモリ１０２の接続端子１６
と接続されて接地されている。接続端子２０は同一ワー
ドの後端の内容アドレスメモリ１０２の接続端子１８と
接続されている。Ｐチャネルトランジスタ２１は接続端
子２０と電源■との間に介装されている。

次にこのように内容アト“レスメモリ１０２をアレイに
した半導体記憶装置のビット照合動作を第２図により説
明する。ピント照合動作に先立ち、すべてのビット線１
２と反転ビット線１３とを「Ｌ」にし、その後Ｐチャネ
ルトランジスタ２１をオンさせて接続端子２０をｒＨＪ
にプリチャージする。これにより接続端子２０から内容
アドレスメモリセル１０２の接続端子１８までの部分が
少ない電荷量で充電されて、従来のように一致線１５を
全長にわたり充電せず、それ故消費電力が低減すること
になる。

そして、接続端子２０がプリチャージされた後、検索デ
ータをビット線１２に、その反転検索データを反転ビッ
ト線１３に夫々与える。そのとき、記憶データと検索デ
ータとが、一致していれば、各内容アドレスメモリセル
１０２内の接続端子１６と１８とが導通状態になる。ま
た同一のワード線１４に接続されている内容アドレスメ
モリセル１０２のすべてにおいて記憶データと検索デー
タとが一致していれば、接続端子１９と２０とが導通状
態となり、電荷が放電されて接続端子２０はｒＬＪにな
る。即ち、一致したワードの接続端子２０は「Ｌ」にな
り、不一致のワードの接続端子２０はＦ”Ｈ」を保持し
てビット照合が行われたことになる。

〔発明の効果〕

以上詳述したように本発明は、直列接続された第１の回
路要素と第２の回路要素とを設けて、記憶データと検索
データとの一致、不一致を検出して、プリチャージの電
荷量を低減させるようにしたので、ビット照合時の消費
電力を低減でき、またプリチャージによる電荷の放電を
迅速化ならしめてビット照合動作の高速化が図れる等の
優れた効果を奏する。

【図面の簡単な説明】

第１図は本発明に係る半導体記憶装置の内容アドレスメ
モリセルの回路図、第２図は内容アドレスメモリセルを
アレイにした半導体記憶装置の構成図、第３図は従来の
半導体記憶装置のアドレスメモリセルの回路図である。

Claims (1)

1. 【特許請求の範囲】 １、相補的な電位を保持し２つの端子を有するデータ保
   持回路と、前記２つの端子の一方の端子をビット線と接
   続する第１のスイッチ素子と、他方の端子を反転ビット
   線と接続する第２のスイッチ素子とを設けてなる半導体
   記憶装置において、 前記データ保持回路の他方の端子の電位で 制御される第３のスイッチ素子及びこの第３のスイッチ
   素子にビット線の電位で制御される第４のスイッチ素子
   を並列接続してなる第１の回路要素と、前記データ保持
   回路の一方の端子の電位で制御される第５のスイッチ素
   子及びこの第５のスイッチ素子に反転ビット線の電位で
   制御される第６のスイッチ素子を並列接続してなる第２
   の回路要素とを備え、前記第１の回路要素と第２の回路
   要素とを直列接続していることを特徴とする半導体記憶
   装置。