JPS62165794A - 連想記憶用メモリセル - Google Patents
連想記憶用メモリセルInfo
- Publication number
- JPS62165794A JPS62165794A JP61006383A JP638386A JPS62165794A JP S62165794 A JPS62165794 A JP S62165794A JP 61006383 A JP61006383 A JP 61006383A JP 638386 A JP638386 A JP 638386A JP S62165794 A JPS62165794 A JP S62165794A
- Authority
- JP
- Japan
- Prior art keywords
- information
- potential
- type mos
- bit line
- mos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000005540 biological transmission Effects 0.000 abstract 2
- 210000004027 cell Anatomy 0.000 description 34
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 210000000352 storage cell Anatomy 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
- G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、連想記憶用メモリセルに関し、特に低消費
電力化及び高速化を向上した連想記憶用メモリセルに関
する。
電力化及び高速化を向上した連想記憶用メモリセルに関
する。
［発明の技術的背景とその問題点］
近年の電子技術の発展により、電子装置に用いられてい
る記憶装置にあっては、多様な機能を有するものが普及
しはじめており、例えば、連想記憶メモリもその一つで
ある。
る記憶装置にあっては、多様な機能を有するものが普及
しはじめており、例えば、連想記憶メモリもその一つで
ある。
第１３図は連想記憶装置に用いられているＣ〜１０Ｓス
タティック型記憶セルく詳細は１９８５゜ＦＦＢ ｌ
５ＳＣＣ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌ’１
ｄ−８ｔａｔｅ Ｃ１ｒｃｕｔｔ Ｃｏｎｆｅｒｅ
ｎｃｅ ） Ｐ４５参照）の−従来例を示す構成図であ
る。同図に示づ一記憶セルは、通常の記憶動作を行なう
セル部１０１ど、検索動作を行なうｅｘｃｌｕｓｉｖｅ
Ｎ ＯＲ部（図中はＥ、ＮＯＲ部）１０３とから構
成されている。
タティック型記憶セルく詳細は１９８５゜ＦＦＢ ｌ
５ＳＣＣ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌ’１
ｄ−８ｔａｔｅ Ｃ１ｒｃｕｔｔ Ｃｏｎｆｅｒｅ
ｎｃｅ ） Ｐ４５参照）の−従来例を示す構成図であ
る。同図に示づ一記憶セルは、通常の記憶動作を行なう
セル部１０１ど、検索動作を行なうｅｘｃｌｕｓｉｖｅ
Ｎ ＯＲ部（図中はＥ、ＮＯＲ部）１０３とから構
成されている。
セル部１０１はフリップフロツブ動作を行なうように接
続された２つのＣＭＯＳインバータ回路と、ゲート端子
がワード１！ＷＬに接続されたＮチャンネルＭＯ８型ト
ランジスタ〈以下［ＮＭＯ８ＴｒｌＪと記述する。）を
用いて、それぞれインバータ回路とそれぞれのビット１
８Ｌ、ＢＬとの情報の伝達を行なうトランスファゲート
１０５゜１０７とにより構成されている。Ｅ、ＮＯＲ部
１０３はワイヤード・アンドとなるように接続されたＮ
’ＭＯＳＴｒで構成されている。
続された２つのＣＭＯＳインバータ回路と、ゲート端子
がワード１！ＷＬに接続されたＮチャンネルＭＯ８型ト
ランジスタ〈以下［ＮＭＯ８ＴｒｌＪと記述する。）を
用いて、それぞれインバータ回路とそれぞれのビット１
８Ｌ、ＢＬとの情報の伝達を行なうトランスファゲート
１０５゜１０７とにより構成されている。Ｅ、ＮＯＲ部
１０３はワイヤード・アンドとなるように接続されたＮ
’ＭＯＳＴｒで構成されている。
このように構成された記憶セルを用いた連想記憶装置に
おいて、連想記憶装置の基本機能である検索動作を行な
う場合には、検索動作を行なう前に予めビット線ＢＬ、
ＢＬをロウレベル状態としてマツチ線ＳＥを電源電位（
ＶＤ Ｄ １位〉にプリチャージしておき、検索情報と
この情報と極性が逆となる反転検索情報とがそれぞれグ
ランドレベル（通常ＯＶ）にブリディスチャージされた
ビット線ＢＬ、ＢＬに供給される。そして、ビット線Ｂ
Ｌ、ＢＬに供給された検索情報とセル部１０１に記憶さ
れている記憶情報とが一致した場合には、センス線ＳＥ
はＶＤＤ電位に保持されて、このセンス線ＳＥに接続さ
れた記憶セルに検索情報と同一の情報が記憶されている
ことになる。
おいて、連想記憶装置の基本機能である検索動作を行な
う場合には、検索動作を行なう前に予めビット線ＢＬ、
ＢＬをロウレベル状態としてマツチ線ＳＥを電源電位（
ＶＤ Ｄ １位〉にプリチャージしておき、検索情報と
この情報と極性が逆となる反転検索情報とがそれぞれグ
ランドレベル（通常ＯＶ）にブリディスチャージされた
ビット線ＢＬ、ＢＬに供給される。そして、ビット線Ｂ
Ｌ、ＢＬに供給された検索情報とセル部１０１に記憶さ
れている記憶情報とが一致した場合には、センス線ＳＥ
はＶＤＤ電位に保持されて、このセンス線ＳＥに接続さ
れた記憶セルに検索情報と同一の情報が記憶されている
ことになる。
また、セル部１０１に記憶されている情報をビット線Ｂ
Ｌ、ＢＬに読み出す動作を行なう場合には、通常は読み
動作を開始する前に予めビット線をＶＤ Ｄ ７！位に
プリチャージしておき、ビット線ＢＬ、ＢＬのプリチャ
ージが終了した後に、トランスファゲート１０５，１０
７のゲート端子に接続されたワード線ＷＬをハイレベル
状態にすることにより、トランスファゲート１０５，１
０７が導通状態となり、このトランスファゲート１０５
゜１０７を介してセル部１０１に記憶されている情報が
ビット線ＢＬ、ＢＬに伝達されて読み出されることにな
る。
Ｌ、ＢＬに読み出す動作を行なう場合には、通常は読み
動作を開始する前に予めビット線をＶＤ Ｄ ７！位に
プリチャージしておき、ビット線ＢＬ、ＢＬのプリチャ
ージが終了した後に、トランスファゲート１０５，１０
７のゲート端子に接続されたワード線ＷＬをハイレベル
状態にすることにより、トランスファゲート１０５，１
０７が導通状態となり、このトランスファゲート１０５
゜１０７を介してセル部１０１に記憶されている情報が
ビット線ＢＬ、ＢＬに伝達されて読み出されることにな
る。
このように、読み出し・動作開始前におけるビット線Ｂ
Ｌ、ＢＬ（７）！位ハＶ Ｄ ｏ’ ７１ 位ニア ！
Ｊ チ？−ジされているが、検索動作開始前におけるビ
ット線ＢＬ、ＢＬはグランドレベルにブリディスチャー
ジされている。すなわち、ビット線ＢＬ、ＢＬは連想記
憶装置の動作モードが変わる毎に、プリチャージされた
りブリディスチャージされたりすることになる。このた
めに、このプリチャージ、ブリディスチャージを行なう
ための電力及び時間が、動作モードが変わる毎に必要と
なり、低０費電力化、高速化の障害となっていた。
Ｌ、ＢＬ（７）！位ハＶ Ｄ ｏ’ ７１ 位ニア ！
Ｊ チ？−ジされているが、検索動作開始前におけるビ
ット線ＢＬ、ＢＬはグランドレベルにブリディスチャー
ジされている。すなわち、ビット線ＢＬ、ＢＬは連想記
憶装置の動作モードが変わる毎に、プリチャージされた
りブリディスチャージされたりすることになる。このた
めに、このプリチャージ、ブリディスチャージを行なう
ための電力及び時間が、動作モードが変わる毎に必要と
なり、低０費電力化、高速化の障害となっていた。
ところで、読み出し動作開始前に、ビット線ＢＬ、ＢＬ
のＶ ００ 電位へのプリチャージを行なわず、ビット
線ＢＬ、ＢＬがグランドレベルにディスチャージされた
状態であっても、セル部１０１に記憶された情報の読み
出し動作を行なうことはできる。しかしながら、例えば
ハイレベルの記憶情報がインバータ回路の出力端子から
トランスファゲート１０５を介してビット線ＢＬ、ＢＬ
に送出される場合には、トランスファゲート１０５はＮ
ＭＯ８Ｔｒを用いているために、ビット線ＢＬ。
のＶ ００ 電位へのプリチャージを行なわず、ビット
線ＢＬ、ＢＬがグランドレベルにディスチャージされた
状態であっても、セル部１０１に記憶された情報の読み
出し動作を行なうことはできる。しかしながら、例えば
ハイレベルの記憶情報がインバータ回路の出力端子から
トランスファゲート１０５を介してビット線ＢＬ、ＢＬ
に送出される場合には、トランスファゲート１０５はＮ
ＭＯ８Ｔｒを用いているために、ビット線ＢＬ。
ＢＬがグランドレベル（通常ＯＶ）から（Ｖｏ 。
−ＶＴ ）電位（ＶＴはＮＭＯ８Ｔｒのスレッショルド
電圧）まで上昇すると、トランスファゲート１０５は非
導通状態となる。また、トランスファゲート１０５のソ
ース端子電位が上昇するために、バックゲートバイアス
効果によりＶＴが大きくなる。このために、ビット線Ｂ
Ｌ、ＢＬは余裕を持った読み出し動作を行なうために必
要な電位まで上昇しないことになる。さらに、ビット線
ＢＬ。
電圧）まで上昇すると、トランスファゲート１０５は非
導通状態となる。また、トランスファゲート１０５のソ
ース端子電位が上昇するために、バックゲートバイアス
効果によりＶＴが大きくなる。このために、ビット線Ｂ
Ｌ、ＢＬは余裕を持った読み出し動作を行なうために必
要な電位まで上昇しないことになる。さらに、ビット線
ＢＬ。
ＢＬの電位が上昇して、トランスファゲート１０５のソ
ース・ドレイン間の電位差が小さくなると、ビット線８
１．８Ｌの電位上昇速度が遅くなる。
ース・ドレイン間の電位差が小さくなると、ビット線８
１．８Ｌの電位上昇速度が遅くなる。
このために、セル部１０１からのビット線ＢＬＬ。
ＢＬへの情報の送出が遅れ、読み出し速度が遅くなり特
性の低下を招くことにもなる。
性の低下を招くことにもなる。
したがって、読み出し動作開始前のビット線ＢＬ、ＢＬ
のプリチャージを行なわず、ビット線ＢＬ、ＥＴがグラ
ンドレベル状態で、読み出し動作を行なう場合には、動
作モード毎にビット線ＢＬ。
のプリチャージを行なわず、ビット線ＢＬ、ＥＴがグラ
ンドレベル状態で、読み出し動作を行なう場合には、動
作モード毎にビット線ＢＬ。
ＢＬをプリチャージする必要はなくなる反面、上述した
特性の低下工宇慮した設計を行なわなければならず、大
ぎな動作マージンをとることが困難となる。
特性の低下工宇慮した設計を行なわなければならず、大
ぎな動作マージンをとることが困難となる。
［発明の目的］
この発明は、上記に鑑みなされたものであり、その目的
とするところは、低消費電力化及び高速化を図り、読み
出し動作を安定かつ確実に行なうことができる連想記点
用メモリセルを提供することとにある。
とするところは、低消費電力化及び高速化を図り、読み
出し動作を安定かつ確実に行なうことができる連想記点
用メモリセルを提供することとにある。
［発明の概要］
上記目的を達成するために、この発明は、−喘が一方の
ビット線に接続されてワード線の電位により導通制御さ
れる第１の導電型ＭＯＳトランジスタと、−喘が他方の
ビット線に接続されてワード線の電位により導通制御さ
れる第１の導電型ＭＯＳトランジスタと、それぞれの前
記第１の導電型ＭＯＳトランジスタを介して、それぞれ
のビット線との情報の伝達が行なわれ情報が記憶される
情報保持回路と、第２の導電型ＭＯＳトランジスタで構
成され、前記情報保持回路に記憶された情報とそれぞれ
のビット線に与えられた情報との比較を行ない、前記２
つの情報が一致した場合にはマツチ線の電位を保持し、
前記２つの情報が不一致の場合にはマツチ線の電位を反
転させる検索回路とを有することを要旨とする。
ビット線に接続されてワード線の電位により導通制御さ
れる第１の導電型ＭＯＳトランジスタと、−喘が他方の
ビット線に接続されてワード線の電位により導通制御さ
れる第１の導電型ＭＯＳトランジスタと、それぞれの前
記第１の導電型ＭＯＳトランジスタを介して、それぞれ
のビット線との情報の伝達が行なわれ情報が記憶される
情報保持回路と、第２の導電型ＭＯＳトランジスタで構
成され、前記情報保持回路に記憶された情報とそれぞれ
のビット線に与えられた情報との比較を行ない、前記２
つの情報が一致した場合にはマツチ線の電位を保持し、
前記２つの情報が不一致の場合にはマツチ線の電位を反
転させる検索回路とを有することを要旨とする。
［発明の効果］
この発明によれば、検索回路を構成するトランジスタと
、情報保持回路とビット線との情報の伝達を行なうトラ
ンジスタとを逆の導電型のＭＯＳトランジスタを用いた
ので、安定して確実に情報保持回路に記憶されている情
報を読み出すことができる。
、情報保持回路とビット線との情報の伝達を行なうトラ
ンジスタとを逆の導電型のＭＯＳトランジスタを用いた
ので、安定して確実に情報保持回路に記憶されている情
報を読み出すことができる。
また、情報保持回路に記憶された情報とそれぞれのビッ
ト線に与えられた情報との検索動作が、検索回路により
行なわれる前に予め設定されるそれぞれのビット線の電
位と、情報保持回路への情報の書き込み動作及び情報保
持回路に記憶された情報の読み出し動作が行なわれる前
に予め設定されるそれぞれのビット線の電位とを同じに
したので、それぞれの動作が、開始される前筒にビット
線の電位を変更する必要がなくなる。したがって、前記
動作の変更を消費電力の低減を図り高速に行なうことが
できる ［発明の実施例］ 以下、図面を用いてこの発明の詳細な説明する。
ト線に与えられた情報との検索動作が、検索回路により
行なわれる前に予め設定されるそれぞれのビット線の電
位と、情報保持回路への情報の書き込み動作及び情報保
持回路に記憶された情報の読み出し動作が行なわれる前
に予め設定されるそれぞれのビット線の電位とを同じに
したので、それぞれの動作が、開始される前筒にビット
線の電位を変更する必要がなくなる。したがって、前記
動作の変更を消費電力の低減を図り高速に行なうことが
できる ［発明の実施例］ 以下、図面を用いてこの発明の詳細な説明する。
第１図はこの発明の第１の実施例に係る連想記憶用メモ
リセルの構成を示す図である。この連想記憶用メモリセ
ルは、情報保持回路１、トランスファゲート３．５、検
索回路７、ワード線ＷＬ、ビット線ＢＬ、ＢＬ、マツチ
線ＭＡとから構成されている。
リセルの構成を示す図である。この連想記憶用メモリセ
ルは、情報保持回路１、トランスファゲート３．５、検
索回路７、ワード線ＷＬ、ビット線ＢＬ、ＢＬ、マツチ
線ＭＡとから構成されている。
情報保持回路］はトランスファゲート３を介してビット
線８Ｌに接続されているとともに、トランスフ７ゲート
５を介してビット線ＢＬに接続されている。この情報保
持回路１は、書き込み動作時においてビット線ＢＬから
与えられる情報及びビット線ＢＬから与えられる前記情
報と極性が逆となる情報とが記憶されるものである。さ
らに、情報保持回路１は、読み出し動作時におい゛てこ
の情報保持回路１に記憶された情報がトランスファゲー
ト３．５を介してビット線ＢＬ、ＢＬに送出されるもの
である。
線８Ｌに接続されているとともに、トランスフ７ゲート
５を介してビット線ＢＬに接続されている。この情報保
持回路１は、書き込み動作時においてビット線ＢＬから
与えられる情報及びビット線ＢＬから与えられる前記情
報と極性が逆となる情報とが記憶されるものである。さ
らに、情報保持回路１は、読み出し動作時におい゛てこ
の情報保持回路１に記憶された情報がトランスファゲー
ト３．５を介してビット線ＢＬ、ＢＬに送出されるもの
である。
トランスファゲート３．５は、ＰチャンネルＭＯ８型ト
ランジスタ（以下ｒＰＭＯ８Ｔｉと記述する。）が用い
られ、そのゲート端子はワード線ＷＬに接続されて、ワ
ード線ＷＬから与えられる信号により導通、非導通が制
御されており、情報保持回路１とビット線ＢＬ、ＢＬと
の情報の伝達を行なうものである。
ランジスタ（以下ｒＰＭＯ８Ｔｉと記述する。）が用い
られ、そのゲート端子はワード線ＷＬに接続されて、ワ
ード線ＷＬから与えられる信号により導通、非導通が制
御されており、情報保持回路１とビット線ＢＬ、ＢＬと
の情報の伝達を行なうものである。
検索回路７はＮＭＯ８Ｔｒで構成されている。
ＮＭＯＳＴｒ ９は、そのゲート端子がトランスファゲ
ート５のソース端子に接続され、ソース端子がグランド
に接続されており、ドレイン端子がＮＭＯ８Ｔｒ １１
のソース端子に接続されている。
ート５のソース端子に接続され、ソース端子がグランド
に接続されており、ドレイン端子がＮＭＯ８Ｔｒ １１
のソース端子に接続されている。
ＮＭＯＳＴｒ １１は、そのゲート端子がビット線ＢＬ
に接続され、ドレイン端子がマツチ線ＭＡに接続されて
いる。
に接続され、ドレイン端子がマツチ線ＭＡに接続されて
いる。
ＮＭＯＳＴｒ １３は、そのゲート端子がトランスファ
ゲート３のソース端子に接続され、ソース端子がグラン
ドに接続されており、ドレイン端子がＮＭＯ８Ｔｒ １
５のソース端子に接続されている。、ＮＭＯ８Ｔｒ １
５は、そのゲート端子がビット線ＢＬに接続されており
、ドレイン端子がマツチ線ＭＡに接続されている。
ゲート３のソース端子に接続され、ソース端子がグラン
ドに接続されており、ドレイン端子がＮＭＯ８Ｔｒ １
５のソース端子に接続されている。、ＮＭＯ８Ｔｒ １
５は、そのゲート端子がビット線ＢＬに接続されており
、ドレイン端子がマツチ線ＭＡに接続されている。
次に、このように構成された連想記憶用メモリセルの検
索動作及び書き込み動作、読み出し動作を説明する。
索動作及び書き込み動作、読み出し動作を説明する。
まず、はじめに検索動作について説明する。
検索動作が開始される前には、ビット線ＢＬ。
Ｂ１−は予めグランド電位（通常ＯＶ）にプリディスチ
ャージされている。さらに、ビット線ＢＬ。
ャージされている。さらに、ビット線ＢＬ。
８ｍのプリディスチャージが行なわれた後に、マツチ線
ＭＡはＶＤＤ電位（電源電位）にプリチャージされる。
ＭＡはＶＤＤ電位（電源電位）にプリチャージされる。
また、情報保持回路１に例えばロウレベルの情報が記憶
されている場合には、ＮＭＯ８Ｔｒ ９のゲート端子は
ハイレベル状態、ＮＭＯＳＴｒ１３のゲート端子はロウ
レベル状態となり、ＮＭＯ８Ｔｒ９は導通状態、ＮＭＯ
８Ｔｒ １３は非導通状態となっている。
されている場合には、ＮＭＯ８Ｔｒ ９のゲート端子は
ハイレベル状態、ＮＭＯＳＴｒ１３のゲート端子はロウ
レベル状態となり、ＮＭＯ８Ｔｒ９は導通状態、ＮＭＯ
８Ｔｒ １３は非導通状態となっている。
このようにビット線ＢＬ、ＢＬがプリディスチャージ、
マツチ線ＭＡがプリチャージされた状態で、検索情報が
ビット線ＢＬに与えられるとともに、この検索情報と極
性が逆となる反転検索情報がビット線ＢＬに与えられる
ことにより検索動作が行なわれる。例えば、ビット線Ｂ
Ｌにハイレベルの検索情報、ビット線■工にロウレベ
ルの反転検索情報が与えられると、ＮＭＯ８Ｔｒ １１
のゲート端子はハイレベル状態となりＮＭＯ８Ｔｒ １
１は導通状態となる。したがって、マツチ線ＭＡからＮ
ＭＯ８Ｔｒ １１及びＮＭＯ８Ｔｒ ９を介してグラン
ドに電流が流れ込み、マツチ線ＭＡの電位はグランド電
位となる。
マツチ線ＭＡがプリチャージされた状態で、検索情報が
ビット線ＢＬに与えられるとともに、この検索情報と極
性が逆となる反転検索情報がビット線ＢＬに与えられる
ことにより検索動作が行なわれる。例えば、ビット線Ｂ
Ｌにハイレベルの検索情報、ビット線■工にロウレベ
ルの反転検索情報が与えられると、ＮＭＯ８Ｔｒ １１
のゲート端子はハイレベル状態となりＮＭＯ８Ｔｒ １
１は導通状態となる。したがって、マツチ線ＭＡからＮ
ＭＯ８Ｔｒ １１及びＮＭＯ８Ｔｒ ９を介してグラン
ドに電流が流れ込み、マツチ線ＭＡの電位はグランド電
位となる。
一方、ビット線ＢＬにロウレベルの検索情報、ビット線
Ｂ Ｌにハイレベルの反転検索情報が与えられると、Ｎ
ＭＯ８Ｔｒ １１のゲート端子はロウレベル状態、ＮＭ
Ｏ５Ｔｒ １５のゲート端子はハイレベル状態となり、
ＮＭＯＳＴｒ １１は非導通状態、ＮＭＯＳＴｒ １５
は導通状態となり、マツチ線ＭＡの電位はＶＤＤ電位に
保持された状態のままとなる。
Ｂ Ｌにハイレベルの反転検索情報が与えられると、Ｎ
ＭＯ８Ｔｒ １１のゲート端子はロウレベル状態、ＮＭ
Ｏ５Ｔｒ １５のゲート端子はハイレベル状態となり、
ＮＭＯＳＴｒ １１は非導通状態、ＮＭＯＳＴｒ １５
は導通状態となり、マツチ線ＭＡの電位はＶＤＤ電位に
保持された状態のままとなる。
したがって、検索情報と情報保持回路１に記憶された記
憶情報が一致した場合は、マツチ線ＭＡの電位は■ＤＤ
電位に保持され、検索情報と記憶情報が一致しない場合
には、マツチ線ＭＡの電位はグランド電位となる。この
ようにして、検索情報と一致する情報が記憶された記憶
セルを探し出して検索動作が行なわれる。
憶情報が一致した場合は、マツチ線ＭＡの電位は■ＤＤ
電位に保持され、検索情報と記憶情報が一致しない場合
には、マツチ線ＭＡの電位はグランド電位となる。この
ようにして、検索情報と一致する情報が記憶された記憶
セルを探し出して検索動作が行なわれる。
次に、書き込み動作について説明する。
書き込み動作において、ビット線ＢＬ、ＢＬをグランド
電位にプリディスチャージしておく。そして、ワード線
ＷＬをロウレベル状態にすることで、トランスファゲー
ト３．５を導通状態にして、書き込み情報がビット線Ｂ
Ｌに与えられるとともに、書き込み情報と極性が逆とな
る書き込み反転情報がビット線ＢＬに与えられ、書き込
み情報がトランスファゲート３を介して、また書き込み
反転情報がトランスファゲート５を介して情報保持回路
１に与えられて、書き込み情報及び書き込み反転情報が
情報保持回路２に書き込まれることになる。
電位にプリディスチャージしておく。そして、ワード線
ＷＬをロウレベル状態にすることで、トランスファゲー
ト３．５を導通状態にして、書き込み情報がビット線Ｂ
Ｌに与えられるとともに、書き込み情報と極性が逆とな
る書き込み反転情報がビット線ＢＬに与えられ、書き込
み情報がトランスファゲート３を介して、また書き込み
反転情報がトランスファゲート５を介して情報保持回路
１に与えられて、書き込み情報及び書き込み反転情報が
情報保持回路２に書き込まれることになる。
読み出し動作においても、予めビット線ＢＬ。
ＢＬのプリディスチャージを行ない、情報保持回路１に
記憶された情報はそれぞれトランスファゲート３，５を
介してビット線ＢＬ、ＢＬに送出され、ビット線ＢＬ、
ＢＬに接続された出力回路（図示せず）を経て読み出さ
れる。
記憶された情報はそれぞれトランスファゲート３，５を
介してビット線ＢＬ、ＢＬに送出され、ビット線ＢＬ、
ＢＬに接続された出力回路（図示せず）を経て読み出さ
れる。
このような読み出し動作において、トランスファゲート
３．５はＰＭＯ８Ｔｒを用いているために、トランスフ
ァゲート３．５はそのゲート端子がロウレベル状態にお
いて導通状態となる。このため、例えばＶＤＤ電位の情
報が情報保持回路１から、トランスファゲート３を介し
てビット線ＢＬに送出される場合には、トランスファゲ
ート３のゲート端子とソース端子あるいはドレイン端子
間の電位差は常にＶＴ （トランス７７ゲート３のスレ
ッショルド電圧）以上となるために、トランスファゲー
ト３のゲート端子がロウレベル状態であれば、ビット線
ＢＬの電位にかかわらずトランスファゲート３は導通状
態となる。したがって、トランスファゲート３が導通状
態となり、ＶＤＤ電位の読み出し情報がビット線ＢＬに
送出されると、ビット線ＢＬはグランド電位から確実に
ＶＯＤ電位まで上昇することになり、読み出し動作を正
確かつ安定に行なうことができる。
３．５はＰＭＯ８Ｔｒを用いているために、トランスフ
ァゲート３．５はそのゲート端子がロウレベル状態にお
いて導通状態となる。このため、例えばＶＤＤ電位の情
報が情報保持回路１から、トランスファゲート３を介し
てビット線ＢＬに送出される場合には、トランスファゲ
ート３のゲート端子とソース端子あるいはドレイン端子
間の電位差は常にＶＴ （トランス７７ゲート３のスレ
ッショルド電圧）以上となるために、トランスファゲー
ト３のゲート端子がロウレベル状態であれば、ビット線
ＢＬの電位にかかわらずトランスファゲート３は導通状
態となる。したがって、トランスファゲート３が導通状
態となり、ＶＤＤ電位の読み出し情報がビット線ＢＬに
送出されると、ビット線ＢＬはグランド電位から確実に
ＶＯＤ電位まで上昇することになり、読み出し動作を正
確かつ安定に行なうことができる。
以上説明したように、トランスファゲート３゜５にＰＭ
Ｏ８Ｔｒを用いたことにより、読み出し動作時において
ビット線ＢＬ、ＢＬを確実にＶ。
Ｏ８Ｔｒを用いたことにより、読み出し動作時において
ビット線ＢＬ、ＢＬを確実にＶ。
ＤＷ位まで上昇させて、読み出し動作を確実かつ安定に
行なうようにしたので、ビット線ＢＬ。
行なうようにしたので、ビット線ＢＬ。
ＢＬをブリディスチャージの状態において、検索動作、
読み出し動作及び書き込み動作を開始することが可能と
なる。
読み出し動作及び書き込み動作を開始することが可能と
なる。
第２図はこの発明の第２の実施例に係る連想記憶用メモ
リセルの構成を示す図である。第１図で示した記憶セル
において、検索動作時にそれぞれのビット線ＢＬ、ＢＬ
に検索情報及び、反転検索情報が与えられると、ビット
線ＢＬにグー１一端子が接続されているＮＭＯ８Ｔｒ
１１あるいはピッ１〜線ＢＬにゲート端子が接続されて
いるＮＭＯ８Ｔｒ１５のどちらか一方は必ず導通状態と
なる。
リセルの構成を示す図である。第１図で示した記憶セル
において、検索動作時にそれぞれのビット線ＢＬ、ＢＬ
に検索情報及び、反転検索情報が与えられると、ビット
線ＢＬにグー１一端子が接続されているＮＭＯ８Ｔｒ
１１あるいはピッ１〜線ＢＬにゲート端子が接続されて
いるＮＭＯ８Ｔｒ１５のどちらか一方は必ず導通状態と
なる。
このために、検索情報と記憶情報が一致した場合におい
ても、ＮＭＯＳＴｒ ９のドレイン端子とＮＭＯＳＴｒ
１１のソース端子との接続点及びＮＭＯ８Ｔｒ１３の
ドレイン端子とＮＭＯ８Ｔｒ １５のソース端子との接
続点に、ＭＯＳトランジスタの製造工程において形成さ
れてしまう容量１７゜１９に、検索動作開始前に予めプ
リチャージされたマツチ線ＭＡに蓄積された電荷の一部
が、導通状態にあるＮＭＯ８Ｔｒ １１を介して容量１
７に、あるいはＮＭＯ８Ｔｒ １５を介して容Ｆｉ１１
９に流れ込み、マツチ線ＭＡの電位が低下して誤動作す
るおそれがある。
ても、ＮＭＯＳＴｒ ９のドレイン端子とＮＭＯＳＴｒ
１１のソース端子との接続点及びＮＭＯ８Ｔｒ１３の
ドレイン端子とＮＭＯ８Ｔｒ １５のソース端子との接
続点に、ＭＯＳトランジスタの製造工程において形成さ
れてしまう容量１７゜１９に、検索動作開始前に予めプ
リチャージされたマツチ線ＭＡに蓄積された電荷の一部
が、導通状態にあるＮＭＯ８Ｔｒ １１を介して容量１
７に、あるいはＮＭＯ８Ｔｒ １５を介して容Ｆｉ１１
９に流れ込み、マツチ線ＭＡの電位が低下して誤動作す
るおそれがある。
そこで、第２図に示した記憶セルは、上述した検索情報
と記憶情報との一致時におけるマツチ線ＭＡの電位の低
下を防止したことを特徴とするものであり、このマツチ
線の電位の低下を防止するために、この記憶セルの検索
回路７を構成するＮＭＯ８Ｔｒ ９及びＮＭＯＳＴｒ
１３（Ｄゲート端子はそれぞれビット線ＢＬ、ＢＬに接
続されており、ＮＭＯＳＴｒ １１及びＮＭＯ８Ｔｒ、
１５のゲート端子はそれぞれトランスファゲート３及び
トランスファゲート５のソース端子に接続されている。
と記憶情報との一致時におけるマツチ線ＭＡの電位の低
下を防止したことを特徴とするものであり、このマツチ
線の電位の低下を防止するために、この記憶セルの検索
回路７を構成するＮＭＯ８Ｔｒ ９及びＮＭＯＳＴｒ
１３（Ｄゲート端子はそれぞれビット線ＢＬ、ＢＬに接
続されており、ＮＭＯＳＴｒ １１及びＮＭＯ８Ｔｒ、
１５のゲート端子はそれぞれトランスファゲート３及び
トランスファゲート５のソース端子に接続されている。
検索回路７をこのような構成とすることにより、例えば
情報保持回路１にロウレベルの情報が記憶されている場
合には、ＮＭＯＳＴｒ １１は導通状態にあるので、マ
ツチ線ＭＡのプリチャージを行なった時に、容量１７も
同時に充電されることになる。このために、ビット線Ｂ
Ｌにロウレベルの検索情報が与えられて、検索情報と記
憶情報が一致してＮＭＯＳＴｒ １１が導通状態になっ
ても、プリチャージされたマツチ線ＭＡから電荷がＮＭ
ＯＳＴｒ １１を介して容ｆＵ１７に流れ込まず、マツ
チ線ＭＡはｖＤＤ電位を保持することになる。
情報保持回路１にロウレベルの情報が記憶されている場
合には、ＮＭＯＳＴｒ １１は導通状態にあるので、マ
ツチ線ＭＡのプリチャージを行なった時に、容量１７も
同時に充電されることになる。このために、ビット線Ｂ
Ｌにロウレベルの検索情報が与えられて、検索情報と記
憶情報が一致してＮＭＯＳＴｒ １１が導通状態になっ
ても、プリチャージされたマツチ線ＭＡから電荷がＮＭ
ＯＳＴｒ １１を介して容ｆＵ１７に流れ込まず、マツ
チ線ＭＡはｖＤＤ電位を保持することになる。
また、情報保持回路１にハイレベルの情報が記憶され、
ビット線Ｂ Ｌにロウレベルの検索情報が与えられて、
検索情報と記憶情報が一致した場合においても、上述し
たことから明らかなように、マツチ線ＭＡはｖＤｒ）電
位を保持することになる。
ビット線Ｂ Ｌにロウレベルの検索情報が与えられて、
検索情報と記憶情報が一致した場合においても、上述し
たことから明らかなように、マツチ線ＭＡはｖＤｒ）電
位を保持することになる。
なお、第２図に示した記憶セルの検索動作、読み出し動
作及び書き込み動作においては、第１図に示した記憶セ
ルと同様に行なわれる。また、第１図に示したものと同
符号のものは同一物を示しその説明は省略した。
作及び書き込み動作においては、第１図に示した記憶セ
ルと同様に行なわれる。また、第１図に示したものと同
符号のものは同一物を示しその説明は省略した。
第３図はこの発明の第３の実施例に係る連想記憶用メモ
リセルの構成を示す図である。この記憶セルの特徴とす
るところは、第１図に示した記憶セルのトランスファゲ
ート３，５をＮＭＯＳＴｒ２１．２３で構成するととも
に、検索回路７を構成するそれぞれのＮＭＯ８Ｔｒ ９
〜１５をそれぞれＰＭＯ８Ｔｒ ２５〜３１で構成して
、ビット線ＢＬ、ＢＬｅＶｏｏ電位にプリチャージした
状態で、読み出し及び書き込み動作を行ない、ビット線
ＢＬ、８Ｌのプリチャージを行ないＰＭ○５Ｔｒ２７．
３１を非導通状態にした後に、マツチ線Ｍ△をグランド
電位にブリディスチャージした状態で検索動作を行なう
ようにしたことにある。
リセルの構成を示す図である。この記憶セルの特徴とす
るところは、第１図に示した記憶セルのトランスファゲ
ート３，５をＮＭＯＳＴｒ２１．２３で構成するととも
に、検索回路７を構成するそれぞれのＮＭＯ８Ｔｒ ９
〜１５をそれぞれＰＭＯ８Ｔｒ ２５〜３１で構成して
、ビット線ＢＬ、ＢＬｅＶｏｏ電位にプリチャージした
状態で、読み出し及び書き込み動作を行ない、ビット線
ＢＬ、８Ｌのプリチャージを行ないＰＭ○５Ｔｒ２７．
３１を非導通状態にした後に、マツチ線Ｍ△をグランド
電位にブリディスチャージした状態で検索動作を行なう
ようにしたことにある。
このような構成とすることにより、検索動作において検
索情報と記憶情報とが不一致の場合は、マツチ線ＭＡの
電位はグランド電位からＶＤＤ電位に上昇し、検索情報
と記憶情報が一致した場合には、マツチ線ＭＡの電位は
グランド電位を保持した状態となる。
索情報と記憶情報とが不一致の場合は、マツチ線ＭＡの
電位はグランド電位からＶＤＤ電位に上昇し、検索情報
と記憶情報が一致した場合には、マツチ線ＭＡの電位は
グランド電位を保持した状態となる。
読み出し及び書き込み動作においては、トランスファゲ
ート２１．２３はワード線ＷＬがハイレベル状態、すな
わちトランスファゲート２１，２３のゲート端子がハイ
レベル状態で導通状態となる。このため、情報保持回路
１とビット線ＢＬ。
ート２１．２３はワード線ＷＬがハイレベル状態、すな
わちトランスファゲート２１，２３のゲート端子がハイ
レベル状態で導通状態となる。このため、情報保持回路
１とビット線ＢＬ。
ＢＬとのロウレベル情報の伝達を行なう場合は、トラン
スゲート２１，２３はカットオフ状態とはならず、トラ
ンスファゲート２１．２３にＰＭＯ８Ｔｒを用いてもハ
イレベル情報はもちろんのこと、ロウレベル情報も確実
に伝達することが可能となり、第１図に示した記憶セル
と同様の効果を得ることができる。
スゲート２１，２３はカットオフ状態とはならず、トラ
ンスファゲート２１．２３にＰＭＯ８Ｔｒを用いてもハ
イレベル情報はもちろんのこと、ロウレベル情報も確実
に伝達することが可能となり、第１図に示した記憶セル
と同様の効果を得ることができる。
第４図はこの発明の第４の実施例に係る連想記憶用メモ
リセルの構成を示す図である。この実施例は第１の実施
例に対して第２の実施例を行なったと同様に、第３の実
施例に対して第２の実施例と同様に検索回路７を構成し
たことを特徴とする。
リセルの構成を示す図である。この実施例は第１の実施
例に対して第２の実施例を行なったと同様に、第３の実
施例に対して第２の実施例と同様に検索回路７を構成し
たことを特徴とする。
このような構成とすることにより、第１の実施例と同様
にＰＭＯＳＴｒ ２５のドレイン端子とＰＭＯ８Ｔｒ
２７のソース端子との間に形成される容量（図示せず）
あるいはＰＭＯ８Ｔｒ ２９のドレイン端子とＰＭＯ８
Ｔｒ ３１のソース端子との間に形成されて容量（図示
せず）に蓄積された電荷が、検索動作時における記憶情
報と検索情報とが一致した場合に導通状態となるＰＭＯ
８Ｔｒ ２７あるいはＰＭＯＯ８Ｔｒ ３１を介して、
マツチ線ＭＡに流れ込むことによるマツチ線ＭＡの電位
上昇を防止することができる。なお、第４図において前
記第３図と同符号のものは同一物を示しその説明は省略
した。
にＰＭＯＳＴｒ ２５のドレイン端子とＰＭＯ８Ｔｒ
２７のソース端子との間に形成される容量（図示せず）
あるいはＰＭＯ８Ｔｒ ２９のドレイン端子とＰＭＯ８
Ｔｒ ３１のソース端子との間に形成されて容量（図示
せず）に蓄積された電荷が、検索動作時における記憶情
報と検索情報とが一致した場合に導通状態となるＰＭＯ
８Ｔｒ ２７あるいはＰＭＯＯ８Ｔｒ ３１を介して、
マツチ線ＭＡに流れ込むことによるマツチ線ＭＡの電位
上昇を防止することができる。なお、第４図において前
記第３図と同符号のものは同一物を示しその説明は省略
した。
第５図〜第８図はそれぞれこの発明の第５〜第８の実施
例に係る連想記憶用メモリセルの構成を示すものである
。第５〜第８のそれぞれの実施例の特徴とするところは
、第１〜第４の実施例における記憶セルの情報保持回路
１を、お互の入力端子と出力端子とがそれぞれ接続され
たインバータ回路３３．３４で構成したことにあり、そ
れぞれの作用動作はそれぞれ第１図〜第４図に示したも
のと同様であり、同一の効果を得ることができる。
例に係る連想記憶用メモリセルの構成を示すものである
。第５〜第８のそれぞれの実施例の特徴とするところは
、第１〜第４の実施例における記憶セルの情報保持回路
１を、お互の入力端子と出力端子とがそれぞれ接続され
たインバータ回路３３．３４で構成したことにあり、そ
れぞれの作用動作はそれぞれ第１図〜第４図に示したも
のと同様であり、同一の効果を得ることができる。
なお、第５図〜第８図において前記第１図〜第４図と同
符号のものは同一物を示しその説明は省略した。
符号のものは同一物を示しその説明は省略した。
第９図〜第１２図はそれぞれこの発明の第９〜第１２の
実施例に係る連想記憶用メモリセルの構成を示すもので
ある。第９〜第１２のそれぞれの実施例の特徴とすると
ころは、第５〜第８の実施例におけるメモリセルのイン
バータ回路３３．３４を０ＭＯ８構造で構成したもので
あり、それぞれの作用動作はそれぞれ第１図〜第４図に
示したものと同様であり、同一の効果を得ることができ
る。ところで、第５〜第８の実施例における情報保持回
路１を構成するインバータ回路３３．３４は例えば高抵
抗負荷あるいけエンハンスメントおよびデプレッション
型のＭＯＳ トランジスタを用いて構成することも可能
である。なお、第９図〜第１２図において前記第１図〜
第４図と同符号のものは同一物を示しその説明は省略し
た。
実施例に係る連想記憶用メモリセルの構成を示すもので
ある。第９〜第１２のそれぞれの実施例の特徴とすると
ころは、第５〜第８の実施例におけるメモリセルのイン
バータ回路３３．３４を０ＭＯ８構造で構成したもので
あり、それぞれの作用動作はそれぞれ第１図〜第４図に
示したものと同様であり、同一の効果を得ることができ
る。ところで、第５〜第８の実施例における情報保持回
路１を構成するインバータ回路３３．３４は例えば高抵
抗負荷あるいけエンハンスメントおよびデプレッション
型のＭＯＳ トランジスタを用いて構成することも可能
である。なお、第９図〜第１２図において前記第１図〜
第４図と同符号のものは同一物を示しその説明は省略し
た。
第１図〜第１２図はこの発明の第１〜第１２の実施例に
係る連想記憶用メモリセルの構成を示す図であり、第１
３図は連想記憶用メモリセルの一従来例を示すものであ
る。 （図の主要な部分を表わす符号の説明）１・・・情報保
持回路 ３．５・・・トランスファゲート ７・・・検索回路 マツチ＆ｌ１ｖｌＡ 第９図 第１０図 第１１図 第１２図
係る連想記憶用メモリセルの構成を示す図であり、第１
３図は連想記憶用メモリセルの一従来例を示すものであ
る。 （図の主要な部分を表わす符号の説明）１・・・情報保
持回路 ３．５・・・トランスファゲート ７・・・検索回路 マツチ＆ｌ１ｖｌＡ 第９図 第１０図 第１１図 第１２図
Claims (5)
- （１）一端が一方のビット線に接続されてワード線の電
位により導通制御される第１の導電型ＭＯＳトランジス
タと、一端が他方のビット線に接続されてワード線の電
位により導通制御される第１の導電型ＭＯＳトランジス
タと、それぞれの前記第１の導電型ＭＯＳトランジスタ
を介して、それぞれのビット線との情報の伝達が行なわ
れて情報が記憶される情報保持回路と、第２の導電型Ｍ
ＯＳトランジスタで構成され、前記情報保持回路に記憶
された情報とそれぞれのビット線に与えられた情報との
比較を行ない、前記２つの情報が一致した場合にはマッ
チ線の電位を保持し、前記２つの情報が不一致の場合に
はマッチ線の電位を反転させる検索回路とを有すること
を特徴とする連想記憶用メモリセル。 - （２）前記情報保持回路は入力端子と出力端子とが互い
に接続されたインバータ回路を用いたことを特徴とする
特許請求の範囲第１項に記載の連想記憶用メモリセル。 - （３）前記情報保持回路はＣＭＯＳトランジスタで構成
されたインバータ回路を用いたことを特徴とする特許請
求の範囲第１項に記載の連想記憶用メモリセル。 - （４）前記検索回路は高位電圧源とマッチ線との間で直
列に接続されて一方のビット線の電位により導通制御さ
れる第２の導電型ＭＯＳトランジスタ及び前記情報保持
回路に記憶された一方の情報により導通制御される第２
の導電型ＭＯＳトランジスタと、高位電圧源とマッチ線
との間で直列に接続されて他方のビット線の電位により
導通制御される第２の導電型ＭＯＳトランジスタ及び前
記情報保持回路に記憶された他方の情報により導通制御
される第２の導電型ＭＯＳトランジスタとにより構成し
たことを特徴とする特許請求の範囲第１項に記載の連想
記憶用メモリセル。 - （５）前記検索回路は低位電圧源とマッチ線との間に直
列に接続されて一方のビット線の電位により導通制御さ
れる第２の導電型ＭＯＳトランジスタ及び前記情報保持
回路に記憶された一方の情報により導通制御される第２
の導電型ＭＯＳトランジスタと、低位電圧源とマッチ線
との間で直列に接続されて他方のビット線の電位により
導通制御される第２の導電型ＭＯＳトランジスタ及び前
記情報保持回路に記憶された他方の情報により導通制御
される第２の導電型ＭＯＳトランジスタとにより構成し
たことを特徴する特許請求の範囲第１項に記載の連想記
憶用メモリセル。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61006383A JPS62165794A (ja) | 1986-01-17 | 1986-01-17 | 連想記憶用メモリセル |
| US06/941,772 US4833643A (en) | 1986-01-17 | 1986-12-15 | Associative memory cells |
| EP87100147A EP0233453B1 (en) | 1986-01-17 | 1987-01-08 | Associative memory cells |
| DE8787100147T DE3767729D1 (de) | 1986-01-17 | 1987-01-08 | Assoziativspeicherzelle. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61006383A JPS62165794A (ja) | 1986-01-17 | 1986-01-17 | 連想記憶用メモリセル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62165794A true JPS62165794A (ja) | 1987-07-22 |
| JPH0355913B2 JPH0355913B2 (ja) | 1991-08-26 |
Family
ID=11636861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61006383A Granted JPS62165794A (ja) | 1986-01-17 | 1986-01-17 | 連想記憶用メモリセル |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4833643A (ja) |
| EP (1) | EP0233453B1 (ja) |
| JP (1) | JPS62165794A (ja) |
| DE (1) | DE3767729D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5455784A (en) * | 1993-08-09 | 1995-10-03 | Nec Corporation | Associative memory device with small memory cells selectively storing data bits and don't care bits |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63281299A (ja) * | 1987-05-13 | 1988-11-17 | Hitachi Ltd | 連想メモリ装置 |
| JPH01196792A (ja) * | 1988-01-29 | 1989-08-08 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5051948A (en) * | 1988-02-23 | 1991-09-24 | Mitsubishi Denki Kabushiki Kaisha | Content addressable memory device |
| JP2779538B2 (ja) * | 1989-04-13 | 1998-07-23 | 三菱電機株式会社 | 半導体集積回路メモリのためのテスト信号発生器およびテスト方法 |
| US5051949A (en) * | 1989-11-15 | 1991-09-24 | Harris Corporation | Content addressable memory device |
| KR960013022B1 (ko) * | 1991-09-11 | 1996-09-25 | 가와사끼 세이데쯔 가부시끼가이샤 | 반도체 집적회로 |
| JPH05159577A (ja) * | 1991-12-10 | 1993-06-25 | Oki Electric Ind Co Ltd | アドレス入力遷移検出回路およびこれを形成する連想メモリセル回路 |
| CA2266062C (en) * | 1999-03-31 | 2004-03-30 | Peter Gillingham | Dynamic content addressable memory cell |
| US6317349B1 (en) | 1999-04-16 | 2001-11-13 | Sandisk Corporation | Non-volatile content addressable memory |
| US6166938A (en) * | 1999-05-21 | 2000-12-26 | Sandisk Corporation | Data encoding for content addressable memories |
| US6157558A (en) * | 1999-05-21 | 2000-12-05 | Sandisk Corporation | Content addressable memory cell and array architectures having low transistor counts |
| US6370052B1 (en) | 2000-07-19 | 2002-04-09 | Monolithic System Technology, Inc. | Method and structure of ternary CAM cell in logic process |
| US6331942B1 (en) * | 2000-09-09 | 2001-12-18 | Tality, L.P. | Content addressable memory cell and design methodology utilizing grounding circuitry |
| US6301140B1 (en) * | 2000-10-25 | 2001-10-09 | Hewlett-Packard Company | Content addressable memory cell with a bootstrap improved compare |
| EP1713082B1 (en) | 2000-11-21 | 2009-07-01 | Aspex Technology Limited | Improvements relating to content addressable (associative) memory devices |
| US6430073B1 (en) * | 2000-12-06 | 2002-08-06 | International Business Machines Corporation | Dram CAM cell with hidden refresh |
| AU2003303928A1 (en) * | 2003-02-14 | 2004-09-09 | Alcon, Inc. | Apparatus and method for determining that a surgical fluid container is near empty |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3971004A (en) * | 1975-03-13 | 1976-07-20 | Rca Corporation | Memory cell with decoupled supply voltage while writing |
| US3969707A (en) * | 1975-03-27 | 1976-07-13 | International Business Machines Corporation | Content-Addressable Memory capable of a high speed search |
| US4467451A (en) * | 1981-12-07 | 1984-08-21 | Hughes Aircraft Company | Nonvolatile random access memory cell |
| US4475188A (en) * | 1982-09-02 | 1984-10-02 | Burroughs Corp. | Four way arbiter switch for a five port module as a node in an asynchronous speed independent network of concurrent processors |
| JPS59120597U (ja) * | 1983-01-31 | 1984-08-14 | カ−ル事務器株式会社 | パンチ |
| US4532606A (en) * | 1983-07-14 | 1985-07-30 | Burroughs Corporation | Content addressable memory cell with shift capability |
| JPS60136097A (ja) * | 1983-12-23 | 1985-07-19 | Hitachi Ltd | 連想メモリ装置 |
| JPS60236195A (ja) * | 1984-05-08 | 1985-11-22 | Nec Corp | 不揮発性半導体メモリ |
| EP0175603A2 (en) * | 1984-08-21 | 1986-03-26 | FAIRCHILD CAMERA & INSTRUMENT CORPORATION | Content addressable memory cell |
-
1986
- 1986-01-17 JP JP61006383A patent/JPS62165794A/ja active Granted
- 1986-12-15 US US06/941,772 patent/US4833643A/en not_active Expired - Lifetime
-
1987
- 1987-01-08 EP EP87100147A patent/EP0233453B1/en not_active Expired
- 1987-01-08 DE DE8787100147T patent/DE3767729D1/de not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5455784A (en) * | 1993-08-09 | 1995-10-03 | Nec Corporation | Associative memory device with small memory cells selectively storing data bits and don't care bits |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3767729D1 (de) | 1991-03-07 |
| EP0233453A1 (en) | 1987-08-26 |
| JPH0355913B2 (ja) | 1991-08-26 |
| US4833643A (en) | 1989-05-23 |
| EP0233453B1 (en) | 1991-01-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3416062B2 (ja) | 連想メモリ（ｃａｍ） | |
| JPS62165794A (ja) | 連想記憶用メモリセル | |
| US5777935A (en) | Memory device with fast write recovery and related write recovery method | |
| JPS6227477B2 (ja) | ||
| JPS633394B2 (ja) | ||
| EP0085436A2 (en) | Buffer circuits | |
| US4336465A (en) | Reset circuit | |
| US3964031A (en) | Memory cell | |
| US6292418B1 (en) | Semiconductor memory device | |
| KR0155986B1 (ko) | 반도체 기억장치 | |
| US4779230A (en) | CMOS static ram cell provided with an additional bipolar drive transistor | |
| JPS6045499B2 (ja) | 半導体記憶装置 | |
| EP0594346A2 (en) | Improved sense amplifier | |
| US6741493B1 (en) | Split local and continuous bitline requiring fewer wires | |
| US5418748A (en) | Bit line load circuit for semiconductor static RAM | |
| JPS61267992A (ja) | ランダムアクセスメモリ | |
| JPS639095A (ja) | スタテイツク型半導体メモリ | |
| JPH0217872B2 (ja) | ||
| JPH0770224B2 (ja) | 同期式スタティックランダムアクセスメモリ | |
| JPS62165787A (ja) | 半導体記憶装置 | |
| JPH03125397A (ja) | 論理定義用メモリ | |
| JP2539593B2 (ja) | 半導体メモリ回路 | |
| JPH02216700A (ja) | 内容参照メモリセル | |
| JPS595986B2 (ja) | Ｍｏｓランダムアクセスメモリ | |
| JPH0612627B2 (ja) | プリチヤ−ジ信号発生回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |