JPS60236195A - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
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- JPS60236195A JPS60236195A JP59091265A JP9126584A JPS60236195A JP S60236195 A JPS60236195 A JP S60236195A JP 59091265 A JP59091265 A JP 59091265A JP 9126584 A JP9126584 A JP 9126584A JP S60236195 A JPS60236195 A JP S60236195A
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- JP
- Japan
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- column line
- writing
- potential
- circuit
- drain
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は書〆換え可能な読出し専用メモリからなる不揮
発性半導体メモリに関する○ （従来技術） 書換え可能な読出し専用メモリ（以下、ＥＰＲＯＭとい
う。）は、大規模集積化が進み、チップ当たりのメモリ
容量が大きくなると、データの書込み時間が問題になる
。例えば、１バイト当たｔ）５０ｍｓｅｃ幅のパルスで
書込みを行なうと、メモリ容量１２８にピッｌ’（１６
にバイト）のチップでは、１４〜１５分（８１９，２秒
＋α）もがかってしまい。
発性半導体メモリに関する○ （従来技術） 書換え可能な読出し専用メモリ（以下、ＥＰＲＯＭとい
う。）は、大規模集積化が進み、チップ当たりのメモリ
容量が大きくなると、データの書込み時間が問題になる
。例えば、１バイト当たｔ）５０ｍｓｅｃ幅のパルスで
書込みを行なうと、メモリ容量１２８にピッｌ’（１６
にバイト）のチップでは、１４〜１５分（８１９，２秒
＋α）もがかってしまい。
書込み時間の短縮は必須である。このため従来性なわれ
ている書込み時間短縮の手法に、インテリジェント方式
があり１例えば、日経エレクトロニクス、１９８２年１
１月２２日号、屋３０４． ｐｐ、１００−１０４にそ
の一例が示されている。
ている書込み時間短縮の手法に、インテリジェント方式
があり１例えば、日経エレクトロニクス、１９８２年１
１月２２日号、屋３０４． ｐｐ、１００−１０４にそ
の一例が示されている。
第１図は従来のインテリジェント方式にょるＢＦＲＯＭ
の構成？示す回路図、第２図はその動作タイミング図で
ある。
の構成？示す回路図、第２図はその動作タイミング図で
ある。
第１図において、メモリトランジスタＱ２は浮遊ゲート
ヲ有し、浮遊ゲートに電子を蓄積することにより、しき
い値電圧を高め書込んだ状態を作る。
ヲ有し、浮遊ゲートに電子を蓄積することにより、しき
い値電圧を高め書込んだ状態を作る。
又、ＰＧＭ、ＯＢはプログラマ（書込み装置１図示して
いない０）がＢＦＲＯＭチップに与える制御信号であり
、アドレス入力、データ入力も、プログラマがＥ Ｐ
ＲＯＭチップに与える０メモリトランジスタＱｚｋ書込
む場合、負荷トランジスタのＱ、のドレインに、概略２
０〜２５ｖの電源電圧Ｖｐｐ ｋ印加し、メモリトラン
ジスタＱ２のゲートに概略１７〜２５ｖの高レベルのア
ドレス入力を与えることにより、メモリトランジスタ７
ＰＱｚ七選択し、しかる後に、負荷トランジスタＱｌの
ゲートに出力が接続されているノア回路１に、書込むこ
とを表わすデータ１０”に対応する概略０〜０．５ｖの
低レベルのデータ入力を与え、しかる後に、ノア回路１
のもう１つの入力Ｖπ■に概略θ〜０．５ｖの低レベル
入力を与える。この時、ノア回路１の出力は、高レベル
となり負荷トランジスタＱ１がオンし、メモリトランジ
スタＱ２に電流が流れ、メモリトランジスタＱ２のチャ
ネルで形成されたホットエレクトロンが浮遊ゲートに注
入され、書込まれる。第２図によると、インテリジェン
ト方式による高速書込みにおける１つのメモリトランジ
スタの書込み動作は、′プログラム″と“ベリファイ”
の２つの期間の数回にわたる繰ｐ返しと、それに続く１
追加プログラム”の期間がらなっている。
いない０）がＢＦＲＯＭチップに与える制御信号であり
、アドレス入力、データ入力も、プログラマがＥ Ｐ
ＲＯＭチップに与える０メモリトランジスタＱｚｋ書込
む場合、負荷トランジスタのＱ、のドレインに、概略２
０〜２５ｖの電源電圧Ｖｐｐ ｋ印加し、メモリトラン
ジスタＱ２のゲートに概略１７〜２５ｖの高レベルのア
ドレス入力を与えることにより、メモリトランジスタ７
ＰＱｚ七選択し、しかる後に、負荷トランジスタＱｌの
ゲートに出力が接続されているノア回路１に、書込むこ
とを表わすデータ１０”に対応する概略０〜０．５ｖの
低レベルのデータ入力を与え、しかる後に、ノア回路１
のもう１つの入力Ｖπ■に概略θ〜０．５ｖの低レベル
入力を与える。この時、ノア回路１の出力は、高レベル
となり負荷トランジスタＱ１がオンし、メモリトランジ
スタＱ２に電流が流れ、メモリトランジスタＱ２のチャ
ネルで形成されたホットエレクトロンが浮遊ゲートに注
入され、書込まれる。第２図によると、インテリジェン
ト方式による高速書込みにおける１つのメモリトランジ
スタの書込み動作は、′プログラム″と“ベリファイ”
の２つの期間の数回にわたる繰ｐ返しと、それに続く１
追加プログラム”の期間がらなっている。
７丁Ｍは低レベルの時、書込みが行なわれるから、書込
み時間はＰＧＭが低レベルの期間である。プログラム期
間にＰＧＭはｔｗの期間（概略ＩＩＴＦ３ｅｃ ）低レ
ベルとなり、書込みが行なわれ、続くベリファイの期間
に、σ１に概略０〜０．５ｖの低レベルが入力され、Ｏ
Ｅに呼応してセンスアンプ２は、メモリトランジスタＱ
２の記憶しているデータを読出しデータ出力端子ＯＵＴ
、に出力する。データ出力が書込んだ状態に対応する゛
０″データでないならば、プログラマはｒ否隔會再びｔ
７の期間低レベルにし、再び書込み、しかる後にｌｉ低
レベルにしてデータを読出し出力させる。この“プログ
ラム″と”ベリファイ”の繰り返しは出力されたデータ
が書込んだ状態に対応するｏ”データとなるまで行なわ
れる０ 第２図の例では、４回目の書込みで初めて出力されたデ
ータが“０”となり書込めている０この様にして出力デ
ータが′ＯｎとなるとプログラマはＰＧＭＩ、ｔＡ（概
略２〜５ｒｒＩｓｅｃ）の期間−Ｌ Ｉ−ｖベルにして
、追加書込み會する０これは信頼性および読出し動作電
源電圧マージン會考えて余分に電子を浮遊ゲートに注入
しておくためである０−以上説明し皮様に、インテリジ
ェント方式によれば、メモリトランジスタの製造ノくラ
ツキによる書込み速度のノ（ラツキに対して、書込みの
速いメモリトランジスタは１プログラム”と１ベリフア
イ”の繰り返しが少数回で済み、書込みの遅いメモリト
ランジスタの場合、その速度に応じて繰り返し回数金増
やすことにより、最も遅いメモリトランジスタでも十分
書込める様に、例えば、５０ｍ５ｅｃですべてのピッｌ
ｔ−書込む場合に比べて高速書込みが実現する０ 以上説明した従来性なわれてきた高速書込みの手法とし
てのインテリジェント方式は、１つのメ５− モリトランジスタへの書込み動作が”プログラム”と１
ベリフアイ”の繰り返しと１追加プログラム″の期間か
ら構成されていることが最大の特徴となっているが、逆
にこれが欠点ともなっている。以下にインテリジェント
方式の欠点を述べる。
み時間はＰＧＭが低レベルの期間である。プログラム期
間にＰＧＭはｔｗの期間（概略ＩＩＴＦ３ｅｃ ）低レ
ベルとなり、書込みが行なわれ、続くベリファイの期間
に、σ１に概略０〜０．５ｖの低レベルが入力され、Ｏ
Ｅに呼応してセンスアンプ２は、メモリトランジスタＱ
２の記憶しているデータを読出しデータ出力端子ＯＵＴ
、に出力する。データ出力が書込んだ状態に対応する゛
０″データでないならば、プログラマはｒ否隔會再びｔ
７の期間低レベルにし、再び書込み、しかる後にｌｉ低
レベルにしてデータを読出し出力させる。この“プログ
ラム″と”ベリファイ”の繰り返しは出力されたデータ
が書込んだ状態に対応するｏ”データとなるまで行なわ
れる０ 第２図の例では、４回目の書込みで初めて出力されたデ
ータが“０”となり書込めている０この様にして出力デ
ータが′ＯｎとなるとプログラマはＰＧＭＩ、ｔＡ（概
略２〜５ｒｒＩｓｅｃ）の期間−Ｌ Ｉ−ｖベルにして
、追加書込み會する０これは信頼性および読出し動作電
源電圧マージン會考えて余分に電子を浮遊ゲートに注入
しておくためである０−以上説明し皮様に、インテリジ
ェント方式によれば、メモリトランジスタの製造ノくラ
ツキによる書込み速度のノ（ラツキに対して、書込みの
速いメモリトランジスタは１プログラム”と１ベリフア
イ”の繰り返しが少数回で済み、書込みの遅いメモリト
ランジスタの場合、その速度に応じて繰り返し回数金増
やすことにより、最も遅いメモリトランジスタでも十分
書込める様に、例えば、５０ｍ５ｅｃですべてのピッｌ
ｔ−書込む場合に比べて高速書込みが実現する０ 以上説明した従来性なわれてきた高速書込みの手法とし
てのインテリジェント方式は、１つのメ５− モリトランジスタへの書込み動作が”プログラム”と１
ベリフアイ”の繰り返しと１追加プログラム″の期間か
ら構成されていることが最大の特徴となっているが、逆
にこれが欠点ともなっている。以下にインテリジェント
方式の欠点を述べる。
まず第１に、１回書込むたびに、ベリファイする時間が
消費されている点があｔ）ｎ回目で書込めたメモリトラ
ンジスタは、ｎ回もベリファイしその時間が無駄になっ
ている。第２に、書込み時間はｔｗの整数倍ずつ増える
ため、繰り返しの最後の回の書込み時間のいくらかは必
要以上の書込み時間となっている。この無駄を少なくす
るにはｔｗｋ短かくすれば良いが、その場合繰り返し回
数が増えベリファイに消費される時間が増加してしまう
。
消費されている点があｔ）ｎ回目で書込めたメモリトラ
ンジスタは、ｎ回もベリファイしその時間が無駄になっ
ている。第２に、書込み時間はｔｗの整数倍ずつ増える
ため、繰り返しの最後の回の書込み時間のいくらかは必
要以上の書込み時間となっている。この無駄を少なくす
るにはｔｗｋ短かくすれば良いが、その場合繰り返し回
数が増えベリファイに消費される時間が増加してしまう
。
第３に、信頼性および読出し動作電源電圧マージンを広
げるため、浮遊ゲートに余分に電子全注入しておく必要
がおるが、その方法は、書込みの速いメモリトランジス
タも遅いメモリトランジスタも一律に１人の時間の追加
書込みで行なうため、書込みの遅いメモリトランジスタ
はどマージンが小６− さく、書込みの遅いメモリトランジスタでも十分マージ
ンが得られるだけのｊＡｋとれば、書込みの速いメモリ
トランジスタでは必要以上に長い追加書込みとなり、書
込み時間の無駄となってしまう。
げるため、浮遊ゲートに余分に電子全注入しておく必要
がおるが、その方法は、書込みの速いメモリトランジス
タも遅いメモリトランジスタも一律に１人の時間の追加
書込みで行なうため、書込みの遅いメモリトランジスタ
はどマージンが小６− さく、書込みの遅いメモリトランジスタでも十分マージ
ンが得られるだけのｊＡｋとれば、書込みの速いメモリ
トランジスタでは必要以上に長い追加書込みとなり、書
込み時間の無駄となってしまう。
以上述べた様に、インテリジェント方式はこれらの欠点
金有していた。
金有していた。
（発明の目的）
本発明の目的は、以上の欠点を除去し、信頼性の高い高
速書込み機能全有する書換え可能な読出し専用メモリか
らなる不揮発性半導体メモＩＪ ’（＋−提供すること
にある。
速書込み機能全有する書換え可能な読出し専用メモリか
らなる不揮発性半導体メモＩＪ ’（＋−提供すること
にある。
（発明の構成）
本発明の不揮発性半導体メモリは、ドレイン（又はソー
ス）が列線にソース（又はドレイン）が第１の電源にゲ
ートが行線にそれぞれ接続されたメモリ機能會有する絶
縁ゲート型電界効果トランジスタと、ドレイン（又はソ
ース）が第２の電源にソース（又はドレイン）が前記列
線にゲートが書込み制御信号にそれぞれ接続された絶縁
ゲート型電界効果トランジスタと、入力が前記列線に出
力が第１の出力端子にそれぞれ接続されたセンスアンプ
と、書込み時に前記列線の電位が所定の電位に達した時
を検知して検知信号金策２の出力端子に出力する電圧検
出回路と？含むことから構成される。
ス）が列線にソース（又はドレイン）が第１の電源にゲ
ートが行線にそれぞれ接続されたメモリ機能會有する絶
縁ゲート型電界効果トランジスタと、ドレイン（又はソ
ース）が第２の電源にソース（又はドレイン）が前記列
線にゲートが書込み制御信号にそれぞれ接続された絶縁
ゲート型電界効果トランジスタと、入力が前記列線に出
力が第１の出力端子にそれぞれ接続されたセンスアンプ
と、書込み時に前記列線の電位が所定の電位に達した時
を検知して検知信号金策２の出力端子に出力する電圧検
出回路と？含むことから構成される。
（実施例）
以下、本発明の実施例について図面全参照して説明する
。
。
第３図は本発明の一実施例の要部を示す回路図で、第１
図の従来例の回路に本発明ケ適用した場合を示す○ 本実施例は、ドレインが列線Ｙ、にソースが第１の電源
としての接地電位にゲートが行線Ｘ１にそれぞれ接続さ
れた浮遊ゲート金有するＮチャネル絶縁ゲート型電界効
果トランジスタからなるメモリトランジスタＱ２と、ド
レインが第２の電源としての電源ＶＰＰにソースが列線
Ｙ】にゲートが書込み制御信号４にそれぞれ接続された
Ｎチャネル絶縁ゲート型電界効果トランジスタからなる
負荷トランジスタＱ２と、入力が列線Ｙ、に出力が第１
の出力端子ＯＵＴ、にそれぞれ接続されたセンスアンプ
２と、書込み時に列線Ｙ１の電位が所定の電位に達した
時全検知して検知信号５を第２の出力端子０［ＪＴ２に
出力する電圧検出回路３とを含むことから構成される○
なお、１はノア回路である。
図の従来例の回路に本発明ケ適用した場合を示す○ 本実施例は、ドレインが列線Ｙ、にソースが第１の電源
としての接地電位にゲートが行線Ｘ１にそれぞれ接続さ
れた浮遊ゲート金有するＮチャネル絶縁ゲート型電界効
果トランジスタからなるメモリトランジスタＱ２と、ド
レインが第２の電源としての電源ＶＰＰにソースが列線
Ｙ】にゲートが書込み制御信号４にそれぞれ接続された
Ｎチャネル絶縁ゲート型電界効果トランジスタからなる
負荷トランジスタＱ２と、入力が列線Ｙ、に出力が第１
の出力端子ＯＵＴ、にそれぞれ接続されたセンスアンプ
２と、書込み時に列線Ｙ１の電位が所定の電位に達した
時全検知して検知信号５を第２の出力端子０［ＪＴ２に
出力する電圧検出回路３とを含むことから構成される○
なお、１はノア回路である。
すなわち、本実施例は、第１図の従来例の回路に、電圧
検出回路３とその出力端子０（ＪＴ２’１５付加したこ
とからなっている。
検出回路３とその出力端子０（ＪＴ２’１５付加したこ
とからなっている。
次に、第４図に示す動作タイミング図を参照して、本実
施例の動作について説明する。
施例の動作について説明する。
メモリトランジスタＱ２ｔ−書込む場合、負荷トランジ
スタＱ＋のドレインに概略２０〜２５Ｖの電源ＶＰＰ電
圧會印加し、メモリトランジスタＱ２のゲートが接続さ
れている行線Ｘ１に、概略１７〜２５Ｖの高レベルのア
ドレス入力金与え、しかる後に、負荷トランジスタＱ１
のゲートに出力が接続されているノア回路１に、書込む
こと？表わすデータ″０″に対応するｉ略ｏ−ｏ、ｓｖ
の低レベルのデータ入力を与え、しかる後に、ノア回路
１のもう１つの入力ｍに概略Ｏ〜０．５ｖの低レベル入
力金与える。
スタＱ＋のドレインに概略２０〜２５Ｖの電源ＶＰＰ電
圧會印加し、メモリトランジスタＱ２のゲートが接続さ
れている行線Ｘ１に、概略１７〜２５Ｖの高レベルのア
ドレス入力金与え、しかる後に、負荷トランジスタＱ１
のゲートに出力が接続されているノア回路１に、書込む
こと？表わすデータ″０″に対応するｉ略ｏ−ｏ、ｓｖ
の低レベルのデータ入力を与え、しかる後に、ノア回路
１のもう１つの入力ｍに概略Ｏ〜０．５ｖの低レベル入
力金与える。
９−
この時、ノア回路１の出力は高レベルとなり負荷トラン
ジスタＱ、がオンして書込みが開始される。
ジスタＱ、がオンして書込みが開始される。
ここで、本発明の基礎であるところの書込みの進行に応
じた列線電位の上昇を、第５図に示すメモリトランジス
タの等価回路図と第６図に示す特性図を参照して以下に
説明する０メモリトランジスタの浮遊ゲートＦＧと、ゲ
ー）ＣＧと、ソース。
じた列線電位の上昇を、第５図に示すメモリトランジス
タの等価回路図と第６図に示す特性図を参照して以下に
説明する０メモリトランジスタの浮遊ゲートＦＧと、ゲ
ー）ＣＧと、ソース。
ドレイン間の基板ＳＯＢとは、第５図に示す様に、ゲー
ト−浮遊ゲート間容量Ｃ２と浮遊ゲート−基板間容量Ｃ
１とで容量結合しており、浮遊ゲートＦＧの電位■Ｆは
、浮遊ゲー）ＰＧ中の電荷量ｋ ＱＦ 、ゲートＣＧに
印加する電圧ｋ ＶａＧとした時、となり、浮遊ゲート
電位Ｖｐｉｔ、、蓄積された電子の電荷量ＱＦと一対一
に対応し、注入蓄積された電子が多いほど低下する。浮
遊ゲート電位がＶＦ（１）のオン電流工は Ｉ”；’（ＶＦ ＶＴ）２５ｇ（Ｖｐ）＝ｇ（ｆ（Ｑｒ
）） （２）■Ｔ：浮遊ゲー上ゲート几しきい値電圧１
０− となり、オン電流工と浮遊ゲート電位ＶＰは一対一に対
応し、したがって浮遊ゲートＦＧに蓄積された電子の電
荷量ＱＰとオン電流は一対一に対応し、注入蓄積された
電子が多いほどすなわち書込みが進行するにしたがって
、メモリトランジスタＱ２のオン電流■は注入蓄積され
た電子の電荷量ＱＰによって決まる電流値に減少する。
ト−浮遊ゲート間容量Ｃ２と浮遊ゲート−基板間容量Ｃ
１とで容量結合しており、浮遊ゲートＦＧの電位■Ｆは
、浮遊ゲー）ＰＧ中の電荷量ｋ ＱＦ 、ゲートＣＧに
印加する電圧ｋ ＶａＧとした時、となり、浮遊ゲート
電位Ｖｐｉｔ、、蓄積された電子の電荷量ＱＦと一対一
に対応し、注入蓄積された電子が多いほど低下する。浮
遊ゲート電位がＶＦ（１）のオン電流工は Ｉ”；’（ＶＦ ＶＴ）２５ｇ（Ｖｐ）＝ｇ（ｆ（Ｑｒ
）） （２）■Ｔ：浮遊ゲー上ゲート几しきい値電圧１
０− となり、オン電流工と浮遊ゲート電位ＶＰは一対一に対
応し、したがって浮遊ゲートＦＧに蓄積された電子の電
荷量ＱＰとオン電流は一対一に対応し、注入蓄積された
電子が多いほどすなわち書込みが進行するにしたがって
、メモリトランジスタＱ２のオン電流■は注入蓄積され
た電子の電荷量ＱＰによって決まる電流値に減少する。
この時の列線電位は第６図に示す負荷トランジスタＱ、
の負荷特性りで一義的に決まる。メモリトランジスタＱ
２のオン電流が工人の時そのＩ−Ｖ％性Ｍ人と負荷トラ
ンジスタＱ１の負荷特性りの交点人の電位すなわち７人
が列線の電位となる。オン電流がよりの時はＩ−Ｖ特性
ＭＢと負荷特性りの交点Ｂの電位ＶＢが列線電位となり
、オン電流工ｏの時はＩ−Ｖ特性ＭＯと負荷特性りの交
点Ｃの電位ｖｏが列線電位となる。■Ａ＋ より＋ 工
０は、前述した様に、それぞれの注入蓄積された電荷量
Ｑ人＋ ＱＢ、 ＱＯによって一義的に決まる値である
から、列線電位は注入蓄積された電荷量ＱＦと一対一に
対応しＱＦによって一義的に決まる値である。すなわち
、書込みが進行するに従って注入蓄積された電子の電荷
量Ｑｐが増加し、列線電位はＱＦによって決まる値へ増
加していく。
の負荷特性りで一義的に決まる。メモリトランジスタＱ
２のオン電流が工人の時そのＩ−Ｖ％性Ｍ人と負荷トラ
ンジスタＱ１の負荷特性りの交点人の電位すなわち７人
が列線の電位となる。オン電流がよりの時はＩ−Ｖ特性
ＭＢと負荷特性りの交点Ｂの電位ＶＢが列線電位となり
、オン電流工ｏの時はＩ−Ｖ特性ＭＯと負荷特性りの交
点Ｃの電位ｖｏが列線電位となる。■Ａ＋ より＋ 工
０は、前述した様に、それぞれの注入蓄積された電荷量
Ｑ人＋ ＱＢ、 ＱＯによって一義的に決まる値である
から、列線電位は注入蓄積された電荷量ＱＦと一対一に
対応しＱＦによって一義的に決まる値である。すなわち
、書込みが進行するに従って注入蓄積された電子の電荷
量Ｑｐが増加し、列線電位はＱＦによって決まる値へ増
加していく。
次に第４図にもどって説明を続ける。ＰＧＭに低レベル
入力金与えることによＶ書込みが開始され、浮遊ゲート
に電子が注入蓄積されていく。いま、読出し動作電源電
圧マージン全十分広くとることができ、かつ記憶保持特
性の信頼性全十分に満足しうるに充分な注入電子の電荷
量がＱＢであれば、Ｑｓによって一義的に決まる列線電
位ｖ８ミｈ（Ｑｅ）まで、列線電位が上昇していれば、
浮遊ゲートには電荷量がＱＢだけの電子が注入蓄積され
ている。
入力金与えることによＶ書込みが開始され、浮遊ゲート
に電子が注入蓄積されていく。いま、読出し動作電源電
圧マージン全十分広くとることができ、かつ記憶保持特
性の信頼性全十分に満足しうるに充分な注入電子の電荷
量がＱＢであれば、Ｑｓによって一義的に決まる列線電
位ｖ８ミｈ（Ｑｅ）まで、列線電位が上昇していれば、
浮遊ゲートには電荷量がＱＢだけの電子が注入蓄積され
ている。
従って、その時点で十分高い信頼性を得るだけの書込み
がなされているわけであるから、それ以上書き込む必要
はない。
がなされているわけであるから、それ以上書き込む必要
はない。
第３図の電圧検出回路３は、列線Ｙ１の電位がＶｓに達
した時を感知して信号全出力する回路でおる。
した時を感知して信号全出力する回路でおる。
書込みが進行し列線電位がしだいに増加しＶｓに達した
時、電圧検出回路３は、電圧検出回路出力端子０ＵＴ２
に、概略３〜５ｖの高レベルの検知信号５を出力する。
時、電圧検出回路３は、電圧検出回路出力端子０ＵＴ２
に、概略３〜５ｖの高レベルの検知信号５を出力する。
これ會受けたプログラマ（１１き込み装置１図示してい
ない。）は、ｍｉ高レベルに引き上げて曹込み全終了さ
せ、しかる後にアドレス全切りかえる。
ない。）は、ｍｉ高レベルに引き上げて曹込み全終了さ
せ、しかる後にアドレス全切りかえる。
以上述べた様に本実施例によるＥＰＲＯＭｔ−用いた高
速書き込みは、あらかじめ設定しておいた高い信頼性を
得るに十分な注入電子電荷量に達した時、書込み動作全
終了させるため、非常に信頼性が高く、書込み時間はイ
ンテリジェント方式の様なデスクリートな値ではなく連
続値であるから、必要以上に長く書込んでしまうといっ
た無駄な書込み時間は一切なく、またベリファイの必要
がないからその時間が完全に省け、高い信頼性を有する
高速書込みが実現される０ なおトランジスタＱ１のソースとセンスアンプ２が接続
されているに点が列線Ｙ２とセレクト用トランジスタ金
介して接続されても、本発明に包含されることは容易に
類推できる０ また、これまでの説明はＮチャネル型トランジスタにつ
いて行なったけれどもＰチャネル型トランジスタについ
ても同様な効果が得られる〇１３− （発明の効果） 以上、詳細述べた様に、本発明の不揮発性半導体メモリ
は、書込み時に、メモリセルトランジスタの浮遊ゲート
に、高い信頼性を得るに十分な注入電荷量が注入される
に必要な列線電位金あらかじめ設定しておき、その列線
電位に達した時全検知して検知信号全出力する電圧検出
回路會有しているので、信頼性の高い、高速書込みが実
現できるという効果金有している。
速書き込みは、あらかじめ設定しておいた高い信頼性を
得るに十分な注入電子電荷量に達した時、書込み動作全
終了させるため、非常に信頼性が高く、書込み時間はイ
ンテリジェント方式の様なデスクリートな値ではなく連
続値であるから、必要以上に長く書込んでしまうといっ
た無駄な書込み時間は一切なく、またベリファイの必要
がないからその時間が完全に省け、高い信頼性を有する
高速書込みが実現される０ なおトランジスタＱ１のソースとセンスアンプ２が接続
されているに点が列線Ｙ２とセレクト用トランジスタ金
介して接続されても、本発明に包含されることは容易に
類推できる０ また、これまでの説明はＮチャネル型トランジスタにつ
いて行なったけれどもＰチャネル型トランジスタについ
ても同様な効果が得られる〇１３− （発明の効果） 以上、詳細述べた様に、本発明の不揮発性半導体メモリ
は、書込み時に、メモリセルトランジスタの浮遊ゲート
に、高い信頼性を得るに十分な注入電荷量が注入される
に必要な列線電位金あらかじめ設定しておき、その列線
電位に達した時全検知して検知信号全出力する電圧検出
回路會有しているので、信頼性の高い、高速書込みが実
現できるという効果金有している。
第１図は従来のインテリジェント方式によるＥＰＲＯＭ
の構成金示す回路図、第２図はその動作タイミング図、
第３図は本発明の一実施例の要部を示す回路図、第４図
はその動作タイミング図、第５図はメモリトランジスタ
の等価回路図、第６図はメモリトランジスタのＩ−Ｖ特
性と負荷トランジスタの負荷特性金示す特性図である。 １・・・ノア回路、２・・・センスアンプ、３・・・電
圧検出回路、４・・・書込み制御信号、５・・・検知信
号、Ｃ１１４− ・・・ＣＧセ間容量、Ｃ２・・・ＰＧ−ＣＱＶ間容量、
ＣＧ・・・メモリトランジスタのゲート、ＦＧ・・・浮
遊ゲート、Ｌ・・・負荷特性曲線、ＭＡ、 ＭＢ、 Ｍ
Ｏ・・・Ｉ−Ｖ特性曲線、１５− ７す７ ｑ く く ト １唇
の構成金示す回路図、第２図はその動作タイミング図、
第３図は本発明の一実施例の要部を示す回路図、第４図
はその動作タイミング図、第５図はメモリトランジスタ
の等価回路図、第６図はメモリトランジスタのＩ−Ｖ特
性と負荷トランジスタの負荷特性金示す特性図である。 １・・・ノア回路、２・・・センスアンプ、３・・・電
圧検出回路、４・・・書込み制御信号、５・・・検知信
号、Ｃ１１４− ・・・ＣＧセ間容量、Ｃ２・・・ＰＧ−ＣＱＶ間容量、
ＣＧ・・・メモリトランジスタのゲート、ＦＧ・・・浮
遊ゲート、Ｌ・・・負荷特性曲線、ＭＡ、 ＭＢ、 Ｍ
Ｏ・・・Ｉ−Ｖ特性曲線、１５− ７す７ ｑ く く ト １唇
Claims (1)
- ドレイン（又はソース）が列線にソース（又はドレイン
）が第１の電源にゲートが行線にそれぞれ接続されたメ
モリ機能金有する絶縁ゲート型電界効果トランジスタと
、ドレイン（又はソース）が第２の電源にソース（又は
ドレイン）が前記列線にゲートが書込み制御信号にそれ
ぞれ接続された絶縁ゲート型電界効果トランジスタと、
入力が前記列線に出力が第１の出力端子にそれぞれ接続
されたセンスアンプと、書込み時に前記列線の電位が所
定の電位に達し九時を検知して検知信号全集２の出力端
子に出力する電圧検出回路と金含むこと全特徴とする不
揮発性半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59091265A JPS60236195A (ja) | 1984-05-08 | 1984-05-08 | 不揮発性半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59091265A JPS60236195A (ja) | 1984-05-08 | 1984-05-08 | 不揮発性半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60236195A true JPS60236195A (ja) | 1985-11-22 |
Family
ID=14021589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59091265A Pending JPS60236195A (ja) | 1984-05-08 | 1984-05-08 | 不揮発性半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60236195A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62146496A (ja) * | 1985-12-20 | 1987-06-30 | Nec Corp | 不揮発性半導体記憶装置 |
| JPS63153799A (ja) * | 1986-08-08 | 1988-06-27 | Nec Corp | 半導体メモリ |
| US4833643A (en) * | 1986-01-17 | 1989-05-23 | Kabushiki Kaisha Toshiba | Associative memory cells |
| US5592429A (en) * | 1994-10-28 | 1997-01-07 | Nec Corporation | Compact semiconductor memory device capable of preventing incomplete writing and erasing |
| JPH0964214A (ja) * | 1995-08-21 | 1997-03-07 | Lg Semicon Co Ltd | 不揮発性メモリ及びその不揮発性メモリをプログラムする方法 |
| JPH0991980A (ja) * | 1995-09-18 | 1997-04-04 | Lg Semicon Co Ltd | 不揮発性メモリをプログラムする方法 |
| JPH1070205A (ja) * | 1996-07-23 | 1998-03-10 | Lg Semicon Co Ltd | 非揮発性メモリセル及びこの非揮発性メモリセルをプログラムする方法 |
| US7911851B2 (en) | 1995-02-27 | 2011-03-22 | Btg International Inc. | Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell |
-
1984
- 1984-05-08 JP JP59091265A patent/JPS60236195A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US8570814B2 (en) | 1995-02-27 | 2013-10-29 | Mlc Intellectual Property, Llc | Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell |
| JPH0964214A (ja) * | 1995-08-21 | 1997-03-07 | Lg Semicon Co Ltd | 不揮発性メモリ及びその不揮発性メモリをプログラムする方法 |
| JPH0991980A (ja) * | 1995-09-18 | 1997-04-04 | Lg Semicon Co Ltd | 不揮発性メモリをプログラムする方法 |
| JPH1070205A (ja) * | 1996-07-23 | 1998-03-10 | Lg Semicon Co Ltd | 非揮発性メモリセル及びこの非揮発性メモリセルをプログラムする方法 |
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