JP3548830B2 - 擾乱が減ぜられたフラッシュ・メモリ・システム及びその方法 - Google Patents

Description

発明の背景
1.発明の分野
本発明は、フラッシュ・メモリ・システムに関し、特に、消去されたフラッシュ・セルを擾乱する傾向を低減したことによって改善されたデータ保存を為すメモリ・システムに関する。
2.背景技術
フラッシュ・メモリ・システムは、不揮発性データ記憶容量及び比較的大きな容量を提供すべく開発されてきた。これらメモリ・システムの記憶容量をいっそう増大する試みとして、個々のメモリ・セルのサイズが著しく低減されてきた。以下に説明するように、このセル・サイズに関する低減は、そのセルのデータ保存に関する減少が伴われ、その理由としては、読取り動作を含む様々なメモリ動作の間、セルのプログラムされた状態を擾乱する傾向又は乱す傾向が増大するからである。
添付図面で参照されるように、図1Aはプログラム動作を実行するために電圧が印加された状態の例示的な従来のフラッシュ・メモリ・セル10を示す。この例示的なセル10はＰ型基板12内に形成されている。Ｎ＋ソース領域14及びＮ＋ドレイン領域16もまた基板内に形成されている。これらソース及びドレインの領域12及び14は隔てられて、中間チャネル領域12aを画成している。
フローティング・ゲート18がチャネル領域12aの上方に配置されて、該チャネル領域から薄い（100オングストローム）ゲート酸化物だけ隔てられている。このフローティング・ゲート18はドープされたポリシリコンから形成され、容量結合を除いて他のセル要素から電気的に絶縁されている。ポリシリコン制御ゲート22がこのフローティング・ゲート18の上方に配置され、共重合誘電体24によってフローティング・ゲートと18から分離されている。
セル10の状態は、フローティング・ゲート18に電荷を付加したり、該フローティング・ゲートから電荷を除去することによって変更される。この電荷の差によって、セル10の閾電圧が変更されて、以下説明されるようにセル10の状態が読取り動作で確かめられる。セル10が消去状態であれば、一般的には相対的に小さな負の電荷がフローティング・ゲート上にある。セル10がプログラム状態であれば、一般的には相対的に大きな負の電荷がフローティング・ゲート上にある。
図1Aに示されるセル10はプログラミング動作用に構成されている。正の電圧（一般的には＋６ボルト）がドレイン16に印加され、ソースは接地されている。大きな正の電圧（一般的には＋12ボルト）が制御ゲート22に印加される。これらの状態は電界を作り出すこととなり、それによって電子がソース領域14からドレイン領域16へ加速される。更に、電界が制御ゲート22に作用された前記正電圧によっても作り出されることとなる。ソースからドレインへ移動する電子の幾らかは充分なエネルギーを有することとなって、ゲート酸化物20を通過してフローティング・ゲートに集まる。このメカニズムは、しばしば、ホットエレクトロン注入（hot electron injection）と呼称される。フローティング・ゲート18へ転送される電荷量はまさに時間に依存する。一般的なプログラミング動作は、図1Aの状態が、例えば10ミリ秒程度が可能な相対的に長い持続時間、存在することを要求する。比較として、典型的な読取り動作は、一般的に、百ナノ秒未満を費やすことになる。
図1Cは、フラッシュ・セルを読取るための例示的な状態を示す。ソース領域14は接地されており、ドレイン領域は小さな正の電圧（一般的には、＋１から＋２ボルト）に接続されている。正の電圧（一般的には、＋5.5ボルト）が制御ゲート22に印加される。フローティング・ゲート18上に存在する電子はセルの閾電圧を変更する。即ちセルに１マイクロアンペアの電流を導通するようになすべく印加されなければならない制御ゲート対ソース電圧を変更することとなる。プログラムされていないセルは一般的には＋３ボルトの相対的に低い閾電圧を有することとなり、プログラム済みセルは＋５から＋６ボルトのプログラム済み閾電圧を一般的には有することとなる。
セル10がプログラムされていると仮定すると、＋5.5ボルトのゲート−ソース電圧は前記プログラム済み閾電圧に接近しているので、ほんの僅かな電流しか流れない。セル電流が無いことは、セルがプログラムされていることを示し、それによってセルの状態を示す。プログラム済みセルは、共通した慣習で、論理「０」を示す。もしセルが消去済み状態であれば、＋5.5ボルトのゲート−ソース電圧は＋３ボルトの消去済み閾電圧を越えることとなる。従って、そのセルは電流を導通し、それによって該セルが消去済みセルであることを示す。共通した慣習によって、消去済みセルは論理「１」で表現する。
図1Cに示されていないが、読取り動作中、セル電流は電圧に変換されて、センス増幅器によって基準電圧と比較される。従って、センス増幅器の出力は、セルが消去済み（論理「１」）であることを示す一方の状態と、セルがプログラム済み（論理「０」）であることを示す他方の状態とになる。
図1Bはフラッシュ・セル10を消去するための状態を示す。大きな正の電圧、一般的には＋10ボルトがソース領域14に印加され、ドレイン領域16は浮動状態に為される。更に、制御ゲート22は接地される。殆どのフラッシュ・メモリにおいて、複数のセルの全て或いは大きなブロックが同時に消去される。従ってこれらセルの全ては共通して＋10ボルトに接続されたそれぞれのソース、接地されたそれぞれの制御ゲート22、並びに全て浮動状態と為されたそれぞれのドレイン領域を有する。これらの状態はソース領域14とフローティング・ゲート18との間に生成される強力な電界を生み出す。この電界はフローティング・ゲート18上に存在する電子をその薄いゲート酸化物20を通過させてソース領域へ向かわせる。電子を転送するこのメカニズムは、ファウラー−ノルトハイムのトンネル効果（Fowler−Nordheim tunneling）と呼称される。電子の除去は、セルにプログラム済みセルから消去済みセルへの変化を生じさせる。
消去動作において、フローティング・ゲート18からあまりにも多くの電子を除去して、正味の正電荷を残存させることがあり得る。これは、ゲート−ソース電圧がゼロとなってすらセル電流を流す点まで閾電圧を低減する傾向がある。この「過消去」状態は好ましいものではなく、セルが読取り状態ではないときですらセルが電流を導通することとなる。この電流は、セルが実際に読取られている際の電流の流れをマスクする傾向があって、適切なメモリ動作を妨害する。
多くの消去動作は可能性のある過消去状態を修正するためのサブ動作を含む。１つのそうしたサブ動作は、しばしば、「ヒール（heal）又は治療」サイクルと呼称される。以下に説明するように、このヒール・サイクルは過消去を修正し、複数のセルが消去動作の後により均一となるようにそれらのセルの消去閾電圧の分布を低減する機能との双方の機能がある。
ヒール・サイクル中、セル全てのソース領域14は接地されており、ドレイン領域16は全て浮動状態である。更に、制御ゲートは全て＋12ボルト等の大きな正の電圧に接続されている。これらの状態によって、ソース領域14とフローティング・ゲート18との間には電界が形成されることとなる。この電界の強さは、フローティング・ゲート18の電圧の関数となり、その電圧は低い閾電圧を有する過消去されているセルを含むセルにとってはより大きなものである。この電界は電子をソース領域14からフローティング・ゲート18へ転送させることとなって、セルの消去済み閾電圧を増大する。最低の閾電圧を有するセルは、最大量に増大され、より高い閾電圧を有するものはさほどの影響を受けない。ヒール・サイクルは制御されて、セルの全ての消去済み閾電圧が、＋３ボルト等の何等かの公称値に近づくようになる。
一般のフラッシュ・メモリ・システムは、理想的には、プログラム済み状態を際限なく維持する。実際上、多くのメモリ・システムは、10年から100年の範囲の期間、データを保持するように指定されている。データ損失の主要原因は、電子がフローティングゲート18から経時的にゆっくりと除去されることである。セル形態が漸次小さくなるにつれて、フローティング・ゲートに関連された容量は非常に小さくなり、一般にはフェムト・ファラッド（10^-15ファラッド）程度となっている。従って、ほんの僅かな数の電子の除去が閾電圧において大きな変化を生ずることとなる。
また留意されるべきことは、例え１つのセルの状態がそのフローティング・ゲート上の電荷変化によって変動しなくとも、そのメモリの性能はもはや使用不能となる程度までに劣化していることがある。例えば、消去済み電圧とプログラム済み電圧とが相互に接近すれば、読取り誤りのマージンが低減する。更に、メモリ動作、特に読取り動作の実行に要求される時間はセル電流の大きさに依存する。もし、セルの消去済み閾電圧が例えばフローティング・ゲート18上の電子の利得によって増大されたならば、セルは読取り動作において充分な電流を導通することができて、セルの状態が正しく読み取られることになる。しかしながら、増大された閾電圧はセル電流の大きさを低減するものであり、その電流が、メモリ仕様内（一般的には百ナノ秒程度）で読取り動作を実行すべく充分高速にアレイ・ビット線の電圧状態をシフトできない点まで低減することとなる。
長期間にわたってデータを保持するフラッシュ・メモリの能力に影響する２つの主要なメカニズムがある。一方のメカニズムは、しばしば、「読取り擾乱（read disturb）」と呼称され、他方がしばしば「ワード線擾乱（word line disturp）」と呼称される。読取り擾乱はセル10が読取られている状態の際に生ずる。図1Cで参照できるように、読取り動作はドレイン領域16に印加された正電圧（＋１から＋２ボルト）によってソース領域14とドレイン領域16との間に電界を作り出す。ドレイン及びソースの領域間を移動する非常に少数の電子は、制御ゲート22の正電圧によって、フローティング・ゲート18まで引き上げられる程に充分なエネルギーを有することになる。従って、セルは読取り動作においてドレイン16に隣接する領域内へのホットエレクトロン注入によってほんの僅かにプログラムされる。これは、読取り動作実行に要求される時間が従来のプログラム動作実行に要求される時間よりも相当に短くとも真実である。ドレインとソースとの間の電界の強さはチャネル12aの長さに逆比例し、そうしたチャネル長はセル形態がより小さくなればより小さくなる。従ってこの読取り擾乱現象は、セルのサイズが低減されるとより顕著となる。
ワード線擾乱は、大きな正電圧がセル10の制御ゲート22に印加されており、セルの制御ゲートにアレイのワード線に接続されているような様々な状態で生ずる。例えば、上述のヒール・サイクルにおいては、ソース領域14が接地されており、制御ゲートが＋12ボルトに接続されている。これらの条件によって、ファウラー−ノルトハイムのトンネル効果によって、少数の電子がソース領域14からフローティング・ゲート18へ転送されることになる。
読取り及びワード線擾乱の現象はほんの少量の電子の転送となるが、記憶に留めるべきことは、単一のプログラミング動作の間に数10万の読取り動作があり得ることである。更に、小形態のセルにおけるフローティング・ゲートに関連される容量は非常に小さいので、たった数千の電子の転送によっての電荷の変化が１ボルトのフローティング・ゲートに関するポテンシャル変化を生ずる。
本発明は、読取り及びワード線擾乱の上述した影響に改善された耐性を有するフラッシュ・メモリ・システムに向けられている。これの達成には、セル形態を変更する必要性がなく、プログラミング動作、読取り動作、並びに消去動作を実行するための基本メカニズムを変更することもない。本発明のこうした長所及びその他の長所は、以下の図面を伴う発明の詳細な説明を読むことによって当業者には明かとなろう。
発明の概要
読取り動作中に消去済みセルが擾乱させられる傾向が低減されたフラッシュ・メモリ・システムが開示されている。本システムは、多数の行及び列に配列されたフラッシュ・メモリ・セルのアレイを含む。アレイにおける各行内に配置された複数セルの全ては、共通ワード線に接続されている制御ゲートを有し、１列内の複数セルの全ては共通ビット線に接続されているドレインを有する。
本メモリ・システムは各種のメモリ動作を実行するための制御手段を含み、該制御手段が、プログラム入力アドレスに基づきアレイの複数セルをプログラムするためのプログラム手段と、読取り入力アドレスに基づきアレイの複数セルを読取るための読取り手段とを含む。読取り手段は、読取り入力アドレスによって決定されたようなアレイにおけるワード線の内の選択された１つに読取り電圧を印加する機能がある。
更にまた、本メモリ・システムは、読取り手段がワード線の選択された１つに読取り電圧を印加する期間を制限するための擾乱制限手段を含む。一実施例において、前記擾乱制限手段はメモリ・システムのアドレス遷移検出回路を利用して、読取り電圧が選択されたワード線に印加されている間の期間を制限する。
【図面の簡単な説明】
図1A乃至図1Cは、プログラム動作、消去動作、並びに読取り動作をそれぞれ実行するために構成された従来のフラッシュ・メモリ・セルを示す。
図２は、図1A乃至図1Cに示されたような個々別々のセルを含むフラッシュ・セル・アレイである。
図３は、本発明に従ってメモリ・システムのブロック図である。
図４は、図３のメモリ・システムのアドレス・バッファ回路の概略図である。
図５は、図３のメモリ・システムにおけるデータ・ラッチ回路を含むデータ出力路の概略図である。
図６は、図３のメモリ・システムにおけるＸデコーダの概略図である。
図７は、図３のメモリ・システムの動作を示すタイミング図である。
発明の詳細な説明
再度、図面を参照すれば、図３は本メモリ・システムの例示的な実施例のブロック図である。本システムは、複数のフラッシュ・メモリ・セルから成るアレイ26を含む。このアレイの詳細は図２で見ることができる。アレイは、図１乃至図1Cに開示されたように複数行及び複数列に配列された複数のセル10を含む。本実施例においては、合計でセル10による512の行と512×８列とがある。１つの列内における複数セルの全ては、共通ビット線BLNに接続されたそれらのドレイン領域16を有し、１つの行内における複数セルの全ては、共通ワード線WLNに接続されたそれらの制御ゲート22を有する。これらセルにおけるソース領域14の全ては一体的に共通ソース線SL（不図示）に接続されるか、或いは複数セルから成る大きなブロックが、それらが一体的に共通ソース線SL（不図示）に接続されたそれらソース領域を有している。このソース線SLは回路共通に接続されるか、或いは他のポテンシャル（電位）に接続されて、消去動作等を実行する。
メモリ・システムは合計18のアドレス（A0−A17）を受取り、セル・アレイから８個のビット・ワードの１つを選択する。これらのアドレスはアドレス遷移検出器28に結合される。よく知られているように、アドレス遷移検出器回路の主要な機能は、アドレス遷移を感知して、いつ入力されたアドレスの全てが安定化してメモリ読取り動作が実行され得るようになるかを決定することである。更に、この検出器は、アドレス遷移が最初に検出された際に、予想されるメモリ読取り動作のために前もって様々なメモリ要素を調整するように機能することができる。適切なアドレス遷移検出器回路が、1995年７月25日に出願されて、「ADDRESS TRANSITION DETECTION（ATD）CIRCUIT」と題された米国出願連番第08/506,168号に開示されている。ここで、この米国出願を引用することによって、その内容を本願に合体させる。
以下により詳細に説明されるように、検出器回路28は18個のアドレス入力に関して１つの遷移が先ず検出された際に高（ハイ・レベル）になる出力信号ATDを生成する。信号ATDは、最終アドレス遷移が検出されるまで高のままであり、それによって入力されたアドレスの全てがそれらの最終状態にあることを示し、セル・アレイ26の適切なワードがアドレスされ得る。ひとたび、ワードがアドレス指定されると、メモリ読取り動作が完了し得る。信号ATDは、最後のアドレス遷移の後の追加期間、高を維持することとなって、その指定されたメモリ動作が行われ得る。読取り動作中、信号ATDは、追加の150ナノ秒、高を維持することによってその選択されたワードが読取られ得る。
18個のアドレスの内の９個、即ち、アドレスA0−A7はＸデコーダ回路30へ送られ、残りの９個（A8−A17）はＹデコーダ回路32へ送られる。Ｘデコーダ回路30は、それら９個の入力されたアドレスをデコード（複号化）して、セル・アレイ26における512のワード線WL0−WLNの内の１つを選択すべく機能する。その選択されたワード線は、読取られるべき或いはプログラムされるべき８ビット・ワードを含む。メモリ読取り動作中、Ｘデコーダ回路30は、図1Cによって示されたように、＋5.5ボルトをその選択されたワード線WLNに印加すべく機能する。プログラム動作中、回路30は、図1Aによって示されたように、その選択されたワード線WLNに＋12ボルトを印加すべく機能する。
Ｙデコーダ32はその受取った９個のアドレス・ビットを用いて、選択ゲート回路34によってそのアドレス・ビットによって指示された８個の前記ビット・ワードの内の１つを選択する。ブロック36によって表わされた８個のセンス増幅器が用いられて、読取り動作及び他のメモリ検証動作を実行する。もし読取り動作が行われようとすれば、選択ゲート回路34は８個のビット線BLNを８つのセンス増幅器36のそれぞれの入力に接続する。更に、ビット線BLNに印加される＋１から＋２ボルト（図1C）の範囲の大きさを有した電圧を発生するその回路が、その選択されたビット線BLNに接続される。
８個のセンス増幅器の出力は、読取り中である８個のセルの状態を示す。これらの出力はデータ出力バッファ38へ提供され、次いでこのメモリ・システムのデータ入出力端子D0−D7へ送られる。出力バッファ38は、低（アクティ

ラミング動作中、高となり、それによってバッファの出力が高インピーダンス状態へ付勢されて、それでプログラム動作中にデータ入力と干渉することがない。
メモリのプログロム動作中、プログラムされるべき８個のデータ・ビットがデータI/O（入出力）端子に提供され、入力バッファ40へ送られる。この時、データ出力バッファ38の出力は高インピーダンス状態に切換えられる。次いで、プログラムされるべきデータは、入力データ・ラッチ42へ供給され、プログラム動作中、そこで保持される。Ｘデコーダ回路30は、＋12ボルトの大きなプログラミング電圧を図1Aに関して先に留意したように選択されたワード線WLNに印加すべく機能する。更に、Ｙデコーダ32は中間的なレベルの電圧、典型的には＋６ボルトを、入力データに基づいてプログラムされようとしているその選択された８個のビット線BLNにそれぞれに結合すべく機能する。
従来のメモリ・システムにおいて、メモリ回路は、任意のメモリ動作を実行するために、関連されるプロセッサ等の外部ソースによってイネーブルと為されなければならない。

号はメモリ動作の最初にアクティブ（低）と為され、メモリ動作が完了するまでアクティブのままである。想像されるように、

てでアクティブ（低）として強制できるようにすべく関連されたプロセッサをプログラムし得るか、或いはユーザは、その信号をメモリが使用状態にあるときにのみアクティブと為せるようにそうしたプロセッサをプログラムし得る。
従来のＸデコーダ回路は、

されようが、ワード線WLNの１つに正電圧を印加すべく典型的には機能する。

回路によって印加された＋5.5ボルトを有することとなる。よって、選択され

されたそれらの制御ゲート22を有することとなる。更に、少なくとも選択された行内におけるセルに接続されたソース線は、全て回路共通に接続されることとなる。更に、選択ゲート回路34は小さな正電圧（＋１から＋２ボルト）を選択されたワードの８個のビット線BLNに接続することとなる。残りの或いは非選択のビット線BLNは浮動のままである。
Ｙデコーダ及びＹデコーダによって選択された従来のメモリ・システムにおける８個のセル10に関しては、それらセルが先に述べた読取り擾乱現象に晒されることとなる。ソース領域とドレイン領域との間の電界が、注入によって正のフローティング・ゲートへ転送されることになる少数の電子を作り出す。こうした状態が長く存在すればするほど、擾乱の大きさはより大きくなる。これは消去されるセルをソフト・プログラムする傾向がある。これらソフト・プログラミング状態（読取り状態）は、より小さな電界による正規のプログラミング条件とは異なり、複数桁の大きさのより小さなプログラミング電流を生成する。しかしながら、読取り状態は、想像されるように、プログラム条件より相当に長い期間にわたって存在できるので（数年対数マイクロ秒）、擾乱が生じ得る。
従来のメモリ・システムの選択ワード線における残りのセル10に関しては、それらのセルもまたそれらの制御ゲートに接続された＋5.5ボルトを有する。これらの非選択セルに接続されたビット線BLNは浮動させられ、ソース線は回路共通に接続されることとなる。従って、選択行におけるこれらの非選択セルは、ワード線擾乱として先に言及したところのものに晒されることとなる。これによって、電子はファウラー−ノルトハイムのトンネル効果によって、これらセルのフローティング・ゲートへソース側から転送させられる。これら非選択セルに印加された電圧は先に記載したヒール・サイクルで使用されたものよりも小さくなるが、何等かのワード線擾乱は生ずることとなる。また、この擾乱の効果は累積的であって、これらの状態がより長く存続すればするほど、擾乱の大きさはより大きくなる。

擾乱がある。図４は、アドレス遷移検出回路の典型的な部分である従来のアドレス・バッファ回路43を示す。各メモリ・システム・アドレスは関連されたバッファ回路43を有する。バッファ回路は、反転入力段を形成すべく、Ｎチャネル・トランジスタ48に直列接続された一対のＰチャネル・トランジスタ44及び46を含む。トランジスタ46及び48は、共通に接続されてこの回路43の入力を形成するそれらのゲートと、相互に接続されて入力段の出力を形成するそれらのドレインとを有する。
回路43の入力段の出力は、反転段52に結合されて、バッファされたアドレスが段52の出力に提供される。アドレス・バッファ回路は、通常、非アクティブ期間中の当該バッファの電流消費を低減すべく

よってディスネーブルと為されるように設計されている。トランジスタ44は電源電圧VCCと入力段トランジスタ46との間に接続されている。トランジスタ

トランジスタ44はオフであるので、入力段の両トランジスタ46及び48はオフである。インバータ段52の入力は実効的に開回路となり、望ましくない状態であるが、インバータ段入力と回路共通との間に接続されたトランジスタ50の存在の場合である。トランジスタ50の

タ段52の入力は低状態へ付勢されることなって、アドレス・バッファ回路43の出力は高となる。この「アドレス」は、メモリ・システムが実行されている様式に応じて、セル・アレイの第１の行或いは最終の行の何れかに対応する。従って、従来のメモリ・システムにおいてチップ・イネーブル信号が非アクティブであるとき、従来のＸデコーダは正の読取り電圧を最後のアレイ行或いは第１のアレイ行のワード線に印加する。これらの行におけるセルは、メモリ・システムが数年にわたって非アクティブであり得るので、上述の擾乱状態を被る。
図６は、本発明のＸデコーダ回路30の多くの細部を示す。Ｘデコーダ回路30の主要な機能は、プログラム動作及び読取り動作中に、９個の入力アドレスA0乃至A8をデコード（複号化）することと、プログラム動作或いは読取り動作を実行するために適切な電圧を印加することによってそのデコードに基づく512本のワード線WLNの内の１本を選択することである。図６の線図は、例示的なデコード回路を示し、９個のアドレス入力が全て論理「１」であるときを検出するためのNANDゲート54と、インバータ60によって反転されているアドレス・ビットA0を除く９個のアドレス・ビットの全てが論理「１」であるときを検出するNANDゲートと、９個のアドレス・ビットの全てが論理「０」であるときを検出するNANDゲート58とを含む。後者のデコードは、９個のアドレスA0乃至A8の全てを、９個のインバータ62,64,66等々を用いて反転することによって達成される。
この例示的なNANDゲート54,56,58の出力は、それぞれ、インバータ回路68,70,72によって反転される。読取り動作が実行されようとするとき、＋5.5ボルトと等しい正電圧が選択されたワード線WLNに印加されており、非選択ワード線が接地される。プログラミング動作において、Ｘデコーダ回路30は＋12ボルトの大きな正電圧を選択されたワード線に印加する。これは、Ｘデコーダ30用に電源電圧をそれらの電圧（＋5.5ボルト及び＋12ボルト）にすることによって達成可能である。代替的には、インバータ68,70,72が、同一結果を達成すべく、レベル・シフタとして実施され得る。
例示的なゲート54,56,58を含む。Ｘデコーダ回路30における９個のデコードNANDゲートの各々は、ORゲート73によってアドレス遷移検出器28の出力信号ATDをも受取る。ORゲート73に対する第２の入力は、メモリ・システムがプログラム動作を実行している際にアクティブ（高）であり、それ以外の動作、即ち読取り動作等の動作を実行中には非アクティブである信号PGMを受取る。信号ATDが非アクティブ（低）である際、ワード線WLNの何れもが選択されず、即ち、ワード線WL0乃至WLNの全てがＸデコーダ30によってそれらに印加されているゼロボルトを有する。信号ATDがアクティブである際、読取り電圧が９個のアドレス・ビットに基づき選択されたワード線WLNに接続される。信号PGMがアクティブである際、プログラム電圧が、信号ATDとは独立して、その選択されたワード線に印加される。
先に説明したように、信号ATDは、遷移が任意のアドレス端子上で検出されるとアクティブになって、最後のアドレス遷移の後、150ナノ秒の間、アクティブのままである。この150ナノ秒の期間は、メモリ読取り動作を実行するために充分な時間以上の時間をメモリ・システムに提供すべく選択される。この150ナノ秒の期間の最後に、全てのワード線が非アクティブとなり、それによって、セルが読取り或いはワード線擾乱の何れかを被る時間量を著しく最少化している。更に、回路28は、

きに信号ATDが生成されるように実施される。こうして、アドレス端子上に遷

信号ATDはＹデコーダ回路にも接続されて、当該信号ATDが非アクティブであるとき、どのビット線BLNも読取り動作中に＋１ボルトから＋２ボルトに接続されないようになっている。これは、以下に説明するように、セルの消去状態を擾乱する傾向を更に低減することとなる。
読取り動作において、従来のメモリ・システムは、典型的には、その読取り動作で使用されるセンス増幅器の出力をメモリ・データ出力バッファに結合する。

でいる。しかしながら、本発明の信号ATDは読取り動作においてひとたび非アクティブになると、選択されたワード線に印加された読取り電圧は除去される。これは任意のセルが、該セルの実際の状態にかかわらず、任意の電流を導通することを防止する。それ故にセンス増幅器は、セルの全てがプログラム状態にあることを示す無効出力を提供する。図５は、読取り動作中の無効データの出力を回避するデータ読取り路における回路の概略図である。
センス増幅器74は、図３のメモリ・システムで使用されている８個のセンス増幅器36の１つ表わす。これら増幅器の各々の出力は、ラッチ回路76によってデータ出力バッファ回路38の段78に接続され、該ラッチ回路76が図３のメモリ・システムにおけるセンス増幅器セクション36の一部を形成している。以下に説明されるように、信号ATDはアクティブ（高）であるとき、センス増幅器74の出力はバッファ回路78に接続され、そして信号ATDが非アクティブであるとき、センス増幅器74はそのバッファ回路から接続解除され、該バッファ回路にはATDが非アクティブになる寸前のセンス増幅器74の状態を示すレベルが提供されている。
ラッチ回路76は、センス増幅器74の出力とインバータ回路82の入力との間に接続されたパス・トランジスタ80を含む。インバータ回路82の出力は第２のインバータ回路84の入力に接続され、該インバータ回路84の出力が出力バッファ段78の入力に接続されている。インバータ84の出力は、Ｎチャネル・トランジスタ86及びＰチャネル・トランジスタ88を含む一対の並列接続されたトランジスタによってインバータ回路82の入力に帰還（フィードバック）されてもいる。トランジスタ86のゲートは信号ATDを受取り、トランジスタ88のゲートはインバータ90によっての反転信号ATDを受取る。
動作中、信号ATDがアクティブであるとき、トランジスタ80は導通状態であり、トランジスタ86及び88はオフである。従って、センス増幅器74の出力はトランジスタ80とインバータ82及び84とによって出力バッファ78の入力に接続される。信号ATDが非アクティブであるとき、インバータ82の入力はインバータ84の出力と共にセンス増幅器出力と同一となる。トランジスタ80はオフされ、それによって、ラッチ回路76の入力はセンス増幅器74の出力から絶縁する。トランジスタ86及び88の双方は導通状態となって、インバータ84の出力がインバータ82の入力に印加されることとなる。従って、信号ATDが非アクティブになる寸前におけるセンス増幅器74の出力は、該信号ATDの非アクティブ化後にラッチ回路内に保持されることとなる。読取り電圧がワード線WLNから除去されたときのセンス増幅器の出力における如何なる変化も、アレイ26から読取られたデータ及び出力バッファに提供されたデータに対して影響を何等及ぼさない。
図７は本メモリ・システムの動作を図示するタイミング線図である。読取り動作が実行されようとしていると仮定すると、関連されたプロセッサはチップ・イ

メモリから読取られるワードのための18個のアドレスをも提供する。アドレス遷移検出回路28はこれらアドレスの内の１つ或いはそれ以上が状態を変化したことを感知し、信号ATDをアクティブに為す。これらアドレスの全てがある時刻T1で安定する。内部タイミング回路が信号ATDを、時刻T1後、追加的に150ナノ秒の間アクティブのまま維持させる。
また時刻T1に、Ｘデコーダ30は入力アドレスの８個のビットをデコード（複号化）して、図７のタイミング線図のアクティブなワード線選択信号によって示されるように、ワード線WLNの内の１つを選択する。＋5.5ボルトの読取り電圧がＸデコーダ30によってその選択されたワード線WLNに印加され、センス増幅器ユニット36によって生成された約＋１から＋２ボルトの電圧が、Ｙデコーダ32に提供されたアドレスによって決定されたような８個のビット線BLNに各々に接続される。更にＹデコーダ32は＋１から＋２ボルトを読取られるワードの８個のビット線BLNに結合させる。
８個のセンス増幅器は、それぞれ、時刻T3で有効出力を提供する。これらの出力はデータ出力バッファ回路78へ送られると共に、メモリ・システムのデータ入出力端子へ送られる。出力されたデータは時刻T4で有効である。信号ATDは、先に記したように、時刻T1後の150ナノ秒の間、アクティブのまま維持されている。時刻T5で、信号ATDは非アクティブになる。これはＸデコーダ30のデコード・ゲート54,56,58の全てをディスネーブルと為して、アレイのワード線は、選択されたワード線を含めて全て接地されることになる。更にＹデコーダ32は前記＋１から＋２ボルトを選択されたビット線BLNにもはや結合しなくなる。
接地されたワード線及び非選択のビット線は、アレイ26におけるセルの全てを時刻T5でオフと為して、センス増幅器出力は時刻T6でもはや有効でなくなる。しかしながら、時刻T5後直ちに且つセンス増幅器出力が無効となっている時刻T6に先行して、信号ATDはラッチ回路76（図５）のトランジスタ80をオフに為し、それによって、該ラッチ回路をセンス増幅器出力から絶縁する。更にトランジスタ86及び88はオンとなり、それによって、センス増幅器出力が無効となる寸前にセンス増幅器をラッチする。こうしてラッチ回路76は有効出力データをデータ出力バッファ回路78へ提供する。

以上から判明されることは、読取り動作中、読取り電圧がアレイ26に印加される時間はその読取り動作を実際に実行すべくメモリに要求される時間に制限されている。

持しようとしても真である。従って、アレイのセルが被る擾乱の量は最小限まで低減される。
こうして、新規のメモリ・システムが開示された。このメモリ・システムの一実施例を幾分詳細に説明したが、理解して頂きたいことは、添付の請求の範囲によって規定されたような本発明の精神及び範囲から逸脱することなく、当業者によってある程度の変更を行うことが可能であることである。

Claims (5)

1. 読取り時にワード線の擾乱を制限するフラッシュ・メモリ・システムであって、
   多数の行及び列の形態に配列されたフラッシュ・メモリ・セルから成るアレイであり、前記多数の行の内の１つに配置された前記フラッシュ・メモリ・セルの各々におけるフローティング・ゲート・トランジスタの各制御ゲートが共通ワード線と接続されており、前記多数の列の内の１つに配置された前記フラッシュ・メモリ・セルの各々におけるフローティング・ゲート・トランジスタの各ドレインが共通ビット線と接続されており、さらに前記フラッシュ・メモリ・セルの各々におけるフローティング・ゲート・トランジスタの各ソースが選択可能なソース線の電圧制御部に接続されていることから成るアレイと、
   複数のメモリ動作を実行するための制御手段であり、
   （１）プログラム入力アドレスに基づき、前記アレイにおける前記フローティング・ゲート・トランジスタをプログラムするためのプログラム手段と、
   （２）前記フローティング・ゲート・トランジスタを消去するための消去手段と、
   （３）前記フローティング・ゲート・トランジスタの過消去状態を回復するためのヒール手段と、
   （４）読取り入力アドレスに基づき、前記アレイにおける前記フローティング・ゲート・トランジスタを読取るための読取り手段であり、前記読取り入力アドレスによって決定された前記アレイのワード線の内の選択された１つに読取り電圧を印加するように機能する読取り手段であり、読取られているフローティング・ゲート・トランジスタを通る電流の流れを示す出力を提供するセンス増幅器を有する読取り手段と、
   を含むことから成り制御手段と、
   前記読取り入力アドレスにおける変化の検知に応じて、前記読取り手段が前記ワード線の内の選択された１つに前記読取り電圧を印加する期間を固定期間に制限する擾乱制限手段であり、前記期間の最後に先行して前記センス増幅器出力を示すデータを記憶するためのデータ記憶手段を含む前記擾乱制限手段と、
   を備えるフラッシュ・メモリ・システム。
2. チップ・イネーブル入力を含み、前記擾乱制限手段が、前記読取り手段の前記読取り電圧を印加する前記期間を前記チップ・イネーブル入力へ付与される信号とは独立した終了時に終了するように機能する、請求項１に記載のフラッシュ・メモリ・システム。
3. 前記擾乱制限手段が、前記読取り入力アドレスに関する第１遷移の検出時に開始する持続期間であり、前記読取りアドレス信号に関する最後の遷移の検出後に終了する持続期間を有する出力を提供するためのアドレス遷移検出手段を含む、請求項１に記載のフラッシュ・メモリ・システム。
4. それぞれが複数である行及び列の形態で配列されたフローティング・ゲート・トランジスタのメモリ・セルから成るアレイを有するフラッシュ・メモリ・システムの読取り動作を制御する方法であって、前記行の内の１つに配置された前記セルが共通ワード線と結合された前記フローティング・ゲート・トランジスタの全ゲートを有し、前記列の内の１つに配置された前記セルが共通ビット線と結合された前記フローティング・ゲート・トランジスタの全ドレインを有し、さらに選択可能なソース線の電圧制御部に接続された前記フローティング・ゲート・トランジスタの各ソースを有することから成る方法であって、
   アクティブ状態で前記フラッシュ・メモリ・システムにチップ・イネーブル信号を付与し続けることと、
   前記フラッシュ・メモリ・システムに読取りアドレスを付与することと、
   前記付与された読取りアドレスに基づき、前記ワード線の内の選択された１つに読取り電圧を付与し、
   前記読取り電圧が付与された後に、前記ビット線を通る電流の流れを検知することと、
   前記ビット線を通る電流の流れを示す読取りデータを記憶することと、
   前記の付与されたチップ・イネーブル信号とは独立している固定期間での前記記憶の段階の後、前記読取り電圧を削除することと、
   前記付与された読取りアドレスにおける最終遷移を検知し、その最終遷移の検知に引き続く所定期間で前記付与された読取り電圧を削除する段階を実行することと、
   を含む方法。
5. 前記読取り電圧を削除する段階が、前記読取り電圧を付与する段階以降の約150ナノ秒後に生ずる、請求項４に記載の方法。

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