JP2634089B2 - 不揮発性半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、フラッシュEEPROM等の電気的に一括消去
が可能な不揮発性半導体記憶装置に関する。

〔従来の技術〕

第３図はISSCCダイジェスト・オブ・テクニカルペー
パーズ（1990）PP.60−61に開示された従来のフラッシ
ュEEPROMの基本構成を示すブロック図である。同図にお
いて、１はメモリセルアレイであり、フローティングゲ
ートを有するメモリトランジスタからなるメモリセル
（図示せず）がマトリクス状に配置され、行単位にワー
ド線（図示せず）、列単位にビット線（図示せず）に接
続されている。ワード線の選択はロウデコーダ２、ビッ
ト線の選択はコラムデコーダ３により行われる。ロウデ
コーダ２は、活性状態時に、アドレスバッファ４から取
込んだ行アドレスArに基づき、選択ワード線を活性化
し、他のワード線を接地レベルにする。一方、非活性状
態時には全ワード線を接地レベルにする。また、コラム
デコーダ３は、活性状態時にアドレスバッファ４から取
込んだ列アドレスAcに基づき、Ｙゲート５を選択的にオ
ンさせ書き込み回路６あるいはセンスアンプ８と１本の
ビット線の一端を電気的に接続する。ソース線スイッチ
９は消去制御回路７の指示に従い図示しないソース線の
電位設定を行う。そして、ロウデコーダ２、アドレスバ
ッファ４、書き込み回路６及びセンスアンプ８は、消去
制御回路７により制御される。

アドレスバッファ４は消去制御回路７の制御信号に基
づき、外部アドレス信号A0〜Akを取込み、行アドレスAr
及び列アドレスAcをそれぞれロウデコーダ２及びコラム
デコーダ３に出力する。センスアンプは活性状態時に、
Ｙゲート５を介して得られたメモリセルアレイ１中のメ
モリセル（メモリトランジスタ）の記憶データを検出し
てそのセンス出力を入出力バッファ10に与えている。入
出力バッファ10は、外部より得られる１バイトの入
（出）力データI/O0〜I/O7を書き込みデータとして書き
込み回路６に与えたり、センスアンプ８から読み出した
データを１バイトの（入）出力データI/O0〜I/O7として
外部に出力している。また、センスアンプ８のセンス出
力は消去制御回路７にも与えられる。

消去制御回路７はモード制御回路11の指示に従い、各
構成部２、４、６及び８に指示を与え、後述する消去前
書き込み動作と消去動作の制御を行う。モード制御回路
11はイレーズイネーブル信号▲▼、チップイネーブ
ル信号▲▼、アウトプットイネーブル信号▲▼
及びプログラム信号▲▼からなる種々の制御信号
に基づき、消去制御回路７に指示を与える。

第４図は第３図で示したフラッシュEEPROMのメモリセ
ルアレイ１周辺を示す回路構成図である。同図に示すよ
うに、メモリセルアレイ１中にマトリクス状に配置され
たメモリトランジスタ30（図中９個（３×３）表示）の
ドレインは列単位に共通にビット線BL1〜BL3に、コント
ロールゲートは行単位で共通にワード線WL1〜WL3にそれ
ぞれ接続され、ソースはすべてソース線SLに接続されて
いる。ビット線BL1〜BL3それぞれの一端はＹゲートYG1
〜YG3に接続され、ワード線WL1〜WL3それぞれの一端は
ロウデコーダ２に接続されており、ソース線SLはソース
線スイッチ９に接続されている。ＹゲートYG1〜YG3はそ
れぞれコラムデコーダ３の出力によりオン／オフが制御
され、ワード線WL1〜WL3はそれぞれ書き込み及び読み出
し時にロウデコーダ２により活性／非活性が制御され
る。また、ＹゲートYG1〜YG3は共通にI/O線IOLを介して
センスアンプ８及び書き込み回路６に接続される。

センスアンプ８はPMOSトランジスタ21、NMOSトランジ
スタ22、インバータ23及び24とから構成され、PMOSトラ
ンジスタ21のソースが電源Y_CCに接続され、そのドレイ
ンとゲートが共通に接続されるとともに、NMOSトランジ
スタ22のドレインに接続される。そして、NMOSトランジ
スタ22のソースがI/O線IOLと共にインバータ23の入力部
に接続され、このインバータ23の出力がNMOSトランジス
タ22のゲートに印加される。トランジスタ22とインバー
タ23とのループによりI/O線IOLの電位は1.5V程度に保た
れる。

そして、PMOSトランジスタ21のドレイン（NMOSトラン
ジスタ22のドレイン）であるノードN1がインバータ24の
入力部に接続され、インバータ24の出力がセンス出力と
なる。

このような構成のセンスアンプ８は、I/O線IOLに電流
が流れる場合、トランジスタ21、22を介してI/O線OILに
電流が供給されることになりノードN1の電位が1.5V程度
に低下するため、センス出力であるインバータ24の出力
がＨとなる。一方、I/O線IOLに電流が流れない場合、ノ
ードN1の電位が4V程度に充電されるため、センス出力で
あるインバータ24の出力がＬとなる。

なお、第４図でワード線WLとビット線BLとを活性化す
ることにより選択されるメモリトランジスタ30は１個で
あるが、実際には同様な構成のメモリセルアレイを他に
設けて、入出力バッファのデータ転送ビット数である８
ビット分に相当する８個（１バイト）のメモリトランジ
スタ30が同時に選択されるように構成されている。

第５図は第４図で示したメモリトランジスタ30の構造
を示す断面図である。同図において、31はＰ型半導体基
板であり、32はＮ型のドレイン拡散領域、33はＮ型のソ
ース拡散領域である。これらドレイン拡散領域32,ソー
ス拡散領域33間のＰ型半導体基板31の表面部がチャネル
領域38として規定される。また、34はフローティングゲ
ートであり、ドレイン拡散領域32の一部上からソース拡
散領域33の一部上にかけて、トンネリング可能な100Å
程度の薄厚のゲート酸化膜35を介して形成されている。
さらにコントロールゲート36がゲート酸化膜37を介して
フローティングゲート34上に形成されている。

以下、上記構成のフラッシュEEPROMの動作について主
に第５図を参照して説明する。なお、説明の都合上メモ
リセルアレイ１のマトリクス構成が第５図に示すように
３×３であるとする。

まず、書き込み動作について、第４図の点線で囲まれ
た選択メモリトランジスタ30への書き込みを例に挙げて
説明する。

書き込み時に図示しない書き込み制御手段の制御下
で、書き込み回路６を活性化させて、I/O線IOLに高電圧
V_PPを印加する。そして、コラムデコーダ２によりＹゲ
ートYG1のゲートのみを高電圧V_PPに昇圧し、他のＹゲー
トYG2、YG3のゲートはＬに設定する、また、ロウデコー
ダ３により、ワード線WL1のみを高電圧V_PPに昇圧する。
そして、ソース線スイッチ９によりソース線SLをＬに設
定する（接地する）。

このように設定すると、選択メモリトランジスタ30の
ドレイン及びコントロールゲートに高電圧V_PPが印加さ
れ、ソースが接地される。したがって、メモリトランジ
スタ30のチャネル領域38を流れる電子がドレイン拡散領
域32近傍のピンチオフ領域においてドレイン−ソース間
の電圧で加速され、アバランシェ崩壊によりホットエレ
クトロンとなりコントロールゲート36による電界により
ゲート酸化膜35のエネルギーギャップを越えてフローテ
ィングゲート34に注入されることにより、選択メモリト
ランジスタ30の閾値が高くなる（7V以上）。この状態を
“0"書き込み状態とする。

次に、消去動作について説明する。消去動作は全メモ
リトランジスタ30に対し一括して行われ、消去制御手段
７の制御下で、ソース線スイッチ９によりソース線SLを
高電圧V_PPに昇圧し、コラムデコーダ２によりすべての
ＹゲートYG1〜YG3のゲートにＬを与え、ロウデコーダ３
により、すべてのワード線WL1〜WL3をＬに設定する。

このように設定すると、すべてのメモリトランジスタ
30のドレインがフローティング状態に、コントロールゲ
ートが接地され、ソースに高電圧V_PPが印加される。し
たがって、ゲート酸化膜35に高電界がかかり、トンネル
現象によりフローティングゲート34に累積されていた電
子がソース拡散領域33に引抜かれることにより、メモリ
トランジスタの閾値が低くなる（1V程度）。すなわち、
EPROMにおいて、紫外線消去した状態と同じになる。こ
の状態を“1"書き込み状態とする。

なお、この動作は消去動作の一つである消去パルス印
加動作にすぎず、実際には、後述する消去前書き込み動
作とベリファイ動作とを併せて、消去動作となる。

次に読み出し動作について、第４図の点線で囲んだ選
択メモリトランジスタ30の記憶データの読み出しを例に
挙げて説明する。

図示しない読み出し制御手段の制御下で、コラムデコ
ータ２によりＹゲートYG1のゲートのみにＨ（電源V_CC;5
V程度）を与え、他のＹゲートYG2、YG3のゲートはＬに
設定する。また、ロウデコーダ３により、ワード線WL1
のみをＨに設定し、他のワード線WL2,WL3をＬに設定す
る。そして、ソース線スイッチ９によりソース線SLを接
地する。

このように設定すると、選択メモリトランジスタ30の
コントロールゲートにＨが付与され、ソースが接地され
る。したがって、選択メモリトランジスタ１に“0"が記
憶されている場合、選択メモリトランジスタ30はオフ状
態を維持するため、ビット線BL1を介してI/O線IOLから
ソース線SLにかけて電流が流れず、選択メモリトランジ
スタ30に“1"が記憶されている場合、選択メモリトラン
ジスタ30はオンするため、ビット線BL1を介してI/O線IO
Lからソース線SLにかけて電流が流れる。この電流の流
れの有無をセンスアンプ８により検出し、センス出力と
してH,Lを外部に出力することにより、選択メモリトラ
ンジスタ30に記憶されたデータの読み出しが行える。

ところで、EPROMにおける紫外線消去のように、紫外
線によりフローティングゲートに蓄積された電子を励起
し、フローティングゲートから除去する場合は、フロー
ティングゲートが電気的に中性になれば電子の放出は終
了する。一方、上記したフラッシュEEPROMのように、消
去動作にトンネル現象を利用した場合は、消去時間が長
いとフローティングゲート34中に蓄積された電子が過剰
に引き抜かれフローティングゲート34が正に帯電する可
能性がある。フローティングゲート34が正に帯電する
と、メモリトランジスタ30の閾値電圧は負になってしま
う。このような過消去メモリトランジスタは常時オン状
態となり、この過消去メモリトランジスタを介してリー
ク電流が流れるため、過消去メモリトランジスタをビッ
ト線BLを共用するメモリトランジスタの読み出しが不可
能になってしまう。また、書き込み時においても、過消
去されたメモリトランジスタを介してリーク電流が流れ
るため書き込み特性が劣化し、最悪の場合書き込み不能
となってしまう。

そこで、前述した消去パルス印加動作時において、ソ
ース拡散領域33に高電圧V_PPを印加する消去パルスの幅
を短くして、１回消去パルスを印加する度に全メモリト
ランジスタ30の記憶データを読み出し、全メモリトラン
ジスタ30が消去（“1"書き込み）状態にされたか否かを
確認するベリファイ動作を並行して実行する。以下、消
去パルス印加動作とベリファイ動作を繰返し、ベリファ
イ動作により全メモリトランジスタ30の消去状態を確認
すると、直ちに消去動作を終了する。このように、短い
消去パルスで行う消去パルス印加動作に加えてベリファ
イ動作を実行することにより、過消去メモリトランジス
タが生成されるのを防止している。このような消去パル
ス印加動作とベリファイ動作（以下、「消去／ベリファ
イ動作」と略す場合がある）からなる自動消去機能を備
えた消去動作がフラッシュEEPROMの消去時に実行される
のが一般的である。

さらに、自動消去機能について詳述する。10msのパル
ス幅の高電圧V_PPをソース線スイッチ９から発生させ
て、消去パルス印加動作を実行した後、ベリファイ動作
が実行される。ベリファイ動作は、消去制御回路７内の
図示しないアドレスカウンタにより発生したアドレス信
号により選択されたアドレス信号に基づき、ロウデコー
ダ２及びコラムデコーダ３により選択されたメモリトラ
ンジスタの記憶内容を読み出して、消去ベリファイを１
バイト単位で行う。

ベリファイ動作は全メモリトランジスタを対象として
行われるが、閾値の高い、つまり、未消去状態のメモリ
トランジスタの存在を検出すると、そのメモリトランジ
スタのアドレスを記憶後、直ちに終了し、再び消去パル
ス印加動作を行った後、前回記憶したアドレスからベリ
ファイ動作を再び実行する。これは、ベリファイ動作を
効率的に行い、消去時間の短縮をはかるためである。

そして、消去／ベリファイ動作は、ベリファイ時にす
べてのメモリトランジスタの閾値が低くなった、つま
り、消去されたと判定されるまで続行され、全メモリト
ランジスタの正常消去が確認されると終了する。

また、消去／ベリファイ動作実行前に、消去前書き込
み動作が実行される。この消去前書き込み動作により、
全メモリトランジスタに対し“0"書き込みがなされ閾値
が高められる。この消去前書き込み動作により、閾値が
低いメモリトランジスタを消去して過消去状態にしてし
まうのを予め回避することができる。この消去前書き込
み動作は、消去制御回路７内のアドレスカウンタから順
次アドレス信号がアドレスバッファ４に送られ、消去制
御回路７により、ロウデコーダ２、コラムデコーダ３及
び書き込み回路６を適宜制御することにより前述した書
き込み動作と同様にして行われる。

この消去前書き込み動作と前述した消去／ベリファイ
動作により全消去動作が実行されることになる。

〔発明が解決しようとする課題〕

フラッシュEEPROM等のように、消去ベリファイ機能を
有する消去動作を実行する従来の不揮発性半導体記憶装
置は以上のように構成されており、読み出しは、メモリ
トランジスタのオン／オフに応じて、電流センス型のセ
ンスアンプ８から、H,Lレベルのセンス出力を出力され
ることにより行っていた。

一般的に、高速に読み出しを行うには、従来の高速EP
ROMで用いられていたダミーセルを利用した差動増幅器
を用いる手段が望ましい。すなわち、読み出し対象のメ
モリトランジスタと同構成のダミー（セルの）メモリト
ランジスタを別途設け、ダミーメモリトランジスタに接
続される電流・電圧変換回路の出力電位VRを、読み出し
対象のメモリトランジスタに接続される電流・電圧変換
回路の前記読み出し対象のメモリトランジスタのオン／
オフに応じた出力電圧V1/V2の中間電位（V1＜VR＜V2）
になるように設定し、V1（あるいはV2）とVRとの微小電
位差を差動増幅器により検出し増幅することにより、高
速に読み出しを行うものである。

ところで、前述したように、フラッシュEEPROMは消去
時に、消去前書き込み動作、消去パルス印加動作及びベ
リファイ動作を行っている。一方、ダミーメモリトラン
ジスタも通常のメモリトランジスタとできるだけその特
性を同一にする必要性から、通常のメモリトランジスタ
とともに消去前書き込み動作、消去パルス印加動作及び
ベリファイ動作を行うことになる。

このため、ベリファイ動作時において、メモリトラン
ジスタの閾値が所望の値以下に下がっていない、つま
り、正常に消去されていない状態でも、ダミーメモリト
ランジスタの閾値も所望の値以下に下がっていなけれ
ば、差動増幅器は“1"読み出しを行う、つまり、正常に
消去されたと判定してしまう可能性が高い。その結果、
消去時における厳密なベリファイ機能を果たすことがで
きなくなるという問題点があった。

この発明は上記のような問題点を解決するためになさ
れたもので、ベリファイ機能のある消去動作に悪影響を
与えることなく、読み出しを高速に行うことができる不
揮発性半導体記憶装置を得ることを目的とする。

〔課題を解決するための手段〕

この発明にかかる不揮発性半導体記憶装置は、フロー
ティングゲートを有し、電気的書き込み消去可能なメモ
リトランジスタからなる複数のメモリセルと電気的書き
込み消去可能なダミーメモリトランジスタからなる複数
のダミーメモリセルとを備え、読み出し動作を、当該読
み出しの対象となるメモリトランジスタである選択メモ
リトランジスタのコントロールゲートに記憶内容に応じ
てオン／オフする読み出し電圧を与え、そのオン／オフ
を検出することにより行っており、通常読み出し動作
を、前記選択メモリトランジスタのオン／オフ状態に基
づき生じる読み出し検出電位と、前記ダミーメモリトラ
ンジスタの所定の状態に応じて生じる基準電圧との電位
差を差動増幅器で検出することにより行い、消去時のベ
リファイ動作時に行う読み出し動作を、選択メモリトラ
ンジスタのオン／オフ状態を電流センス型センスアンプ
により検出することにより行っている。

〔作用〕

この発明においては、通常読み出し動作を、読み出し
の対象となるメモリトランジスタである選択メモリトラ
ンジスタのオン／オフ状態に基づき生じる読み出し検出
電位とダミーメモリトランジスタの所定の状態に応じて
生じる基準電位との電位差を差動増幅器で検出すること
により行い、消去時においてベリファイ動作時に行う読
み出し動作を、選択メモリトランジスタのオン／オフ状
態を電流センス型センスアンプにより検出することによ
り行っている。

したがって、消去時におけるベリファイ動作は、通常
の読み出し動作と異なり、ダミーメモリトランジスタの
状態とは関係なく、選択メモリトランジスタのオン／オ
フ状態、つまりメモリトランジスタの閾値電圧のみに基
づいて行われる。

〔実施例〕

第１図はこの発明の第１の実施例であるフラッシュEE
PROMの基本構成を示す回路図である。同図に示すよう
に、ワード線WLの延長線にダミートランジスタ41のコン
トロールゲートに接続される。そして、ダミートランジ
スタ41のドレインがダミービット線DBLに接続され、Ｈ
レベルがゲートに印加されるダミーＹゲートDYGを介し
てダミーI/O線DIOLに接続される。

一方、メモリトランジスタ30側の構成は第４図で示し
た従来構成と同様であるが、I/O線IOLに接続される電流
・電圧変換回路51の構成は、従来例をセンスアンプ８の
インバータ24が取り除かれた回路と等価な構成となって
いる。また、ダミーI/O線DIOLに接続される電流・電圧
変換回路52も電流・電圧変換回路51と同じ構成である。
ただし、双方の負荷トランジスタのトランジスタサイズ
を変え、電流・電圧変換回路52の内部のトランジスタ
（例えば、第４図の従来のセンスアンプ８におけるトラ
ンジスタ21に相当するトランジスタ）のトランジスタサ
イズを電流・電圧変換回路51のそれより大きく設定して
いる。そして、ダミーメモリトランジスタ41が消去状態
（“1"書き込み状態）に設定されることにより、電流・
電圧変換回路52の出力電位レベルVRは、メモリトランジ
スタ30のオン状態時（“1"読み出し時）における電流・
電圧変換回路51の出力電位V1より高く、オフ状態時
（“0"読み出し時）における電流・電圧変換回路51の出
力電位V2より低くなる中間のレベルに設定される。

そして、電流・電圧変換回路51の電圧出力と電流・電
圧変換回路52の電圧出力とが差動増幅器53にそれぞれ与
えられる。差動増幅器53は双方の電圧出力の電位差を検
出し、H,Lに増幅し入出力バッファ10に出力する。ま
た、電流・電圧変換回路51の電圧出力が増幅器54を介し
て消去制御回路７にも与えられる。

なお、差動増幅器53は通常の読み出し時において活性
化され、消去ベリファイ動作時においては活性化されな
い。また、フラッシュEEPROMの全体構成は第３図で示し
た従来例と同様である。

このような構成において、通常の読み出し動作は、差
動増幅器53の出力を入出力バッファ10に付与することに
より行われる。この時、電流・電圧変換回路51の電圧出
力と電流・電圧変換回路52の電圧出力との電位差が100m
V程度であっても、直ちに増幅され、差動増幅器53の出
力としてH,Lレベルに増幅される。一方、従来のセンス
アンプ８（第４図参照）ではノードN1のレベルがインバ
ータ24が反転するまで上昇、もしくは降下しなければH,
Lレベルに増幅されない。したがって、従来より高速に
読み出しが行える。

一方、消去時のベリファイ動作は、差動増幅器53を非
活性にし、電流・電圧変換回路51の出力を増幅器54を介
して消去制御回路７に与えることにより行う。この増幅
器54は、従来のセンスアンプ８のインバータ24と等価的
な働きをするため、電流・電圧変換回路51と増幅器54と
により、等価的に従来の電流センス型センスアンプ８を
構成することになり、従来同様にメモリトランジスタが
正常に消去されたかを厳密に判定可能なベリファイ動作
が行える。

第２図はこの発明の第２の実施例であるフラッシュEE
PROMの基本構成を示す回路構成図である。同図に示すよ
うに、増幅器54の出力と差動増幅器53の出力とが切り換
えスイッチ55に与えられる。切り換えスイッチ55は選択
信号CLKの指示に基づき、増幅器54の出力及び差動増幅
器53の出力のうち一方を入出力バッファ10に出力する。
なお、他の構成は第１の実施例と同様であるため、説明
は省略する。

このような構成において、通常の読み出し動作は、切
り替えスイッチ55により、差動増幅器53の出力を入出力
バッファ10に付与することにより高速に読み出しが行わ
れる。

一方、消去時のベリファイ動作は、切り替えスイッチ
55により、増幅器54の出力を入出力バッファ10に付与す
ることにより、厳密に判定可能なベリファイ動作が行え
る。

上記第２の実施例の構成では、消去制御回路を特別に
有しないフラッシュEEPROMにも適用可能である。

なお、これらの実施例では不揮発性半導体記憶装置と
してフラッシュEEPROMを示したが、これに限定されず、
消去後にベリファイ動作を必要とするすべての不揮発性
半導体記憶装置に適用可能である。

〔発明の効果〕

以上説明したように、この発明によれば、通常読み出
し動作を、読み出しの対象となるメモリトランジスタで
ある選択メモリトランジスタのオン／オフ状態に基づき
生じる読み出し検出電位とダミーメモリトランジスタの
所定の状態に応じて生じる基準電位との電位差を差動増
幅器で検出することにより行い、消去時においてベリフ
ァイ動作時に行う読み出し動作を、選択メモリトランジ
スタのオン／オフ状態を電流センス型センスアンプによ
り検出することにより行っている。

したがって、消去時におけるベリファイ動作は、ダミ
ーメモリトランジスタの状態とは関係なく、選択メモリ
トランジスタのオン／オフ状態、つまりメモリトランジ
スタの閾値電圧のみに基づいて行われるため、メモリト
ランジスタが正確に消去されたかを厳密に判定すること
ができる。

また、通常の読み出し動作は差動増幅器を利用して行
われるため、高速読み出しを行うことができる。

【図面の簡単な説明】

第１図はこの発明の第１の実施例であるフラッシュEEPR
OMの基本構成を示す回路構成図、第２図はこの発明の第
２の実施例であるフラッシュEEPROMの基本構成を示す回
路構成図、第３図は従来のフラッシュEEPROMの基本構成
を示すブロック図、第４図は第３図で示したメモリセル
アレイの詳細を示す回路図、第５図は第４図で示したメ
モリトランジスタの構造を示す断面図である。 図において、７は消去制御回路、10は入出力バッファ、
41はダミートランジスタ、51,52は電流・電圧変換回
路、53は差動増幅器、54は増幅器、55は切り替えスイッ
チ、DBLはダミービット線、DYGはダミーＹゲートであ
る。 なお、各図中同一符号は同一または相当部分を示す。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小林 真一 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (72)発明者 林越 正紀 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (56)参考文献 特開 平１−184793（ＪＰ，Ａ) 特開 昭61−61297（ＪＰ，Ａ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】フローティングゲートを有し、電気的書き
   込み消去可能なメモリトランジスタからなる複数のメモ
   リセルと電気的書き込み消去可能なダミーメモリトラン
   ジスタからなる複数のダミーメモリセルとを備え、読み
   出し動作を、当該読み出しの対象となる前記メモリトラ
   ンジスタである選択メモリトランジスタのコントロール
   ゲートにその記憶内容に応じてオン／オフする読み出し
   電圧を与え、そのオン／オフを検出することにより行う
   不揮発性半導体記憶装置であって、 通常読み出し動作を、前記選択メモリトランジスタのオ
   ン／オフ状態に基づき生じる読み出し検出電位と、前記
   ダミーメモリトランジスタの所定の状態に応じて生じる
   基準電位との電位差を差動増幅器で検出することにより
   行い、 消去時においてベリファイ動作時に行う読み出し動作
   を、前記選択メモリトランジスタのオン／オフ状態を電
   流センス型センスアンプにより検出することにより行う
   ことを特徴とする不揮発性半導体記憶装置。