JP3450896B2 - 不揮発性メモリ装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、電源オフ時において
も情報を不揮発的に格納することのできる不揮発性メモ
リ装置および不揮発性メモリセルに関し、特に高速でア
クセスすることのできる不揮発性メモリ装置および不揮
発性メモリセルに関する。より特定的には、メモリセル
がフリップフロップ回路を構成要素として有する半導体
記憶装置の、電源オフ時における記憶情報の不揮発化を
実現するための構成に関する。

【０００２】

【従来の技術】情報を不揮発的に記憶することのでき半
導体メモリ装置としては、リード・オンリー・メモリ
（ＲＯＭ）が知られている。ＲＯＭには、記憶情報をマ
スク配線により固定的に書込むマスクＲＯＭ、および記
憶情報を電気的に書込むことのできるＥＰＲＯＭなどが
知られている。また、電気的に書換えのできるＥＥＰＲ
ＯＭの１つに、メモリセルが１つのフローティングゲー
ト型トランジスタで構成される「フラッシュメモリ」と
称されるものがある。

【０００３】図５４に従来のフラッシュメモリのセルの
構成および断面構造を概略的に示す。図５４（Ａ）にお
いて、メモリセルＭＴは、その一方導通端子がビット線
ＢＬに接続され、そのコントロールゲートＣＧがワード
線ＷＬに接続され、その他方導通端子がソース線ＳＬに
接続されるとともに、さらに電荷を蓄積するためのフロ
ーティングゲートＦＧを有するフローティングゲート型
トランジスタ９００により構成される。図５４において
は、１つのメモリセルのみを代表的に示すが、ワード線
ＷＬには１行に配列されたメモリセルＭＴのコントロー
ルゲートＣＧが接続され、ビット線ＢＬには１列に配列
されたメモリセルＭＴ（トランジスタ９００の一方導通
端子）が接続される。

【０００４】図５４（Ｂ）において、メモリセルＭＴ
は、半導体基板（またはウェル）９１０表面に形成され
る高濃度不純物領域９１２および９１４と、不純物領域
９１２および９１４間のチャネル領域上にゲート絶縁膜
９１６を介して形成されるフローティングゲートＦＧ
と、フローティングゲートＦＧ上に層間絶縁膜９１８を
介してされるコントロールゲートＣＧを含む。高濃度不
純物領域９１２はソース領域として機能し、ソース線Ｓ
Ｌに接続される。高濃度不純物領域９４４は、ドレイン
領域として作用し、ビット線ＢＬに接続される。フロー
ティングゲートＦＧに存在する電荷（電子）の量に従っ
てメモリトランジスタ９００の有するしきい値電圧が異
なる。このしきい値電圧の大小をデータの“０”および
“１”に対応させる。フローティングゲートＦＧへの電
荷（電子）の注入およびフローティングゲートＦＧから
の電荷（電子）の引抜きは以下のようにして行なわれ
る。

【０００５】フローティングゲートへの電荷の注入時に
は、図５５に示すように、コントロールゲートＣＧに高
電圧Ｖｐｐ（たとえば約１２Ｖ）が印加され、ドレイン
領域９１４には通常の電源電圧Ｖｃｃよりも少し高い高
電圧Ｖｐ（たとえば約７Ｖ）が印加される。ソース領域
９１２および基板（ウェル）領域９１０へは接地電位
（０Ｖ）が印加される。この状態においては、ドレイン
領域９１４とソース領域９１２との間に低抵抗のチャネ
ル領域が形成され、ドレイン領域９１４へソース領域９
１２から電子ｅが流入する。ドレイン領域９１４には、
比較的大きなソース−ドレイン間電圧により大きな電界
が発生しており、ドレイン領域近傍にこの高電界により
電子ｅが励起されてホットエレクトロンとなる。このド
レイン領域近傍の高電界により発生したホットエレクト
ロンがアバランシェブレークダウンにより大量に発生
し、チャネル領域およびドレイン領域９１４近傍のホッ
トエレクトロンがコントロールゲートＣＧと基板領域９
１０との間の高電界により加速されてフローティングゲ
ートＦＧへ引込まれてそこで蓄積される。フローティン
グゲートＦＧに電子ｅが多数蓄積した状態では、コント
ロールゲートＣＧから見たトランジスタ９００のしきい
値電圧Ｖｔｈが上昇する。

【０００６】フローティングゲートＦＧから電子を引抜
く場合には、図５６に示すようにソース領域９１２に高
電圧Ｖｐａ（たとえば１０Ｖ）が印加され、ドレイン領
域９１４はフローティング状態とされる。コントロール
ゲートＣＧおよび基板領域９１０へは接地電位（０Ｖ）
が印加される。この状態においては、ソース領域９１２
とコントロールゲートＣＧとの間の高電圧が容量分割に
よりソース領域９１２とフローティングゲートＦＧとの
間に印加される。ソース領域９１２とフローティングゲ
ートＦＧとの間の高電界により、ソース領域９１２から
フローティングゲートＦＧへファウラ−ノルドハイム型
トンネリング電流が流れ込み、フローティングゲートＦ
Ｇに蓄積された電子ｅがソース領域９１２へと流出す
る。これによりフローティングゲートＦＧからの電子の
引抜きが行なわれる。フローティングゲートＦＧに蓄積
された電子の量が少なくなった状態においては、コント
ロールゲートＣＧから見たトランジスタのしきい値電圧
Ｖｔｈが低くなる。

【０００７】すなわち、図５７に示すように、しきい値
電圧Ｖｔｈは、フローティングゲートから電子が引抜か
れた状態では直線Ｉで示すように、しきい値電圧Ｖｔｈ
１となり、フローティングゲートに電子が注入された状
態では、しきい値電圧Ｖｔｈ２となり、そのコントロー
ルゲートと印加電圧ソース−ドレイン間電流との関係は
直接ＩＩで示すようになる。通常動作時、すなわちデー
タの読出動作時においては、ソース領域は接地電位に固
定される。選択時にはワード線ＷＬに一定の電圧（たと
えば電源電圧Ｖｃｃレベル）が与えられる。この選択ワ
ード線上に与えられる電圧は図５７に示すしきい値電圧
Ｖｔｈ１およびＶｔｈ２の間の電圧である。したがっ
て、フローティングゲートに格納されている電子の量に
従って、フローティングゲート型トランジスタがオン状
態となるかまたはオフ状態を維持する。フローティング
ゲート型トランジスタがフローティングゲートに電子を
注入されて、しきい値電圧が高くなっている場合には、
選択時においてもオフ状態であり、この場合にはビット
線には電流が流れない。一方、メモリセルを構成するフ
ローティングゲート型トランジスタがフローティングゲ
ートから電子が引抜かれてしきい値電圧が低くなってい
る状態では、選択時にはフローティングゲート型トラン
ジスタがオン状態となり、ビット線には電流が流れる。
このビット線に流れる電流の有無に従ってデータを読出
す。

【０００８】ビット線を流れる電流の有無の検出は、電
流センス型センスアンプにより行なわれる。電流センス
型センスアンプにおいては、図５８に示すように、通
常、電流を電圧に変換し、この変換した電圧を基準電圧
Ｖｒｅｆと比較してデータの読出を行なう。したがっ
て、一本のデータ線に現われる電圧変化を検出するた
め、相補な信号を伝達する信号線の電位を差動的に増幅
する差動比較器の構成と比べてデータ読出に時間を要
し、高速でデータの読出を行なうことができないという
問題がある。

【０００９】一方、高速でアクセスすることのできる半
導体メモリ装置として、ＳＲＡＭ（スタティック・ラン
ダム・アクセス・メモリ）が知られている。ＳＲＡＭセ
ルは、図５９に示すように、フリップフロップ回路を構
成要素として含む。図５９において、ＳＲＡＭセルは、
ワード線ＷＬとビット線対ＢＬおよび／ＢＬとの交差部
に対応して配置される。ＳＲＡＭセルは、フリップフロ
ップ回路を構成するゲートとドレインが交差結合された
ＮチャネルＭＯＳトランジスタ９２０ａおよび９２０ｂ
と、ワード線ＷＬ上の信号電位に応答して導通し、記憶
ノード９２３ａおよび９２３ｂをそれぞれビット線ＢＬ
および／ＢＬに接続するためのアクセストランジスタ９
２２ａおよび９２２ｂと、記憶ノード９２３ａおよび９
２３ｂの電位をプルアップするための負荷素子Ｚ１およ
びＺ２を含む。負荷素子Ｚ１およびＺ２としては、ポリ
シリコンなどで構成される高抵抗抵抗素子、比較的大き
なオン抵抗を有するｐチャネルＭＯＳトランジスタ、薄
膜トランジスタなどが利用される。

【００１０】トランジスタ９２０ａおよび９２０ｂで構
成されるフリップフロップ回路により、記憶ノード９２
３ａおよび９２３ｂにおける信号電位がラッチされる。
データ書込／読出時においては、ワード線ＷＬ上の信号
電位は選択状態を示す“Ｈ”の電位に立上がり、アクセ
ストランジスタ９２２ａおよび９２２ｂがオン状態とな
り、記憶ノード９２３ａおよび９２３ｂがビット線ＢＬ
および／ＢＬに接続される。データ読出時には、この記
憶ノード９２３ａおよび９２３ｂに保持される信号電位
に従ってビット線ＢＬおよび／ＢＬの電位が変化し、こ
のビット線ＢＬおよび／ＢＬ上の電位差を差動増幅器に
より増幅することによりデータの読出が行なわれる。デ
ータ書込時においては、ビット線ＢＬおよび／ＢＬ上に
書込データに対応する信号電位（互いに相補な論理の信
号電位）が伝達され、記憶ノード９２３ａおよび９２３
ｂに書込データに対応する互いに相補な論理の信号電位
に伝達されてラッチされる。

【００１１】図５９に示すように、ＳＲＡＭセルは、６
個の素子を有しており、１個のトランジスタでメモリセ
ルが構成されるＲＯＭなどに比べてメモリセルの構成要
素の数が大きく、製造コストが高くなる欠点がある。し
かしながら、記憶データはフリップフロップ（トランジ
スタ９２０ａおよび９２０ｂ）によりラッチされている
ため、電源が投入されている限り記憶情報は安定に保持
され、ＤＲＡＭ（ダイナミック・ランダム・アクセス・
メモリ）のような記憶情報を保持するためのリフレッシ
ュ動作は必要とされず、またアクセス時における複雑な
タイミング制御が要求されず、比較的その動作タイミン
グの制御が容易であり、またビット線ＢＬおよび／ＢＬ
という相補なデータ伝達線対を有し、これらの相補なビ
ット線対上の信号電位を差動的に増幅するため高速動作
が可能であるという利点を有している。またメモリセル
の記憶ノード２２３ａおよび２２３ｂは高抵抗の負荷素
子Ｚ１およびＺ２を介して電源電圧が供給されており、
スタンバイ時におけるメモリセルにおける消費電流は極
端に少なく、電池を用いて記憶情報のバックアップを行
なうことができるという利点を備えている（ＤＲＡＭの
場合、スタンバイ時においてもリフレッシュ動作をこの
記憶情報保持のために行なう必要があり、このため消費
電力が高くなる）。

【００１２】しかしながら、上述のような利点を有する
ＳＲＡＭであっても電源を遮断すればその記憶情報はす
べて消失する。すなわち、図５９に示す構成のＳＲＡＭ
では、情報を不揮発的に記憶することができない。そこ
で、情報を不揮発的に記憶する機能を備えるＳＲＡＭが
従来から提案されている。図６０は従来の不揮発記憶機
能を備えるＳＲＡＭのセルの構成を示す図である。図６
０において、不揮発性ＳＲＡＭは、フリップフロップを
構成するｎチャネルＭＯＳトランジスタＱＢおよびＱＣ
と、ワード線ＷＬ上の信号電位に応答して導通し、記憶
ノードＡおよびＢをビット線ＢＬおよび／ＢＬへそれぞ
れ接続するためのアクセストランジスタＱＡおよびＱＤ
と、記憶ノードＡおよびＢと電源電位供給ノードＶＣと
の間にそれぞれ接続されるフローティングゲート型トラ
ンジスタＱＦ１およびＱＦ２を含む。フローティングゲ
ート型トランジスタＱＦ１およびＱＦ２のコントロール
ゲートおよびドレインはともに電源電位供給ノードＶＣ
に接続される。フローティングゲート型トランジスタＱ
Ｆ１およびＱＦ２は、通常の動作時（データの書込およ
び読出時）は、ともにオン状態にあり、負荷素子として
機能する。通常の動作時においては、ワード線ＷＬ上の
信号電位が“Ｈ”となると、記憶ノードＡおよびＢがビ
ット線ＢＬおよび／ＢＬに接続され、データの書込また
は読出が行なわれる。データの不揮発的な記憶は以下の
ようにして行なわれる。

【００１３】ワード線ＷＬの電位は“Ｌ”に設定する。
今、記憶ノードＡの電位が“Ｈ”であり、記憶ノードＢ
の電位が“Ｌ”であ＞とする。この記憶ノードＡおよび
Ｂの信号電位は電源電位ＶＣレベルおよび接地電位レベ
ルである。この状態において、電源電位供給ノードＶＣ
に印加される電圧ＶＣを上昇させて、トランジスタＱＦ
１およびＱＦ２のピンチオフ電圧以上に設定する。記憶
ノードＡおよびＢの電位はそれぞれ“Ｈ”および“Ｌ”
であるため、トランジスタＱＣがオン状態、トランジス
タＱＢがオフ状態である。したがって、フローティング
ゲート型トランジスタＱＦ１には、この電源電圧供給ノ
ードＶＣの電位にかかわらず、電流が流れない。したが
って、トランジスタＱＦ１のしきい値電圧は変化しな
い。

【００１４】一方、トランジスタＱＦ２においては電流
が流れるため、この電源電圧供給ノードＶＣの電位がそ
のピンチオフ電圧以上となると、トランジスタＱＦ２の
大きなドレイン電界によりアバランシェブレークダウン
が生じ、ホットエレクトロンがそのフローティングゲー
ト内に注入され、トランジスタＱＦ２のしきい値電圧が
上昇する。トランジスタＱＦ１およびＱＦ２のしきい値
電圧の変化により、データ“１”が不揮発的に書込まれ
る。トランジスタＱＦ１およびＱＦ２のしきい値電圧
は、そのフローティングゲートに格納された電荷（電
子）の量により決定されており、電源電圧供給ノードＶ
Ｃにおける電源電圧供給が遮断されても変化しない。

【００１５】電源電圧供給ノードＶＣに電源電圧を投入
すると、トランジスタＱＦ１のしきい値電圧はトランジ
スタＱＦ２のしきい値電圧よりも低いため、トランジス
タＱＦ１が先にオン状態となり、記憶ノードＡの電位が
記憶ノードＢの電位よりも高くなり、トランジスタＱＣ
が先にオン状態となり、記憶ノードＡおよびＢの信号電
位はフリップフロップを構成するトランジスタＱＢおよ
びＱＣによりラッチされる。すなわち、先に書込まれた
不揮発性データ“１”が再生される。トランジスタＱＦ
１およびＱＦ２のしきい値電圧の初期状態への復帰は、
紫外線照射により行なわれる。

【００１６】

【発明が解決しようとする課題】従来の不揮発性性ＳＲ
ＡＭセルの構成の場合、フローティングゲート型トラン
ジスタのフローティングゲートとドレインとが同じ電圧
供給ノードに接続される。ドレインにピンチオフ電圧以
上の電圧を印加してアバランシェブレークダウンにより
ホットエレクトロンを発生している。このアバランシェ
ブレークダウンはチャネル領域においても生じるが、ピ
ンチオフ時にはチャネル−ドレイン間に高電圧が印加さ
れるため、ほぼドレイン領域近傍においてホットエレク
トロンが発生する。この発生したホットエレクトロンを
フローティングゲートへ注入するためには、十分な加速
電圧をもって発生したホットエレクトロンを加速する必
要がある。しかしながら、コントロールゲートとドレイ
ン領域の電圧を同じ電圧とした場合電位差が生じないた
め、ドレイン領域近傍に発生したホットエレクトロンを
フローティングゲート方向に向かって十分加速すること
ができず、効率的にフローティングゲートへ電子を注入
することができなくなる。この場合、発生したホットエ
レクトロンはゲート絶縁膜中にトラップされ、ゲート絶
縁膜の信頼性を低下させる可能性が生じる。

【００１７】フローティングゲート型トランジスタは、
本質的にエンハンスメント型ＮチャネルＭＯＳトランジ
スタであるため、負荷素子として機能するためにその電
流供給能力は小さくされている。したがってチャネル電
流（ドレイン電流）は小さく、発生するホットエレクト
ロンの数も少なくなるため、効率的にフローティングゲ
ートへ電子を注入することができない場合、フローティ
ングゲートへ十分な量の電子を注入することができず、
フローティングゲート型トランジスタに必要十分なしき
い値電圧の変化を生じさせることができなくなり、確実
にデータを不揮発的に記憶することができなくなるとい
う問題が生じる。

【００１８】また、紫外線照射によりフローティングゲ
ートから電子の放出を行なっているが、この紫外線照射
を行なうためには、半導体メモリ装置を高価な紫外線透
過窓を有するパケットに収納する必要があり、半導体メ
モリ装置の価格が高くなるという問題ｍ生じる。それゆ
え、この発明の目的は、高速で動作する不揮発性メモリ
装置を提供することである。この発明の他の目的は、確
実に記憶データを不揮発的に記憶することのできる不揮
発性半導体メモリ装置を提供することである。

【００１９】この発明のさらに他の目的は、確実に記憶
データを不揮発的に記憶することのできる不揮発性半導
体メモリセルを提供することである。この発明のさらに
他の目的は、高速で動作する不揮発性メモリ装置を実現
するための不揮発性メモリセルを提供することである。

【００２０】

【課題を解決するための手段】請求項１に係る不揮発性
半導体メモリ装置は、行および列のマトリクス状に配列
される複数のメモリセルを含む。これら複数のメモリセ
ルの各々は、第１および第２のノードの信号電位をラッ
チするように接続される交差結合されたトランジスタ
と、これら第１および第２のノードと第３および第４の
ノードとの間に各々接続されかつそれぞれのコントロー
ルゲートが第５のノードに接続される第１および第２の
フローティングゲート型トランジスタを含む。

【００２１】請求項１に係る発明はさらに、第１の動作
モード時に、第３および第４のノードの電位を第１の電
位に設定しかつ第５のノードをこの第１の電位よりも高
い第２の電位に設定し、第２の動作モード時に第３およ
び第４のノードを第３の電位に設定しかつ第５のノード
を第１および第３の電位よりも低い第４の電位に設定す
るとともに、さらに第３の動作モード時に第３、第４お
よび第５のノードを第３および第４の電位の間の電位に
設定する電位設定手段を備える。請求項２に係る不揮発
性メモリセルは、交差結合された１対のトランジスタを
含み、第１および第２のノードの互いに相補な論理の信
号電位をラッチするためのフリップフロップ手段と、電
源ノードと第１および第２のノードとの間にそれぞれ接
続され、第１および第２のノードの信号電位を不揮発的
に記憶するための１対のフローティングゲート型トラン
ジスタとを含む。これら１対のフローティングゲート型
トランジスタのコントロールゲートは制御電極ノードに
接続される。電源ノードおよび制御電極ノードは、通常
動作モード時には所定の電源電圧を受け、第１および第
２のノードの信号電位を不揮発的に記憶する動作モード
時にはこれら電源ノードおよび制御電極ノードはそれぞ
れ前記電源電圧よりも高い第１の高電圧とこの第１の高
電圧よりも高い第２の高電圧を受け、かつさらに不揮発
的に記憶した信号電位を消去する動作モード時には電源
ノードおよび制御電極ノードはそれぞれ第３の高電圧お
よび接地電位を受ける。

【００２２】請求項３に係る不揮発性メモリセルは、交
差結合された１対のトランジスタを含み、第１および第
２のノードの互いに相補な論理の信号電位をラッチする
ためのフリップフロップ手段と、電源ノードと第１のノ
ードおよびこの電源ノードおよび第２のノードとの間の
少くとも一方に接続されるフローティングゲート型トラ
ンジスタとを備える。フローティングゲート型トランジ
スタのコントロールゲートは電源ノードとは異なる制御
電極ノードに接続される。通常動作モードには電源ノー
ドおよび制御電極ノードは所定の電源電圧を受ける。第
１および第２のノードの信号電位を不揮発的に記憶する
動作モード時には、これら電源ノードおよび制御電極ノ
ードは、フローティングゲート型トランジスタにアバラ
ンシェブレークダウンによるホットエレクトロンのフロ
ーティングゲートへの電子の注入を生じさせるに足る電
位差を有する電圧を受ける。不揮発的に記憶した情報の
消去動作モード時には、電源ノードおよび制御電極ノー
ドは、フローティングゲートトランジスタにおいてフロ
ーティングゲートから電源ノードへのトンネリング電流
を生じさせるに足る電位差を有する電圧を受ける。通常
動作モードには電源ノードおよび制御電極ノードはとも
に所定の電源電圧を受ける。

【００２３】

【００２４】

【００２５】

【００２６】

【００２７】

【００２８】

【００２９】

【作用】請求項１に係る不揮発性メモリ装置において
は、第１の動作モード時には第３および第４のノードが
第１の電位に、第５のノードが第１の電位よりも高い第
２の電位に設定される。第１および第２のノードは記憶
電位に応じて第１の電位以下の電源電圧または接地電位
に設定される。したがって、第１および第２のフローテ
ィングゲート型トランジスタの一方において電流が流
れ、アバランシェブレークダウンによりホットエレクト
ロンが発生する。第３および第４のノードの第１の高電
位は第５のノードの第２の高電位よりも低いため、この
発生したホットエレクトロンは確実に加速されてフロー
ティングゲートへ注入され、効率的なしきい値電圧のシ
フトを生じさせる。

【００３０】第２の動作モード時においては、第５のノ
ードが第４の電位に設定され、第３および第４のノード
が第３の電位に設定される。フローティングゲート型ト
ランジスタには実質的にチャネル領域が形成されず、フ
ローティングゲートと第３および第４のノードとの間に
高電界が印加され、ファウラノルドハイム型トンネリン
グ電流によりフローティングゲートから第３および第４
のノードへ電子が流出し、フローティングゲート型トラ
ンジスタのしきい値電圧は初期値に復帰し、不揮発的に
記憶した情報が消去される。

【００３１】請求項２の不揮発性メモリセルにおいて
は、第１の動作モード時には電源ノードおよび制御電極
ノードはともに電源電圧を受け、１対のフローティング
ゲート型トランジスタは負荷素子として作用する。不揮
発性記憶モード時には、電源ノードは第１の高電圧を受
け、また制御電極ノードは第１の高電圧よりも高い第２
の高電圧を受ける。第１および第２の記憶ノードは記憶
データに応じて電源電圧または接地電位にある。一方の
フローティングゲート型トランジスタにおいてドレイン
に高電界が発生してアバランシェブレークダウンによる
ホットエレクトロンが大量に発生し、これら発生したホ
ットエレクトロンは第２の高電圧により生じた高電界に
より加速されて効率的にフローティングゲートに注入さ
れる。

【００３２】消去モード時には、制御電極ノードが接地
電位に設定され、電源ノードが高電圧を受ける。第１お
よび第２の記憶ノードは記憶データに従って電源電位お
よび接地電位に設定される。１対のフローティングゲー
ト型トランジスタ両者においてフローティングゲートと
電源ノードとの間にファウラノルドハイム型トンネリン
グ電流が生じ、フローティングゲートからの電子の引抜
きが行なわれ、フローティングゲート型トランジスタの
しきい値電圧が初期値に復帰する。請求項３に係る半導
体メモリセルにおいては、不揮発性記憶モード時には制
御電極ノードと電源ノードとの間に印加される電圧によ
り、一方のフローティングゲート型トランジスタにおい
てアバランシェブレークダウンにより大量のホットエレ
クトロンが発生し、フローティングゲートへ加速ホット
エレクトロンが注入され、効率的に一方のフローティン
グゲート型トランジスタのしきい値電圧を変化させる。
消去モード時においては、制御電極ノードと電源ノード
の印加電圧によりフローティングゲートからファウラノ
ルドハイム型トンネリング電流により電子が引抜かれ、
フローティングゲート型トランジスタのしきい値電圧が
初期値に復帰する。

【００３３】

【００３４】

【００３５】

【００３６】

【００３７】

【実施例】

［実施例１］図１はこの発明の第１の実施例である不揮
発性メモリ装置の１つのメモリセルの構成を示す図であ
る。図１において、メモリセルＭＣは、記憶ノードＡお
よびＢの信号電位（記憶情報）をラッチするためのフリ
ップフロップを構成するｎチャネルＭＯＳトランジスタ
２ａおよび２ｂを含む。ＭＯＳトランジスタ２ａはその
一方導通端子（ドレイン）が記憶ノードＡに接続され、
そのゲートが記憶ノードＢに接続され、その他方導通端
子（ソース）が接地電位（ＧＮＤ）を受けるように接続
される。ＭＯＳトランジスタ２ｂは、その一方導通端子
が記憶ノードＢに接続され、そのゲートが記憶ノードＡ
に接続され、その他方導通端子が接地電位を受けるよう
に接続される。

【００３８】メモリセルＭＣは、さらに電源ノード４ａ
と記憶ノードＡの間に接続され、そのコントロールゲー
トが制御電極ノード５に接続されるフローティングゲー
ト型トランジスタ１ａと、電源ノード４ｂと記憶ノード
Ｂの間に接続され、そのコントロールゲートが制御電極
ノード５に接続されるフローティングゲート型トランジ
スタ１ｂと、ワード線ＷＬ上の信号電位に応答して導通
し、記憶ノードＡおよびＢをビット線ＢＬおよび／ＢＬ
へそれぞれ接続するアクセストランジスタ３ａおよび３
ｂを含む。アクセストランジスタ３ａおよび３ｂは、ｎ
チャネルＭＯＳトランジスタで構成される。

【００３９】フローティングゲート型トランジスタ１ａ
および１ｂは、エンハンスメント型ｎチャネルＭＯＳト
ランジスタとして作用する。フローティングゲート型ト
ランジスタ１ａおよび１ｂのしきい値電圧はそれぞれの
フローティングゲートに蓄積された電荷（電子）の量に
応じて決定される。フローティングゲート型トランジス
タ１ａおよび１ｂは、比較的大きなオン抵抗を有してお
り、導通時には、記憶ノードＡおよびＢの電位をプルア
ップするための負荷素子として機能する。次に動作につ
いて説明する。

【００４０】（ｉ） 通常動作時：通常動作時において
は、図２に示すように、電源端子４ａおよび４ｂならび
に制御電極ノード５へは電源電圧Ｖｃｃ（たとえば５
Ｖ）が印加される。フローティングゲート型トランジス
タ１ａおよび１ｂは、それぞれの初期しきい値電圧Ｖｔ
ｈは約０．７ないし１．０Ｖに設定される。この状態に
おいては、フローティングゲート型トランジスタ１ａお
よび１ｂはともに導通状態にあり、負荷素子として機能
し、記憶ノードＡおよびＢの電位をプルアップする機能
を備える。ワード線ＷＬが選択状態とされてその電位が
電源電圧Ｖｃｃレベルの“Ｈ”に立上がると、アクセス
トランジスタ３ａおよび３ｂが導通し、記憶ノードＡお
よびＢがそれぞれビット線ＢＬおよび／ＢＬに接続され
る。これにより、データの書込または読出が行なわれ
る。したがって、通常動作時においては、このメモリセ
ルＭＣは、ＳＲＡＭセルと同じ動作をする。

【００４１】（ii） 不揮発性記憶モード時 不揮発性記憶モード時においては、電源を切る前に記憶
ノードＡおよびＢのデータを不揮発的に記憶する。この
不揮発性記憶モード時においては、図３に示すように、
電源ノード４ａおよび４ｂには電源電圧Ｖｃｃよりも高
い第１の高電圧Ｖｐ（たとえば７Ｖ程度）を印加し、制
御電極ノード５へはこの第１の高電圧Ｖｐよりもさらに
高い第２の高電圧Ｖｐｐ（たとえば約１２Ｖ）を印加す
る。ワード線ＷＬの電位は“Ｌ”である。今、記憶ノー
ドＡには“Ｈ”の信号電位が保持されており、記憶ノー
ドＢには“Ｌ”の信号電位が保持されているとする。記
憶ノードＡおよびＢの“Ｈ”および“Ｌ”の信号電位は
それぞれ電源電圧Ｖｃｃレベルおよび接地電位ＧＮＤレ
ベルである。ＭＯＳトランジスタ２ａがオフ状態、ＭＯ
Ｓらと２ｂがオン状態である。

【００４２】フローティングゲート型トランジスタ１ａ
においては、その電源ノード４ａと記憶ノード１ａの電
位差が約２Ｖであり、そのドレイン近傍には高電界は生
じずまたトランジスタ２ａはオフ状態であり電流は流れ
ず、アバランシェブレークダウンによるホットエレクト
ロンの発生は生じず、フローティングゲートへの電子の
注入は行なわれない。したがってフローティングゲート
型トランジスタ１ａのしきい値電圧は初期値を維持して
いる。一方、フローティングゲート型トランジスタ１ｂ
においては、トランジスタ２ｂはオン状態でありドレイ
ン電流が流れ、また電源ノード４ｂと記憶ノードＢの間
の電位差はＶｐでありドレイン（電源ノード４ｂに接続
される領域）に高電界が発生しチャネル領域およびドレ
イン領域近傍にホットエレクトロンがアバランシェブレ
ークダウンにより大量に発生する。この発生したホット
エレクトロンは、制御電極ノード５に印加されている第
２の高電圧Ｖｐｐにより発生される高電界により加速さ
れてフローティングゲートへ注入される。フローティン
グゲート型トランジスタ１ｂのしきい値電圧の初期値が
上昇する。このとき制御電極ノード５と電源ノード４ｂ
の間には電位差が生じており、発生したホットエレクト
ロンは確実に加速されて効率的にフローティングゲート
へ注入される。

【００４３】しきい値電圧の変化量については、約０．
１Ｖ程度の差があれば、記憶ノードＡおよびＢの信号電
位を不揮発的に記憶することができる。しかしながら、
製造時に生じる素子特性のばらつき、チャネル領域の不
純物濃度のばらつき、マスク合せのトレランスによるト
ランジスタサイズ（チャネル長およびチャネル幅）のば
らつき等に対するマージンを考慮し、約０．５Ｖ以上し
きい値電圧を変化させるのが望ましい。たとえば、ゲー
ト絶縁膜（フローティングゲートとチャネル領域との間
の絶縁膜）の膜厚Ｔｏｘ（酸化膜換算）を約１００Åに
設定した場合、第１の高電圧Ｖｐとして約７Ｖ、第２の
高電圧Ｖｐｐとして約１２Ｖを用いた場合、これらの高
電圧ＶｐｐおよびＶｐを１０ないし２０マイクロ秒印加
した場合、初期しきい値電圧が０．７ないし１．０Ｖの
場合には、電子の注入により、しきい値電圧は６ないし
７Ｖに変化する。

【００４４】上述の一連の動作により、記憶ノードＡお
よびＢの信号電位をフローティングゲート型トランジス
タ１ａおよび１ｂのしきい値電圧として不揮発的に記憶
する。この後電源をオフにする。電源が遮断された場合
においても、フローティングゲート型トランジスタ１ａ
および１ｂにおいては、フローティングゲートは絶縁膜
により取囲まれており電気的にフローティング状態とさ
れているため、フローティングゲートに蓄積された電子
はフローティングゲート内に閉込められたままであり、
これらフローティングゲート型トランジスタ１ａおよび
１ｂのしきい値電圧は変化しない。これにより、電源オ
フ時においても、記憶ノードＡおよびＢに格納されたデ
ータを不揮発的に記憶することができる。

【００４５】電源をオンにすると、電源ノード４ａおよ
び４ｂならびに制御電極ノード５へは、電源投入に従っ
て電源電圧Ｖｃｃが印加される。フローティングゲート
型トランジスタ１ｂのしきい値電圧は約６ないし７Ｖと
上昇した場合、制御電極ノード５に電源電圧Ｖｃｃが印
加されても、フローティングゲート型トランジスタ１ｂ
はオフ状態であり、電源ノード４ｂから記憶ノードＢへ
は電流が流れない。一方、フローティングゲート型トラ
ンジスタ１ａのしきい値電圧は初期値の約０．７ないし
１．０Ｖであり、制御電極ノード５に印加された電源電
圧Ｖｃｃに従ってフローティングゲート型トランジスタ
１ａが導通し、記憶ノードＡは電源ノード４ａから電流
が与えられてその電位が上昇する。これにより、記憶ノ
ードＡの電位は“Ｈ”、記憶ノードＢの電位は“Ｌ”に
設定される。この記憶ノードＡおよびＢの信号電位はＭ
ＯＳトランジスタ２ａおよび２ｂによりラッチされる。
上述の動作により、記憶ノードＡおよびＢの電源オフ前
の信号電位が再生される。

【００４６】上述の説明においては、フローティングゲ
ート型トランジスタ１ｂの変化後のしきい値電圧を約６
ないし７Ｖとしている。しかしながら、前述の説明のよ
うに、フローティングゲート型トランジスタ１ａおよび
１ｂのしきい値電圧の差は０．５Ｖ以上あればよく、フ
ローティングゲート型トランジスタ１ｂの変化後のしき
い値電圧は２ないし３Ｖであってもよい。電源投入によ
り制御電極ノード５の電圧は約５Ｖに上昇する。このと
きには、しきい値電圧の低いフローティングゲート型ト
ランジスタ１ａが先にオン状態となり、記憶ノードＡへ
電流を供給し、記憶ノードＡの電位を上昇させる。この
記憶ノードＡの電位上昇に伴って、ＭＯＳトランジスタ
２ｂが先にオン状態となり、記憶ノードＢを放電する。
これによりＭＯＳトランジスタ２ａはオフ状態を維持
し、記憶ノードＡおよびＢの信号電位はＭＯＳトランジ
スタ２ａおよび２ｂで構成されるフリップフロップによ
り確実にラッチされる。

【００４７】フローティングゲート型トランジスタ１ａ
および１ｂのしきい値電圧の変化量は、電源ノード４ａ
および４ｂならびに制御電極ノード５へ印加される高電
圧ＶｐｐおよびＶｐが高いほど、またこれらの高電圧の
印加時間が長いほど大きくなる。したがって、これらの
高電圧ＶｐｐおよびＶｐの値ならびに高電圧印加時間を
適当に調節することにより最適なしきい値電圧変化量を
実現することができる。上述のような不揮発性記憶モー
ドを実行した場合、このメモリ装置は固定データを記憶
したメモリ（ＲＯＭ）として利用することができる。Ｓ
ＲＡＭと同一の動作を実現するためには、フローティン
グゲート型トランジスタ１ａおよび１ｂのしきい値電圧
を同じにする必要がある。このため、以下に述べる消去
モードが実行される。

【００４８】(iii) 消去モード：消去モードにおいて
は、図４に示すように、ワード線ＷＬは非選択状態とさ
れ、電源ノード４ａおよび４ｂに高電圧Ｖｐａが印加さ
れ、制御電極ノード５には接地電位レベルの電圧を印加
する。高電圧Ｖｐａは、第１の高電圧Ｖｐと第２の高電
圧Ｖｐｐの間の電圧レベルであり、たとえば約１０Ｖ程
度である。トランジスタ１ａおよび１ｂの基板には０Ｖ
が印加される。記憶ノードＡおよびＢがそれぞれ“Ｈ”
および“Ｌ”の信号電位を保持していると仮定する。こ
の場合、フローティングゲート型トランジスタ１ｂにお
いては、コントロールゲートとドレインとの間の高電界
によりファウラ−ノルドハイム型トンネリング電流が生
じ、フローティングゲートに蓄積された電子が電源ノー
ド４ｂへ流出し、フローティングゲート型トランジスタ
１ｂのしきい値電圧が初期値に復帰する。

【００４９】一方、フローティングゲート型トランジス
タ１ａにおいては、記憶ノードＡには電源電圧Ｖｃｃレ
ベルの電圧が印加されており、そのフローティングゲー
トには、電源ノード４ａからの高電圧Ｖｐａとフローテ
ィング状態の記憶ノードＡからの電源電圧Ｖｃｃによる
電界とが与えられる。この場合においては、フローティ
ングゲート型トランジスタ１ａにおいては、電源ノード
４ａと制御電極ノード５との間の電位差による高電界は
記憶ノードＡの“Ｈ”電位により緩和され、ファウラ−
ノルドハイム型トンネリング電流は生じず、フローティ
ングゲートからの電子の流出が生じない（または生じて
もごくわずかである）。これにより、フローティングゲ
ート型トランジスタ１ａにおいてはしきい値電圧はほぼ
初期値を維持する。

【００５０】図５は、高電圧を選択的に発生するための
構成を示す図である。図５において、半導体メモリ装置
は、チップ３０の周辺に設けられるパッド２１および２
３と、メモリセルＭＣが行および列のマトリクス状に配
列されたメモリセルアレイ２０を含む。パッド２１に導
電線２２が接続され、この導電線２２が、メモリセルア
レイ２０内のメモリセルＭＣそれぞれの制御電極ノード
５に接続される。パッド２３には導電線２４が接続さ
れ、この導電線２４はメモリセルアレイ２０内のメモリ
セルＭＣのそれぞれの電源ノード４（４ａおよび４ｂを
総称的に示す）に接続される。パッド２１および２３へ
は動作モードに応じて所定の電圧が与えられる。不揮発
性記憶モード時にはパッド２１に高電圧Ｖｐｐが与えら
れ、パッド２３に高電圧Ｖｐが与えられる。消去モード
時にはパッド２１にはたとえば接地電位ＧＮＤ（０Ｖ）
が与えられ（０Ｖより高くてもよい）、パッド２３には
高電圧Ｖｐａが与えられる。通常動作モード時にはパッ
ド２１および２３へは電源電圧Ｖｃｃが与えられる。

【００５１】図６は、高電圧を選択的に発生するための
電圧発生回路の他の構成を示す図である。図６におい
て、電圧発生回路は、ノード４１に与えられる制御信号
に従って指定された動作モードを検出し、指定された動
作モードを示す制御信号を発生するモード検出回路４０
と、モード検出回路４０からの動作モード指定信号に従
って制御電極ノード５へ与えられる電圧を発生する電圧
制御回路４２と、モード検出回路４０からの動作モード
指定信号に従って電源ノード４ａおよび４ｂへ与えられ
る電圧を発生する電圧発生回路４４を含む。

【００５２】モード検出回路４０は、たとえば外部制御
信号（チップイネーブル信号／ＣＥ、アウトプットイネ
ーブル信号／ＯＥなど）とアドレス信号入力端子へ与え
られる所定のアドレス信号の状態の組合わせに従って指
定された動作モードを検出する。電圧発生回路４２は、
接地電位レベルを発生する接地電位発生回路５１と、ノ
ード４３へ与えられる電源電圧Ｖｃｃから高電圧Ｖｐｐ
を作成して発生するＶｐｐ発生回路５２と、モード検出
回路４０からの動作モード指定信号に従って接地電位発
生回路５１の出力、Ｖｐｐ発生回路５２の出力およびノ
ード４３へ与えられた電源電圧Ｖｃｃのいずれかを選択
し、該選択した電圧を制御電極ノード５へ与える選択回
路５３を含む。

【００５３】電圧発生回路４４は、電源電圧Ｖｃｃから
高電圧Ｖｐを発生するＶｐ発生回路５５と、電源電圧Ｖ
ｃｃから高電圧Ｖｐａを発生するＶｐａ発生回路５６
と、モード検出回路４０からの動作モード指定信号に従
って電源電圧Ｖｃｃ、高電圧ＶｐおよびＶｐａのいずれ
かを選択し該選択した電圧を電源ノード４ａおよび４ｂ
へ伝達する選択回路５７を含む。Ｖｐｐ発生回路５２、
Ｖｐ発生回路５５、およびＶｐａ発生回路５６は、それ
ぞれモード検出回路４０から対応の動作モード指定信号
が与えられたときに活性化されて電源電圧Ｖｃｃからそ
れぞれ対応の高電圧を発生する。図６に示す構成の場
合、制御電極ノード５および電源ノード４ａおよび４ｂ
へ与えられる電圧はモード検出回路４０の制御の下に発
生される。したがって外部回路が動作モードに応じて複
数種類の電圧を選択的に発生する必要がなく、外部回路
の負荷が軽減される。なお図６においては、モード検出
回路４０へは、ノード４３に与えられた電源電圧Ｖｃｃ
が与えられており、モード検出回路４０がこの電源電圧
Ｖｃｃを動作電源電圧として動作している。

【００５４】以上のように、第１の実施例に従えば、Ｓ
ＲＡＭの負荷素子としてフローティングゲート型トラン
ジスタを用いかつフローティングゲート型トランジスタ
のコントロールゲートへ電圧を印加する制御電極ノード
と一方導通端子（ドレイン）へ電圧を印加するための電
源ノードとを別々に設けたため、フローティングゲート
型トランジスタのコントロールゲートと一方導通端子
（ドレイン）との間に十分な電位差を生じさせることが
でき、アバランシェブレークダウンにより発生したホッ
トエレクトロンを確実に加速して効率的にフローティン
グゲートへ注入することができ、しきい値電圧を確実に
変化させることができる。これにより、確実に記憶情報
を不揮発的に記憶することのできるＳＲＡＭセルおよび
ＳＲＡＭを実現することができる。また変化したしきい
値電圧を初期値に復帰させる消去動作を電気的に行なう
ことも可能となり、紫外線照射を行なうための紫外線透
過窓を設ける必要がなく、安価なパッケージを用いてＳ
ＲＡＭチップを封入することができ、安価な不揮発性Ｓ
ＲＡＭを実現することができる。

【００５５】［変形例］図７はこの発明の第１の実施例
の変形例である不揮発性メモリセルの構成を示す図であ
る。図７において、不揮発性メモリセルＭＣは、交差結
合されてフリップフロップを構成するｎチャネルＭＯＳ
トランジスタ２ａおよび２ｂと、負荷素子として機能す
るフローティングゲート型トランジスタ１００ａおよび
１００ｂを含む。フローティングゲート型トランジスタ
１００ａはその一方導通端子が電源ノード４ａに接続さ
れ、そのコントロールゲートが制御電極ノード５に接続
され、その他方導通端子（ソース）が記憶ノードＡに接
続される。フローティングゲート型トランジスタ１００
ｂは、その一方導通端子（ドレイン）が電源ノード４ｂ
に接続され、そのコントロールゲートが制御電極ノード
５に接続され、その他方導通端子（ソース）が記憶ノー
ドＢに接続される。

【００５６】図７に示す不揮発性メモリセルの構成は図
１に示す不揮発性メモリセルの構成と同様である。異な
っている点は、フローティングゲート型トランジスタ１
００ａおよび１００ｂのしきい値電圧の初期値が負の値
に設定されていることである。すなわち、フローティン
グゲート型トランジスタ１００ａおよび１００ｂはディ
プレッション型ｎチャネルＭＯＳトランジスタとして機
能し、常時オン状態である。すなわち、フローティング
ゲート型トランジスタ１００ａおよび１００ｂは、図８
に示すように「過消去」状態に設定され、そのしきい値
電圧の初期値Ｖｔｈ３が負の電圧に設定される。「過消
去」状態は、フローティングゲートから過剰に電子を電
気的に引抜くことにより実現される。チャネル領域の不
純物濃度を低くする。初期設定時においてフローティン
グゲート型トランジスタ１００ａおよび１００ｂの消去
動作を行なうことにより、これらのフローティングゲー
ト型トランジスタ１００ａおよび１００ｂの初期しきい
値電圧Ｖｔｈを負電圧に設定することができる。「過消
去」状態にあるフローティングゲート型トランジスタ１
００ａおよび１００ｂのしきい値電圧は、その最小値は
ほぼ一定である。フローティングゲートから電子が引抜
かれ、フローティングゲート内に正孔の量が増加する
と、その消去動作時においてソース領域に与えられる高
電圧により発生する高電界がこのフローティングゲート
内において増加した正孔により緩和されてファウラ−ノ
ルドハイム型トンネリング電流が生じなくなり、電子の
引抜きが生じなくなる。このため、「過消去」状態のフ
ローティングゲート型トランジスタのしきい値電圧の最
小値が設定することができ、半導体メモリ装置内に含ま
れるフローティングゲート型トランジスタのしきい値電
圧はほぼすべて一定の負の値とすることができる。

【００５７】フローティングゲート型トランジスタ１０
０ａおよび１００ｂは、オン抵抗は十分大きい値に設定
される。不揮発性記憶モード時における記憶ノードＡお
よびＢの信号電位の記憶動作は先に図３を参照して説明
した動作と同様であり、電圧の印加条件も同じである。
一方のフローティングゲート型トランジスタにおいてア
バランシェブレークダウンによるホットエレクトロンが
発生してフローティングゲートへの電子の注入が行なわ
れる。これにより記憶ノードＡおよびＢの信号電位を、
しきい値電圧情報に変換して不揮発的に記憶することが
できる。

【００５８】消去モード時における制御電極ノード５お
よび電源ノード４ａおよび４ｂへ与えられる電圧は、図
４に示すものと同じである。すなわち、電源ノード４ａ
および４ｂに高電圧Ｖｐａ（たとえば約１０Ｖ程度）が
印加され、制御電極ノード５に接地電位（０Ｖ）が印加
される。記憶ノードＡおよびＢの保持データが“Ｈ”お
よび“Ｌ”であり、電源電圧Ｖｃｃレベルおよび接地電
位レベルであったとする。フローティングゲート型トラ
ンジスタ１００ｂのしきい値電圧は上昇している。フロ
ーティングゲート型トランジスタ１００ｂにおいては、
コントロールゲートと一方導通端子（ドレイン）との間
の高電界によりファウラ−ノルドハイム型トンネリング
電流が生じ、フローティングゲートに蓄積された電子が
引抜かれる。このとき、消去時間を少し長くするかまた
は高電圧Ｖｐａを１０Ｖよりも高くすることにより、フ
ローティングゲートから過剰に電子を引抜くことがで
き、フローティングゲート型トランジスタ１００ｂを初
期状態の「過消去」状態とし、そのしきい値電圧を負の
電圧に設定することができる。

【００５９】フローティングゲート型１００ａにおいて
は、制御電極ノード５に接地電位（０Ｖ）が印加されて
もオン状態である。記憶ノードＡの電位は電源電圧Ｖｃ
ｃレベルである。したがって、電源ノード４Ａに高電圧
Ｖｐａが与えられても、そのドレイン−ソース間（電源
ノード４ａと記憶ノードＡの間）の電位差は小さく、高
電界は生じないため、ファウラ−ノルドハイム型トンネ
リング電流は生じない。またフローティングゲート型ト
ランジスタ１００ａは初期状態の「過消去」状態を維持
しており、そのしきい値電圧は飽和値であり、この点か
らも、フローティングゲート型トランジスタ１００ａに
おいてはトンネリング電流は生じない。これにより、確
実にフローティングゲート型トランジスタ１００ａおよ
び１００ｂをともに初期状態に設定することができる。

【００６０】なお、フローティングゲート型トランジス
タ１００ａおよび１００ｂがともに「過消去」状態に設
定する場合、図９に示すように記憶ノードＡおよびＢを
ともに“Ｌ”の電位に設定してもよい。この場合におい
ても、「過消去」状態にあるフローティングゲート型ト
ランジスタにおいては、そのしきい値電圧は飽和値であ
り、フローティングゲートから電源ノード４（４ａまた
は４ｂ）へのトンネリング電流は生じず、初期状態のし
きい値電圧を保持することができる。したがって、この
ような電位の設定条件であっても、不揮発記憶情報を消
去して初期状態に設定することができる（但し、記憶ノ
ードＡ，Ｂのデータは破壊されるため、これらのデータ
を利用する場合には消去モード前にデータを外部記憶装
置などにセーブする必要がある）。

【００６１】この記憶ノードＡおよびＢをともに“Ｌ”
に設定する構成は、消去動作時にはワード線ＷＬをすべ
て選択状態とし、かつ全てのビット線ＢＬおよび／ＢＬ
を選択状態として、書込回路（図示せず）から発生され
る相補な書込データ信号をともに“Ｌ”と設定する構成
を利用することにより実現することができる。図１０
は、消去動作時に記憶ノードＡおよびＢをともに“Ｌ”
に設定するための構成を概略的に示す図である。図１０
においては、メモリセルアレイ２０においては、一本の
ワード線ＷＬと１対のビット線ＢＬおよび／ＢＬを代表
的に示す。

【００６２】図１０において、ロウデコーダ６０は、ア
ドレス信号（図示せず）をデコードし、メモリセルアレ
イ２０における対応のワード線を選択するワード線駆動
信号を発生し、選択ワード線上にワード線駆動信号を伝
達する。コラムデコーダ６２は、図示しないコラムアド
レス信号をデコードしメモリセルアレイ２０において対
応の列（ビット線）を選択する列選択信号Ｙを発生す
る。ビット線対ＢＬおよび／ＢＬと内部書込データ線対
ＷＤＢおよび／ＷＤＢの間には列選択ゲートＴＧが設け
られる。この列選択ゲートＴＧはビット線対ＢＬおよび
／ＢＬそれぞれに対応して設けられる。コラムデコーダ
６２からの列選択信号Ｙがこの列選択ゲートＴＧへ与え
られ、選択状態の列選択信号を受ける列選択ゲートＴＧ
が導通し、ビット線ＢＬおよび／ＢＬは内部書込データ
線対ＷＤＢおよび／ＷＤＢに接続される。内部書込デー
タ線対ＷＤＢおよび／ＷＤＢに対して、書込回路６４お
よび書込制御回路６６が設けられる。書込回路６４は、
書込データＤおよびライトイネーブル信号ＷＥに応答し
て内部書込データを生成し、書込制御回路６６へ与え
る。書込回路６４は、ライトイネーブル信号ＷＥが活性
状態の“Ｈ”のときに活性化され、この書込データＤか
ら互いに相補な内部書込データＤおよび／Ｄを発生す
る。

【００６３】書込制御回路６６は、消去モード指示信号
／φｅに応答してこの書込回路６４からの内部書込デー
タＤおよび／Ｄを内部書込データ線対ＷＤＢおよび／Ｗ
ＤＢに伝達する。書込制御回路６６は、内部書込データ
線ＷＤＢに対して設けられるＡＮＤ回路ＡＮ１および内
部書込データ線／ＷＤＢに対して設けられるＡＮＤ回路
ＡＮ２を含む。ＡＮＤ回路ＡＮ１は書込回路６４からの
内部書込データＤと消去モード指示信号／φｅを受け
る。ＡＮＤ回路ＡＮ２は書込回路６４からの内部書込デ
ータ／Ｄと消去モード指示信号／φｅを受ける。消去モ
ード指示信号／φｅは消去モード時には“Ｌ”となり、
それ以外は“Ｈ”に設定される。したがって、消去モー
ド時には、この消去モード指示信号／φｅが“Ｌ”とな
り、内部書込データ線ＷＤＢおよび／ＷＤＢの電位は
“Ｌ”となる。

【００６４】一方、ロウデコーダ６０およびコラムデコ
ーダ６２には、この消去モード指示信号／φｅと相補な
論理の消去モード指示信号φｅが与えられる。消去モー
ド指示信号φｅは消去モード動作時に“Ｈ”となる。ロ
ウデコーダ６０およびコラムデコーダ６２は、この消去
モード指示信号φｅが活性状態のとき（“Ｈ”のと
き）、このメモリセルアレイ２０内のワード線ＷＬおよ
びビット線対ＢＬ、／ＢＬをすべて選択状態とする信号
を発生する。これによりメモリセルアレイ２０内におい
てすべてのワード線が選択状態とされ、またビット線対
ＢＬおよび／ＢＬはすべて列選択ゲートＴＧを介して内
部書込データ線ＷＤＢおよび／ＷＤＢに接続される。こ
れにより図９において記憶ノードＡおよびＢに（ ）で
示すようにともに“Ｌ”の電位を伝達することができ
る。

【００６５】この第２の実施例のように、初期状態が
「過消去」状態にあるフローティングゲート型トランジ
スタ１００ａおよび１００ｂを用いることにより、制御
電極ノード５へは通常動作モード時には接地電位を与え
ておけばよく、消費電流を低減することができる。この
第２の実施例において電源ノード４ａおよび４ｂならび
に制御電極ノード５に与えられる電圧を制御する構成は
図６に示す第１の実施例の構成を利用することができ
る。通常動作モード時において、図６に示す選択回路５
３がモード検出回路４０からのモード検出指示信号に従
って接地電位（接地電位発生回路５１が発生す）を選択
する構成が利用されればよい。

【００６６】［実施例２］図１１は、この発明の第２の
実施例である不揮発性メモリ装置の構成を示す図であ
る。図１１（Ａ）において、不揮発性メモリセルは、記
憶ノードＡおよびＢの信号電位をラッチするためのフリ
ップフロップを構成する交差結合されたｎチャネルＭＯ
Ｓトランジスタ２ａおよび２ｂと、電源ノード１０４と
記憶ノードＡとの間に接続される高抵抗負荷素子１０２
と、その一方導通端子（ドレイン）が電源ノード１０５
に接続され、そのコントロールゲートが制御電極ノード
５に接続され、その他方導通端子（ソース）が記憶ノー
ドＢに接続されるフローティングゲート型トランジスタ
１０１と、ワード線ＷＬ上の信号電位に応答して導通し
記憶ノードＡおよびＢをビット線ＢＬおよび／ＢＬにそ
れぞれ接続するアクセストランジスタ３ａおよび３ｂと
を含む。

【００６７】初期状態のフローティングゲート型トラン
ジスタ１０１のオン抵抗と高抵抗負荷素子１０２の抵抗
値は同じ値とされる。一般に、ＭＯＳトランジスタを流
れるドレイン電流Ｉｄｓは、 Ｉｄｓ＝β・ｆ（Ｖｇｓ−Ｖｔｈ） で与えられる。ｆ（ ）はある関数を示し、βは、ＭＯ
Ｓトランジスタのサイズで決定される定数であり、Ｖｇ
ｓはゲート−ソース間電圧であり、Ｖｔｈはしきい値を
示す。｜Ｖｇｓ−Ｖｔｈ｜が大きくなれば、ドレイン電
流Ｉｄｓは大きくなる。しきい値電圧Ｖｔｈを変化させ
ることにより、ドレイン電流Ｉｄｓを変化させることが
できる。したがって、フローティングゲート型トランジ
スタ１０１のしきい値電圧Ｖｔｈを記憶ノードＢの記憶
すべき信号電位に従って変化させることにより情報を不
揮発的に記憶することができる。電源投入時に記憶ノー
ドＡおよびＢへ流入する電流は、不揮発的に記憶した情
報に応じて異なっていればよいからである。次に動作に
ついて説明する。

【００６８】（ｉ） 不揮発性記憶モード： （ａ） 記憶ノードＡの信号電位が“Ｈ”にあり、記憶
ノードＢの信号電位が“Ｌ”のとき、；図１１（Ｂ）に
示すように、制御電極ノード５に高電圧Ｖｐｐを印加
し、電源ノード１０５に高電圧Ｖｐを印加する。電源ノ
ード１０４は通常の電源電圧Ｖｃｃレベルである。ワー
ド線ＷＬは非選択状態の“Ｌ”の状態に設定される。ま
たフローティングゲート型トランジスタ１０１の基板は
接地電位ＧＮＤ（０Ｖ）に設定される。この条件の下で
は、フローティングゲート型トランジスタ１０１におい
て、アバランシェブレークダウンによるホットエレクト
ロンが発生し、発生したホットエレクトロンは制御電極
ノード５に印加された高電圧Ｖｐｐに加速されてフロー
ティングゲートに注入される。これにより、フローティ
ングゲート型トランジスタ１０１のしきい値電圧Ｖｔｈ
が高い方へシフトする。この後電源をオフ状態とする。

【００６９】再使用時に、電源をオンにする。この電源
オン時においては、ノード１０４、および１０５には電
源電圧Ｖｃｃが印加される。記憶ノードＡへは高抵抗抵
抗素子１０２を介して電流が供給される。フローティン
グゲート型トランジスタ１０１のしきい値電圧Ｖｔｈは
高い値に変化しており、ノード５および１０５へ与えら
れる電源電圧Ｖｃｃがこのフローティングゲート型トラ
ンジスタ１０１のしきい値電圧Ｖｔｈを超えてからフロ
ーティングゲート型トランジスタ１０５がオン状態とな
って記憶ノードＢへ電流を供給する。フローティングゲ
ート型トランジスタ１０１が供給する電流量は、その初
期状態のときに供給する電流量よりも小さい（しきい値
電圧Ｖｔｈが高い値にシフトしているため）。したがっ
て、フローティングゲート型トランジスタ１０１が電流
を供給するタイミングが抵抗１０２が電流を供給するタ
イミングよりも遅いことおよびフローティングゲート型
トランジスタ１０１が供給する電流量が抵抗素子１０２
が供給する電流量よりも小さいということから、記憶ノ
ードＡの電位が記憶ノードＢの電位よりも速く上昇し、
ＭＯＳトランジスタ２ｂがオン状態となり、記憶ノード
ｂの電位を放電する。この結果、電源電圧Ｖｃｃが所定
値に到達するときには、記憶ノードＡおよびＢの信号電
位がそれぞれ“Ｈ”および“Ｌ”に設定される（トラン
ジスタ２ａおよび２ｂのラッチ動作による）。

【００７０】（ｂ） 記憶ノードＡの信号電位が“Ｌ”
であり、記憶ノードＢの信号電位が“Ｈ”のとき；図１
２に示すように、制御電極ノード５を接地電位ＧＮＤ
（０Ｖ）に設定し、電源ノード１０５を高電圧Ｖｐａ
（たとえば約１０Ｖ程度）に設定する。記憶ノードＢ
は、接地電位ＧＮＤ（０Ｖ）に設定する。またフローテ
ィングゲート型トランジスタ１０１の基板は接地電位Ｇ
ＮＤ（０Ｖ）に設定する。電源ノード１０４へは電源電
圧Ｖｃｃを供給する。この状態においては、フローティ
ングゲート型トランジスタ１０１において、ファウラ−
ノルドハイム型トンネリング電流が生じ、フローティン
グゲートに蓄積されていた電子が電源ノード１０５へ流
出する。このフローティングゲート型トランジスタ１０
１を「過消去」状態とし、そのしきい値電圧を負レベル
に設定する。フローティングゲート型トランジスタ１０
１は、デプレション型ＭＯＳトランジスタと等価とな
る。この後電源をオフとする。

【００７１】電源をオンにすると、ノード５、１０４お
よび１０５へは電源電圧Ｖｃｃが印加される。フローテ
ィングゲート型トランジスタ１０１はデプレション型ト
ランジスタとして作用しており、電源電圧Ｖｃｃが印加
されると高抵抗抵抗素子１０２と同様にオン状態とな
り、記憶ノードＢへ電流を供給する。このとき、フロー
ティングゲート型トランジスタ１０１は、そのしきい値
電圧が負の値に設定されており、初期状態のときに供給
する電流すなわち抵抗素子１０２が供給する電流よりも
大きな電流を供給する。したがって記憶ノードＢの電位
が記憶ノードＡの電位よりも速く上昇し、記憶ノードＢ
の信号電位が“Ｈ”となり、記憶ノードＡの信号電位が
“Ｌ”となる。これにより、電源オフ前に記憶した情報
が再生される。

【００７２】（ii） 消去動作モード：消去動作モード
はすべてのメモリセルに対して２段階で実行される。い
わゆる「消去前書込」サイクルと「消去」サイクルであ
る。まず、図１３に示すように、制御電極ノード５へ高
電圧Ｖｐｐが印加され、電源ノード１０５へ高電圧Ｖｐ
が印加される。記憶ノードＢは接地電位ＧＮＤ（０Ｖ）
に設定される。フローティングゲート型トランジスタ１
０１の基板は接地電位ＧＮＤに設定される。この状態に
おいては、フローティングゲート型トランジスタ１０１
においては、フローティングゲートへの電子の注入が行
なわれ、そのしきい値電圧が高い値に変化する。「消去
前書込」サイクルを行なうことにより、すべてのメモリ
セルに含まれるフローティングゲート型トランジスタ１
０１のしきい値電圧を高い値に設定し、フローティング
ゲート型トランジスタのしきい値電圧を一定の値に揃え
る。

【００７３】次いで「消去」サイクルを実行する。「消
去」サイクルにおいては、図１４に示すように、電源ノ
ード１０５へは高電圧Ｖｐａが印加され、制御電極ノー
ド５は接地電位ＧＮＤ（０Ｖ）が印加される。記憶ノー
ドＢが接地電位ＧＮＤ（０Ｖ）に設定され、記憶ノード
Ａは電源電圧Ｖｃｃレベル（５Ｖ程度）に設定される。
フローティングゲート型トランジスタ１０１の基板は接
地電位ＧＮＤ（０Ｖ）に設定される。この状態において
は、フローティングゲート型トランジスタ１０１におい
てフローティングゲートから電源ノード１０５ヘファウ
ラ−ノルドハイム型トンネリング電流が生じ、フローテ
ィングゲートに蓄積された電子は電源ノード１０５へ流
出する。これによりフローティングゲート型トランジス
タ１０１のしきい値電圧が初期値へ変化する。

【００７４】(iii) 通常動作モード時：データの書込お
よび読出を行なう通常動作モード時においては、制御電
極ノード５ならびに電源ノード１０４および１０５へは
電源電圧Ｖｃｃが印加される。フローティングゲート型
トランジスタ１０１はそのコントロールゲートと一方導
通端子が同一電圧を受け、負荷素子として機能する。フ
ローティングゲート型トランジスタ１０１のオン抵抗は
高抵抗抵抗素子１０２の抵抗値と同じ値に設定されてい
る。したがって通常のＳＲＡＭと同様にしてデータの書
込および読出を行なうことができる。

【００７５】フローティングゲート型トランジスタ１０
１の初期状態におけるしきい値電圧およびオン抵抗は、
フローティングゲート型トランジスタ１０１のチャネル
領域の不純物濃度を調節することにより適当な値に設定
される。図１５は、第３の実施例における高電圧発生に
関連する部分の構成を示す図である。図１５において
は、１ビットのメモリセルに関連する部分の構成のみが
示される。図１５において、高電圧発生系は、不揮発性
記憶モード指示信号φ３ａとデータ読出モード指示信号
Ｒに応答して活性化され、内部データ線ＤＢおよび／Ｄ
Ｂ上の信号電位を差動的に増幅するセンスアンプ１１０
と、不揮発性記憶モード指示信号φ３に応答して活性化
され、センスアンプ１１０が増幅した内部読出データを
ラッチするデータラッチ１１２と、データラッチ１１２
がラッチするラッチデータと動作モード指定信号φ２と
に従って必要な高電圧を発生する高圧制御回路１１４
と、メモリセル選択信号φＸＹに応答して導通し、高圧
制御回路１１４が発生した高電圧をノード５および１０
５へ伝達するゲート１１６を含む。

【００７６】センスアンプ１１０は、データ読出モード
指示信号Ｒが与えられた場合には、その増幅して生成し
た内部読出データを図示しない出力回路へ伝達する。高
圧制御回路１１４へ与えられる動作モード指定信号φ２
は、２ビットの信号を含み、不揮発性記憶モードおよび
消去モードを指定する。選択信号φＸＹはロウデコーダ
（図示せず）からの行選択信号およびコラムデコーダ
（図示せず）からの列選択信号Ｙの論理積をとることに
より発生されるかまたは一方の選択信号に従って発生さ
れる。

【００７７】高電圧発生系はさらに、制御電極ノード５
と電源電圧供給ノード１０７との間に接続されるｐチャ
ネルＭＯＳトランジスタ１０６ａと、電源ノード１０５
と電源電圧供給ノード１０７との間に接続されるｐチャ
ネルＭＯＳトランジスタ１０６ｂを含む。これらｐチャ
ネルＭＯＳトランジスタ１０６ａおよび１０６ｂは、動
作モード指定信号φ１が活性状態（“Ｈ”）となって不
揮発性記憶モードまたは消去モードを指定するときにオ
フ状態となる。通常動作モード時においては、この動作
モード指定信号φ１は“Ｌ”であり、ｐチャネルＭＯＳ
トランジスタ１０６ａおよび１０６ｂはオン状態にあ
り、ノード５および１０５へ電源電圧Ｖｃｃを供給す
る。

【００７８】書込回路１１８は、ライトイネーブル信号
Ｗおよび動作モード指定信号φ４に従って内部データ線
ＤＢおよび／ＤＢへ内部書込データを伝達する。書込回
路１１８は、ライトイネーブルＷがデータ書込動作を示
すときには外部書込データから互いに相補な論理の内部
書込データを生成する。書込回路１１８は、動作モード
指定信号φ４が活性状態（“Ｈ”）になったとき、内部
データ線ＤＢおよび／ＤＢに“Ｌ”および“Ｈ”のデー
タを伝達する。この書込回路１１８が不揮発性記憶モー
ド時および消去動作モード時に発生するデータにより、
メモリセルＭＣにおいて記憶ノードＡを“Ｈ”としてＭ
ＯＳトランジスタ２ｂをオン状態とすることができる。
ワード線ＷＬはノード５，１０５への高電圧印加時には
“Ｌ”に設定される。

【００７９】図１６は、図１５に示す回路の不揮発性記
憶モード時の動作を示す信号波形図である。以下、不揮
発性記憶動作モード時における図１５に示す回路の動作
について説明する。不揮発性記憶動作モード時におい
て、まず不揮発性記憶モード指示信号φ３が活性状態
（“Ｈ”）となり、データラッチ１１２が活性化され
る。図示しないロウデコーダおよびコラムデコーダが活
性化され、ワード線ＷＬが選択状態とされ、また列選択
信号Ｙが活性状態とされる。このロウデコーダおよびコ
ラムデコーダの行および列選択動作時においては、たと
えばカウンタを用いてメモリセルのアドレスを指定する
アドレス信号が発生される。この状態において、アクセ
ストランジスタ３ａおよび３ｂがオン状態となり、記憶
ノードＡおよびＢ上の信号電位がビット線ＢＬおよび／
ＢＬに伝達される。このビット線ＢＬおよび／ＢＬ上の
信号電位は列選択信号Ｙに応答してオン状態となった列
選択ゲートＴＧａおよびＴＧｂを介して内部データ線Ｄ
Ｂおよび／ＤＢへ伝達される。

【００８０】このメモリセルのデータ読出動作と並行し
てセンスアンプ活性化信号φ３ａが活性状態とされ、セ
ンスアンプ１１０が活性状態となり、内部データ線ＤＢ
および／ＤＢ上の信号電位を差動的に増幅し、データラ
ッチ１１２へこの差動増幅した信号電位を伝達する。デ
ータラッチ１１２はこのセンスアンプ１１０から与えら
れた信号電位をラッチする。センスアンプ１１０および
データラッチ１１２によるメモリセルＭＣのデータのラ
ッチ動作が完了すると、ワード線ＷＬは非選択状態とさ
れ、また列選択信号Ｙも非活性状態となり、列選択ゲー
トＴＧａおよびＴＧｂがオフ状態となる。これらの一連
の動作により、データラッチサイクルが完了する。デー
タラッチサイクルが完了すると、続いてこのデータラッ
チ１１２にラッチされたデータに従って高電圧を印加す
る高電圧印加サイクルが始まる。

【００８１】高電圧印加サイクルにおいては、記憶ノー
ドＡおよびＢには、記憶情報に従った“Ｈ”または
“Ｌ”の信号電位が保持されている。まず動作モード指
定信号φ２が活性状態となり、高圧制御回路１１４が活
性化されてデータラッチ１１２にラッチされたデータに
従って必要な高電圧および／または接地電位を発生す
る。高圧制御回路１１４の高圧発生動作と並行して、動
作モード指定信号φ１が活性状態の“Ｈ”となり、ｐチ
ャネルＭＯＳトランジスタ１０６ａおよび１０６ｂをオ
フ状態とする。これにより、制御電極ノード５および電
源ノード１０５が電源電圧供給ノード１０７から切離さ
れる。ゲート１１６へ与えられるメモリセル選択信号φ
ＸＹが活性状態とされ、高圧制御回路１１４から発生さ
れた高電圧および／または接地電位をノード５および１
０５へ伝達する。ワード線ＷＬおよび列選択信号が再び
制御信号φ４により書込回路１１８がデータ“Ｈ”およ
び“Ｌ”をデータ線ＤＢおよび／ＤＢへ伝達する。記憶
ノードＢのそれまでに保持していた信号電位が“Ｌ”の
場合、制御電極ノード５へは高電圧Ｖｐｐが印加され、
電源ノード１０５へは高電圧Ｖｐが印加される。ＭＯＳ
トランジスタ２Ｂは記憶ノードＡの“Ｈ”の信号電位に
従ってオン状態である。このため、フローティングゲー
ト型トランジスタ１０１においてドレイン電流が流れ、
ホットエレクトロンがフローティングゲートへ注入され
てこのフローティングゲート型トランジスタ１０１のし
きい値電圧が上昇する。

【００８２】一方、記憶ノードＢがそれまでに保持して
いた信号電位が“Ｈ”の場合、制御電極ノード５へは接
地電位ＧＮＤ（０Ｖ）が印加され、電源ノード１０５へ
は高電圧Ｖｐａが印加される。したがって、フローティ
ングゲート型トランジスタ１０１においては、フローテ
ィングゲートから電源ノード１０５へ電子が流出し、そ
のしきい値電圧が低下する。これによりメモリセルＭＣ
の記憶情報の不揮発化は実現される。メモリセルＭＣに
対する情報の不揮発化動作が完了すると、次いで別のメ
モリセルに対する不揮発記憶動作が実行される。すべて
のメモリセルに対する情報の不揮発化が完了すると不揮
発性記憶動作モードが完了する。

【００８３】図１７は消去動作モード時における図１５
に示す回路の動作を示す信号波形図である。「消去前書
込」サイクルにおいて以下の動作が実行される。まず動
作モード指定信号φ１が“Ｈ”に設定され、ｐチャネル
ＭＯＳトランジスタ１０６ａおよび１０６ｂがオフ状態
とされる。この状態において、信号φ４が活性状態とな
り、書込回路１１８は、内部データ線ＤＢ上に“Ｈ”の
信号を伝達し、内部データ／ＤＢに“Ｌ”の信号を伝達
するこの書込回路１１８の内部書込データ生成動作と並
行して、ロウデコーダおよびコラムデコーダが動作し、
ワード線ＷＬおよび列選択信号Ｙが選択状態とされる。
これにより、記憶ノードＡが電源電圧Ｖｃｃレベルの
“Ｈ”、記憶ノードＢが接地電位ＧＮＤ（０Ｖ）程度に
設定される。記憶ノードのＡおよびＢの電位設定動作が
完了すると、ワード線ＷＬおよび列選択信号Ｙが非活性
状態とされる。

【００８４】続いて、動作モード指定信号φ２が確定状
態とされる。このとき、高圧制御回路１１４は、制御電
極ノード５が高電圧Ｖｐｐとなり、電源ノード１０５が
高電圧Ｖｐレベルとなるように高電圧を発生する。メモ
リセル選択信号φＸＹが活性状態とされ、この高圧制御
回路１１４から発生された高電圧がゲート１１６を介し
て制御電極ノード５および電源ノード１０５へ伝達され
る。この高圧制御回路１１４からの高電圧発生期間にお
いては、ＭＯＳトランジスタ２ｂがオン状態（記憶ノー
ドＡは“Ｈ”の電位）であり、フローティングゲート型
トランジスタ１０１においてトンネリング電流が流れ、
ホットエレクトロンがフローティングゲートへ注入され
る。この一連の動作により、「消去前書込」サイクルが
完了する。

【００８５】「消去」サイクルにおいては以下の動作が
実行される。書込回路１１８が、信号φ４に応答して、
内部データ線ＤＢに“Ｌ”の信号を伝達し、内部データ
／ＤＢに“Ｌ”の信号を伝達する。書込回路１１８の内
部書込データ生成動作と並行して、ロウデコーダおよび
コラムデコーダが動作し、ワード線ＷＬおよび列選択信
号Ｙを選択状態とする。これにより、記憶ノードＡが
“Ｈ”に設定され、記憶ノードＢが“Ｌ”に設定され
る。このとき制御信号φ１を“Ｌ”として、記憶ノード
Ａ，ＢへｐチャネルＭＯＳトランジスタ１０６ａおよび
１０６ｂを介して電流を供給するようにされてもよい。
記憶ノードＡおよびＢの電位設定動作が完了すると、ワ
ード線ＷＬおよび列選択信号Ｙが非活性状態とされる。
次に動作モード指定信号φ２が再び確定状態とされ、高
圧制御回路１１４は、制御電極ノード５が接地電位ＧＮ
Ｄ（０Ｖ）、電源ノード１０５が高電圧Ｖｐａとなるよ
うに電圧を発生する。これにより、フローティングゲー
ト型トランジスタ１０１においてはフローティングゲー
トから電源ノード１０５へ電子が流出することになり、
そのしきい値電圧が低下する。これら一連の動作を行な
うことにより「消去」サイクルが完了する。

【００８６】今消去動作モードは、メモリセルそれぞれ
に対して順次実行されてもよい。またすべてのメモリセ
ルに対し同時にこの「消去前書込」サイクルおよび「消
去」サイクルが実行されてもよい。消去動作により再生
された記憶情報は破壊されるため、記憶情報が必要な場
合は一旦外部装置に再生記憶情報がセーブされる。次に
各回路の具体的構成について説明する。図１８に各制御
信号を発生するための構成を示す図１８において、制御
信号発生系は、モード指定信号φに応答して、指定され
たモードを検出するモード検出回路１３０と、モード検
出回路１３０からのモード指定信号に従って各種制御信
号を発生する制御信号発生回路１３２を含む。モード検
出回路１３０へ与えられるモード指定信号φは、特定の
制御ピンを介して与えられる信号であってもよく、また
外部制御信号（チップイネーブル信号／ＣＥ、ライトイ
ネーブル信号／ＷＥ、アウトプットイネーブル信号／Ｏ
Ｅ等）と特定のアドレス信号入力ピンに与えられる信号
を組合わせて発生されてもよい。制御信号発生回路１３
２は、たとえばシーケンスコントローラの構成を備え、
信号φ１、φ２、φ３、φ３ａ、φ４を発生する。この
制御信号発生回路１３２は、またメモリセルを選択する
ためのアドレス信号を発生する動作を制御する（揮発性
記憶動作モードおよび消去動作モード時におけるアドレ
ス信号の発生態様については後に説明する）。

【００８７】図１９は図１５に示す高圧制御回路１１４
の構成を概略的に示す図である。図１９において、高圧
制御回路１１４は、制御信号発生回路１３２から与えら
れる制御信号φ２（３ビットの信号でありφ２＜２：０
＞で示す）をデコードするデコーダ１４０と、高電圧Ｖ
ｐｐを発生するＶｐｐ発生回路１４２と、高電圧Ｖｐａ
を発生するＶｐａ発生回路１４４と、高電圧Ｖｐを発生
するＶｐ発生回路１４６と、接地電位ＧＮＤ（０Ｖ）を
発生する“０”発生回路１４８と、デコーダ１４０の出
力に応答して、Ｖｐｐ発生回路１４２、Ｖｐａ発生回路
１４４、Ｖｐ発生回路１４６および“０”発生回路１４
８の出力を選択して電圧Ｖ１およびＶ２を発生する選択
回路１４９を含む。

【００８８】Ｖｐｐ発生回路１４２、Ｖｐａ発生回路１
４４、Ｖｐ発生回路１４６は、デコーダ１４０の出力に
応答して活性化される。図２０は、図１９に示すデコー
ダのデコード動作を示す図である。図２０に示すよう
に、デコーダ１４０は、３ビットの信号φ２＜２：０＞
の最上位ビットφ２＜２＞が“１”のときに不揮発性記
憶動作モードまたは消去モードが指定されたと判定し、
Ｖｐｐ発生回路１４２、Ｖｐａ発生回路１４４、および
Ｖｐ発生回路１４６を活性状態とする。最上位ビットφ
２＜２＞が“０”のときには通常動作モードが指定され
ており、デコーダ１４０はデコード動作は行なわず、Ｖ
ｐｐ発生回路１４２、Ｖｐａ発生回路１４４およびＶｐ
発生回路１４６は不活性状態とされる。各動作サイクル
は２ビットの信号φ２＜１＞およびφ２＜０＞に指定さ
れる。データラッチサイクルは信号φ２＜１＞およびφ
２＜０＞がともに“０”のときに指定される。高電圧印
加サイクルは信号φ２＜１＞およびφ２＜０＞が“０”
および“１”のときに指定される。「消去前書込」サイ
クルは、信号φ２＜１＞およびφ２＜０＞が“１”およ
び“０”のときに指定される。「消去」サイクルは、信
号φ２＜１＞およびφ２＜０＞がともに“１”のときに
指定される。

【００８９】これらの制御信号の論理と対応の動作サイ
クルの対応関係は単なる一例であり、他の信号のデータ
の組合わせが用いられてもよい。図２１は、図１５に示
すゲートの構成の一例を示す図である。図２１において
は、制御電極ノード５または電源ノード１０５へ伝達す
るゲート部分のみを示す。図２１において、ゲート１１
６は、メモリセル選択信号φＸＹの反転信号／φＸＹを
受けるｎチャネルＭＯＳトランジスタ１５０と、その一
方導通端子に図１９に示す選択回路１４９から伝達され
る電圧Ｖ１（またはＶ２）を受け、その他方導通端子が
出力ノード１５５に接続され、そのゲートが内部ノード
１５４に接続されるｐチャネルＭＯＳトランジスタ１５
１と、その一方導通端子が出力ノード１５５に接続さ
れ、そのゲートが内部ノード１５４に接続され、その他
方導通端子が接地電位を受けるように接続されるｎチャ
ネルＭＯＳトランジスタ１５２と、その一方導通端子に
電圧Ｖ１（またはＶ２）を受け、そのゲートが出力ノー
ド１５５に接続され、その他方導通端子が外部ノード１
５４に接続されるｐチャネルＭＯＳトランジスタ１５３
を含む。出力ノード１５５は制御電極ノード（または電
源ノード１０５）に接続される。ＭＯＳトランジスタ１
５０のゲートは電源電圧Ｖｃｃを受けるように接続され
る。次に動作について説明する。

【００９０】信号／φＸＹが“Ｌ”となると、内部ノー
ド１５４へこの信号／φＸＹが伝達される。内部ノード
１５４の電位が“Ｌ”であるため、ＭＯＳトランジスタ
１５２がオフ状態、ｐチャネルＭＯＳトランジスタ１５
１がオン状態となり、図１９に示す選択回路１４９から
伝達された電圧Ｖ１（またはＶ２）を出力ノード１５５
へ伝達する。この電圧Ｖ１（またはＶ２）が高電圧のと
き、ｐチャネルＭＯＳトランジスタ１５３はオフ状態と
なり、内部ノード１５４は“Ｌ”の電位を維持する。こ
れにより、選択時においては、制御電極ノード５（また
は電源ノード１０５）へ所望の電圧を伝達することがで
きる。

【００９１】信号／φＸＹが“Ｈ”の場合、ｎチャネル
ＭＯＳトランジスタ１５２がオン状態となり、出力ノー
ド１５５は接地電位レベルの“Ｌ”となる。このとき
に、ｐチャネルＭＯＳトランジスタ１５３がオン状態と
なり、内部ノード１５４へ電圧Ｖ１（またはＶ２）を伝
達する。これにより、ＰチャネルＭＯＳトランジスタ１
５１はそのゲートと一方導通端子の電位が同じとなり、
確実にオフ状態とされる。したがって、高電圧（Ｖｐ
ｐ、Ｖｐ、Ｖｐａ）発生時においても、非選択メモリセ
ルに対しては確実に“Ｌ”を伝達することができる。

【００９２】この構成では、制御電極ノード５へ接地電
位ＧＮＤ（０Ｖ）を伝達するとき、ｐチャネルＭＯＳト
ランジスタ１５１のしきい値電圧分の電位が接地電位よ
りも上昇する。しかしながらｐチャネルＭＯＳトランジ
スタのしきい値電圧の絶対値を十分小さくし、また高電
圧Ｖｐａを適当な値に設定することにより、このしきい
値電圧の影響を受けることなく確実にフローティングゲ
ート型トランジスタにおいてトンネリング電流を生じさ
せることができる。図２２は、図１５に示す書込回路の
構成および動作を示す図である。図２２に示すように、
信号φ４は２ビットの信号φ４＜１＞およびφ４＜０＞
により構成される。

【００９３】図２２（Ａ）において、書込回路１１８
は、信号φ４＜１＞に応答して導通して信号φ４＜０＞
を通過させるトランスファーゲート１６２と、信号φ４
＜１＞の反転信号／φ４＜１＞に応答して導通して内部
書込データＤを通過させるトランスファーゲート１６１
と、信号φ４＜１＞およびライトイネーブル信号Ｗを受
けるＯＲ回路１６４と、ノード１６３上の信号電位とＯ
Ｒ回路１６４の出力を受けるＡＮＤ回路１６６と、ノー
ド１６３上の信号電位とＯＲ回路１６４の出力を受ける
ＮＡＮＤ回路１６８を含む。ノード１６３へは、トラン
スファーゲート１６１および１６２からの信号が伝達さ
れる。内部書込データＤは外部ピン端子へ与えられる書
込データＤであってもよく、バッファ回路を等して発生
される書込データであってもよい。ＡＮＤ回路１６６の
出力は内部データ線ＤＢへ伝達され、ＮＡＮＤ回路１６
８の出力は内部データ線／ＤＢへ伝達される。

【００９４】図２２（Ｂ）に示すように、消去動作モー
ドおよび不揮発性記憶動作モードには信号φ４＜１＞を
“１”に設定する。この状態においては、トランスファ
ーゲート１６１がオフ状態、トランスファーゲート１６
２がオン状態となる。またＯＲ回路１６４の出力は
“Ｈ”（“１”）となる。この状態においては、ＡＮＤ
回路１６６がバッファとして機能し、ＮＡＮＤ１６８が
インバータとして機能する。信号φ４＜０＞が“１”の
場合には、ＡＮＤ回路１６６から“Ｌ”（“０”）の信
号が出力され、ＮＡＮＤ回路１６８から内部データ線／
ＤＢへ“Ｈ”（“１”）の信号が出力される。

【００９５】通常動作モードにおいては、信号φ４＜１
＞が“０”に設定される。トランスファーゲート１６１
がオン状態となり、トランスファーゲート１６２がオフ
状態となる。ＯＲ回路１６４はライトイネーブル信号Ｗ
に従って信号を出力する。したがって通常動作モード時
には内部書込データＤに従って内部データ線ＤＢおよび
／ＤＢの電位が確定する。図２３は、図１５に示したデ
ータラッチの構成の位置を示す図である。図２３におい
て、データラッチ１１２は、信号φ３に応答して活性化
されるクロックドインバータ１７０および１７２を含
む。クロックドインバータ１７０は、活性時ノード１７
３上の信号を反転してノード１７５上へ伝達する。クロ
ックドインバータ１７２は、ノード１７５上の信号電位
を反転してノード１７３へ伝達する。したがってクロッ
クドインバータ１７０および１７２は活性化時にはイン
バータラッチを構成する。制御信号φ３が非活性状態の
場合にはクロックドインバータ１７０および１７２は非
活性状態とされ、出力ハイインピーダンス状態となる。

【００９６】図２４は、図１５に示すセンスアンプの構
成の一例を示す図である。図２４においては、カレント
ミラー型センスアンプの構成を一例として示す。図２４
において、センスアンプ１１０は、内部データ線ＤＢお
よび／ＤＢ上の信号電位をゲートに受けるｎチャネルＭ
ＯＳトランジスタ１８０および１８２と、電源電圧供給
ノードと内部ノード１８３の間に設けられるｐチャネル
ＭＯＳトランジスタ１８４と、電源電圧供給ノードと内
部ノード１８５の間に接続されるｐチャネルＭＯＳトラ
ンジスタ１８６と、内部ノード１８９と接地電位供給ノ
ードとの間に設けられるｎチャネルＭＯＳトランジスタ
１８８を含む。

【００９７】ｐチャネルＭＯＳトランジスタ１８４およ
び１８６のゲートは内部ノード１８３に接続される。ｎ
チャネルＭＯＳトランジスタ１８８のゲートには、信号
φ３ａおよびリードイネーブル信号Ｒを受けるＯＲ回路
１８１の出力が与えれらる。ｎチャネルＭＯＳトランジ
スタ１８０および１８２のソースが内部ノード１８９に
接続される。次に動作について説明する。ＯＲ回路１８
１の出力が“Ｌ”の場合には、ＭＯＳトランジスタ１８
８がオフ状態であり、このセンスアンプ１１０は非活性
状態とされる。

【００９８】ＯＲ回路１８１の出力が“Ｈ”となると、
ＭＯＳトランジスタ１８８がオン状態なとり、このセン
スアンプ１１０において電流経路が形成され、センスア
ンプ１１０が活性化される。内部データ線ＤＢの信号電
位が内部データ／ＤＢの信号電位よりも高い場合には、
ＭＯＳトランジスタ１８０を介して流れる電流がＭＯＳ
トランジスタ１８２を介して電流よりも多くなる。した
がって、内部ノード１８３の電位がｎチャネルトランジ
スタ１８０を介して放電されて低下する。ｎチャネルＭ
ＯＳトランジスタ１８０および１８２はそのソースが内
部ノード１８９に共通に接続されており、ＭＯＳトラン
ジスタ１８２にはほとんど電流は流れない。内部ノード
１８３の信号電位が低下すると、ｐチャネルＭＯＳトラ
ンジスタ１８４および１８６のゲート電位が低下し、Ｍ
ＯＳトランジスタ１８０および１８６を流れる電流量が
多くなり、内部電位１８５の電位が上昇する。これによ
り、内部ノード１８３および１８５の電位が確定する。

【００９９】図２４に示すセンスアンプの構成は単なる
一例示であり、他のセンスアンプの構成が利用されても
よい。図２５は、この発明の第２の実施例におけるメモ
リセルを選択するための信号を発生する部分の構成を示
す図である。図２５において、選択信号発生系は、制御
信号発生回路１８３（図１８参照）からの制御信号に応
答して起動されてカウント動作を行なってそのカウント
値を出力するカウンタ１９１と、制御信号発生回路１３
２の制御の下に活性化され、カウンタ１９１のカウント
値を受けて、セル選択信号φＸＹを所定のタイミングで
発生するセル選択信号発生回路１９２と、制御信号発生
回路１３２からの制御の下にカウンタ１９１からのカウ
ント値と外部からのアドレス信号（外部アドレス信号）
の一方を選択するマルチプレクサ１９３と、マルチプレ
クサ１９３から与えられた信号をアドレス信号としてデ
コードするロウデコーダ１９４およびコラムデコーダ１
９５を含む。ロウデコーダ１９４からワード線駆動信号
が発生されて対応のワード線ＷＬ上へ伝達される。コラ
ムデコーダ１９５から列選択信号Ｙが発生されて図１５
に示す列選択ゲートＴＧａおよびＴＧｂへ与えられる。

【０１００】カウンタ１９１は、制御信号発生回路１３
２の制御の下に、不揮発性記憶動作モード時および消去
動作モード時に活性化されてそのカウント値を順次増分
する。消去動作モード時においてすべてのメモリセルが
一括して同時に消去動作を受ける場合には、カウンタ１
９１の活性化に代えてロウデコーダ１９２およびコラム
デコーダ１９５へ制御信号を与えてすべてのワード線Ｗ
Ｌおよびすべての列選択信号Ｙを選択状態とする構成が
利用されてもよい。セル選択信号発生回路１９２がカウ
ンタ１９１が出力するカウント値をデコードしてメモリ
セル選択信号φＸＹを発生する。このセル選択信号発生
回路１９２は、配線層が錯綜するのを防止するために、
１行のメモリセルまたは１列のメモリセルを同時に選択
状態とするようにセル選択信号を発生するように構成さ
れてもよい。またセル選択信号発生回路１９２は、ロウ
デコーダ１９４およびコラムデコーダ１９５と同様の構
成を備え、行方向および列方向それぞれに対してメモリ
セル選択信号を発生し、メモリセル部分においてこれら
の信号線上の信号電位の論理積をとることによりメモリ
セル選択信号φＸＹが発生される構成が利用されてもよ
い。

【０１０１】［変更例１］図２６はこの発明の第２の実
施例である不揮発性メモリ装置の変更例の構成を示す図
である。図２６に示す不揮発性メモリセルは、高抵抗負
荷素子として、抵抗接続されたｎチャネルＭＯＳトラン
ジスタ１９０を含む。他の構成は図１１（Ａ）に示す構
成と同じであり、対応する部分には同一の参照番号を付
す。図２５に示す構成の場合、フローティングゲート型
トランジスタ１０１および負荷素子としてのｎチャネル
ＭＯＳトランジスタ１９０はともにＭＯＳ製造プロセス
で形成することができる。したがって、フローティング
ゲート型トランジスタ１０１の初期状態のしきい値電圧
とｎチャネルＭＯトランジスタ１９０のしきい値電圧を
容易に同じとすることができる。この図２５に示す構成
の場合には、不揮発性メモリセルをすべてｎチャネルＭ
ＯＳプロセスで形成することができ、製造工程が簡略化
される。動作方法は図１１（Ａ）に示す不揮発性メモリ
セルのそれと同じである。

【０１０２】以上のように、この第２の実施例による不
揮発性メモリセルの構成に従えば、不揮発性メモリセル
の負荷素子の一方側にのみフローティングゲート型トラ
ンジスタを用いたため、高電圧を印加するトランジスタ
の素子数が低減され、高電圧発生時における消費電流を
低減することができる。 ［第３の実施例］図２７はこの発明の第３の実施例であ
る不揮発性メモリ装置のメモリセルの構成を示す図であ
る。図２７において、不揮発性メモリセルＭＣは、その
一方導通端子が電源ノード２０４ａに接続され、そのコ
ントロールゲートが記憶ノードＢに接続され、その他方
導通端子が記憶ノードＡに接続されるフローティングゲ
ート型トランジスタ２０１ａと、その一方導通端子が電
源ノード２０４ｂに接続され、そのコントロールゲート
が記憶ノードＡに接続され、その他方導通端子が記憶ノ
ードＢに接続されるフローティングゲート型トランジス
タ２０１ｂと、その一方導通端子が記憶ノードＡに接続
され、そのゲートが記憶ノードＢに接続され、その他方
導通端子が接地電位ＧＮＤを受けるように接続されるｎ
チャネルＭＯＳトランジスタ２ａと、その一方導通端子
が記憶ノードＢに接続され、そのゲートが記憶ノードＡ
に接続され、その他方導通端子が接地電位を受けるよう
に接続されるｎチャネルＭＯＳトランジスタ２ｂを含
む。フローティングゲート型トランジスタ２０１ａおよ
び２０１ｂは「過消去」状態に初期設定されており、デ
プレッション型ＭＯＳトランジスタとして作用する。こ
れらのフローティングゲート型トランジスタ２０１ａお
よび２０１ｂのオン抵抗は十分大きな値に設定されてい
る。したがって、トランジスタ２０１ａおよび２ａによ
りＤ／Ｅ型インバータ回路が構成され、トランジスタ２
０１ｂおよび２ｂにより別のＤ／Ｅ型インバータ回路が
形成される。

【０１０３】メモリセルＭＣはさらにワード線ＷＬ上の
信号電位に応答して導通し、記憶ノードＡおよびＢをビ
ット線ＢＬおよび／ＢＬへそれぞれ接続するアクセスト
ランジスタ３ａおよび３ｂを含む。ワード線ＷＬに沿っ
て１行のメモリセルが配置され、ビット線対ＢＬおよび
／ＢＬに沿って１列のメモリセルが配置される。通常動
作モード時においては、電源ノード２０４ａおよび２０
４ｂにはたとえば約５Ｖの電源電圧Ｖｃｃが印加され
る。フローティングゲート型トランジスタ２０１ａおよ
び２０１ｂはデプレッション型ＭＯＳトランジスタであ
り、負荷素子として作用している。記憶ノードＡの信号
電位が“Ｈ”の場合、記憶ノードＢの信号電位は“Ｌ”
であり、ＭＯＳトランジスタ２ａがオフ状態、ＭＯＳト
ランジスタ２ｂがオン状態にある。記憶ノードＢの信号
電位が“Ｌ”（接地電位レベル）であっても、フローテ
ィングゲート型トランジスタ２０１ａは導通状態にあ
り、記憶ノードＡを電源電圧Ｖｃｃレベルにプルアップ
している。

【０１０４】選択時にはワード線ＷＬの信号電位が
“Ｈ”（電源電圧Ｖｃｃレベル）に立上がり、アクセス
トランジスタ３ａおよび３ｂがオン状態となる。これに
より、記憶ノードＡおよびＢがビット線ＢＬおよび／Ｂ
Ｌに接続され、データの書込または読出が行なわれる。
次に不揮発性記憶動作モードおよび消去動作モードにつ
いて順次説明する。 （ｉ） 不揮発性記憶動作モード：不揮発性記憶動作モ
ード時には後に詳細に説明するように、２つの動作サイ
クルが必要とされる。１つは、メモリセルに記憶された
データを読出してラッチするデータラッチサイクルであ
り、もう１つはこのラッチされたデータに従って記憶ノ
ードＡおよびＢの電位を設定する電圧印加サイクルであ
る。以下、図２８に示す印加電圧および図２９に示す動
作波形図を参照して各動作サイクルについて説明する。

【０１０５】データラッチサイクルにおいては、まずワ
ード線ＷＬが選択状態とされ、その電位が電源電圧Ｖｃ
ｃレベルに設定される。このときノード２０４ａおよび
２０４ｂに与えられる電圧は電源電圧Ｖｃｃレベルであ
る。アクセストランジスタ３ａおよび３ｂがオン状態と
なり、ビット線ＢＬおよび／ＢＬに記憶ノードＡおよび
Ｂに保持された信号電位が伝達される。図２８において
は、記憶ノードＡに“Ｈ”（電源電圧Ｖｃｃレベル）の
信号電位が保持されており、また記憶ノードＢには
“Ｌ”（接地電位レベル）の信号電位が保持されている
状態が示される。

【０１０６】このビット線ＢＬおよび／ＢＬに読出され
た信号電位が増幅されて、後に説明するデータラッチに
ラッチされるとデータラッチサイクルが完了する。電圧
印加サイクルにおいては、ワード線ＷＬの電位が高電圧
Ｖｐｐレベルにまで昇圧される。ビット線ＢＬおよび／
ＢＬには、先のデータラッチサイクルでラッチされたデ
ータに従って高電圧Ｖｐｐおよび接地電位レベルの信号
電位が伝達される。記憶ノードＡの電位がＶｐｐ−Ｖｔ
ｈにまで上昇する。ここでＶｔｈはアクセストランジス
タ３ａのしきい値電圧である。記憶ノードＶの信号電位
は接地電位レベルを維持する。電源ノード２０４ａおよ
び２０４ｂは電源電圧Ｖｃｃレベルである。

【０１０７】記憶ノードＡおよびＢの電位設定が完了す
ると、ワード線ＷＬの電位が“Ｌ”に立下がり、アクセ
ストランジスタ３ａおよび３ｂがオフ状態とされる。記
憶ノードＡの信号電位が高電圧Ｖｐｐであり、ＭＯＳト
ランジスタ２ｂがオン状態にある。電源ノード２０４ａ
および２０４ｂに高電圧Ｖｐが印加されると、フローテ
ィングゲート型トランジスタ２０１ｂにおいてアバラン
シェブレークダウンによりホットエレクトロンが発生し
てフローティングゲートへの電子の注入が行なわれる。
一方、フローティングゲート型トランジスタ２０１ａに
おいては、記憶ノードＢの電位が接地電位レベルの
“Ｌ”であり、ＭＯＳトランジスタ２ａはオフ状態にあ
り、記憶ノードＡはフローティングゲート状態にあり、
フローティングゲート型トランジスタ２０１ａには電流
が流れない。したがって、このフローティングゲート型
トランジスタ２０１ａにおいてはドレイン電流からのア
バランシェブレークダウンによるホットエレクトロンの
発生は生じず、そのそのしきい値は初期状態を維持す
る。このフローティングゲート型トランジスタ２０１ａ
および２０１ｂに対する高電圧印加期間が完了すると、
ノード２０４ａおよび２０４ｂの電位は電源電圧Ｖｃｃ
レベルにまで低下される。この一連の動作により、メモ
リセルＭＣに対する電圧印加サイクルが完了する。記憶
ノードＡおよびＢの“Ｈ”および“Ｌ”の信号電位（記
憶データ）はフローティングゲート型トランジスタ２０
１ａのしきい値電圧よりもフローティングゲート型トラ
ンジスタ２０１ｂのしきい値が高いという状態により不
揮発性的に記憶される。メモリセルそれぞれに対する記
憶情報の不揮発化が完了すると、電源はオフ状態とされ
る。

【０１０８】電源をオンとすると、フローティングゲー
ト型トランジスタ２０１ｂのしきい値電圧はフローティ
ングゲート型トランジスタ２０１ａのしきい値電圧より
も高いため、記憶ノードＡの電位が記憶ノードＢの電位
よりも先に立上がり、ＭＯＳトランジスタ２ｂがオン状
態、ＭＯＳトランジスタ２ａがオフ状態となり、電源オ
フ前の記憶情報が再生される。 （ii） 消去動作モード：第２の実施例においては、一
旦記憶データを外部記憶装置にセーブした後に消去動作
を行ない、再びこのセーブしたデータを各メモリセルへ
記憶している。この第３の実施例においては、同様の手
法をとることができるが、以下にメモリ装置内部で各メ
モリセルの記憶データを読出して消去を行なった後にデ
ータの再書込を行なう構成について説明する。

【０１０９】今、図３０に示すように、記憶ノードＡの
保持する信号電位が“Ｈ”、記憶ノードＢの保持する電
位が“Ｌ”とする。トランジスタ２０１ｂのしきい値電
圧がシフトしている。図３１に示すように、電源ノード
２０４ａおよび２０４ｂは電源電圧Ｖｃｃレベルにあ
る。ノードＡおよびＢの電位は電源電圧Ｖｃｃおよび接
地電位ＧＮＤレベルにある。まずワード線ＷＬを選択状
態とし、記憶ノードＡおよびＢに保持された信号電位を
読出してラッチする。このデータラッチサイクルが完了
すると、ワード線ＷＬを選択状態に維持した状態で、ビ
ット線ＢＬおよび／ＢＬの信号電位を強制的にともに
“Ｌ”に設定し、記憶ノードＡおよびＢの信号電位をと
もに“Ｌ”に設定する。消去サイクルにおいては、記憶
ノードＡおよびＢの電位を接地電位レベルに設定した後
記憶ノード２０４ａおよび２０４ｂの電圧を高電圧Ｖｐ
ａに設定する。フローティングゲート型トランジスタ２
０１ａおよび２０１ｂ両者において、コントロールゲー
トと一方導通端子（ドレイン）の間に高電圧が印加され
る。フローティングゲート型トランジスタ２０１ａは過
消去状態にあり、そのしきい値電圧が飽和値に収束して
いる。フローティングゲート型トランジスタ２０１ｂに
おいて、ファウラ−ノルドハイム型トンネリング電流が
生じ、フローティングゲートから電源ノード２０４ｂへ
電検出が流出すれる。これによりフローティングゲート
型トランジスタ２０１ｂのしきい値電圧が初期値に復帰
する。

【０１１０】この消去サイクルの完了の後、ワード線Ｗ
Ｌを選択状態としたまま、先にデータラッチサイクルで
読出されてラッチされたデータを再度ビット線ＢＬおよ
び／ＢＬを介して書込む。電源ノード２０４ａおよび２
０４ｂに印加された電圧は再び電源電圧Ｖｃｃに復帰す
る。この再書込サイクルが完了すると、メモリセルの記
憶ノードＡおよびＢは、もとのデータをラッチしてお
り、またフローティングゲート型トランジスタ２０１ａ
および２０１ｂはともに初期状態に設定されている。

【０１１１】この図３１に示すデータラッチサイクル、
消去サイクル、および再書込サイクルが各メモリセルに
対して順次実行される。次に上述の動作シーケンスを実
現するための構成について説明する。図３２は、この発
明の第３の実施例である不揮発性メモリ装置の全体の構
成を概略的に示す図である。図３２においては、１ビッ
ト単位でデータの入出力を行なう構成が一例として示さ
れる。複数ビット単位でデータの入出力が行なわれる構
成であってもよい。

【０１１２】図３２において、不揮発性メモリ装置は、
データ読出を指定するアウトプットイネーブル信号／Ｏ
Ｅと、データ書込を指定するライトイネーブル信号／Ｗ
Ｅと、このメモリ装置が選択されたことを指定するチッ
プイネーブル信号／ＣＥと、特殊動作モード（不揮発記
憶動作モードおよび消去動作モード）を指定するための
制御信号φを受けて各種の内部制御信号を発生する制御
回路２１０を含む。この制御回路２１０へ与えられる制
御信号φは、外部アドレス信号のうちの特定のアドレス
信号であってもよい。このいわゆる「アドレスキー」を
利用する構成の場合、制御回路２１０は、信号／ＯＥ、
／ＷＥおよび／ＣＥの信号状態の組合わせに応じて特殊
動作モードが指定されたことを検出し、そのときの制御
信号φの状態に従って不揮発性動作モードおよび消去動
作モードのいずれが指定されたかを判別する構成が利用
されてもよい。この制御回路３１０から発生される内部
制御信号は図３２に示される各回路要素へ伝達される
が、この制御信号の伝達経路は図面の煩雑化を避けるた
めに省略されている。

【０１１３】メモリ装置はさらに、制御回路２１０の制
御の下に動作し、カウント動作を行なうカウンタ２１４
と、制御回路２１０の制御の下にカウンタ２１４の出力
するカウント値および外部アドレス信号のいずれかを選
択して通過させるマルチプレクサ２１６と、マルチプレ
クサ２１６からのアドレス信号をロウアドレス信号とし
て受けてデコードしてメモリセルアレイ２０における対
応のワード線を選択する信号を発生するロウデコーダ２
１８と、マルチプレクサ２１６から与えられたアドレス
信号をデコードし、メモリセルアレイ２０における列を
選択するための列選択信号を発生するコラムデコーダ２
２２を含む。マルチプレクサ２１６は、アドレスバッフ
ァ（図示せず）の前段に設けられてもよく、またアドレ
スバッファの次段に設けられてもよい。

【０１１４】メモリ装置はさらに、制御回路２１０の下
に必要な電圧Ｖｐｐ、Ｖｐ、ＶｐａおよびＶｃｃを発生
する電圧発生回路２１２と、ロウデコーダ２１８からの
ワード線選択信号に応答して、電圧発生回路２１２から
伝達される電圧Ｖｐｐ／Ｖｃｃのレベルのワード線駆動
信号ＷＬを発生して対応のワード線ＷＬ上へ伝達するワ
ードドライバ２２０と、電圧発生回路２１２からの電圧
Ｖｐｐ／Ｖｃｃを受け、コラムデコーダ２２２からの列
選択信号を電圧Ｖｐｐ／Ｖｃｃのレベルの電圧信号に変
換して列選択信号を発生する列ドライバ２２４を含む。
ここで、符号「Ｖｐｐ／Ｖｃｃ」は高電圧Ｖｐｐと電源
電圧Ｖｃｃのいずれかの電圧が動作モードに応じて選択
的に発生されることを示す。

【０１１５】メモリ装置はさらに、装置外部とデータの
入出力を行なうための入出力バッファ２２８と、列ドラ
イバ２２４からの列選択信号Ｙに応答してメモリセルア
レイ２０内の対応のビット線ＢＬおよび／ＢＬを選択す
る列選択ゲート２２６と、列選択ゲート２２６により選
択されたビット線ＢＬおよび／ＢＬ上の信号電位を差動
的に増幅するセンスアンプ２３２と、センスアンプ２３
２の増幅した信号電位をラッチするデータラッチ２３４
と、入出力バッファ２２８に含まれる入力バッファから
の内部書込データとデータラッチ２３４がラッチしたデ
ータの一方を選択して列選択ゲート２２６を介して選択
ビット線ＢＬおよび／ＢＬへ所定の電圧レベルの書込デ
ータを伝達する書込回路２３０を含む。書込回路２３０
は、電圧Ｖｐｐ／Ｖｃｃを受けて不揮発性動作モード時
においては高電圧Ｖｐｐレベルの書込データを生成す
る。センスアンプ２３２の出力はまた入出力バッファ２
２８に含まれる出力バッファへ伝達される。

【０１１６】電圧発生回路２１２が発生する電圧Ｖｃｃ
／Ｖｐ／Ｖｐａはメモリセルアレイ２０に含まれるメモ
リセルＭＣの電源ノードへ共通に与えられる。不揮発性
記憶動作モード時メモリセルは順次選択されており、不
揮発性記憶が完了したメモリセルにおいては、その電源
ノードが高電圧Ｖｐ印加状態となるが、フローティング
ゲート型トランジスタのしきい値電圧は変化すべき方の
しきい値電圧がこの高電圧Ｖｐにより高い方にシフトす
るため、その不揮発性情報記憶には何ら影響は受けな
い。消去動作モード時においても、非選択メモリセルの
記憶ノードＡおよびＢの電位は電源電圧Ｖｃｃレベルま
たは接地電位レベルであり、非選択メモリセルにおける
フローティングゲート型トランジスタのしきい値電圧の
変化は生じない。消去サイクル完了後フローティングゲ
ート型トランジスタのしきい値電圧は最小値に変化して
いるためである。

【０１１７】各部の構成について説明する。図３３は図
３２に示す電圧発生回路の構成の一例を示す図である。
図３３において、電圧発生回路２１２は、電源電圧Ｖｃ
ｃを発生するＶｃｃ発生回路２５２と、Ｖｃｃ発生回路
２５２からの電源電圧Ｖｃｃを受けかつ制御信号／φＢ
に応答して活性化されて活性化時に高電圧Ｖｐａを発生
するＶｐａ発生回路２５０と、Ｖｃｃ発生回路２５２か
らの電源電圧Ｖｃｃを受け、制御信号／φＣに応答して
活性化されて活性化時に高電圧Ｖｐを発生するＶｐ発生
回路２５４と、Ｖｃｃ発生回路２５２からの電源電圧Ｖ
ｃｃを受けてかつ制御信号／φＡに応答して活性化され
て活性化時に高電圧Ｖｐｐを発生するＶｐｐ発生回路２
５６を含む。Ｖｃｃ発生回路２５２は、外部から与えら
れる電源電圧を受けるパッドであってもよく、また電源
電圧Ｖｃｃを発生する電源線であってもよい。Ｖｐａ発
生回路２５０、Ｖｐ発生回路２５４、およびＶｐｐ発生
回路２５６は、キャパシタのチャージポンプ動作を利用
するチャージポンプ回路で構成されてもよい。

【０１１８】電圧発生回路２１２はさらに制御信号／φ
Ｂに応答して導通し、Ｖｐａ発生回路２５０の発生する
高電圧を通過させるｐチャネルＭＯＳトランジスタ２５
１と、制御信号／φＡに応答して導通し、Ｖｃｃ発生回
路２５２の発生する電源電圧Ｖｃｃを通過させるｐチャ
ネルＭＯＳトランジスタ２５３と、制御信号／φＣに応
答して導通し、Ｖｐ発生回路２５４の発生する高電圧Ｖ
ｐを通過させるｐチャネルＭＯＳトランジスタ２５５
と、制御信号φＤに応答して導通し、Ｖｃｃ発生回路２
５２の発生する電圧Ｖｃｃを通過させるｐチャネルＭＯ
Ｓトランジスタ２５７と、制御信号／φＤに応答して導
通し、Ｖｐｐ発生回路２５６が発生する高電圧Ｖｐｐを
通過させるｎチャネルＭＯＳトランジスタ２５９を含
む。トランジスタ２５１、２５３および２５５の出力は
メモリセルの電源ノード２０４ａおよび２０４ｂへ与え
られる。トランジスタ２５７および２５９の一方が通過
させる電圧が書込回路、ワードドライバ、および列ドラ
イバ（この構成については後に説明する）へ伝達され
る。制御信号／φＣおよび／φＤは電圧印加サイクル時
に活性化されて“Ｌ”となる。制御信号φＢは消去サイ
クル時に活性化されて“Ｌ”となる。制御信号／φＡ
は、この電圧印加サイクルおよび消去サイクルを除く動
作時に活性状態の“Ｌ”とされる。

【０１１９】Ｖｐａ発生回路２５０、Ｖｐ発生回路２５
４およびＶｐｐ発生回路２５６は非活性化時には“Ｌ”
の信号を出力する。制御信号／φＡ、／φＢ、／φＣお
よび／φＤは非活性化時に“Ｈ”（電源電圧レベル）と
される。高電圧ＶｐａまたはＶｐ発生時には、ＭＯＳト
ランジスタ２５３が導通して、発生した高電圧Ｖｐａま
たはＶｐがＶｃｃ発生回路２５２に対し悪影響を及ぼす
ことが考えられる。これを防止するためには、トランジ
スタ２５３および２５５とノードＣとの間にダイオード
を設け、またトランジスタ２５７とノードＤの間にダイ
オードを設けておけば、高電圧発生時にはこれらのダイ
オードがオフ状態とされるため、発生した高電圧が他の
回路へ悪影響を及ぼすのを防止することができる。

【０１２０】図３４は図３２に示すロウデコーダおよび
ワードドライバの部分の構成を示す図である。図３４に
示すロウデコーダおよびワードドライバの構成はまたコ
ラムデコーダおよび列ドライバの構成と同じである。こ
こでは、ロウデコーダおよびワードドライバの構成につ
いてのみ説明する。ロウデコーダ２１８は、ＮＡＮＤ型
単位デコード回路２６０を含む。選択時にはこの単位デ
コード回路２６０の出力が“Ｌ”となり、非選択時には
“Ｈ”となる。ワードドライバ２２０は、単位デコード
回路２６０の出力をノード２６５へ伝達するｎチャネル
ＭＯＳトランジスタ２６１と、ノード２６７と接地電位
ノードとの間に相補的に接続されかつノード２６５上の
信号電位をゲートに受けるｐチャネルＭＯＳトランジス
タ２６２およびｎチャネルＭＯＳトランジスタ２６３を
含む。ｐチャネルＭＯＳトランジスタ２６２の一方導通
端子（ドレイン）が接続されるノード２６７へは電圧Ｖ
ｐｐ／Ｖｃｃが与えられる。

【０１２１】ワードドライバ２２０はさらにノード２６
６上の信号電位が“Ｌ”のときに導通し、ノード２６７
へ与えられた電圧Ｖｐｐ／Ｖｃｃをノード２６５へ伝達
するｐチャネルＭＯＳトランジスタ２６４を含む。ＭＯ
Ｓトランジスタ２６１がそのゲートに電源電圧Ｖｃｃを
受けており、内部ノード２６５の電位が高電圧Ｖｐｐと
なった場合にもこの高電圧Ｖｐｐがデコーダ２１８の出
力へ悪影響を及ぼすのを防止する。図３４に示すワード
ドライバの構成は、図２１に示すゲート１１６の構成と
同じであり、単位デコード回路２６０の出力が“Ｌ”の
ときにはワードドライバ２２０はワード線ＷＬ上へ電圧
Ｖｐｐ／Ｖｃｃレベルの信号を伝達する。単位デコード
回路２６０の出力が“Ｈ”の場合には、トランジスタ２
６３がオン状態となり、ワード線ＷＬは接地電位レベル
に設定される。

【０１２２】この図３４に示す構成がワード線ＷＬそれ
ぞれに対して設けられる。この電圧変換用のワードドラ
イバ２２０および列ドライバ２２４を設けることにより
動作サイクルに応じてワード線上の信号電位および列選
択信号の電圧レベルを所望のレベルに設定するこどかで
きる。図３５は図３２に示す書込回路２３０の構成の一
例を示す図である。図３５において、書込回路２３０
は、制御信号／φＥに応答して導通し、データラッチ２
３４がラッチするデータ（ビット線ＢＬ上に伝達された
データ）をノード２７１へ伝達するｎチャネルＭＯＳト
ランジスタ２７０と、制御信号φＥに応答して導通し、
内部書込データＤをノード２７１へ通過させるｎチャネ
ルＭＯＳトランジスタ２７２と、ノード２７１上の信号
電位と制御信号φＷを受けるＡＮＤ回路２７３と、ノー
ド２７１上の信号電位と制御信号φＷを受けるＮＡＮＤ
回路２７４と、制御信号／φＦとＡＮＤ回路２７３の出
力を受けるＡＮＤ回路２７５と、ＮＡＮＤ回路２７４の
出力と制御信号／φＦを受けるＡＮＤ回路２７６を含
む。

【０１２３】ＡＮＤ回路２７５の出力は内部データ線Ｄ
Ｂを介してビット線ＢＬへ伝達される。ＡＮＤ回路２７
６の出力は内部データ線／ＤＢを介してビット線／ＢＬ
へ伝達される。制御信号φＥは通常サイクルに活性状態
の“Ｈ”となる。制御信号φＷはメモリセルへデータを
書込む必要があるとき（通常動作サイクルにおけるデー
タ書込モード時、および電圧印加サイクルおよび再書込
サイクル）に活性状態の“Ｈ”とされる。制御信号／φ
Ｆは消去サイクル時に活性状態の“Ｌ”とされる。

【０１２４】ＡＮＤ回路２７５および２７６は電圧Ｖｐ
ｐ／Ｖｃｃを動作電源電圧として動作する。したがっ
て、高電圧Ｖｐｐが発生されたとき、ＡＮＤ回路２７５
および２７６が出力するハイレベルの信号電位が高電圧
Ｖｐｐレベルとなる。すなわち、このＡＮＤ回路２７５
および２７６のハイレベルの信号の電圧レベルを変換す
る機能を備える。レベル変換機能を備えるＡＮＤ回路２
７５および２７６を設けることにより、不揮発性動作モ
ード時において高電圧Ｖｐｐをビット線ＢＬまたは／Ｂ
Ｌへ伝達することができる。

【０１２５】上述のような回路構成を設けることによ
り、確実に記憶情報を不揮発的に記憶するメモリ装置を
実現することができる。なお各制御信号はすべて図３２
に示す制御回路から発生される。第３の実施例におい
て、消去サイクル時において再生されたメモリセルデー
タが一旦外部記憶装置にセーブされる構成が利用された
場合には図３１に示す再書込サイクルが省略される。こ
の場合には外部記憶装置にセーブされたメモリセルデー
タが順次再書込される。

【０１２６】以上のようにこの第３の実施例に従えば、
記憶情報を不揮発性的に保持することのできるＳＲＡＭ
を実現することができる。 ［第４の実施例］図３６は、この発明の第４の実施例で
ある不揮発性メモリ装置のメモリセル部の構成を示す図
である。図３６において、不揮発性メモリセルＭＣは、
記憶ノードＡとノード３０３ａの間に接続されるフロー
ティングゲート型トランジスタ３０１ａと、ノードＡと
電源ノード３０４ａの間に接続されるｐチャネルＭＯＳ
トランジスタ３０２ａと、記憶ノードＢとノード３０３
ｂの間に接続されるフローティングゲート型トランジス
タ３０１ｂと、記憶ノードＢと電源ノード３０４ｅの間
に接続されるｐチャネルＭＯＳトランジスタ３０２ｂを
含む。トランジスタ３０１ａおよび３０２ａのゲートは
記憶ノードＢに接続され、トランジスタ３０１ｂおよび
３０２ｂのゲートが記憶ノードＡに接続される。ノード
３０３ａおよび３０３ｂへは通常動作モード時には接地
電位が与えられ、不揮発性記憶動作モード時におよび消
去モード時には所定の高電圧または接地電位が与えられ
る（この構成については後に説明する）。フローティン
グゲート型トランジスタ３０１ａおよび３０１ｂは、通
常動作時、エンハンスメント型ｎチャネルＭＯＳトラン
ジスタとして動作する。したがってこのメモリセルＭＣ
は、ＣＭＯＳインバータラッチ構成を備える。

【０１２７】メモリセルＭＣはさらに、ワード線ＷＬ上
の信号電位に応答して導通し記憶ノードＡおよびＢをビ
ット線ＢＬおよび／ＢＬに接続するアクセストランジス
タ３ａおよび３ｂを含む。次に動作について説明する。
通常動作モード時においては、ノード３０３ａおよび３
０３ｂへは接地電位が供給される。フローティングゲー
ト型トランジスタ３０１ａおよび３０１ｂは所定のしき
い値電圧を有しており、ｎチャネルＭＯＳトランジスタ
と等価である。記憶ノードＡ電位が“Ｈ”の場合には、
トランジスタ３０１ｂがオン状態、トランジスタ３０２
ｂがオフ状態である、記憶ノードＢは“Ｌ”の電位に設
定される。一方、記憶ノードＢの電位が“Ｌ”であるた
め、トランジスタ３０２ａがオン状態、トランジスタ３
０３ａがオフ状態である。したがって、記憶ノードＡお
よびＢの電位は電源電圧Ｖｃｃレベルの“Ｈ”および接
地電位レベルの“Ｌ”に設定される。

【０１２８】ワード線ＷＬの電位が立上がると、アクセ
ストランジスタ３ａおよび３ｂがオン状態となり、ビッ
ト線ＢＬおよび／ＢＬにこの記憶ノードＡおよびＢが接
続される。これにより、データの書込および読出を行な
うことができる。すなわち、通常動作モード時において
は、このメモリセルＭＣは通常のＳＲＡＭセルと同様の
動作を行なう。記憶ノードＡおよびＢの信号電位を不揮
発性的に記憶する場合には、図３７に一例を示す動作シ
ーケンスが実行される。

【０１２９】以下の説明においては、記憶ノードＡの保
持する信号電位が電源電圧Ｖｃｃレベルの“Ｈ”であ
り、記憶ノードＢに保持された信号電位が接地電位レベ
ルの“Ｌ”とする。まずメモリセルＭＣの記憶するデー
タの読出が行なわれ、後に説明するデータラッチにこの
読出されたデータがラッチされる。これにより、データ
ラッチサイクルが完了する。データラッチサイクルが完
了すると、図３７に示すように次いで選択状態とされた
ワード線ＷＬの電位がさらに上昇されて高電圧Ｖｐｐレ
ベルにされる。一方、ビット線ＢＬの電位がデータラッ
チにラッチされた信号電位に従って高電圧Ｖｐレベルに
設定され、ビット線／ＢＬの電位は高電圧Ｖｐｐレベル
に設定される。ノード３０３ａの信号電位がまたデータ
ラッチにラッチされたデータに従って接地電位レベルの
０Ｖに設定され、ノード３０３ｂの電位がデータラッチ
にラッチされたデータに従って５Ｖに設定される。

【０１３０】この電圧印加条件の下では、図３８に示す
ように、ノードＡの電位が高電圧Ｖｐとなり、ノードＢ
の電位はＶｐｐ−Ｖｔｈとなる。Ｖｔｈはアクセストラ
ンジスタ３ｂのしきい値電圧である。フローティングゲ
ート型トランジスタ３０１ａにおいてはノード３０３ａ
が接地電位レベルであるため、ドレイン近傍に高電界が
発生し、ホットエレクトロンが発生し、この発生したホ
ットエレクトロンは高電圧Ｖｐｐによりフローティング
ゲートへ加速されてそこに蓄積される。これによりフロ
ーティングゲート型トランジスタ３０１ａのしきい値電
圧が上昇する。フローティングゲート型トランジスタ３
０１ｂにおいては、記憶ノードＢに高電圧Ｖｐｐ−Ｖｔ
ｈが印加されている。ノード３０３ｂの電位が５Ｖ程度
であり、またはコントロールゲートは記憶ノードＡに与
えられた高電圧Ｖｐを続けている。この場合、フローテ
ィングゲート型トランジスタ３０１ｂにおいてはソース
−コントロールゲート電位差は約２Ｖ程度（高電圧Ｖｐ
は約７Ｖ程度）であり、ドレイン−ソース間には高電圧
は印加されずドレイン領域近傍に高電界が発生せず（Ｍ
ＯＳトランジスタはＶｇｓ−Ｖｔｈの電圧を伝達す
る）、フローティングゲート型トランジスタ３０１ｂに
おいてはホットエレクトロンは発生せず、そのしきい値
が初期状態を維持する。これにより、フローティングゲ
ート型トランジスタ３０１ａのしきい値電圧のみが上昇
する。この電圧印加サイクルが完了すると、ワード線Ｗ
Ｌが非選択状態の“Ｌ”となり、次のメモリセルに対す
る情報の不揮発化動作シーケンスが実行される。

【０１３１】メモリセルすべてに対する情報の不揮発性
化完了時においては、ノード３０３ａおよび３０ｂがそ
れぞれすべて接地電位に接続される。それらのすべての
メモリセルの情報の不揮発性化が完了すると、電源をオ
フにする。電源をオンにすると、電源ノード３０４ａお
よび３０４ｂの電位が上昇する。初期時においてはトラ
ンジスタ３０２ａおよび３０２ｂを介して記憶ノードＡ
およびＢへ電流が供給される。フローティングゲート型
トランジスタ３０１ａのしきい値電圧がフローティング
ゲート型トランジスタ３０１ｂのしきい値電圧よりも高
いため、フローティングゲート型トランジスタ３０１ｂ
が先にオン状態となり、記憶ノードＢの電位を接地電位
レベルへ放電する。フローティングゲート型トランジス
タ３０１ａは記憶ノードＢの電位に従ってオフ状態を維
持し、トランジスタ３０２ａが記憶ノードＡを充電す
る。この電位上昇に伴って、トランジスタ３０２ｂがオ
フ状態へ移行し、トランジスタ３０１ｂがより強いオン
状態となる。これにより、記憶ノードＡの電位が“Ｈ”
のレベル、記憶ノードＢの電位が“Ｌ”のレベルにラッ
チされる。すなわち電源オフ前の記憶情報が再生され
る。

【０１３２】（ii） 消去動作モード時：消去動作モー
ド時には、図３９に示すようにワード線ＷＬを非選択状
態の“Ｌ”の電位に設定した状態で、ノード３０３ａお
よび３０３ｂに高電圧Ｖｐａ（たとえば約１２Ｖ程度）
を印加する。記憶ノードＡおよびＢには、電源電圧Ｖｃ
ｃレベルの“Ｈ”の信号電位および接地電位レベルの
“Ｌ”の信号電位が保持されている。この状態において
は、フローティングゲート型トランジスタ３０１ａにお
いて、コントロールゲートの電位が接地電位レベルであ
り、記憶ノードＡの電位が“Ｈ”であっても高電圧Ｖｐ
ａは高くされており、高電界が発生し、トンネリング電
流によりフローティングゲートからノード３０３ａに向
かって電子が流出する。記憶ノードＡへはトランジスタ
３０２ａを介して電流が注入されるが、フローティング
ゲート型トランジスタ３０１ａのコントロールゲートの
電位が接地電位レベルであり、この記憶ノードＡからの
電流はフローティングゲート型トランジスタ３０１ａに
おいて発生するトンネリング電流には悪影響は及ぼさな
い。

【０１３３】一方、フローティングゲート型トランジス
タ３０１ｂにおいては、そのコントロールゲートの電位
が電源電圧Ｖｃｃレベルであり、フローティングゲート
とソース間には高電界が発生せず、フローティングゲー
トからの電子の流出が生じない。これにより、不揮発性
記憶動作モード時において上昇された高いしきい値電圧
を初期状態のしきい値電圧に復帰させることができる。
図４０は、この発明の第４の実施例による不揮発性メモ
リ装置の全体の構成を概略的に示す図である。図４０に
おいて、不揮発性メモリ装置は、外部制御信号／ＯＥ、
／ＷＥ、／ＣＥ、およびφを受けて各種内部制御信号を
発生する制御回路４１０と、制御回路４１０の制御の下
に起動されて不揮発性記憶動作モード時にカウント動作
を実行するカウンタ４１４と、制御回路４１０の制御の
下にカウンタ４１４の出力と外部からのアドレス信号の
一方を選択するマルチプレクサ４１６と、マルチプレク
サ４１６から与えられたアドレス信号をロウアドレス信
号として受けてデコードするロウデコーダ４１８と、ロ
ウデコーダ４１８からの行選択信号に従って対応の行
（ワード線）上へ電圧ＶｐｐレベルまたはＶｐｐレベル
の信号を伝達するワードドライバ４２０と、マルチプレ
クサ４１６からのアドレス信号をコラムアドレス信号と
して受けてデコードし、列選択信号を発生するコラムデ
コーダ４２２と、コラムデコーダ４２２の発生する列選
択信号を受けてその活性状態の電位レベルを電源電圧Ｖ
ｐｐレベルまたは高電圧Ｖｐｐレベルに変換する列ドラ
イバ４２４と、列ドライバ４２４の出力に従ってメモリ
セルアレイ２０における対応のビット線を選択状態とす
る列選択ゲート１２６を含む。カウンタ４１２、マルチ
プレクサ４１６、ロウデコーダ４１８、ワードドライバ
４２０、コラムデコーダ４２２、および列ドライバ４２
４ならびに列選択ゲート４２６の構成は先の第３の実施
例の構成と同じである。制御回路４１０から発生される
制御信号のタイミングが異なるだけである。

【０１３４】メモリ装置はさらに、制御回路４１０の下
に選択的に電圧ＶｃｃおよびＶｐｐを発生するとともに
他の高電圧ＶｐａおよびＶｐを発生する電圧発生回路４
０２と、メモリセルＭＣのソース電位を設定するための
ソース電位設定回路４０４と、ソース電位設定回路４０
４からの電位に従って対応のメモリセルＭＣのソース電
位を設定するためのスイッチング回路４０６と、列選択
ゲート４２６により選択されたビット線上の信号電位を
増幅して内部読出データを生成するセンスアンプ４３２
と、センスアンプ４３２が増幅した内部読出データをラ
ッチするデータラッチ４３４と、装置外部とデータの入
出力を行なうための入出力バッファ４２８と、入出力バ
ッファ４２８に含まれる入力バッファからの内部書込デ
ータまたはデータラッチ４３４がラッチしたデータの一
方に従って内部書込データを生成する書込回路４３０を
含む。センスアンプ４３２、データラッチ４３４および
入出力バッファ４２８の構成は第３の実施例において示
したものと同じである。制御回路４１０の制御の下に、
不揮発性記憶動作モード時および消去動作モード時に必
要な高電圧が印加されるとともに、メモリセル選択動作
タイミングが制御される。

【０１３５】電圧発生回路４０２は、先の第３の実施例
において示したものと同じ構成を備える。図４０に示す
構成において、第３の実施例において示したものと異な
るのはソース電位設定回路、接地回路４０６および書込
回路４３０である。以下これらの回路の構成について説
明する。図４１は、図４０に示すソース電位設定回路お
よびスイッチ回路の構成の一例を示す図である。図４１
において、スイッチ回路４０６は、ノード３０３ａと接
地電位供給ノードとの間に設けられるｎチャネルＭＯＳ
トランジスタ４５１と、ノード３０３ｂと接地電位供給
ノードとの間に設けられるｎチャネルＭＯＳトランジス
タ４５２と、メモリセル選択信号φＸＹ（第２の実施例
におけるものと同じである）に応答して導通するｎチャ
ネルＭＯＳトランジスタ４５３および４５４を含む。こ
れらトランジスタ４５１、４５２、４５３および４５４
は、トランスファーゲートではなく、ＣＭＯＳトランス
ミッションゲートで構成されてもよい。トランジスタ４
５１および４５２のゲートへ与えられる制御信号φＫは
通常動作モード時には“Ｈ”となり、不揮発性記憶動作
モード時および消去動作モード時に“Ｌ”となる。

【０１３６】ソース電位設定回路４０４は、前記信号／
φＮに応答して導通して高電圧Ｖｐａをノード３０３ａ
および３０３ｂに伝達するｐチャネルＭＯＳトランジス
タ４５５および４５６と、データラッチ４３４がラッチ
する正のデータ信号（内部データ線ＤＢ（ビット線Ｂ
Ｌ）上に現われる信号）を一方入力に受け、他方入力に
制御信号φＭを受けるＮＡＮＤ回路４５７と、制御信号
φＭとデータラッチ４３４がラッチする補の信号（デー
タ線／ＤＢ（ビット線／ＢＬ）上に現われた信号電位に
相当）を受けるＮＡＮＤ回路４５８を含む。制御信号／
φＮは消去動作モード時に活性状態の“Ｌ”となる。制
御信号φＭは不揮発性記憶動作モード時において電圧印
加サイクルに活性状態とされる。このときには、ＮＡＮ
Ｄ回路４５７および４５８はインバータとして機能す
る。メモリセル選択信号φＸＹが、順次メモリセルを選
択するように発生される（カウンタ４１４の出力をデコ
ードするごとに発生される）。

【０１３７】この構成によれば、図３８に示すように、
しきい値電圧を上昇させるためにすなわちフローティン
グゲートへ電子を注入すべきフローティングゲート型ト
ランジスタのソース電位を接地電位に設定することがで
き、確実にしきい値電圧の変化をその保持すべきデータ
に応じて実現することができる。図４１に示す構成にお
いては、消去動作モード時においては、高電圧Ｖｐａが
すべてのメモリセルに対し共通に発生されるように示さ
れる。これは複数ビット単位または１行単位で行なわれ
るように構成されてもよい（データ発生回路４０２（図
４０参照）における消費電力を低減するためである）。
フローティングゲート型トランジスタ３０１ａ，３０１
ｂのソースへ印加されるＶｃｃレベルの電圧はＶｐレベ
ルとされてもよい。

【０１３８】図４２は、図４０に示す書込回路の構成の
一例を示す図である。図４２において、書込回路４３０
は、データラッチ４３４からの真の論理信号ＷＤを受け
るインバータ４６２および４６４と、データラッチ４３
４からの偽のデータ信号／ＷＤを受けるインバータ４６
１および４６３を含む。データラッチ４３４から出力さ
れる正のデータ信号ＷＤはデータ線ＤＢ上に現われた信
号電位に相当する。偽のデータ信号はデータ線／ＤＢ上
に現われた信号電位に相当する。インバータ４６１およ
び４６４は高電圧Ｖｐを動作電源電圧として動作する。
インバータ４６２および４６３は高電圧Ｖｐｐを動作電
源として動作する。インバータ４６１、４６２、４６
３、および４６４の出力部には逆流防止のためのダイオ
ード４６５、４６６、４６７および４６８がそれぞれ設
けられる。ダイオード４６５および４６６のカソードは
ｐチャネルＭＯＳトランジスタ４７１の一方導通端子に
接続され、ダイオード４６７および４６８のカソードは
ｐチャネルＭＯＳトランジスタ４７２の一方導通端子に
接続される。トランジスタ４７１がそのゲートに制御信
号／φＱを受け、その他方導通端子が内部データ線ＤＢ
に接続される。トランジスタ４７２がそのゲートに制御
信号／φＱを受け、その他方導通端子が内部データ線／
ＤＢに接続される。内部データ線ＤＢおよび／ＤＢに
は、通常動作時に内部書込指示信号ＷＥに応答して内部
書込データＤから相補な論理の書込信号を生成して内部
データ線ＤＢおよび／ＤＢ上へ伝達するライトドライバ
４７０が設けられる。

【０１３９】制御信号／φＱは高電圧印加モード時に活
性状態の“Ｌ”とされる。インバータ４６１、４６２、
４６３および４６４へ与えられる高電圧Ｖｐ，Ｖｐｐは
高電圧印加モード時のみ印加される（図４０に示す電圧
発生回路４０２の制御の下にこの電圧変化は実現され
る）。正のデータ信号ＷＤが“Ｈ”（電源電圧Ｖｃｃレ
ベル）のとき、補の信号／ＷＤは接地電位レベルの
“Ｌ”の信号である。この場合、インバータ４６２およ
び４６４の出力は接地電位レベルの“Ｌ”の信号であ
る。インバータ４６１および４６３が出力する信号の電
圧レベルは高電圧ＶｐおよびＶｐｐレベルである。トラ
ンジスタ４７１および４７２がオン状態であり、内部デ
ータ線ＤＢには高電圧Ｖｐが伝達され、内部データ線／
ＤＢには高電圧Ｖｐｐが伝達される。これによりビット
線ＢＬには高電圧Ｖｐ、ビット線／ＢＬには高電圧Ｖｐ
ｐが伝達される。

【０１４０】図４２に示す書込回路を用いることによ
り、高電圧印加サイクルにおいて、ビット線ＢＬおよび
／ＢＬに高電圧ＶｐｐおよびＶｐを保持すべき記憶デー
タに応じて伝達することができる。 ［変形例１］図４３は、この発明の第４の実施例である
不揮発性メモリ装置のメモリセルの変形例を示す図であ
る。図４３に示すメモリセルは、負荷素子として、高抵
抗のたとえばポリシリコンで構成される高抵抗抵抗素子
を備える。図４３に示す構成を備えるメモリセルであっ
ても、先に説明したメモリセルと同様にして記憶情報の
不揮発化を実現することができる。動作シーケンスおよ
び周辺回路は全く同じものを利用することができる。

【０１４１】以上のように、この第４の実施例において
も、確実に情報を不揮発的に記憶することのできる高速
アクセス可能なメモリセル装置を実現することができ
る。 ［第５の実施例］図４４は、この発明の第５の実施例で
ある不揮発性半導体メモリ装置のメモリセルの構成を示
す図である。この図４４に示すメモリセルの構成におい
ては、第４の実施例において図３６を参照して説明した
メモリセルの構成と異なり、記憶ノードＡとノード３０
３ａの間にはフローティングゲートを持たないＭＯＳト
ランジスタ４９０が設けられる。他の構成は図３６に示
すメモリセルの構成と同じである。

【０１４２】この図４４に示すメモリセルの構成の場
合、フローティングゲート型トランジスタ３０１ｂに対
し、記憶すべき情報に従って、そのコントロールゲー
ト、記憶ノードＢおよびノード３０３ｂに印加する電圧
を調節する必要がある（不揮発性記憶動作モード時およ
び消去動作モード時いずれにおいても）。フローティン
グゲート型トランジスタ３０１ｂのしきい値電圧を高い
方へシフトさせるかまたは低い方へシフトさせる両方向
の変化を必要とするためである。しかしながらこの構成
においても、原理的に情報を不揮発的に記憶することは
可能であり、たとえば第２および第３の実施例を参照し
て説明した回路構成と同様の構成を利用することによ
り、記憶ノードＡ、記憶ノードＢおよび内部ノード３０
３ｂの電位を保持すべきデータに応じて所定の電圧値に
設定することができる。

【０１４３】また消去動作モード時においては、保持す
べきデータを一旦読出し、この読出したデータに従って
各ノードＡ、Ｂおよび３０３ｂの電位を設定することに
より初期状態に復帰させることができる（不揮発性記憶
動作時と反対方向にしきい値電圧を変化させればよ
い）。このフローティングゲート型トランジスタ３０１
ｂのしきい値電圧をＭＯＳトランジスタ４９０の固定さ
れたしきい値電圧よりも高くするかまたは低くすること
により情報の不揮発化を実現することができる。この図
４４に示すメモリセルにおいて情報の不揮発化および消
去を行なうための制御回路の構成は特に示さないが、第
２および第３の実施例において説明したものと同様の構
成を拡張して実現することができる。

【０１４４】［変形例］図４５はこの発明の第５の実施
例による不揮発性メモリ装置のメモリセルの変形例を示
す図である。図４５に示すメモリセルの構成において
は、電源ノード３０４ａおよび３０４ｂと記憶ノードＡ
およびＢの間に高抵抗のたとえばポリシリコンで構成さ
れる抵抗素子４５６ａおよび４９６ｂが設けられる。こ
の構成においては、単に負荷素子がｐチャネルＭＯＳト
ランジスタから高抵抗抵抗体で置換えられているだけで
あり、図４４に示すメモリセルと同様に情報の不揮発化
を実現することができる。またこの抵抗素子４９６ａお
よび４９６ｂに代えて、デプレション型ｎチャネルＭＯ
Ｓトランジスタを負荷素子として利用してもよい。また
薄膜トランジスタなどが利用されてもよい。

【０１４５】［第６の実施例］図４６はこの発明の第６
の実施例である不揮発性メモリ装置のメモリセルの構成
を示す図である。図４６において、メモリセルＭＣは、
２つのフローティングゲート型トランジスタ５０１ａお
よび５０１ｂを含む。フローティングゲート型トランジ
スタ５０１ａはそのコントロールゲートがワード線ＷＬ
に接続され、その一方導通端子（ドレイン）がビット線
ＢＬに接続され、その他方導通端子（ソース）がノード
５０２に接続される。トランジスタ５０１ｂは、コント
ロールゲートがワード線ＷＬに接続され、その一方導通
端子がビット線／ＢＬに接続され、その他方導通端子が
ノード５０２に接続される。フローティングゲート型ト
ランジスタ５０１ａおよび５０１ｂは、情報記憶時に
は、そのしきい値電圧ＶＴ１およびＶＴ２が互いに異な
る値に設定される。この図４６に示すメモリセルＭＣが
行および列のマトリクス状に配列される。

【０１４６】ビット線ＢＬおよび／ＢＬは、列選択信号
Ｙに応答して導通する列選択ゲート５０６ａおよび５０
６ｂを介して内部データ線ＤＢおよび／ＤＢに接続され
る。内部データ線ＤＢおよび／ＤＢには、電流センス型
差動増幅器５０５が設けられる。この電流センス型差動
増幅器５０５は、内部データ線ＤＢおよび／ＤＢに流れ
る電流の量を検出し、その電流の検出量を差動的に増幅
して内部読出データＱを生成する（この電流センス型差
動増幅器の構成については後に説明する）。通常動作時
においてはフローティングゲート型トランジスタ５０１
ａおよび５０１ｂのしきい値電圧ＶＴ１およびＶＴ２は
異なっている。ノード５０２へは接地電位が与えられ
る。

【０１４７】図４７に示すように、選択時にはワード線
ＷＬの電位が“Ｈ”（電源電圧Ｖｃｃレベル）に立上が
る。フローティングゲート型トランジスタ５０１ａのし
きい値電圧ＶＴ１がフローティングゲート型トランジス
タ５０１ｂのしきい値電圧ＶＴ２よりも高い場合には、
ビット線／ＢＬに流れる電流量がビット線ＢＬに流れる
電流よりも大きくなる。列選択信号Ｙが選択状態とされ
ると、ビット線ＢＬおよび／ＢＬが内部データ線ＤＢお
よび／ＤＢに接続される。電流センス型差動増幅器５０
５は、このデータ線／ＤＢおよび／ＤＢを流れる電流の
差を差動的に増幅して内部データＱを生成する。

【０１４８】図４７に示すように、相補な論理の信号が
現われるデータ線ＤＢおよび／ＤＢ上の電流情報を差動
的に増幅するため、この内部データ線ＤＢおよび／ＤＢ
に微小な電流差が生じたときに即座に差動増幅器５０５
により増幅して内部データを読出すことができる。した
がって、図４７に比較のために示すように、従来の１本
のビット線を用いてデータを読出す構成（内部読出デー
タＱ′として図４７に示す）に比べてより高速でデータ
の読出を行なうことができる。従来の構成の場合、図５
８に示すように、１本のビット線に流れる電流の有無を
検出するためには、ビット線（または内部データ線）に
流れる電流を電圧に変換して基準電圧と比較するため、
この間に時間を要するからである。

【０１４９】データの書込は通常の「フラッシュメモ
リ」と同様消去サイクルと実際にデータを書込む書込サ
イクルとを含む。 （ｉ） 消去サイクル：消去サイクルは、フローティン
グゲート型トランジスタのしきい値電圧を受けて高い電
圧値に揃えるための「消去前書込」サイクルとフローテ
ィングゲート型トランジスタのしきい値電圧を初期状態
に設定するための「消去」サイクルを含む。

【０１５０】（ａ） 「消去前書込」サイクルにおいて
は、図４８に示すように、ワード線ＷＬに高電圧Ｖｐｐ
が印加され、ビット線ＢＬおよび／ＢＬ上に高電圧Ｖｐ
が印加され、ノード５０２が接地電位（０Ｖ）に設定さ
れる。この状態においては、フローティングゲート型ト
ランジスタ５０１ａおよび５０１ｂ両者においてホット
エレクトロンが発生し、フローティングゲートへの電子
の注入が行なわれ、そのしきい値電圧が高い電圧値に変
化する。 （ｂ） 「消去」サイクルにおいては、図４９に示すよ
うにワード線ＷＬが非選択状態の０Ｖに設定され、ビッ
ト線ＢＬおよび／ＢＬはフローティング状態とされる。
ノード５０２へは高電圧Ｖｐａが印加される。フローテ
ィングゲート型トランジスタ５０１ａおよび５０１ｂへ
は接地電位が与えられる。この状態においては、フロー
ティングゲート型トランジスタ５０１ａおよび５０１ｂ
両者においてファウラ−ノルドハイム型トンネリング電
流が生じ、フローティングゲートからノード５０２へ電
子が流出し、これらフローティングゲート型トランジス
タ５０１ａおよび５０１ｂのしきい値電圧が初期状態の
たとえば１．０Ｖに復帰する。

【０１５１】ビット線ＢＬおよび／ＢＬをフローティン
グゲート状態とする構成は、単に列選択信号Ｙを非選択
状態の接地電位（０Ｖ）に設定することにより実現され
る。後に説明するが、ビット線ＢＬおよび／ＢＬが所定
のプリチャージ電位にプリチャージされる構成の場合、
消去サイクル時にこのプリチャージ素子を非導通状態と
する。 （ii） 書込サイクル：消去動作完了後、記憶させるべ
き情報に従って電圧が印加される。今、フローティング
ゲート型トランジスタ５０１ａのしきい値電圧をフロー
ティングゲート型トランジスタ５０１ｂのそれよりも高
く設定する場合の動作について図５０を参照して説明す
る。

【０１５２】ワード線ＷＬに高電圧Ｖｐｐが印加され、
ビット線ＢＬに高電圧Ｖｐが印加される。ビット線／Ｂ
Ｌおよびノード５０２へは接地電位（０Ｖ）が印加され
る。高電圧Ｖｐｐはたとえば約１２Ｖ程度であり、高電
圧Ｖｐはたとえば約７Ｖ程度である。フローティングゲ
ート型トランジスタ５０１ａにおいて、ドレイン−ソー
ス間電位差が高電圧Ｖｐであり、ドレイン領域近傍およ
びチャネル領域内においてアバランシェブレークダウン
より大量のホットエレクトロンが発生し、この発生した
ホットエレクトロンがワード線ＷＬ上に与えられた高電
圧Ｖｐｐにより加速されてフローティングゲートへ注入
される。フローティングゲート型トランジスタ５０１ｂ
においては、そのソースおよびドレインの電圧は等し
く、高電界が生じず、ホットエレクトロンは発生しな
い。したがってフローティングゲート型トランジスタ５
０１ｂのしきい値電圧は初期値を有する。これにより、
フローティングゲート型トランジスタ５０１ａのしきい
値電圧ＶＴ１がフローティングゲート型トランジスタ５
０１ｂのしきい値電圧ＶＴ２よりも高くなる。

【０１５３】２つのフローティングゲート型トランジス
タを用いて１つのメモリセルを構成する場合、フローテ
ィングゲート型トランジスタのしきい値電圧を厳密に一
定の値に揃える要件が緩和される。２つのフローティン
グゲート型トランジスタのしきい値電圧に差があれば、
差動増幅器によりデータの読出を行なうことができるた
めである。したがって、この２つのフローティングゲー
トを用いて１つの不揮発性メモリセルを構成する場合、
アクセス時間が短くなるという利点に加えて、製造プロ
セスにおけるパラメータの制御が容易となるという利点
を備える。

【０１５４】図５１は、ビット線負荷回路の構成を示す
図である。図５１において、ビット線ＢＬおよび／ＢＬ
に対し、制御信号φＰＲに応答して非導通状態とされる
プリチャージトランジスタ５２１ａおよび５２１ｂがそ
れぞれ設けられる。プリチャージトランジスタ５２１ａ
および５２１ｂはｐチャネルＭＯＳトランジスタで構成
される。制御信号φＰＲは消去動作時に“Ｈ”となり、
プリチャージトランジスタ５２１ａおよび５２１ｂをオ
フ状態とする。これにより消去サイクルにおいてビット
線ＢＬおよび／ＢＬをフローティング状態とすることが
できる。情報が書込まれたメモリセルＭＣにおいて、常
に一方のフローティングゲート型トランジスタがオフ状
態となる場合（書込時に一方のフローティングゲート型
トランジスタのしきい値電圧が電源電圧Ｖｃｃ以上に変
化される場合）、一方のビット線には電流は流れない。
ビット線ＢＬおよび／ＢＬを電源電圧Ｖｃｃと接地電位
の間の中間電位（たとえばＶｃｃ／２）の電位にプリチ
ャージする構成が利用されれば、消費電流を低減するこ
とができる。このビット線負荷回路は第１ないし第５の
実施例において利用されてもよい。

【０１５５】図５２は、電流センス型差動増幅器の構成
の一例を示す図である。図５２において、電流センス型
差動増幅器５０５は、電源電圧供給ノードとノード５４
０ａの間に設けられる電流／電圧変換用の抵抗素子５３
５ａと、電源電圧供給ノードとノード５４０ｂの間に設
けられる電流／電圧変換用の抵抗素子５３５ｂと、ノー
ド５４０ａおよび５４０ｂ上の信号電位を差動的に増幅
するためのｎチャネルＭＯＳトランジスタ５３１ａおよ
び５３１ｂとを含む。トランジスタ５３１ａはその一方
導通端子がノード５４１ａに接続され、そのゲートがノ
ード５４０ａに接続され、その他方導通端子がノード５
４２に接続される。トランジスタ５３１ｂはその一方導
通端子がノード５４１ｂに接続され、その他方導通端子
がノード５４２に接続され、そのゲートがノード５４０
ｂに接続される。ノード５４０ａおよび５４０ｂはそれ
ぞれ内部データ線ＤＢおよび／ＤＢに接続される。

【０１５６】差動増幅器５０５はさらに、ノード５４１
ａおよび５４１ｂと電源電圧供給ノードとの間にそれぞ
れ設けられる抵抗素子５３２ａおよび５３２ｂと、ノー
ド５４２と接地電位供給ノードとの間に設けられ、読出
指示信号φＲに応答して導通するｎチャネルＭＯＳトラ
ンジスタ５３３を含む。トランジスタ５３３がオン状態
となることにより、ソースが共通に結合されたトランジ
スタ５３１ａおよび５３１ｂに対する電流経路が形成さ
れる。内部データ線ＤＢに多く電流が流れるとき、ノー
ド５４０ａの電位がノード５４０ｂの電位よりも低くな
る。これにより、トランジスタ５３１ｂを介して電流が
流れ、ノード５４１ｂの電位が低下する。ノード５４１
ａの電位は抵抗素子５３２ａによりプルアップされた
“Ｈ”のレベルにある。これにより、内部データ線ＤＢ
および／ＤＢ上に現われた電流の有無に従って内部読出
データＯＱおよび／ＯＱを生成することができる。

【０１５７】この差動増幅器５０５からの読出データＯ
Ｑおよび／ＯＱはさらに増幅回路で増幅されて内部読出
データＱとして出力バッファへ与えられてもよい。また
電流／電圧変換用の抵抗素子５３５ａおよび５３５ｂは
ダイオード素子で置換えられてもよい。また差動増幅回
路５０５の構成としては、カレントミラー型の差動増幅
器またはバイポーラトランジスタを用いた差動増幅器が
用いられてもよい。図５３はこの第６の実施例の不揮発
性メモリ装置の全体の構成を示す図である。図５３にお
いて、不揮発性メモリ装置は、メモリセルが行および列
のマトリクス状に配列されたメモリセルアレイ６００
と、アドレスラッチ６０２からのアドレス信号をデコー
ドし、メモリセルアレイ６００内の対応のワード線を指
定するワード線指定信号を発生するロウデコーダ６０４
と、ロウデコーダ６０４からのワード線指定信号に従っ
てメモリセルアレイ６００内の対応のワード線へワード
線駆動信号を伝達する高圧スイッチ回路６０６と、アド
レスラッチ６０２からのアドレス信号をデコードし、メ
モリセルアレイ６００内の対応の列を指定する列選択信
号を発生するコラムデコーダ６０８と、コラムデコーダ
６０８からの列選択信号を動作モードに応じてレベル変
換して出力する高圧スイッチ回路６１０と、高圧スイッ
チ回路６１０からの列選択信号に従ってメモリセルアレ
イ６００内の対応のビット線対を選択する列選択ゲート
６１２とを含む。

【０１５８】選択ワード線を駆動する高圧スイッチ回路
６０６へは、後に説明する書込／消去電圧発生回路６１
４からの高電圧Ｖｐｐまたは電源電圧Ｖｃｃが与えられ
る。列選択信号を発生する高圧スイッチ回路６１０へ
は、書込／消去電圧発生回路６１４からの高電圧Ｖｐま
たは電源電圧Ｖｃｃが与えられる。メモリセルアレイ６
００において、メモリセルのソース線（図４８に示すノ
ード５０２）の電位を設定するためのソース線スイッチ
回路６１６が設けられる。このソース線スイッチ回路６
１６は、１行のメモリセルのソース電位を同時に設定す
る構成が利用されてもよく、また１列または単位セクタ
内のメモリセルのソース電位を同時に設定する構成が利
用されてもよい。このソース線スイッチ回路６１６の動
作制御は後に説明する書込／消去制御回路８１８により
行なわれる。

【０１５９】不揮発性メモリ装置はさらに、装置外部へ
データを出力するための出力バッファ６２０と、外部か
らの書込データを入力する入力バッファ６２２と、入力
バッファ６２２からの書込データをラッチするデータレ
ジスタ６２４と、データレジスタ６２４の保持するデー
タに従ってレベル変換を行なって選択されたビット線Ｂ
Ｌおよび／ＢＬへデータを伝達する書込回路６２６を含
む。この書込回路６２６へは書込／消去電圧発生回路６
１４からの高電圧Ｖｐが与えられる。書込回路６２６
は、「書込前消去」動作時においては、ビット線ＢＬお
よび／ＢＬへ高電圧Ｖｐを伝達する。「書込」サイクル
においては、このデータレジスタ６２４に保持されたデ
ータに従って高電圧Ｖｐおよび接地電位ＧＮＤ（０Ｖ）
の電圧を発生して選択ビット線ＢＬおよび／ＢＬ上へ伝
達する。この書込回路６２６の動作は、通常の「フラッ
シュメモリ」におけるものと同じであり、単に書込デー
タに従って相補な論理の信号を発生する点が異なってい
るだけであり、通常の「フラッシュメモリ」における書
込回路の構成を利用することができる。

【０１６０】メモリ装置はさらに、列選択ゲート６１２
により選択されたビット線対を流れる電流情報を検出す
るセンスアンプ６２８と、センスアンプ６２８により検
出された情報を出力バッファ６２０またはデータ比較器
６２９の一方へ出力する出力マルチプレクサ６３０を含
む。出力マルチプレクサ６３０は、データ書込時にはセ
ンスアンプ６２８からの読出データをデータ比較器６２
９へ与える。通常動作時には出力マルチプレクサ６３０
がセンスアンプ６２８からの内部読出データを出力バッ
ファ６２０へ伝達する。データ比較器６２９は、書込サ
イクル時においては出力マルチプレクサ６３０から与え
られたデータとデータレジスタ６２４に保持されたデー
タとを比較し、正確にデータの書込が行なわれたか否か
の判別を行なう。消去サイクル時においては、データ比
較器６２９は、内部データ線ＤＢおよび／ＤＢ両者に電
流が流れているか否かを判別し、メモリセルが消去状態
にされたか否かの判別を行なう。このデータ比較器６２
９の動作制御は書込／消去制御回路６１８により行なわ
れる。

【０１６１】メモリ装置はさらに、外部から与えられる
制御信号／ＣＥ、／ＷＥ、および／ＯＥに応答して指定
された動作モードを検出するモード検出回路６３４と、
書込／消去制御回路６１８の制御の下に活性化されて書
込動作時にアドレスを発生するアドレスカウンタ６３２
と、書込／消去制御回路６１８の制御の下にアドレスカ
ウンタ６３２の出力カウント値と外部からのアドレス信
号の一方を選択する入力バッファ６３６を含む。入力バ
ッファ６３６の出力がアドレスラッチ６０２へ与えられ
てラッチされる。

【０１６２】モード検出回路６３４は、通常のデータ読
出動作モードが指定されるときには出力バッファ６２０
を活性化する。データ書込動作モードが指定されたとき
には入力バッファ６２２を活性化するとともに書込／消
去制御回路６１８を活性化する。書込／消去制御回路６
１８は、データ書込が指定されたとき、書込サイクル、
消去前書込サイクルおよび消去サイクルに必要な動作制
御を行なうとともに書込／消去電圧発生回路６１４に対
し必要な高電圧を発生させる。これらの各周辺回路の構
成は通常の「フラッシュメモリ」と同様である。

【０１６３】以上のように第６の実施例に従えば、相補
な信号線対に情報が読出されるため、高速でデータの読
出を行なうことができる。また、１つのメモリセルが２
つのフローティングゲート型トランジスタを備えている
ため、これらのフローティングゲート型トランジスタの
記憶情報を差動的に増幅するため、メモリセルに含まれ
るフローティングゲート型トランジスタのしきい値電圧
を厳密に一定の値に揃える必要はない。 ［その他の変形例］この第６の実施例において示したメ
モリセルは、紫外線消去型のメモリセルであってもよ
い。紫外線照射用の透過窓を有するパッケージを利用す
る必要があり、価格が高くなるものの、高速アクセスが
可能となるという利点を実現することができる。

【０１６４】また第１ないし第５の実施例における不揮
発性ＳＲＡＭの構成において、内部データ線は書込デー
タ線と読出データ線が別々のデータ線を用いて伝達され
る構成が利用されてもよい。また第１ないし第６の実施
例においては、フローティングゲート型トランジスタの
フローティングゲートへの電子の注入および引抜きはと
もにトンネリング電流を用いて行なわれる構成が利用さ
れてもよい。またフローティングゲートと基板（チャネ
ル領域）との間で電子の引抜きまたは注入が行なわれる
構成が利用されてもよい。

【０１６５】

【発明の効果】以上のようにこの発明の第１ないし第５
の実施例に従えば、ＳＲＡＭセルの構成要素として、フ
ローティングゲート型トランジスタを用いたため、情報
を不揮発性的に記憶することのできるＳＲＡＭを実現す
ることができる。また第６の実施例に従えば、１つのメ
モリセルを２つのフローティングゲート型トランジスタ
で構成したため、相補な信号を差動的に増幅する構成を
利用することが可能となり、高速でデータの読出を行な
うことができる。

【０１６６】さらに、請求項１に係る不揮発性メモリ装
置においては、ＳＲＡＭセルにおいて、負荷素子に代え
てフローティングゲート型トランジスタを利用し、これ
らのフローティングゲート型トランジスタの一方導通端
子と制御電極とを別々の電位が与えられるように構成し
たため、記憶すべき信号電位に応じてフローティングゲ
ートのコントロールゲートと一方導通端子の間に所望の
電圧を与えるとともに消去動作時にもこれらの一方導通
端子および制御電極ノードに所定の電圧を与えることが
可能となり、効率的にメモリセルの記憶情報を不揮発的
に記憶することができるとともに電気的にその不揮発的
に記憶した情報を消去することができる。

【０１６７】請求項２に係る不揮発性メモリセルは、記
憶ノードの信号電位を保持するフリップフロップ手段
と、記憶ノードの信号電をプルアップするための負荷素
子としてのフローティングゲート型トランジスタを含み
かつ各フローティングゲート型トランジスタの制御電極
と一方導通端子とは別々の電圧印加ノードに接続される
ように構成したため、効率的にフローティングゲートへ
の電子の注入およびフローティングゲートからの電子の
引抜きをすべて電気的に行なって記憶ノードの信号電位
を不揮発的に記憶することができる。

【０１６８】請求項３に係る不揮発性メモリセルにおい
ては、記憶ノードの信号電位を保持するためのフリップ
フロップと、これらの記憶ノードの信号電位をプルアッ
プするための負荷素子としてフローティングゲート型ト
ランジスタとが設けられており、また各フローティング
ゲート型トランジスタの一方導通端子と制御電極ノード
が別々の電圧印加ノードに接続される。これにより、フ
ローティングゲート型トランジスタにおいてアバランシ
ェブレークダウンによるホットエレクトロンを発生させ
てかつフローティングゲート方向へ加速するための電圧
を印加することができるとともに、これらの電圧印加端
子へファウラ−ノルドハイム型トンネリング電流が生じ
るに足る電圧を印加することが可能となり、効率的にフ
ローティングゲート型トランジスタのしきい値を変化さ
せることができ、情報を不揮発性的に記憶することので
きる不揮発性メモリセルを実現することができる。

【０１６９】

【０１７０】

【０１７１】

【図面の簡単な説明】

【図１】この発明の第１の実施例である不揮発性メモリ
装置のメモリセルの構成を示す図である。

【図２】図１に示すメモリセルの消去動作モード時にお
ける電圧印加状態を示す図である。

【図３】図１に示すメモリセルの不揮発性記憶動作モー
ド時における電圧印加条件を示す図である。

【図４】図１に示すメモリセルの消去動作モード時にお
ける電圧印加条件を示す図である。

【図５】第１の実施例における各動作モードに応じて電
圧を印加する構成を示す図である。

【図６】第１の実施例における動作モードに応じて電圧
を切換えて発生する他の構成を示す図である。

【図７】この発明の第２の実施例である不揮発性半導体
記憶装置のメモリセルの構成を示す図である。

【図８】図７に示すメモリセルに含まれるフローティン
グゲート型トランジスタの初期状態を説明するための図
である。

【図９】この発明の第２の実施例における消去動作モー
ド時における電圧印加条件を示す図である。

【図１０】第１の実施例における不揮発性メモリ装置の
全体の構成を概略的に示す図である。

【図１１】この発明の第２の実施例による不揮発性メモ
リセルの構成および不揮発性記憶動作モード時における
電圧印加条件を示す図である。

【図１２】第２の実施例における不揮発性メモリセルの
不揮発性記憶動作モード時における電圧印加状態を示す
図である。

【図１３】第２の実施例におけるメモリセルの消去動作
時における電圧印加条件を示す図である。

【図１４】第２の実施例における消去動作モード時にお
ける電圧印加条件を示す図である。

【図１５】第２の実施例に係る不揮発性メモリ装置の全
体の構成を概略的に示す図である。

【図１６】第２の実施例における不揮発性記憶動作モー
ドを示す波形図である。

【図１７】第２の実施例における消去動作モードを示す
信号波形図である。

【図１８】第２の実施例における制御信号を発生するた
めの構成を示す図である。

【図１９】図１５に示す高圧制御回路の構成を概略的に
示すブロック図である。

【図２０】図１９に示す高圧制御回路で与えられる制御
信号を説明するための図である。

【図２１】図１５に示すゲートの構成の一例を示す図で
ある。

【図２２】図１５に示す書込回路の構成および動作を示
す図である。

【図２３】図１５に示すデータラッチの構成の一例を示
す図である。

【図２４】図１５に示すセンスアンプの構成の一例を示
す図である。

【図２５】第２の実施例である不揮発性半導体記憶装置
の周辺回路の構成を概略的に示す図である。

【図２６】第２の実施例の変形例を示す図である。

【図２７】この発明の第３の実施例である不揮発性半導
体記憶装置のメモリセルの構成を示す図である。

【図２８】第３の実施例のメモリセルの不揮発性記憶動
作モード時における電圧印加状態を示す図である。

【図２９】第３の実施例の不揮発性メモリセルの不揮発
性記憶動作モードを示す信号波形図である。

【図３０】第３の実施例における消去動作モードを説明
するための図である。

【図３１】第３の実施例における消去動作モードを示す
信号波形図である。

【図３２】この発明の第３の実施例である不揮発性半導
体メモリ装置の全体の構成を概略的に示す図である。

【図３３】図３２に示す電圧発生回路の構成の一例を示
す図である。

【図３４】図３２に示すロウデコーダおよびワードドラ
イバの構成の一例を示す図である。

【図３５】図３２に示す書込回路の構成の一例を示す図
である。

【図３６】この発明の第４の実施例である不揮発性半導
体メモリ装置のメモリセルの構成を示す図である。

【図３７】この発明の第４の実施例における不揮発性記
憶動作モード時における動作を示す信号波形図である。

【図３８】第４の実施例における不揮発性記憶動作モー
ド時における電圧印加条件を示す図である。

【図３９】第４の実施例における消去動作モード時にお
ける電圧印加条件を示す図である。

【図４０】第４の実施例に係る不揮発性メモリ装置の全
体の構成を示す図である。

【図４１】図４０に示すソース電位設定回路およびスイ
ッチ回路の構成の一例を示す図である。

【図４２】図４０に示す書込回路の構成の一例を示す図
である。

【図４３】この発明の第４の実施例である不揮発性メモ
リ装置の変形例を示す図である。

【図４４】この発明の第５の実施例である不揮発性メモ
リ装置の構成を示す図である。

【図４５】この発明の第５の実施例である不揮発性メモ
リ装置の変形例を示す図である。

【図４６】この発明の第６の実施例である不揮発性メモ
リ装置の要部の構成を示す図である。

【図４７】この発明の第６の実施例のデータ読出動作を
示す信号波形図である。

【図４８】この発明の第６の実施例の消去前書込動作時
における電圧印加条件を示す図である。

【図４９】この発明の第６の実施例における消去動作サ
イクルにおける電圧印加条件を示す図である。

【図５０】第６の実施例における書込サイクルにおける
電圧印加条件の一例を示す図である。

【図５１】第６の実施例におけるビット線周辺部の構成
を示す図である。

【図５２】図４６に示す電流センス型差動増幅器の構成
の一例を示す図である。

【図５３】この発明の第６の実施例である不揮発性メモ
リ装置の全体の構成を示す図である。

【図５４】従来の不揮発性メモリセルの構成および断面
構造を示す図である。

【図５５】従来の不揮発性メモリセルにおけるフローテ
ィングゲートへの電子の注入動作を説明するための図で
ある。

【図５６】従来の不揮発性メモリセルにおけるフローテ
ィングゲートから電子の引抜き動作を説明するための図
である。

【図５７】フローティングゲートに含まれる電子の量と
そのしきい値電圧の関係を説明するための図である。

【図５８】従来の不揮発性メモリ装置におけるデータ読
出を説明するための図である。

【図５９】従来のＳＲＡＭセルの構成を示す図である。

【図６０】従来の不揮発性ＳＲＡＭセルの構成を示す図
である。

【符号の説明】

１ａ，１ｂ フローティングゲート型トランジスタ ２ａ，２ｂ ｎチャネルＭＯＳトランジスタ ３ａ，３ｂ アクセストランジスタ ４ａ，４ｂ 電源ノード ５ 制御電極ノード ２０ メモリセルアレイ ４０ モード検出回路 ４２ 電圧発生回路 ４４ 電圧発生回路 １００ａ，１００ｂ フローティングゲート型トランジ
スタ １０１ フローティングゲート型トランジスタ １１０ センスアンプ １１２ データラッチ １１４ 降圧制御回路 １１６ ゲート １１８ 書込回路 １３２ 制御信号発生回路 １９１ カウンタ １９２ セル選択信号発生回路 １９３ マルチプレクサ １９４ ロウデコーダ １９５ コラムデコーダ ２１０ 制御回路 ２１２ 電圧発生回路 ２１４ カウンタ ２１６ マルチプレクサ ２１８ ロウデコーダ ２２０ ワードドライバ ２２２ コラムデコーダ ２２４ 列ドライバ ２２６ 列選択ゲート ２３０ 書込回路 ２３２ センスアンプ ２３４ データラッチ ３０１ａ，３０１ｂ フローティングゲート型トランジ
スタ ３０３ａ，３０３ｂ 電源ノード ４０２ 電圧発生回路 ４０４ ソース電位設定回路 ４０６ スイッチ回路 ４１０ 制御回路 ４１４ カウンタ ４１６ マルチプレクサ ４１８ ロウデコーダ ４２０ ワードドライバ ４２２ コラムデコーダ ４２４ 列ドライバ ４２６ 列選択ゲート ４３０ 書込回路 ４３２ センスアンプ ４３４ データラッチ ５０１ａ，５０１ フローティングゲート型トランジス
タ ５０２ ノード ５０５ 電流センス型差動増幅器

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−76582（ＪＰ，Ａ) 特開 平５−101683（ＪＰ，Ａ) 特開 平２−66798（ＪＰ，Ａ) 特開 平４−127478（ＪＰ，Ａ) 特開 平５−62487（ＪＰ，Ａ) 特開 平２−54619（ＪＰ，Ａ) 特開 平７−226088（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 16/00 - 16/34

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 行および列のマトリクス状に配列される
   複数のメモリセルを備え、前記複数のメモリセルの各々
   は、互いに相補な論理のデータ信号をラッチするための
   第１および第２のノードの信号電位をラッチするように
   接続される交差結合された１対のトランジスタと、前記
   第１および第２のノードと第３および第４のノードとの
   間に各々接続されかつそれぞれのコントロールゲートが
   第５のノードに接続される第１および第２のフローティ
   ングゲート型トランジスタを含み、 第１の動作モード時に、前記第３および第４のノードの
   電位を第１の電位に設定しかつ前記第５のノードを前記
   第１の電位よりも高い第２の電位に設定し、第２の動作
   モード時に前記第３および第４のノードを第３の電位に
   設定しかつ前記第５のノードを前記第１および第３の電
   位よりも低い第４の電位に設定し、かつさらに第３の動
   作モード時に前記第３、第４および第５のノードを前記
   第３および第４の電位の間の電位に設定する電位設定手
   段を備える、不揮発性メモリ装置。
2. 【請求項２】 第１および第２のノードの信号電位を不
   揮発的に記憶するための不揮発性メモリセルであって、 交差結合された１対のトランジスタを含み、前記第１お
   よび第２のノードの互いに相補な論理の信号電位をラッ
   チするためのフリップフロップ手段と、 電源ノードと前記第１および第２のノードとの間に各々
   接続され、前記第１および第２のノードの信号電位を不
   揮発的に記憶するための１対のフローティングゲート型
   トランジスタとを備え、前記１対のフローティングゲー
   ト型トランジスタのコントロールゲートは制御電極ノー
   ドに接続され、前記電源ノードおよび制御電極ノード
   は、通常動作モード時には所定の電源電圧を受け、前記
   第１および第２のノードの信号電位を不揮発的に記憶す
   る動作モード時には前記電源ノードおよび制御電極ノー
   ドは各々前記電源電圧よりも高い第１の高電圧と前記第
   １の高電圧よりも高い第２の高電圧を受け、かつさらに
   不揮発的に記憶した信号電位を消去する動作モード時に
   は前記電源ノードおよび制御電極ノードはそれぞれ高電
   圧および接地電位を受ける、不揮発性メモリセル。
3. 【請求項３】 第１および第２のノードの電位を不揮発
   的に記憶するための不揮発性メモリセルであって、 交差結合された１対の電界効果トランジスタを含み、前
   記第１および第２のノードの互いに相補な論理の信号電
   位をラッチするためのフリップフロップ手段と、 電源ノードと前記第１のノードおよび前記電源ノードと
   第２のノードとの間の少くとも一方に接続されるフロー
   ティングゲート型トランジスタとを備え、前記フローテ
   ィングゲート型トランジスタのコントロールゲートは制
   御電極ノードに接続され、前記電源ノードおよび制御電
   極ノードは通常動作モードには所定の電源電圧を受け、
   前記第１および第２のノードの信号電位を不揮発的に記
   憶する動作モード時には、前記フローティングゲート型
   トランジスタの一方にアバランシェブレークダウンによ
   るホットエレクトロンによるフローティングゲートへの
   電子の注入を生じさせるに足る電位差を有する電圧を前
   記電源ノードと前記制御電極ノードが受け、かつこの不
   揮発的に記憶した第１および第２のノードの信号電位の
   消去動作モード時には、電子が注入されたフローティン
   グゲートトランジスタにおいてフローティングゲートか
   ら前記電源ノードへのトンネリング電流を生じさせるに
   足る電位差を有する電圧を前記電源ノードおよび制御電
   極ノードが受ける、不揮発性メモリセル。