JP2000182387A - 不揮発性メモリー - Google Patents
不揮発性メモリーInfo
- Publication number
- JP2000182387A JP2000182387A JP35501798A JP35501798A JP2000182387A JP 2000182387 A JP2000182387 A JP 2000182387A JP 35501798 A JP35501798 A JP 35501798A JP 35501798 A JP35501798 A JP 35501798A JP 2000182387 A JP2000182387 A JP 2000182387A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- memory
- storage
- connection
- nonvolatile memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003068 static effect Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 読み出し状態にしても非常に小さい静的消費
電流にすることができる不揮発性メモリーを提供する。 【解決手段】 コントロールゲートＣＧ１、ＣＧ２及び
フローティングゲートＦＧ１、ＦＧ２をそれぞれ有する
記憶トランジスタＴr １−１、Ｔr ２−１を、一方をデ
ィプレッションに、また他方をエンファンスメントに書
き込んだ状態で接続用トランジスタＴr ３で直列に接続
することにより、記憶トランジスタＴr １−１、Ｔr ２
−１の状態に応じた２値の信号を出力ＯＵＴを介して取
り出すようにしたものである。
電流にすることができる不揮発性メモリーを提供する。 【解決手段】 コントロールゲートＣＧ１、ＣＧ２及び
フローティングゲートＦＧ１、ＦＧ２をそれぞれ有する
記憶トランジスタＴr １−１、Ｔr ２−１を、一方をデ
ィプレッションに、また他方をエンファンスメントに書
き込んだ状態で接続用トランジスタＴr ３で直列に接続
することにより、記憶トランジスタＴr １−１、Ｔr ２
−１の状態に応じた２値の信号を出力ＯＵＴを介して取
り出すようにしたものである。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性メモリーに
関し、特にＥＰＲＯＭ、ＥＥＰＲＯＭ等の不揮発性メモ
リーであって、常時読出しのような用途（データを出力
する場合）に適用して有用なものである。
関し、特にＥＰＲＯＭ、ＥＥＰＲＯＭ等の不揮発性メモ
リーであって、常時読出しのような用途（データを出力
する場合）に適用して有用なものである。
【０００２】
【従来の技術】従来技術に係る不揮発性メモリーでは、
そのデータの読み出しにダイナミック回路を用いたもの
が多く、静的消費電流が大きいという問題があった。特
に、常時読み出し、すなわち常時データを出力する場合
にはかなりの電力を消費することとなる。
そのデータの読み出しにダイナミック回路を用いたもの
が多く、静的消費電流が大きいという問題があった。特
に、常時読み出し、すなわち常時データを出力する場合
にはかなりの電力を消費することとなる。
【０００３】
【発明が解決しようとする課題】ＳＲＡＭには６トラン
ジスタセルを用い、静的消費電流が１μＡ以下のものが
あるが、従来技術に係る不揮発性メモリーのＥＰＲＯ
Ｍ、ＥＥＰＲＯＭ等は静的消費電流が大きいという問題
があり、常時読み出しのような用途には使用することが
できなかった。
ジスタセルを用い、静的消費電流が１μＡ以下のものが
あるが、従来技術に係る不揮発性メモリーのＥＰＲＯ
Ｍ、ＥＥＰＲＯＭ等は静的消費電流が大きいという問題
があり、常時読み出しのような用途には使用することが
できなかった。
【０００４】本発明は、上記従来技術に鑑み、読み出し
状態にしても非常に小さい静的消費電流にすることがで
きる不揮発性メモリーを提供することを課題とする。
状態にしても非常に小さい静的消費電流にすることがで
きる不揮発性メモリーを提供することを課題とする。
【０００５】
【課題を解決するための手段】上記課題を達成する本発
明の第１の態様は、コントロールゲート及びフローティ
ングゲートを有し、一方がディプレッションに、他方が
エンファシスメントに書き込まれている記憶トランジス
タを有するメモリー素子を一対具備するとともに、この
一対のメモリー素子同士を少なくとも読み出し時には直
列に接続する接続手段を具備し、この接続手段を介して
の接続部から出力を取り出すように構成したことを特徴
とする不揮発性メモリーにある。
明の第１の態様は、コントロールゲート及びフローティ
ングゲートを有し、一方がディプレッションに、他方が
エンファシスメントに書き込まれている記憶トランジス
タを有するメモリー素子を一対具備するとともに、この
一対のメモリー素子同士を少なくとも読み出し時には直
列に接続する接続手段を具備し、この接続手段を介して
の接続部から出力を取り出すように構成したことを特徴
とする不揮発性メモリーにある。
【０００６】本発明の第２の態様は、第１の態様におい
て、前記接続手段が、読み出し時に両メモリー素子を接
続するスイッチ手段を有することを特徴とする不揮発性
メモリーにある。
て、前記接続手段が、読み出し時に両メモリー素子を接
続するスイッチ手段を有することを特徴とする不揮発性
メモリーにある。
【０００７】本発明の第３の態様は、第１又は２におい
て、前記メモリー素子が、前記記憶トランジスタに直列
に接続した書き込み用トランジスタを有することを特徴
とする不揮発性メモリーにある。
て、前記メモリー素子が、前記記憶トランジスタに直列
に接続した書き込み用トランジスタを有することを特徴
とする不揮発性メモリーにある。
【０００８】本発明の第４の態様は、第１の態様におい
て、前記接続手段が、前記各記憶トランジスタと、少な
くともフローティングゲートをそれぞれ共有する一対の
直列に接続された接続用トランジスタを有することを特
徴とする不揮発性メモリーにある。
て、前記接続手段が、前記各記憶トランジスタと、少な
くともフローティングゲートをそれぞれ共有する一対の
直列に接続された接続用トランジスタを有することを特
徴とする不揮発性メモリーにある。
【０００９】本発明の第５の態様は、第４の態様におい
て、前記メモリー素子が、前記記憶トランジスタに直列
に接続した書き込み用トランジスタを有することを特徴
とする不揮発性メモリーにある。
て、前記メモリー素子が、前記記憶トランジスタに直列
に接続した書き込み用トランジスタを有することを特徴
とする不揮発性メモリーにある。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づき詳細に説明する。
に基づき詳細に説明する。
【００１１】図１は本発明の第１の実施の形態に係る１
ビットの不揮発性メモリーを示す回路図である。同図に
示すように、当該不揮発性メモリーは２個のメモリー素
子Ａ、Ｂからなる。メモリー素子Ａは、コントロールゲ
ートＣＧ１及びフローティングゲートＦＧ１を有する記
憶トランジスタＴr １−１と、この記憶トランジスタＴ
r １−１のコモン側（Ｖss側）に直列に接続した書き込
み用トランジスタＴr１−２とを有している。メモリー
素子Ｂは、書き込み用トランジスタＴr ２−２を記憶ト
ランジスタＴr ２−１の電源側（Ｖdd側）に直列に接続
した点が異なるだけでメモリー素子Ａと同様に構成して
ある。すなわち、コントロールゲートＣＧ２及びフロー
ティングゲートＦＧ２を有する記憶トランジスタＴr ２
−１と、この記憶トランジスタＴr ２−１に直列に接続
した書き込み用トランジスタＴr２−２とを有してい
る。
ビットの不揮発性メモリーを示す回路図である。同図に
示すように、当該不揮発性メモリーは２個のメモリー素
子Ａ、Ｂからなる。メモリー素子Ａは、コントロールゲ
ートＣＧ１及びフローティングゲートＦＧ１を有する記
憶トランジスタＴr １−１と、この記憶トランジスタＴ
r １−１のコモン側（Ｖss側）に直列に接続した書き込
み用トランジスタＴr１−２とを有している。メモリー
素子Ｂは、書き込み用トランジスタＴr ２−２を記憶ト
ランジスタＴr ２−１の電源側（Ｖdd側）に直列に接続
した点が異なるだけでメモリー素子Ａと同様に構成して
ある。すなわち、コントロールゲートＣＧ２及びフロー
ティングゲートＦＧ２を有する記憶トランジスタＴr ２
−１と、この記憶トランジスタＴr ２−１に直列に接続
した書き込み用トランジスタＴr２−２とを有してい
る。
【００１２】本形態に係る接続手段Ｃは、両メモリー素
子Ａ、Ｂを直列に接続するものである。より具体的に
は、記憶トランジスタＴr １−１、Ｔr ２−１同志をス
イッチ手段であるスイッチング用トランジスタＴr ３で
接続したものである。この場合の、出力ＯＵＴは両メモ
リー素子Ａ、Ｂの接続部（図ではスイッチング用トラン
ジスタＴr ３のドレイン側）から取り出すようになって
いる。
子Ａ、Ｂを直列に接続するものである。より具体的に
は、記憶トランジスタＴr １−１、Ｔr ２−１同志をス
イッチ手段であるスイッチング用トランジスタＴr ３で
接続したものである。この場合の、出力ＯＵＴは両メモ
リー素子Ａ、Ｂの接続部（図ではスイッチング用トラン
ジスタＴr ３のドレイン側）から取り出すようになって
いる。
【００１３】かかる不揮発性メモリーの記憶トランジス
タＴr １−１、Ｔr ２−１がＮＭＯＳの場合において、
その出力を「１」としたい場合には、スイッチング用ト
ランジスタＴr ３をＯＦＦにした状態で、すなわちメモ
リー素子Ａ、Ｂの直列接続状態を解除した状態で、電源
側（Ｖdd側）のメモリー素子Ａの記憶トランジスタＴr
１−１をディプレッションに、コモン側（Ｖss側）のメ
モリー素子Ｂの記憶トランジスタＴr ２−１をエンハン
スメントに書き込めば良い。かかる状態で、スイッチン
グ用トランジスタＴr ３をＯＮにして両メモリー素子
Ａ、Ｂを直列に接続すれば出力ＯＵＴは「１」となる。
記憶トランジスタＴr １−１、Ｔr ２−１の書き込みを
逆にすれば、出力ＯＵＴを「０」とすることができる。
このように、１ビットの場合には、縦列接続した２つの
メモリー素子Ａ、Ｂをディプレッションか、又はエンハ
ンスメントに書き込み、互いに同じモードには書き込ま
ない。
タＴr １−１、Ｔr ２−１がＮＭＯＳの場合において、
その出力を「１」としたい場合には、スイッチング用ト
ランジスタＴr ３をＯＦＦにした状態で、すなわちメモ
リー素子Ａ、Ｂの直列接続状態を解除した状態で、電源
側（Ｖdd側）のメモリー素子Ａの記憶トランジスタＴr
１−１をディプレッションに、コモン側（Ｖss側）のメ
モリー素子Ｂの記憶トランジスタＴr ２−１をエンハン
スメントに書き込めば良い。かかる状態で、スイッチン
グ用トランジスタＴr ３をＯＮにして両メモリー素子
Ａ、Ｂを直列に接続すれば出力ＯＵＴは「１」となる。
記憶トランジスタＴr １−１、Ｔr ２−１の書き込みを
逆にすれば、出力ＯＵＴを「０」とすることができる。
このように、１ビットの場合には、縦列接続した２つの
メモリー素子Ａ、Ｂをディプレッションか、又はエンハ
ンスメントに書き込み、互いに同じモードには書き込ま
ない。
【００１４】ここで、エンハンスメントモードのときに
は、閾値電圧Ｖthを電源電圧Ｖdd近く又はそれ以上に設
定する。不揮発性メモリーをＮＭＯＳで形成した場合、
これをエンハンスメントにするには通常のＥＥＰＲＯＭ
ではＦＮ電流（いわゆるトンネル電流）を用いるので、
コントロールゲートＣＧ１、ＣＧ２に高電圧（一般には
１５Ｖ程度）を印加し、インジェクターをコモン電圧Ｖ
ssに設定する。すなわち、コントロールゲートＣＧ１、
ＣＧ２に高電圧を印加した状態で書き込み用トランジス
タＴr １−２又は書き込み用トランジスタＴr ２−２の
何れか一方を導通する。この結果、導通された側で電子
がインジェクターからフローティングゲートＦＧ１又は
ＦＧ２に注入され、ＮＭＯＳの閾値電圧Ｖthが高くなり
エンハンスメントになる。この閾値電圧Ｖthは注入時間
を適宜設定することで制御できる。通常１００ｍｓｅｃ
あれば５Ｖ以上にすることが可能である。
は、閾値電圧Ｖthを電源電圧Ｖdd近く又はそれ以上に設
定する。不揮発性メモリーをＮＭＯＳで形成した場合、
これをエンハンスメントにするには通常のＥＥＰＲＯＭ
ではＦＮ電流（いわゆるトンネル電流）を用いるので、
コントロールゲートＣＧ１、ＣＧ２に高電圧（一般には
１５Ｖ程度）を印加し、インジェクターをコモン電圧Ｖ
ssに設定する。すなわち、コントロールゲートＣＧ１、
ＣＧ２に高電圧を印加した状態で書き込み用トランジス
タＴr １−２又は書き込み用トランジスタＴr ２−２の
何れか一方を導通する。この結果、導通された側で電子
がインジェクターからフローティングゲートＦＧ１又は
ＦＧ２に注入され、ＮＭＯＳの閾値電圧Ｖthが高くなり
エンハンスメントになる。この閾値電圧Ｖthは注入時間
を適宜設定することで制御できる。通常１００ｍｓｅｃ
あれば５Ｖ以上にすることが可能である。
【００１５】一方、閾値電圧Ｖthをディプレッションに
するには、フローティングゲートＦＧ１、ＦＧ２から電
子を抜き取れば良い。例えば、書き込み時と逆にインジ
ェクターを高電圧（一般には１５Ｖ程度）にし、コント
ロールゲートＣＧ１、ＣＧ２をコモン電圧Ｖssにすれば
良い。
するには、フローティングゲートＦＧ１、ＦＧ２から電
子を抜き取れば良い。例えば、書き込み時と逆にインジ
ェクターを高電圧（一般には１５Ｖ程度）にし、コント
ロールゲートＣＧ１、ＣＧ２をコモン電圧Ｖssにすれば
良い。
【００１６】上述の如き不揮発性メモリーにおいて、書
き込みを終了し、スイッチング用トランジスタＴr ３を
ＯＮにした場合、記憶トランジスタＴr １−１の閾値電
圧Ｖthがエンハンスメントとなっているときには、記憶
トランジスタＴr ２−１の閾値電圧Ｖthがディプレッシ
ョンとなっているので、出力ＯＵＴには電源電圧Ｖddが
そのまま表れる。このとき、記憶トランジスタＴr ２−
１を介して電流が流れることはない（流れるとしても僅
かなリーク電流のみである。）。
き込みを終了し、スイッチング用トランジスタＴr ３を
ＯＮにした場合、記憶トランジスタＴr １−１の閾値電
圧Ｖthがエンハンスメントとなっているときには、記憶
トランジスタＴr ２−１の閾値電圧Ｖthがディプレッシ
ョンとなっているので、出力ＯＵＴには電源電圧Ｖddが
そのまま表れる。このとき、記憶トランジスタＴr ２−
１を介して電流が流れることはない（流れるとしても僅
かなリーク電流のみである。）。
【００１７】一方、書き込みを終了し、スイッチング用
トランジスタＴr ３をＯＮにした場合、記憶トランジス
タＴr ２−１の閾値電圧Ｖthがエンハンスメントとなっ
ているときには、記憶トランジスタＴr １−１の閾値電
圧Ｖthがディプレッションとなっているので、出力ＯＵ
Ｔにはコモン電圧Ｖssがそのまま表れる。このときも、
記憶トランジスタＴr １−１を介して電流が流れること
はない（流れるとしても僅かなリーク電流のみであ
る。）。
トランジスタＴr ３をＯＮにした場合、記憶トランジス
タＴr ２−１の閾値電圧Ｖthがエンハンスメントとなっ
ているときには、記憶トランジスタＴr １−１の閾値電
圧Ｖthがディプレッションとなっているので、出力ＯＵ
Ｔにはコモン電圧Ｖssがそのまま表れる。このときも、
記憶トランジスタＴr １−１を介して電流が流れること
はない（流れるとしても僅かなリーク電流のみであ
る。）。
【００１８】かくして、本形態に係る不揮発性メモリー
によれば読み出し時（出力が固定の時）にリーク電流以
外の消費電流がないようにできる。
によれば読み出し時（出力が固定の時）にリーク電流以
外の消費電流がないようにできる。
【００１９】なお、上記実施の形態において、記憶トラ
ンジスタＴr １−１、Ｔr ２−１の何れか一方を書き込
み用トランジスタＴr １−２、Ｔr ２−２で選択する必
要がないように、メモリー素子Ａ、Ｂを独立に形成した
場合には、書き込み用トランジスタＴr １−２、Ｔr ２
−２を除去して構成を簡素化することができる。この場
合の１ビットの不揮発性メモリーを第２の実施の形態と
して図２に示す。本形態においては、メモリー素子Ａと
メモリー素子Ｂの記憶トランジスタＴr １−１、Ｔr ２
−１に個別に書き込みを行うだけで、書き込み時の態様
及び読み出し時の態様は図１に示す実施の形態と全く同
様である。
ンジスタＴr １−１、Ｔr ２−１の何れか一方を書き込
み用トランジスタＴr １−２、Ｔr ２−２で選択する必
要がないように、メモリー素子Ａ、Ｂを独立に形成した
場合には、書き込み用トランジスタＴr １−２、Ｔr ２
−２を除去して構成を簡素化することができる。この場
合の１ビットの不揮発性メモリーを第２の実施の形態と
して図２に示す。本形態においては、メモリー素子Ａと
メモリー素子Ｂの記憶トランジスタＴr １−１、Ｔr ２
−１に個別に書き込みを行うだけで、書き込み時の態様
及び読み出し時の態様は図１に示す実施の形態と全く同
様である。
【００２０】図１及び図２に示す不揮発性メモリーは、
各メモリー素子Ａ、Ｂを接続する接続手段Ｃを、スイッ
チ手段であるスイッチング用トランジスタＴr ３で形成
したものであるが、かかる接続手段の構成が異なる本発
明の第３及び第４の実施の形態を図３及び図４に基づき
説明する。なお、図３及び図４中、図１及び図２に示す
不揮発性メモリーの各素子に機能的に対応するものには
同一の符号を付し、重複する説明は省略する。
各メモリー素子Ａ、Ｂを接続する接続手段Ｃを、スイッ
チ手段であるスイッチング用トランジスタＴr ３で形成
したものであるが、かかる接続手段の構成が異なる本発
明の第３及び第４の実施の形態を図３及び図４に基づき
説明する。なお、図３及び図４中、図１及び図２に示す
不揮発性メモリーの各素子に機能的に対応するものには
同一の符号を付し、重複する説明は省略する。
【００２１】図３に示すように、本形態に係る不揮発性
メモリーは２個のメモリー素子Ｄ、Ｅ及び接続手段Ｆか
らなる。メモリー素子Ｄは、コントロールゲートＣＧ１
及びフローティングゲートＦＧ１を有する記憶トランジ
スタＴr １−１と、この記憶トランジスタＴr １−１に
直列に接続した書き込み用トランジスタＴr １−２とを
有している。メモリー素子ＥはメモリーＤと全く同一構
成の素子である。すなわち、コントロールゲートＣＧ２
及びフローティングゲートＦＧ２を有する記憶トランジ
スタＴr ２−１と、この記憶トランジスタＴr ２−１に
直列に接続した書き込み用トランジスタＴr ２−２とを
有している。
メモリーは２個のメモリー素子Ｄ、Ｅ及び接続手段Ｆか
らなる。メモリー素子Ｄは、コントロールゲートＣＧ１
及びフローティングゲートＦＧ１を有する記憶トランジ
スタＴr １−１と、この記憶トランジスタＴr １−１に
直列に接続した書き込み用トランジスタＴr １−２とを
有している。メモリー素子ＥはメモリーＤと全く同一構
成の素子である。すなわち、コントロールゲートＣＧ２
及びフローティングゲートＦＧ２を有する記憶トランジ
スタＴr ２−１と、この記憶トランジスタＴr ２−１に
直列に接続した書き込み用トランジスタＴr ２−２とを
有している。
【００２２】本形態に係る接続手段Ｆは、両メモリー素
子Ｄ、Ｅを直列に接続するものである。さらに詳言する
と、接続手段Ｆは相互に直列に接続した２個の接続用ト
ランジスタＴr １−３、２−３を有する。各接続用トラ
ンジスタＴr １−３、２−３は記憶トランジスタＴr １
−１、２−１と、フローティングゲートＦＧ１、ＦＧ２
をそれぞれ共有しており、コントロールゲートＣＧ１、
ＣＧ２で制御するようになっている。かくして記憶トラ
ンジスタＴr １−１と接続用トランジスタＴr１−３と
の対、及び記憶トランジスタＴr ２−１と接続用トラン
ジスタＴr ２−３との対は、常に同じ状態となるように
構成してある。すなわち、記憶トランジスタＴr １−１
のエンハンスメントの状態、又はディプレッションの状
態にそれぞれ対応して接続用トランジスタＴｒ１−３も
同様の状態となる。この関係は、記憶トランジスタＴr
２−１及び接続用トランジスタＴｒ２−３との間におい
ても全く同様である。出力ＯＵＴは接続手段Ｆにおいて
接続用トランジスタＴr １−３、Ｔr ２−３同士の接続
部から取り出すようになっている。
子Ｄ、Ｅを直列に接続するものである。さらに詳言する
と、接続手段Ｆは相互に直列に接続した２個の接続用ト
ランジスタＴr １−３、２−３を有する。各接続用トラ
ンジスタＴr １−３、２−３は記憶トランジスタＴr １
−１、２−１と、フローティングゲートＦＧ１、ＦＧ２
をそれぞれ共有しており、コントロールゲートＣＧ１、
ＣＧ２で制御するようになっている。かくして記憶トラ
ンジスタＴr １−１と接続用トランジスタＴr１−３と
の対、及び記憶トランジスタＴr ２−１と接続用トラン
ジスタＴr ２−３との対は、常に同じ状態となるように
構成してある。すなわち、記憶トランジスタＴr １−１
のエンハンスメントの状態、又はディプレッションの状
態にそれぞれ対応して接続用トランジスタＴｒ１−３も
同様の状態となる。この関係は、記憶トランジスタＴr
２−１及び接続用トランジスタＴｒ２−３との間におい
ても全く同様である。出力ＯＵＴは接続手段Ｆにおいて
接続用トランジスタＴr １−３、Ｔr ２−３同士の接続
部から取り出すようになっている。
【００２３】ここで、記憶トランジスタＴr １−１、Ｔ
r ２−１及び接続用トランジスタＴr １−３、Ｔr ２−
３がＮＭＯＳの場合には、電源側（Ｖdd側）のメモリー
素子Ｄの記憶トランジスタＴr １−１及び接続手段Ｆの
接続用トランジスタＴr １−３をディプレッションに
し、コモン側（Ｖss側）のメモリー素子Ｅの記憶トラン
ジスタＴr ２−１及び接続手段Ｆの接続トランジスタＴ
r ２−３をエンハンスメントにすることにより出力ＯＵ
Ｔを「１」とすることができ、逆の場合には出力ＯＵＴ
を「０」とすることができる。このように、１ビットの
不揮発性メモリーの場合には、縦列接続した２つのメモ
リー素子Ｄ、Ｅをディプレッションか、又はエンハンス
メントに書き込む。但し、互いに同じモードには書き込
まない。
r ２−１及び接続用トランジスタＴr １−３、Ｔr ２−
３がＮＭＯＳの場合には、電源側（Ｖdd側）のメモリー
素子Ｄの記憶トランジスタＴr １−１及び接続手段Ｆの
接続用トランジスタＴr １−３をディプレッションに
し、コモン側（Ｖss側）のメモリー素子Ｅの記憶トラン
ジスタＴr ２−１及び接続手段Ｆの接続トランジスタＴ
r ２−３をエンハンスメントにすることにより出力ＯＵ
Ｔを「１」とすることができ、逆の場合には出力ＯＵＴ
を「０」とすることができる。このように、１ビットの
不揮発性メモリーの場合には、縦列接続した２つのメモ
リー素子Ｄ、Ｅをディプレッションか、又はエンハンス
メントに書き込む。但し、互いに同じモードには書き込
まない。
【００２４】ここで、エンハンスメントモードのときに
は、図１に示す実施の形態の場合と同様に、閾値電圧Ｖ
thを電源電圧Ｖdd近く又はそれ以上に設定する。すなわ
ち、コントロールゲートＣＧ１、ＣＧ２に高電圧を印加
した状態で書き込み用トランジスタＴr １−２又は書き
込み用トランジスタＴr ２−２の何れか一方を導通す
る。この結果、導通された側で電子がインジェクターか
らフローティングゲートＦＧ１又はＦＧ２に注入され、
ＮＭＯＳの閾値電圧Ｖthが高くなりエンハンスメントに
なる。この閾値電圧Ｖthは注入時間を適宜設定すること
で制御できる。
は、図１に示す実施の形態の場合と同様に、閾値電圧Ｖ
thを電源電圧Ｖdd近く又はそれ以上に設定する。すなわ
ち、コントロールゲートＣＧ１、ＣＧ２に高電圧を印加
した状態で書き込み用トランジスタＴr １−２又は書き
込み用トランジスタＴr ２−２の何れか一方を導通す
る。この結果、導通された側で電子がインジェクターか
らフローティングゲートＦＧ１又はＦＧ２に注入され、
ＮＭＯＳの閾値電圧Ｖthが高くなりエンハンスメントに
なる。この閾値電圧Ｖthは注入時間を適宜設定すること
で制御できる。
【００２５】一方、閾値電圧Ｖthをディプレッションに
するには、図１に示す実施の形態の場合と同様に、フロ
ーティングゲートＦＧ１、ＦＧ２から電子を抜き取れば
良い。
するには、図１に示す実施の形態の場合と同様に、フロ
ーティングゲートＦＧ１、ＦＧ２から電子を抜き取れば
良い。
【００２６】上述の如き不揮発性メモリーにおいて、記
憶トランジスタＴr １−１及び接続用トランジスタＴr
１−３の閾値電圧Ｖthがエンハンスメントとなっている
場合、記憶トランジスタＴr ２−１及び接続用トランジ
スタＴr ２−３の閾値電圧Ｖthがディプレッションとな
っているので、出力ＯＵＴには電源電圧Ｖddがそのまま
表れる。そして記憶トランジスタＴr ２−１及び接続用
トランジスタＴr ２−３を介して電流が流れることはな
い（流れるとしても僅かなリーク電流のみである。）。
憶トランジスタＴr １−１及び接続用トランジスタＴr
１−３の閾値電圧Ｖthがエンハンスメントとなっている
場合、記憶トランジスタＴr ２−１及び接続用トランジ
スタＴr ２−３の閾値電圧Ｖthがディプレッションとな
っているので、出力ＯＵＴには電源電圧Ｖddがそのまま
表れる。そして記憶トランジスタＴr ２−１及び接続用
トランジスタＴr ２−３を介して電流が流れることはな
い（流れるとしても僅かなリーク電流のみである。）。
【００２７】一方、記憶トランジスタＴr ２−１及び接
続用トランジスタＴr ２−３の閾値電圧Ｖthがエンハン
スメントとなっている場合、記憶トランジスタＴr １−
１及び接続用トランジスタＴr １−３の閾値電圧Ｖthが
ディプレッションとなっているので、出力ＯＵＴにはコ
モン電圧Ｖssがそのまま表れる。そして記憶トランジス
タＴr １−２及び接続用トランジスタＴr １−３を介し
て電流が流れることはない（流れるとしても僅かなリー
ク電流のみである。）。
続用トランジスタＴr ２−３の閾値電圧Ｖthがエンハン
スメントとなっている場合、記憶トランジスタＴr １−
１及び接続用トランジスタＴr １−３の閾値電圧Ｖthが
ディプレッションとなっているので、出力ＯＵＴにはコ
モン電圧Ｖssがそのまま表れる。そして記憶トランジス
タＴr １−２及び接続用トランジスタＴr １−３を介し
て電流が流れることはない（流れるとしても僅かなリー
ク電流のみである。）。
【００２８】かくして、上述の如き本形態に係る不揮発
性メモリーにおいても読み出し時（出力が固定の時）に
リーク電流以外の消費電流がないようにできる。
性メモリーにおいても読み出し時（出力が固定の時）に
リーク電流以外の消費電流がないようにできる。
【００２９】なお、上記実施の形態においても、図２に
示す不揮発性メモリーと同様に、書き込み用トランジス
タＴr １−２、Ｔr ２−２を除去して構成を簡素化する
ことができる。この場合の１ビットの不揮発性メモリー
を第４の実施の形態として図４に示す。本実施の形態に
係る不揮発性メモリーは、各メモリー素子Ｄ、Ｅを記憶
トランジスタＴr １−１、Ｔr ２−１で１個で形成した
場合であり、図２に示す実施の形態に対応するものであ
る。本形態においては、メモリー素子Ｄとメモリー素子
Ｅの記憶トランジスタＴr １−１、Ｔr ２−１に個別に
書き込みを行うだけで、書き込み時の態様及び読み出し
時の態様は図３に示す実施の形態と全く同様である。
示す不揮発性メモリーと同様に、書き込み用トランジス
タＴr １−２、Ｔr ２−２を除去して構成を簡素化する
ことができる。この場合の１ビットの不揮発性メモリー
を第４の実施の形態として図４に示す。本実施の形態に
係る不揮発性メモリーは、各メモリー素子Ｄ、Ｅを記憶
トランジスタＴr １−１、Ｔr ２−１で１個で形成した
場合であり、図２に示す実施の形態に対応するものであ
る。本形態においては、メモリー素子Ｄとメモリー素子
Ｅの記憶トランジスタＴr １−１、Ｔr ２−１に個別に
書き込みを行うだけで、書き込み時の態様及び読み出し
時の態様は図３に示す実施の形態と全く同様である。
【００３０】図１乃至図４に示す実施の形態は何れも１
ビットの不揮発性メモリーであるが、このユニットを並
列に複数個接続すれば、所望のビット数の不揮発性メモ
リーを形成することができることは論をまたない。ま
た、メモリー素子Ａ、Ｂ、Ｃ、ＤはＰＭＯＳで形成する
ことも当然できる。ＰＭＯＳで形成した場合、動作のロ
ジックが逆になるだけで同様の作用・効果を得ることが
できる。
ビットの不揮発性メモリーであるが、このユニットを並
列に複数個接続すれば、所望のビット数の不揮発性メモ
リーを形成することができることは論をまたない。ま
た、メモリー素子Ａ、Ｂ、Ｃ、ＤはＰＭＯＳで形成する
ことも当然できる。ＰＭＯＳで形成した場合、動作のロ
ジックが逆になるだけで同様の作用・効果を得ることが
できる。
【００３１】
【発明の効果】以上実施の形態とともに詳細に説明した
通り、本発明によれば読み出し時にリーク電流以外の消
費電流がないようにできる。すなわち、従来、静的消費
電流が大きく実用に供し得なかった不揮発性メモリーの
適用範囲を広げることができ、常時データを出力する必
要がある用途であっても、これを良好に適用することが
できる。
通り、本発明によれば読み出し時にリーク電流以外の消
費電流がないようにできる。すなわち、従来、静的消費
電流が大きく実用に供し得なかった不揮発性メモリーの
適用範囲を広げることができ、常時データを出力する必
要がある用途であっても、これを良好に適用することが
できる。
【００３２】また、通常のメモリーでは、書き込まれた
電圧が微妙なので、これを安定化するために特別のセン
スアンプが必要になり、しかもこのセンスアンプでも電
流を消費するため、読み込むときだけ当該センスアンプ
を動作させている。これに対し、本願発明によれば、メ
モリー素子自体が出力するので、センスアンプが不要に
なる。この点でも消費電力を削減でき、且つメモリーユ
ニットとしての構成の簡素化を図ることもできる。
電圧が微妙なので、これを安定化するために特別のセン
スアンプが必要になり、しかもこのセンスアンプでも電
流を消費するため、読み込むときだけ当該センスアンプ
を動作させている。これに対し、本願発明によれば、メ
モリー素子自体が出力するので、センスアンプが不要に
なる。この点でも消費電力を削減でき、且つメモリーユ
ニットとしての構成の簡素化を図ることもできる。
【図１】本発明の第１の実施の形態に係る１ビットの不
揮発性メモリーを示す回路図である。
揮発性メモリーを示す回路図である。
【図２】本発明の第２の実施の形態に係る１ビットの不
揮発性メモリーを示す回路図である。
揮発性メモリーを示す回路図である。
【図３】本発明の第３の実施の形態に係る１ビットの不
揮発性メモリーを示す回路図である。
揮発性メモリーを示す回路図である。
【図４】本発明の第４の実施の形態に係る１ビットの不
揮発性メモリーを示す回路図である。
揮発性メモリーを示す回路図である。
Ａ、Ｂ、Ｄ、Ｅ メモリー素子 Ｃ、Ｆ 接続手段 Ｔr １−１、Ｔr ２−１ 記憶トランジスタ Ｔr １−２、Ｔr ２−２ 書き込み用トランジス
タ Ｔr １−３、Ｔr ２−３ 接続用トランジスタ Ｔr ３ スイッチング用トランジスタ ＣＧ１、ＣＧ２ コントロールゲート ＦＧ１、ＦＧ１ フローティングゲート ＯＵＴ 出力
タ Ｔr １−３、Ｔr ２−３ 接続用トランジスタ Ｔr ３ スイッチング用トランジスタ ＣＧ１、ＣＧ２ コントロールゲート ＦＧ１、ＦＧ１ フローティングゲート ＯＵＴ 出力
Claims (5)
- 【請求項１】 コントロールゲート及びフローティング
ゲートを有し、一方がディプレッションに、他方がエン
ファシスメントに書き込まれている記憶トランジスタを
有するメモリー素子を一対具備するとともに、この一対
のメモリー素子同士を少なくとも読み出し時には直列に
接続する接続手段を具備し、この接続手段を介しての接
続部から出力を取り出すように構成したことを特徴とす
る不揮発性メモリー。 - 【請求項２】 請求項１において、前記接続手段が、読
み出し時に両メモリー素子を接続するスイッチ手段を有
することを特徴とする不揮発性メモリー。 - 【請求項３】 請求項１又は２において、前記メモリー
素子が、前記記憶トランジスタに直列に接続した書き込
み用トランジスタを有することを特徴とする不揮発性メ
モリー。 - 【請求項４】 請求項１において、前記接続手段が、前
記各記憶トランジスタと、少なくともフローティングゲ
ートをそれぞれ共有する一対の直列に接続された接続用
トランジスタを有することを特徴とする不揮発性メモリ
ー。 - 【請求項５】 請求項４において、前記メモリー素子
が、前記記憶トランジスタに直列に接続した書き込み用
トランジスタを有することを特徴とする不揮発性メモリ
ー。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35501798A JP2000182387A (ja) | 1998-12-14 | 1998-12-14 | 不揮発性メモリー |
| US09/459,568 US6205054B1 (en) | 1998-12-14 | 1999-12-13 | Nonvolatile memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35501798A JP2000182387A (ja) | 1998-12-14 | 1998-12-14 | 不揮発性メモリー |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000182387A true JP2000182387A (ja) | 2000-06-30 |
Family
ID=18441415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35501798A Pending JP2000182387A (ja) | 1998-12-14 | 1998-12-14 | 不揮発性メモリー |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6205054B1 (ja) |
| JP (1) | JP2000182387A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001257324A (ja) * | 2000-03-09 | 2001-09-21 | Hitachi Ltd | 半導体集積回路 |
| WO2001093275A1 (en) * | 2000-05-30 | 2001-12-06 | Hitachi,Ltd | Semiconductor device and mobile communication terminal |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6724655B2 (en) * | 2000-06-22 | 2004-04-20 | Progressant Technologies, Inc. | Memory cell using negative differential resistance field effect transistors |
| US6559470B2 (en) | 2000-06-22 | 2003-05-06 | Progressed Technologies, Inc. | Negative differential resistance field effect transistor (NDR-FET) and circuits using the same |
| US6594193B2 (en) | 2000-06-22 | 2003-07-15 | Progressent Technologies, Inc. | Charge pump for negative differential resistance transistor |
| US6894327B1 (en) | 2001-12-21 | 2005-05-17 | Progressant Technologies, Inc. | Negative differential resistance pull up element |
| US7453083B2 (en) * | 2001-12-21 | 2008-11-18 | Synopsys, Inc. | Negative differential resistance field effect transistor for implementing a pull up element in a memory cell |
| US6567292B1 (en) | 2002-06-28 | 2003-05-20 | Progressant Technologies, Inc. | Negative differential resistance (NDR) element and memory with reduced soft error rate |
| US6847562B2 (en) * | 2002-06-28 | 2005-01-25 | Progressant Technologies, Inc. | Enhanced read and write methods for negative differential resistance (NDR) based memory device |
| US6864104B2 (en) * | 2002-06-28 | 2005-03-08 | Progressant Technologies, Inc. | Silicon on insulator (SOI) negative differential resistance (NDR) based memory device with reduced body effects |
| US6912151B2 (en) * | 2002-06-28 | 2005-06-28 | Synopsys, Inc. | Negative differential resistance (NDR) based memory device with reduced body effects |
| US7095659B2 (en) * | 2002-06-28 | 2006-08-22 | Progressant Technologies, Inc. | Variable voltage supply bias and methods for negative differential resistance (NDR) based memory device |
| US6795337B2 (en) * | 2002-06-28 | 2004-09-21 | Progressant Technologies, Inc. | Negative differential resistance (NDR) elements and memory device using the same |
| US7098472B2 (en) * | 2002-06-28 | 2006-08-29 | Progressant Technologies, Inc. | Negative differential resistance (NDR) elements and memory device using the same |
| US6861707B1 (en) | 2002-06-28 | 2005-03-01 | Progressant Technologies, Inc. | Negative differential resistance (NDR) memory cell with reduced soft error rate |
| US6812084B2 (en) * | 2002-12-09 | 2004-11-02 | Progressant Technologies, Inc. | Adaptive negative differential resistance device |
| US6806117B2 (en) * | 2002-12-09 | 2004-10-19 | Progressant Technologies, Inc. | Methods of testing/stressing a charge trapping device |
| US7012833B2 (en) * | 2002-12-09 | 2006-03-14 | Progressant Technologies, Inc. | Integrated circuit having negative differential resistance (NDR) devices with varied peak-to-valley ratios (PVRs) |
| US6849483B2 (en) * | 2002-12-09 | 2005-02-01 | Progressant Technologies, Inc. | Charge trapping device and method of forming the same |
| US6980467B2 (en) * | 2002-12-09 | 2005-12-27 | Progressant Technologies, Inc. | Method of forming a negative differential resistance device |
| US6979580B2 (en) * | 2002-12-09 | 2005-12-27 | Progressant Technologies, Inc. | Process for controlling performance characteristics of a negative differential resistance (NDR) device |
| US7005711B2 (en) * | 2002-12-20 | 2006-02-28 | Progressant Technologies, Inc. | N-channel pull-up element and logic circuit |
| JP2009141640A (ja) * | 2007-12-06 | 2009-06-25 | Seiko Instruments Inc | 電源切換回路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69232807T2 (de) * | 1991-12-09 | 2003-02-20 | Fujitsu Ltd., Kawasaki | Flash-Speicher mit besserer Löschbarkeit und dessen Schaltung |
| JP3450896B2 (ja) * | 1994-04-01 | 2003-09-29 | 三菱電機株式会社 | 不揮発性メモリ装置 |
| US5694356A (en) * | 1994-11-02 | 1997-12-02 | Invoice Technology, Inc. | High resolution analog storage EPROM and flash EPROM |
| US5604711A (en) * | 1995-05-19 | 1997-02-18 | Cypress Semiconductor, Corporation | Low power high voltage switch with gate bias circuit to minimize power consumption |
| KR100238199B1 (ko) * | 1996-07-30 | 2000-01-15 | 윤종용 | 플레쉬 이이피롬(eeprom) 장치 및 그 제조방법 |
-
1998
- 1998-12-14 JP JP35501798A patent/JP2000182387A/ja active Pending
-
1999
- 1999-12-13 US US09/459,568 patent/US6205054B1/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001257324A (ja) * | 2000-03-09 | 2001-09-21 | Hitachi Ltd | 半導体集積回路 |
| WO2001093275A1 (en) * | 2000-05-30 | 2001-12-06 | Hitachi,Ltd | Semiconductor device and mobile communication terminal |
Also Published As
| Publication number | Publication date |
|---|---|
| US6205054B1 (en) | 2001-03-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2000182387A (ja) | 不揮発性メモリー | |
| KR101278689B1 (ko) | 불휘발성 메모리 셀 및 기억장치와 불휘발성 논리 회로 | |
| EP0028935B1 (en) | Nonvolatile semiconductor memory circuits | |
| US5892712A (en) | Semiconductor non-volatile latch device including embedded non-volatile elements | |
| US7259986B2 (en) | Circuits and methods for providing low voltage, high performance register files | |
| US5914895A (en) | Non-volatile random access memory and methods for making and configuring same | |
| US7193924B2 (en) | Dual-port static random access memory having improved cell stability and write margin | |
| JP2006059523A (ja) | メモリーセル | |
| US5301144A (en) | Semiconductor memory device having a decoding circuit for reducing electric field stress applied to memory cells | |
| US6897684B2 (en) | Input buffer circuit and semiconductor memory device | |
| US5298816A (en) | Write circuit for CMOS latch and memory systems | |
| JP4519112B2 (ja) | Ｓｒａｍのメモリシステムおよびその制御方法 | |
| US4635229A (en) | Semiconductor memory device including non-volatile transistor for storing data in a bistable circuit | |
| US4817055A (en) | Semiconductor memory circuit including bias voltage generator | |
| JP2006127737A (ja) | 不揮発性メモリ回路 | |
| JPH0212695A (ja) | メモリセル及びその読み出し方法 | |
| US5677889A (en) | Static type semiconductor device operable at a low voltage with small power consumption | |
| WO2010016164A1 (ja) | 半導体記憶装置 | |
| US7158404B2 (en) | Power management circuit and memory cell | |
| WO2005091301A1 (ja) | 強誘電体メモリ | |
| JPH08306189A (ja) | 内部セル電圧を減少させたｓｒａｍメモリセル | |
| JPS5953637B2 (ja) | 記憶回路 | |
| JP4760225B2 (ja) | 記憶装置 | |
| US20050057956A1 (en) | Semiconductor integrated circuit device and operation method therefor | |
| US7120082B2 (en) | System for reducing row periphery power consumption in memory devices |