JPH0212695A - メモリセル及びその読み出し方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は不揮発性の特性を有する、シリコンゲート製作
技術を用いた製造に適した、ランダムアクセスメモリセ
ルに関する。

〔従来の技術〕

フローティングゲート・トンネル・金属−酸化物一半導
体（ＭＯＳ）　　トランジスタを用いた不揮発性ＲＡＭ
は、揮発性ないしは不揮発性の態様でデータを蓄積する
能力を有することが知られている。メタルゲート技術で
実現されたこのようなセルの例は、特許文献ＣＢ−Ａ−
２０００４０７及びＵＳ−Ａ−４３４８７４５に示され
ている。

メタルゲート技術においては、トンネル酸化物をフロー
ティングゲートトランジスタのソース又はドレインの拡
散領域の上に配置するか又はチャネル領域の中に配置す
ることが可能である。トンネル酸化物の物理的な位置は
、デバイスの応用にとって重要な意味を有している。最
終的な応用においては、不揮発性装置は百万回の書き込
み／消去サイクルに耐えることが期待されており、また
、一つのプログラムの事象を千年間維持することが期待
されている。同時に、装置が読み出される回数について
は制限がない、明らかに、千年間の期間中メモリ素子は
何百万回も読み出されることがある。そして、このため
、読み出し動作の間、フローティングゲートの電荷に何
の外乱を生じないことが重要である。公知の装置におい
ては、セルの読み出し動作は、（読み出し動作が揮発性
データの読み出しか不揮発性データの読み出しであるか
を問わず）不揮発性装置を通って電流サージを起こす。

トンネルがドレインの拡散領域上又はチャネル内に位置
している場合、この電流サージはトンネル酸化物にスト
レスを与える瞬間的な電圧パルスを生じさせる。これが
セルの耐性を制限する。このため、メタルゲート技術を
実施した公知の装置においては、トンネルは一般的には
ソース拡散領域上に配置されている。ソース拡散領域は
読み出し動作の間、頁捲性の電圧供給ラインに固定され
る。

シリコンゲート技術は、密度、速度及び製造コストの点
で、メタルゲート技術に対して著しい利点を提供する。

シリコンゲートプロセスの利点の一つは、引き続く製造
工程に於ける自己整合性である。上に載っているゲート
領域は、引き続いて行われる下にある基板のドーピング
にマスクとして働く。このようにして、ゲートと基板の
ドープ領域とのオーバーラツプが有利に防止できる。プ
ロセスのこの特長の結果、トンネル酸化物をドレイン拡
散領域の上に配置することは容易にはできない。シリコ
ンゲートプロセスを用いて不揮発性フローティングゲー
トトランジスタを製造するには、トンネル酸化物を基板
のチャネルの上に配置するのが好ましい。

シリコンゲートプロセスを用いて製造することができる
フローティングゲートトランジスタを含む公知の不揮発
性ＲＡＭセルの例は、Ｉ　ＥＥＥジャーナルオブオンッ
ドステートサーキッッ５０１８巻、第５号１９８３年１
０月、５２５−５３１頁（ＩＥＥＩＥ　Ｊｏｕｒｎａｌ
　ｏｆ　５ｏｌｉｄ−５ｔａｔｅ　Ｃ１ｒｃｕｉｔｓ、
Ｖｏｌ。

５Ｃ１８，Ｎｏ、　５．０ｃｔｏｂｅｒ　１９８３．　
ｐｐ５２５−５３１）　、この文献に記載されたセルは
、不揮発性トランジスタのソース／ドレイン端子を制御
せず、これらのノードをフローティング状態にしている
。このことは、所定期間後、セルを揮発性モードで引き
続き動作させる間、不揮発性トランジスタに蓄積された
データの劣化を招く。

〔課題を解決するための手段〕

本発明は、シリコンゲートを用いるのに適した改良され
た不揮発性ＲＡＭセルを提供しようとするものである。

本発明によれば、第１のノードと第２のノードとを有す
る双安定ラッチと、ソース、ドレイン及びコントールゲ
ートを有する不揮発性トランジスタとを備え、前記コン
トロールゲートを前記第１のノードに接続し、前記ソー
ス、ドレインの一方を前記第２のノードに接続し、前記
不揮発性トランジスタは更に、基板と、コントロールゲ
ートと基板との間にフローティングゲートとを有し、前
記双安定う・７千の揮発性動作の間、前記コントロール
ゲートと基板とをほぼ同一の電位に保持する手段を備え
たメモリセルが提供される。

双安定ラッチの揮発性動作の間、不揮発性トランジスタ
からの不揮発性の影響は存在しない。

本発明の他の観点によれば、第１のノードと第２のノー
ドとを有する双安定ラッチと、ソース、ドレイン及びコ
ントールゲートを有する不揮発性トランジスタとを備え
たメモリセルから不揮発性データを読み出すための方法
であって、双安定ラッチを所定の状態にセットする工程
と、第２のノードを第１の電位でフロートさせる工程と
、不揮発性トランジスタを回路に接続する工程とを含み
、フローティングゲートに蓄積された電荷のみに依存し
て、もし前記不揮発性トランジスタが導電状態にあれば
前記不揮発性トランジスタによって第２のノードが第２
の電位に駆動され、またもし前記不揮発性トランジスタ
が非導電状態にあれば前記第２のノードは第１の電位に
止まる、不揮発性データの読み出し方法が提供される。

〔作用〕

双安定ラッチの揮発性動作の間、コントロールゲートと
基板とをほぼ同一の電位に保持する手段を備えたことに
よって、フローティングゲートと基板との間にトンネル
を生じているとき、トンネルを横切って著しい電圧のス
トレスが生じることがない。このため、フローティング
ゲートの電荷に外乱は殆ど生じない、基板は不揮発性ト
ランジスタのソースに接続してもよい。この場合、前記
の手段はコントロールゲートとソースとの間のトランジ
スで形成してもよい。

セルは、双安定ラッチが第１の状態にあり、電荷がフロ
ーティングゲートへ又はフローティングゲートから転送
されているとき、第２のノードの不揮発性トランジスタ
からの引き続く影響によって、双安定ラッチはこの影響
の直前の状態にかかわらず第１の状態をとるようにする
ことが好ましい。このようにして、不揮発性の読み返し
の際のデータの反転を防止する。書き込み動作は、ラッ
チを所定の状態にセットしフローティングゲートをその
状態に応じて荷電又は放電することによって行われる。

セルはそれから揮発性の操作で使用してもよい。やがて
、不揮発性読み出し動作が行われるとき、不揮発性トラ
ンジスタはセルを初期の状態にトグルする。不揮発性ト
ランジスタがＮ型半導体のチャネルを有する場合、読み
返しの際のデータの非反転は不揮発性トランジスタに対
して第２のノードを正の電圧源に接続することによって
行うことができる。

第１のノードと不揮発性トランジスタのコントロールゲ
ートとの間にスイッチングトランジスタを設けてもよい
。このようなスイッチングトランジスタは、不揮発性書
き込み動作が行われようとする場合のみ、第１のノード
をコントロールゲートに接続するように機能する。この
スイッチングトランジスタがオンになると、ラッチのノ
ード間に現れる電位差が基板と不揮発性トランジスタの
コントロールゲートとの間のトンネルに現れる。

負電圧源の電位を減少させることにより（または、正電
圧源の電位を上昇させることにより）、このトンネル両
端での電位は電荷を基板とフローティングゲートとの間
で転送させる。

このようなスイッチングトランジスタを含む場合、コン
トロールゲートの電圧がスイッチングされるノードの電
圧と共に劣化しうるという問題がある。例えば、スイッ
チングトランジスタがＰ型で負の電源電圧と等しい電圧
をコントロールゲートに伝達することが必要な場合、実
現されるブルーダウン電圧はＰＭＯ３Ｌきい値電圧と基
板バイアス効果によって劣化させられる。この問題に対
処するために、双安定ラッチの電圧供給源の外部にある
電圧をスイッチングトランジスタのゲートに供給するた
めの手段を備えてもよい、スイッチングトランジスタが
Ｐ型半導体のチャネルを有する場合、ゲートに供給され
る前記の電圧は、双安定ラッチに供給される負電圧より
も更に負のものとすればよい。

好ましくは、双安定ラッチは二つのノードを駆動する二
つのインバータを含む。この第２のノードを駆動するイ
ンバータをオフにスイッチするための手段が設けられ、
そのノードをフロート（浮遊状態に）させる。このよう
にして、ただ一つの不揮発性トランジスタを必要とする
セルが構成される。実際の回路の構成においては、失敗
が起きた場合に冗長性を与えるために不揮発性トランジ
スタを複製しておくことが必要であるため、このことは
特に利点がある。従って、不揮発性トランジスタは通常
のトランジスタよりもかなり広い空間を占有する。

コントロールゲートと基板とをほぼ同一の電位に維持す
るための手段は、並列なＰチャネル及びＮチャネルトラ
ンジスタであって、それらのゲートに相補的信号が与え
られて駆動されるように配置されたトランジスタで構成
できる。Ｎチャネルトランジスタは負の電圧を転送する
には適しており、またＰチャネルトランジスタは正の電
圧を転送するのにより適しているので、この構成は有利
である。

この回路はメタルゲート技術でも実施することができる
が、シリコンゲートプロセスを用いて製造するのに特に
適している。したがって、電荷をフローティングゲート
にまたフローティングゲートから転送するために（例え
ば、ファウラー−ノルドハイムトンネリング（Ｆｏｌｗ
ｅｒ−Ｎｏｒｄｈｅｉｍ　ｔｕｎｎｅＨｉｎｇ）によっ
て）、不揮発性トランジスタがトンネル領域をフローテ
ィングゲートと基板に形成したチャネルとの間に有する
ことが好ましい。

〔実施例〕

本発明の好ましい実施例を、図面を参照しながら、例示
によって以下説明する。

第１図を参照して、回路は二つの背面結合インバータ１
１と１２とからなるＲＡＭラッチを有する。これらのイ
ンバータは当分野の標準的技術に基づいて形成される。

ラッチは二つのパストランジスタＮ１とＮ２を介してア
クセスできる。パストランジスタＮ１とＮ２はラッチが
共に確立されデータラインＢＩＴとＢＩＴＮを介して詰
問することを許す。インバータ１１とＩ２の入力にはノ
ード１　　（ＮＯＤＥＩ）とノード２　　（ＮＯＤＥ２
）がそれぞれある。

不揮発性の要請は、特別に製作したファウラー一ノルド
ハイムトンネリングの可能なトランジスタＮＶＩを組み
込むことによって達成される。このトランジスタはフロ
ーティングゲートＦＧを有し、ゲートとトランジスタの
基板との間にトンネル領域を備える。基板とソースとは
一緒に接続される。不揮発性トランジスタＮＶＩのソー
スはノード２に接続される。ドレインはトランジスタＰ
３を介して正の電圧源ＶＰＲＡＭに接続される。

トランジスタＰ３のゲートは、不揮発性読み出し制御ラ
インＮＶＲと接続し、これが更にトランジスタＮ３のゲ
ートを制御する。トランジスタＮ３は、インバータ■１
と負の電源ラインＶＮＲＡＭとの間に接続される。不揮
発性トランジスタＮＶ１のゲートは、トランジスタＰ１
を介してノード１に有効的に接続される。トランジスタ
Ｐ１のゲートは不揮発性活性化ラインＮＶＡと接続する
。

別のトランジスタＰ２はＮＶＩのゲートとノード２との
間に接続され、トランジスタＰ２のゲートはＲＡＭ活性
化制御ライうＲＡＭＡに接続される。

トランジスタＩｌｌ、Ｎ２及びＮ３は全てＮ型であり、
トランジスタＰＬ、Ｐ２及びＰ３は全てＰ型である。正
の電圧ｉＶＰＲＡＭの供給電圧は３−ＴＶの範囲でよく
、例えば５■である。

セルの動作は以下の通りである。

メモリをプログラムないしは読み出しする動作がない場
合には、制御信号ＮＶＲとＮＶＡは論理的ハイに保たれ
、制御ラインＲＡＭＡとアドレスラインＷＯＲＤは論理
的ローに保たれる。データラインＢＩＴとＢＩＴＮはメ
モリセルを集積回路の入力／出力データパスにインター
フェースするのに用いられる。

データを入力するには、データラインＢＩＴとＢＩＴＮ
は論理的に逆の条件に保持され、アドレスラインＷＯＲ
Ｄはデフォルトの論理的ローから論理的ハイに持ち上げ
られる。このアドレスラインＷＯＲＤの遷移がトランジ
スタＮ１とＮ２をスイッチオンし、ラインＢＩＴとＢＩ
ＴＮに保持された論理状態をノードｌ及びノード２で確
立されたものとする。これが次に二つのインバータ■１
と１２で形成されるラッチをセントする。インバータ１
１．Ｉ２は、ＢＩＴとＢＩＴＮを駆動する装置の影響に
抵抗できるものでな（ではならない。

もしアドレスラインＷＯＲＤが論理的ロー状態に復帰さ
せられた時には、双安定ラッチは以前にＢＩＴ及びＢＩ
ＴＮラインに蓄積されたデジタル情報を保持する。これ
らのラインは今度は入力情報を他のアドレスラインＷＯ
ＲＤによって定義される他のメモリアドレスに人力する
ために使用することかできる。ここに記載した動作は、
揮発性メモリプログラム操作である。すなわち、回路へ
の電源供給が断たれたならば、メモリセルに含まれる情
報は失われる。

揮発性メモリ読み出しを行うには、データラインＢＩＴ
及びＢＩＴＮを共に電源電圧の約半分までプリチャージ
し、それから非駆動状態に解放する。アドレスラインＷ
ＯＲＤは論理的ハイにされ、双安定ラッチの条件はＢＩ
Ｔ及びＢＩＴＮラインに重ね合わされる。ＷＯＲＤライ
ンはそれから論理的ローに下げられ、この手順が次のア
ドレスに対しても繰り返される。

上記の揮発性操作の間、トランジスタＰ１はオフにスイ
ッチされ、またトランジスタＰ２は不揮発性トランジス
タＮＶＩのゲートをそのソースとほぼ同一の電位に維持
する。このようにして、不揮発性トランジスタのフロー
ティングゲートＦＣを横切って顕著な電位差が生じるこ
とはない、フローティングゲート上のいかなる電荷も維
持され、且つセルの揮発性操作による影響から保護され
る。

不揮発性トランジスタＮＶＩに蓄積されたデータを消去
することによるか、あるいはそこにデータを書き込むこ
とによって、不揮発性トランジスタをプログラムするに
は、トランジスタのソースとゲートとの間に増加した電
圧を与えることが必要である。適当な電圧は１３Ｖであ
る。この増加した電圧は、負の供給電圧レールＶＮＲＡ
Ｍをその通常の電位以下８■に“ボンピングすることに
よって達成される。プログラムのステップはそれから次
のようになる。

不揮発性トランジスタを消去するには、データをノード
１が論理的ローに、ノード２が論理的ハイになるように
双安定ラッチに確定する。不揮発性活性化ラインＮＶＡ
と活性化制御ラインＲＡＭＡの信号はそれから同時にそ
れらのデフォルトの論理的レベルから論理的ロー及び論
理的ハイにそれぞれスイッチされ、これにより、トラン
ジスタＰ１を導通状態にすると共に、トランジスタＰ２
をスイッチオフさせる。ノード１の電圧は、これによっ
てコントロールゲート（ノード２の電圧はＮＶＩのソー
ス／ウェル端子に現れる）に伝達される。この時点で、
負の電圧源ＶＮＲＡＭは独占的変調を行いそのポテンシ
ャルを８■落下させるｅノード１の電位はこれに対応す
る量落下し、この電圧ｃ−ｐｔのドレイン−ソース間電
圧降下）は、不揮発性トランジスタＮＶＩのソースとゲ
ートとの間に現れる。これによって、不揮発性トランジ
スタの分離されたフローティングゲートにファウラー−
ノルドハイムトンネリングの過程によって電荷が装荷さ
れる。この機構が不揮発性トランジスタに対してしきい
値のシフトを与え、デプレッション装置として動作させ
るようにする。

双安定ラッチのデータを反転させ、ＶＮＲＡＭ変調を操
り返すことによって、逆極性の電荷をフローティングゲ
ートに装荷する。この場合は逆のしきい値のシフトが起
こり、不揮発性トランジスタのエンハンスメントの条件
を更に増加させることになる。

不揮発性トランジスタを書き込むか消去した後、回路へ
の電源供給は打ち切ることができる。そして、プログラ
ムされたデータは次に電源電圧を印加した時に取り出す
ことができる。

不揮発性データを読み出すために必要な動作は以下の通
りである： 制御信号ＮＶＡ、ＲＡＭＡ及びＷＯＲＤはそれぞれのデ
フォルト状態（それぞれハイ、ロー及びロー）に保持さ
れる。ＢＩＴ及びＢ［ＴＮラインは、論理的ハイ及び論
理的ローの状態にそれぞれ確定され、アドレスラインＷ
ＯＲＤはそれから瞬間的にローにパルスされる。このよ
うにして、ＢＩＴライン状態がノード１及びノード２に
重ね合わせられる・。ＮＶＲ制御ラインは論理的ローに
される。論理的ローは不揮発性トランジスタＮＶＩを王
権性の供給ラインＶＰＲＡＭに接続するように働き、負
極性の供給電圧ＶＮＲＡＭをインバータ１１から断つ。

この双安定ラッチの負供給電圧に対する修正（インバー
タ１１からの負の供給電圧の除去）は、このラッチを標
準的ＲＡＭ配置から区別する特徴を形成する。

ここでセル内で達成されら条件は、ノード２が電位０で
フロートしていることを意味する。ノード２がそのポテ
ンシャルにとどまるか又は論理的ハイに上昇するかは、
不揮発性トランジスタの条件に依存する。もし不揮発性
トランジスタがデプレフシッン状態に消去されているな
らば、ノード２は高い電圧レベルに引き上げられ、ラッ
チの条件をトグルする。一方、もし不揮発性装置がエン
ハンスメントモードにあるならば（そしてトランジスタ
Ｐ２がコントロールゲートをノード２に接続するデフォ
ルト状態にあり、ゲート駆動を否定するならば）、ノー
ド２の電圧は上昇せず、ラッチは確立された状態にとど
まるであろう、揮発性ＲＡＭ動作の間、不揮発性トラン
ジスタのセンシティブ端子を短絡し、またこのモードで
の操作の量子揮発性データコラブジョンを防止するのは
このＰ２のデフォルト動作であることに注意されたい。

不揮発性メモリセルを消去するためには、ノードｌは論
理的ローにあり、ノード２は論理的ハイにあることが必
要であることに注意されたい、これは、消去されたデバ
イスからの不揮発性読み出しによって達成されることと
同じ条件である。このようにして、読み返しに当たって
データは反転にさらされることはない。

双安定ラッチの負の電源供給の改良について参照した。

これは不揮発性読み出し操作の間、供給電流を制限する
という他の利点を与える。

プルダウン電圧をノード１及びノード２から不揮発性ト
ランジスタのゲートに伝達するためにＰＭＯＳトランジ
スタを用いることが、このようにして達成されるプルダ
ウン電圧がＰＭＯＳのしきい値電圧及びトランジスタＰ
１又はＰ２の基板バイアス効果によって低下されるため
に、困難を形成するもとになる一方、このような困難性
は、ＮＶＡ及びＲＡＭＡ信号をＰＭＯ３Ｌきい値電圧の
約２倍ＶＮＲＡＭよりも下にポンプすることで解消され
る。これは、プルダウン装置として働くとき、ＰＭＯＳ
　）ランジスタによって導入される電圧の劣化に対抗す
る。この特徴は、増加したゲート−ソース電圧を与える
ために必要な“ポンプ１の使用を、不揮発性トランジス
タのプログラミングに必要なものとする。信号ＮＶＡ及
びＲＡＭＡをポンプする必要性が回路を複雑化し過ぎる
ことはない。基板バイアス効果による劣化は、ＰＭＯＳ
トランジスタを用いることによって最小にされ、したが
って補償するのが容易になる。

第１図を参照して記載した回路は、以下第２図の回路に
よって指摘する制限を有する。その欠点というのは、信
号ＲＡＭＡ及びＮＶＡが論理的ローにあるとき、信号Ｒ
ＡＭＡ及びＮＶＡを負の電圧［ＶＮＲＡＭよりも負にド
ライブするのに必要な電流の消費があることである。第
１図の回路においては、これらの信号をより大きな負の
電圧によって駆動することが不揮発性トランジスタをプ
ログラムするために何れにしろ電圧ポンプが必要である
という事実によって緩和されているが、ＶＮＲＡＭに加
えてＮＶＡ及びＲＡＭＡを駆動するために電圧ポンプを
動作させる必要があるということは電流消費を増大させ
る。これはＲＡＭＡ信号の場合に特に顕著である。なぜ
ならば、この信号はＲＡＭ動作の間中（即ち、はぼすべ
ての時間にわたって）ロー状態に保たれているからであ
る。

その場合、もし集積回路の残りの部分が不活性であって
も、ポンプされた負の電圧は永久的に電流消費が必要で
あることを表す。

第２図の回路は、更に二つのＮ型トランジスタＮ４及び
Ｎ５を含めることによって、この欠点を解決する。これ
らのトランジスタはそれぞれトランジスタＰ１及びＰ２
と並列に配置される。トランジスタＮ４のゲートはＲＡ
ＭＡに接続され、トランジスタＮ５のゲートはＮＶＡに
接続される。

この実施例においては、信号ＲＡＭＡ及びＮＶＡは、相
補的であり且つ重なりがないことが必要である。

この回路の動作において、ＲＡＭ動作の間、ＲＡＭＡは
ローに保持され、ＮＶＡはハイに保持され、トランジス
タＰ２及びＮ５がＮＶＩのゲートをそのソースに接続す
る平行な通路を形成する。

このようにして、ノード２がローにあるとき、トランジ
スタＰ２は不揮発性トランジスタＮＶＩのゲートの電位
をプルダウンする必要がない（この目的にはＰ型トラン
ジスタは不通である）、そして、これはトランジスタＮ
５によってより有効的に実施される。逆にノード２が論
理的ハイにあるとき、不揮発性トランジスタＮＶＩのゲ
ートは容易にトランジスタＰ２によってハイに引き上げ
られる。同様に、不揮発性動作の間、ＮＶＡはローにあ
りＲＡＭＡはハイにあり、これによりトランジスタＰ２
及びＮ４が導通ずる。この様にして、不揮発性トランジ
スタＮＶＩのゲートとノード１との間にＰ型チャネルと
Ｎ型チャネルが形成される。

信号ＲＡＭＡ及びＮＶＡが一つのトランジスタをターン
オンしもう一つのトランジスタをターンオフするので、
それらはオーバーラツプしないことが重要である（即ち
、ＲＡＭＡとＮＶＡは一つの論理的状態から他の論理的
状態へ同時にスイッチせねばならない）、チェンジオー
バーの時点で問題が発生しないことを確実にするために
、ラッチの各側の間でシッートを起こす可能性が存在す
るならば、トランジスタＰ１及びＮ４をインバータＩ２
の装置との関係でロング−チャネルにしてもよい。

以上説明したように、第１図の回路において、ＲＡＭＡ
をポンプする必要はＮＶＡをポンプする必要よりも大き
な電流ドレインを形成する。この理由によって、第２図
の回路におけるトランジスタＮ５を含むことは、トラン
ジスタＮ４を含むことよりもより重要である。変更実施
例において、したがって、トランジスタＮ４を省略し、
Ｐｌを導通し不揮発性動作を行おうとするときには何時
でもＮＶＡラインを負にポンプする。勿論、トランジス
タＮ４を省略することは、セルによって占有されるチッ
プ面積を減少させる。

以上の説明は単に例示として行われたものであって、細
部についての変更・修正を本発明の範囲内でなし得るこ
とは当然理解されるであろう。

〔発明の効果〕

本発明によるメモリセルは、従来技術によるメモリセル
と比較して以下の如き利点を有する。

（１）スタチックＲＡＭ揮発性動作が可能。

（２）全アレーに対して単一の動作プログラムが可能。

（３）読み返しに於けるデータの反転がない。

（４）不揮発性データをコラブト（変更）することなし
に揮発性ＲＡＭ動作を任意に行える。

（５）読み出しの妨害がない。

使用に於いては、回路は例えば以下のように調整される
。すなわち、主電源の故障の際に、メモリアレーの揮発
性ラッチの全てのデータが不揮発性トランジスタに書き
込まれ、従って、次の交流の電力の回復の際に元のデー
タが揮発性ラッチに取り出せるようにするのに丁度充分
なだけ直流電力が維持される。しカルながら、アレーの
不揮発性動作が実施される多くの他の状況が存在する。

【図面の簡単な説明】

第１図は本発明の好ましい実施例による回路図、第２図
は第１図の回路図にある改良を加えた回路図である。 図面において、 ＩＣｌ３−・・インバータ、　Ｎ　Ｖ　１−・・不揮発
性トランジスタ、　Ｎ１．Ｎ２．Ｎ３．Ｎ４．Ｎ５゜Ｐ
Ｌ、Ｐ２．Ｐ３・・・トランジスタ、　ＦＧ−・・フロ
ーティングゲート、　Ｂ　Ｉ　Ｔ、　　Ｂ　Ｉ　ＴＮ−
・・データライン、　ＷＯＲＤ−・・アドレスライン、
　　ＮＶＲ・・・制御ライン、　ＮＶＡ・・・不揮発性
活性化ライン、ＲＡＭＡ…ＲＡＭ活性化制御ライン。

Claims (2)

【特許請求の範囲】
1. （１）第１のノードと第２のノードとを有する双安定ラ
   ッチと、ソース、ドレイン及びコントールゲートを有す
   る不揮発性トランジスタとを備え、 前記コントロールゲートを前記第１のノードに接続し、
   前記ソース、ドレインの一方を前記第２のノードに接続
   し、 前記不揮発性トランジスタは更に、基板と、コントロー
   ルゲートと基板との間にフローティングゲートとを有し
   、 前記双安定ラッチの揮発性動作の間、前記コントロール
   ゲートと基板とをほぼ同一の電位に保持する手段を備え
   たメモリセル。
2. （２）請求項第１項記載のメモリセルから不揮発性デー
   タを読み出すための方法であって、 双安定ラッチを所定の状態にセットする工程と、 第２のノードを第１の電位でフロートさせる工程と、 不揮発性トランジスタを回路に接続する工程とを含み、 フローティングゲートに蓄積された電荷のみに依存して
   、もし前記不揮発性トランジスタが導電状態にあれば前
   記不揮発性トランジスタによって前記第２のノードが第
   ２の電位に駆動され、またもし前記不揮発性トランジス
   タが非導電状態にあれぼ前記第２のノードは第１の電位
   に止まる、不揮発性データの読み出し方法。