WO2005091301A1 - 強誘電体メモリ - Google Patents

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WO2005091301A1
WO2005091301A1 PCT/JP2004/004118 JP2004004118W WO2005091301A1 WO 2005091301 A1 WO2005091301 A1 WO 2005091301A1 JP 2004004118 W JP2004004118 W JP 2004004118W WO 2005091301 A1 WO2005091301 A1 WO 2005091301A1
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WO
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ferroelectric
voltage
sense amplifier
line
ferroelectric memory
Prior art date
Application number
PCT/JP2004/004118
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English (en)
French (fr)
Inventor
Hideaki Suzuki
Original Assignee
Fujitsu Limited
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements

Definitions

  • the present invention relates to a ferroelectric memory having a ferroelectric capacitor.
  • a ferroelectric memory operates by using a ferroelectric capacitor that uses a ferroelectric as an insulating material as a variable capacitor, and utilizes the fact that residual polarization remains even when the voltage applied to the ferroelectric capacitor is zero. Data can be retained even when power is not supplied. By arranging ferroelectric memory cells in an array utilizing this non-volatility, a non-volatile memory can be realized.
  • ferroelectric capacitors ferroelectric material mainly composed of PZT (lead zirconate titanate) or ferroelectric material with bismuth layered perovskite structure such as SBT (bismuth tantalum strontium) Charges are available.
  • Patent Document (1) Japanese Unexamined Patent Application Publication No. 2000-19089
  • An object of the present invention is to eliminate the limitation on the number of times of reading of a ferroelectric memory. Another object of the present invention is to reduce power consumption during a read operation of a ferroelectric memory.
  • the pair of ferroelectric capacitors of the memory cell are set to have polarization vectors opposite to each other in order to hold complementary logical values.
  • One end and the other end of the ferroelectric capacitor are connected to one bit line pair and one plate line, respectively.
  • the voltage setting circuit sets the voltage difference between both ends of the ferroelectric capacitor lower than the coercive voltage in order to charge the ferroelectric capacitor in the read operation.
  • the differential sense amplifier amplifies the voltage difference on the bit line generated according to the difference in the amount of charge to the ferroelectric capacitor in order to read the logical value held in the memory cell.
  • the inversion of the polarization vector of the ferroelectric capacitor is prevented.
  • the polarization vector is not inverted, the data held in the memory cells will not be destroyed even if the power is cut off during the read operation. That is, non-volatility can be maintained.
  • the area of the hysteresis loop which is the locus of the change in the dielectric polarization value of the ferroelectric capacitor, can be reduced, so that the power consumption during the read operation can be reduced.
  • the pair of transistors of the level converter have a gate connected to a bit line, a source, one of drains connected to a power supply line, and a source connected to a power supply line.
  • the other of the drains is connected to the differential input of the differential sense amplifier. Therefore, the voltages of the bit line pairs are respectively amplified by the level converter and then further amplified by the differential sense amplifier. Therefore, even when the voltage difference between the pair of bit lines is small, the differential sense amplifier can reliably perform the amplification operation and read the data held in the memory cell. Wear.
  • bit line pair Since the bit line pair is connected to the differential sense amplifier via the level converter, the bit line pair is not directly affected by the operation of the differential sense amplifier. For this reason, it can be prevented that the voltage of the bit line pair fluctuates due to the operation of the differential sense amplifier, and that erroneous data is read. Also, it is possible to prevent an unintended voltage from being applied to the ferroelectric capacitor.
  • the ferroelectric memory has the above-mentioned memory cell, a pair of bit lines, a plate line, and a level converter. Therefore, even when the voltage difference between the bit line pair is small, the differential sense amplifier can reliably perform the amplification operation and read data. Since the bit line pair is not directly affected by the operation of the differential sense amplifier, it is possible to prevent the voltage of the bit line pair from fluctuating due to the operation of the differential sense amplifier, thereby preventing erroneous data from being read.
  • the memory cell has a transfer gate connecting one end of each ferroelectric capacitor to a bit line.
  • the precharge circuit temporarily connects each bit line to a voltage line of a predetermined voltage before a transfer gate is turned on in a read operation. Therefore, the bit line pair is charged to a predetermined voltage before data is read from the memory cell, and thereafter, is held in a floating state. Therefore, in the read operation, the voltage of each bit line can be accurately changed according to the capacitance value of each ferroelectric capacitor, and the data held in the memory cell can be reliably read.
  • the precharge circuit has a power switch, a ground switch, and an equalize switch.
  • the power switch and the ground switch are temporarily turned on to connect a pair of bit lines to the power line and the ground line, respectively.
  • the equalizing switch connects across a pair of bit lines after the power switch and the ground switch are turned off. Therefore, the precharge voltage can be easily generated using the bit line pair without forming a complicated circuit for generating the precharge voltage in the ferroelectric memory.
  • the pair of transistors constituting the level converter are pMOS transistors.
  • the bit line precharge voltage is preferably low in order to reduce power consumption.
  • the transistor of the level converter is preferably formed of a pMOS transistor in order to increase the gate-source voltage during the read operation and operate at high speed. In other words, the read operation can be performed at high speed by configuring the transistor with a MOS transistor.
  • the anti-leak switch is used in a read operation to provide a source (or drain) of a pair of transistors of a level converter in a read operation.
  • the restore switch connects the differential output of the differential sense amplifier to the bit line, respectively. Connecting. For this reason, the differential sense amplifier does not need to drive the bit line for a while after the start of the amplification operation. Therefore, the amplification operation can be performed at high speed, and the read access time can be reduced. If the access time does not need to be reduced, the layout size of the differential sense amplifier can be reduced.
  • the restore switch is turned on after the voltage corresponding to the read data is sufficiently generated by the differential sense amplifier.
  • the differential output of the differential sense amplifier is connected to a bit line, and a memory cell restore operation is performed. By the restore operation, the remanent polarization value of the ferroelectric capacitor returns to the original value. That is, it is possible to prevent the data held in the memory cell from being destroyed.
  • the presense amplifier has a gate and a drain connected to one and the other of the bit lines, respectively, and a source connected to a predetermined voltage line. With PMOS transistor connected Yes.
  • Each restore switch has an nMOS transistor having one and the other of a source and a drain connected to a bit line and a differential output of a differential sense amplifier, respectively.
  • the wrist switch is composed of nMOS transistors, the high-level voltage (for example, power supply voltage) amplified by the differential sense amplifier is reduced by the threshold voltage of the nMOS transistor and transmitted to the bit line. .
  • the voltage of the bit line is set to a high level voltage without decreasing by the presence amplifier. As a result, the restore operation can be executed reliably.
  • FIG. 1 is a block diagram showing a first embodiment of the ferroelectric memory of the present invention.
  • FIG. 2 is a circuit diagram showing details of the memory core shown in FIG.
  • FIG. 3 is a waveform diagram showing a read operation of the ferroelectric memory according to the first embodiment.
  • FIG. 4 is a circuit diagram showing details of a memory core in a second embodiment of the ferroelectric memory of the present invention.
  • FIG. 5 is a circuit diagram showing details of a memory core in a third embodiment of the ferroelectric memory of the present invention.
  • FIG. 6 is a waveform diagram showing a read operation of the ferroelectric memory according to the third embodiment.
  • FIG. 7 is a circuit diagram showing details of a memory core in a fourth embodiment of the ferroelectric memory of the present invention.
  • FIG. 8 is a waveform diagram showing a read operation of the ferroelectric memory according to the fourth embodiment.
  • Double circles in the figure indicate external terminals.
  • the signal lines indicated by bold lines are composed of a plurality of lines.
  • a part of the block to which the bold line is connected is composed of a plurality of circuits.
  • signals supplied via external terminals use the same symbols as the terminal names. Also, the same symbol as the signal name is used for the signal line through which the signal is transmitted.
  • FIG. 1 shows a first embodiment of the ferroelectric memory of the present invention.
  • the ferroelectric memory is formed on a silicon substrate using a CMOS process.
  • Ferroelectric The body memory is incorporated, for example, as a memory core in a system LSI mounted on a mobile phone.
  • the ferroelectric memory includes a command buffer 10, a command decoder 12, a address decoder 14, a row decoder 16, a column decoder 18, an operation control circuit 20, a booster circuit 22, a word driver 24, a plate driver 26, and a memory core CORE. , A column control circuit 28 and a data input / output circuit 30.
  • the command buffer 10 receives a command signal CMD such as a chip select signal, an output enable signal, and a write enable signal via a command terminal CMD, and outputs it to the command decoder 12.
  • the command decoder 12 decodes the command signal CMD and outputs a result of the decoding to the operation control circuit 20.
  • the types of commands include a read command, a write command, and a standby command indicating that these commands have not been input.
  • the chip enable signal when the chip enable signal is active and the write enable signal is inactive, a read command is recognized. When the chip enable signal and the light enable signal are active, a write command is recognized. When the chip enable signal, write enable signal and output enable signal are inactive, the standby command is recognized.
  • the address buffer 14 receives the address signal AD via the address terminal AD, and outputs upper bits and lower bits of the received address signal AD as an address signal RAD and a column address signal CAD, respectively.
  • the mouth decoder 16 decodes the row address signal RAD to generate a decode signal RDEC, and outputs it to the word driver 24 and the plate driver 26.
  • the column decoder 18 decodes the column address signal CAD, generates a decode signal CDEC, and outputs the signal to the column control circuit 28.
  • the operation control circuit 20 includes a word driver 24, a plate driver 26, a column control circuit 28, and a data input / output circuit for executing a read operation and a write operation on the memory core CORE in accordance with the output of the command decoder 12.
  • a control signal for controlling the operation of the circuit 30 is generated. Read operation and write operation are executed The period during which there is no data is a standby period.
  • the operation control circuit 20 maintains the control signal at a predetermined level during the standby period.
  • the booster circuit 22 generates a boosted voltage VPP (for example, 2.5 V) used for the high-level voltage of the word line WL using a power supply voltage VDD (for example, 2 V) supplied via a power supply terminal. .
  • VPP boosted voltage
  • VDD power supply voltage
  • the word driver 24 selects a word line WL corresponding to the decode signal RDEC in response to a control signal from the operation control circuit 20 during a read operation and a write operation.
  • the selected word line WL is set to the boost voltage VPP, and the unselected word lines WL are set to the ground voltage VSS.
  • the word driver 24 maintains all the word lines WL at a low level (VSS) during the standby period, during the nonvolatile write operation, and during the recall operation.
  • VSS low level
  • the plate driver 26 selects a plate line PL corresponding to the decode signal RDEC in response to a control signal from the operation control circuit 20 during a read operation and a write operation.
  • the selected plate line PL changes from a low level (VSS) to a high level (VDD) for a predetermined period.
  • the plate driver 26 maintains all the plate lines PL at a low level (VSS) during the standby period.
  • the memory core CORE includes a memory cell array ARY having a plurality of memory cells MC and bit line pairs BL and BLX arranged in an array, and a level compensator connected to each bit line pair L and BLX. It has an LC and a differential sense amplifier SA connected to the output of the level converter LC. Details of the memory core CORE are explained in Figure 2.
  • the column control circuit 28 has a column switch that connects the low-power data bus lines LDB and LDBX corresponding to the decode signal C DEC to the global data bus line GDB in response to a control signal from the operation control circuit 20. ing.
  • Data input / output circuit Reference numeral 30 outputs write data from the outside to the column control circuit 28 in response to a control signal from the operation control circuit 20, or outputs read data from the column control circuit 28 to the data terminal I / O.
  • the number of data terminals I / O is, for example, 16 bits.
  • FIG. 2 shows details of the memory core CORE shown in FIG.
  • Each memory cell MC of the memory array ARY includes a pair of transfer transistors Nl and N2 (transfer gates) and a pair of ferroelectric capacitors FC1 and FC2 in order to hold one bit of information.
  • One ends of the ferroelectric capacitors FC1 and FC2 are connected to complementary bit line pairs BL (BL1, BL2, ...) and BLX (BL1X, BL1) via transfer transistors N1 and N2, respectively.
  • BL 2 X, The other ends of the ferroelectric capacitors FC1 and FC2 are connected to a common plate line PL.
  • the gates of the transfer transistors Nl and N2 are connected to a common word line WL (WL1, WL2, ).
  • the plate line PL is wired in common for a plurality of memory cells MC connected to a predetermined number of word lines WL.
  • the level converter LC has a pair of pMOS transistors P 1 and P 2 whose gates are connected to the bit lines BL and B LX, respectively, and an nMO S transistor N 3 that connects the sources of the pMOS transistors P 1 and P 2 to the power supply line VDD. (Leak prevention switch). : The drains of the MOS transistors P1 and P2 are connected via complementary local data bus lines LDB (LDB1, LDB2, etc And LDBX (LDBIX, LDB2X,). Connected to input / output node of differential sense amplifier SA. The gate of the nMOS transistor N3 receives the enable signal LCEZ.
  • the sense amplifier SA is composed of a pair of CMOS inverters whose inputs and outputs are connected to each other.
  • the inputs and outputs of the CMOS inverter are connected to local data bus lines LDB and LDB X, respectively.
  • the source of the pMOS transistor of the CMOS inverter receives the sense amplifier activation signal SAE, and the source of the nMOS transistor of the CMOS inverter receives the sense amplifier activation signal SA ⁇ X.
  • the memory core CORE is a pMOS transistor P 3 (restore switch), It has a precharge circuit PRE and a bit line reset circuit BRS.
  • One of the source and the drain of the pMOS transistor P3 is connected to the bit line BL (or B LX) and the local data bus line LD B (or LDBX), and the gate receives the restore signal RS TRX at the gate.
  • the restore switch P3 has a function of changing the connection state between the bit lines BL and BLX and the differential sense amplifier SA from a disconnected state to a connected state during a read operation.
  • the wrist switch P3 may be composed of an nMOS transistor.
  • the gate voltage for turning on the nMOS transistor is set to the boosted voltage VPP or the power supply voltage VDD + ⁇ boosted by the bootstrap using the gate capacitance coupling.
  • the precharge circuit PR # has an nMOS transistor connecting the bit lines BL and BLX to the precharge voltage line VPR, respectively, and an nMOS transistor connecting the bit lines BL and BLX to each other.
  • Each nMOS transistor receives the precharge signal PREZ at the gate.
  • the voltage of the precharge voltage line V? 1? 1 is set to a value lower than the coercive voltage of the ferroelectric capacitors FC 1 and FC 2 to prevent polarization reversal during the read operation.
  • the precharge circuit PRE operates as a voltage setting circuit that sets a voltage difference between both ends of each of the ferroelectric capacitors FC1 and FC2 lower than the coercive voltage. With this setting, it is possible to prevent a voltage higher than the coercive voltage from being applied to both ends of each of the ferroelectric capacitors FC1 and FC2 during the read operation excluding the restore operation.
  • the coercive voltage is 0.8 to 1.0 V when the ferroelectric material is PZT, and 0.5 to 0.9 V when the ferroelectric material is SBT.
  • the voltage of the bit line before the word line WL is selected is VB L If the voltage applied to the dielectric capacitor is VFE, the voltage is VFE-0.8 XVB L. For this reason, for example, when the ferroelectric material is PZT, setting the precharge voltage VPR (bit line voltage) to 1.0 to 1.2 V reduces the voltage applied across the ferroelectric capacitor. It can be set below the coercive voltage.
  • the bit line reset circuit BRS has the same circuit configuration as the precharge circuit PRE, and although not shown, the bit lines BL and BLX are connected to the ground line VSS. It has nMOS transistors connected to each other, and one MOS transistor connecting bit lines BL and BLX to each other. Each nMOS transistor receives a bit line reset signal RSTZ at its gate.
  • the memory core CORE has the same circuit configuration as the bit line reset circuit BRS, and also has a data bus line reset circuit for connecting the local data bus lines LDB and LDBX to the ground line VSS. ing.
  • the control signals PREZ, RSTZ, RSTRX, LCEZ, SAE, SAEX supplied to the memory core CORE and the data bus line reset signal supplied to the data path line reset circuit (not shown) are shown in Figure 1. It is generated by the operation control circuit 20 shown.
  • FIG. 3 shows a read operation of the ferroelectric memory according to the first embodiment.
  • logic 1 is previously written in the memory cell MC, and the ferroelectric capacitors FC1 and FC2 have different polarization vectors from each other.
  • the ferroelectric capacitor FC 1 in which logic 1 is stored is The ferroelectric capacitor FC2 having a negative remanent polarization value and storing a logic 0 has a positive remanent polarization value.
  • bit lines BL and BLX are set to the precharge voltage VPR by the bit line reset circuit BRS, and the low data bus lines LDB and LDBX are set by the data bus line reset circuit (not shown). After being reset to the ground voltage VSS, the floating state is maintained (Fig. 3 (a, b)).
  • the operation control circuit 20 deactivates the precharge signal PREZ (FIG. 3 (c)). Due to this deactivation, the bit lines BL and BLX enter a floating state while being precharged to the precharge voltage VPR.
  • the word driver 24 selects the word line WL according to the row address signal RAD, and changes the selected word line WL to the boost voltage VPP (FIG. 3 (d)). Due to this change, the transfer transistors N1 and N2 of the memory cell MC are turned on, and one ends of the ferroelectric capacitors FC1 and FC2 are connected to the bit lines BL and BLX.
  • the ferroelectric capacitor A precharge voltage VPR is temporarily applied between both ends of the capacitors FC1 and FC2 (FIG. 3 (e)). Therefore, the dielectric polarization values of the ferroelectric capacitors FC 1 and FC 2 are as shown in “State 2”.
  • the voltage V of the hysteresis loop shown in the figure indicates the voltage of the plate line PL based on the voltages of the bit lines BL and BLX. Therefore, on the hysteresis loop, both ends of the ferroelectric capacitors FC 1 and FC 2 receive the voltage “one VPR”.
  • the precharge voltage VPR is lower than the coercive voltage, the polarization states of the ferroelectric capacitors FC1 and FC2 are not reversed by the application of the precharge voltage VPR.
  • the ferroelectric capacitors F C1 and FC 2 have different polarization vectors, and their capacitance values are different from each other. For this reason, the voltages of the bit lines BL and BLX are different from each other (FIG. 3 (f)).
  • the capacitance value of the ferroelectric capacitor FC 1 (stored logic 1) connected to the bit line BL is the capacitance value of the ferroelectric capacitor FC 2 (stored logic 0) connected to the bit line BLX. If greater, bit line BL has a lower voltage than bit line BLX.
  • the enable signal LCEZ is activated (FIG. 3 (g)), and the sources of the pMOS transistors P1 and P2 of the level comparator LC are connected to the power supply line VDD (2 V), and the amplifier is used as an amplifier.
  • the precharge voltage VPR is set to about 1.0 to 1.2 V as described above.
  • the voltage of the bit lines BL and BLX is about 0.2 V lower than the precharge voltage VPR, and the gate-source voltage of the pMOS transistors P1 and P2 is -1.8 to 1. It becomes about 3V. Therefore, it can be operated at a higher speed than when the level converter LC is configured with nMOS transistors. Since high-speed operation is possible, the MOS size can be reduced. As a result, the disadvantage of the late size of the pMOS transistor with respect to the nMOS transistor is eliminated.
  • the voltage of the local data bus lines LDB and LDBX rises according to the voltage of the bit lines BL and BLX (Fig. 3 (h)).
  • the enable signal LCEZ is deactivated (Fig. 3 (i)). Note that the enable signal LCEZ is generated using a timing signal for generating the sense amplifier activation signals SAE and SAEX in order to deactivate the differential sense amplifier SA immediately before starting the operation.
  • the sense amplifier activation signals SAE and SAEX are activated, and the differential sense amplifier SA starts operating (FIG. 3 (j)).
  • the sense amplifier activation signal S AEX is not shown because it is an inverted signal of the sense amplifier activation signal SAE. Due to the amplification operation of the differential sense amplifier SA, the voltages of the local data bus lines LDB and LDB X change to the power supply voltage VDD and the ground voltage V SS, respectively (FIG. 3 (k)). Then, the column control circuit 28 and the data input / output circuit 3 • shown in FIG. 1 operate, and read data is output via the data terminal IZO.
  • the reset switch P3 is off and the bit lines BL and B LX are Not connected to dynamic sense amplifier SA. Therefore, it is possible to prevent the voltages of the bit lines BL and BLX from being affected by noise due to the operation of the differential sense amplifier SA and from being affected by voltage changes of the local data bus lines LDB and LDBX. As a result, the polarization states of the ferroelectric capacitors FC1 and FC2 can be prevented from being affected by the noise of the differential sense amplifier SA and the voltage change of the local data bus lines LDB and LDBX. Due to the operation of the differential sense amplifier SA, it is possible to prevent the generation of coupling noise on the bit lines BL (BLX) adjacent to each other.
  • the differential sense amplifier SA By turning off the wrist switch P3, the differential sense amplifier SA There is no need to charge and discharge the transmission lines BL and BLX. Therefore, the sensing speed of the read data can be increased, and the read access time can be reduced. In other words, the drive capability of the differential sense amplifier SA can be reduced, and its layout size can be reduced.
  • the restorer signal RSTRX is activated (FIG. 3 (1)).
  • the activation of the restore signal RSTRX connects the bit lines BL and BLX to the local data bus lines LDB and LDBX, respectively. Therefore, the voltages of the bit lines BL and BLX change to high level and low level, respectively (Fig. 3 (m)). Since the voltage of the plate line PL is the ground voltage V SS, one VDD is applied to both ends of the ferroelectric capacitor F C1 connected to the bit line BL (“state 3”). That is, the logic 1 is restored to the ferroelectric capacitor FC 1 storing the logic 1. On the other hand, in “state 3”, the voltage difference between both ends of the ferroelectric capacitor F C2 connected to the bit line B LX is 0 V.
  • the plate line PL is activated for a predetermined period, and the restore operation of the ferroelectric capacitor FC2 storing logic 0 is performed (FIG. 3 (n)).
  • the restorer operation of the ferroelectric capacitor FC 2 is performed by applying the power supply voltage VDD and the ground voltage VSS to both ends of the ferroelectric capacitor FC 2 connected to the bit line B LX. ("State 4").
  • the voltage difference between both ends of the ferroelectric capacitor F C1 connected to the bit line BL is OV. Since the plate line PL needs to be changed only at the time of restoration, the number of times of driving the plate line PL is reduced, and power consumption is reduced.
  • the sense amplifier activation signals S AE and S AEX are deactivated, and the differential sense amplifier SA stops operating (FIG. 3 (o)).
  • the word line WL is deactivated (FIG. 3 (p)), and the connection between the bit lines BL, BLX and the ferroelectric capacitors FC1, FC2 is released.
  • the bit line reset signal RSTZ and the data bus line reset signal are activated (FIG. 3 (q)), and the bit lines BL, BLX and the local data bus lines LDB, LDBX are connected to the ground voltage. It is reset to VSS (Fig. 3 (r, s)).
  • the store signal R STRX is deactivated (FIG. 3 (t)), and the read operation is completed.
  • a voltage higher than the coercive voltage is not applied to both ends of each of the ferroelectric capacitors FC1 and FC2. Therefore, the polarization vector does not reverse during the read operation. Therefore, it is possible to prevent the ferroelectric materials of the ferroelectric capacitors FC1 and FC2 from deteriorating.
  • the area of the curve (closed loop) showing the change in the dielectric polarization value in the PV characteristic diagram is proportional to the power consumption. In the present embodiment, since the dielectric polarization values of the ferroelectric capacitors FC1 and FC2 do not greatly change during the read operation, the area of the closed loop is small, and the power consumption during the read operation is small.
  • the polarization vectors of the ferroelectric capacitors F C1 and F C2 are always opposite to each other during the read operation. For this reason, even if the supply of the power supply voltage VDD to the ferroelectric memory is stopped due to some trouble during the read operation, the data stored in the memory cell MC can be prevented from being lost. More specifically, by reading the data of all the memory cells MC after the power is turned on again, the remanent polarization values of the ferroelectric capacitors F C1 and F C 2 can be restored.
  • the polarization vectors of the ferroelectric capacitors FC 1 and FC 2 can be prevented from being inverted during the read operation, so that the ferroelectric material can be prevented from deteriorating.
  • the limitation on the number of times of reading can be eliminated. Since the polarization vector is not inverted, it is possible to prevent the data held in the memory cell MC from being destroyed even when the power is cut off during the read operation.
  • the area of the hysteresis loop which is the locus of the change in the dielectric polarization value of the ferroelectric capacitors F C1 and F C2, can be reduced, so that the power consumption during the read operation can be reduced.
  • the differential sense amplifier SA After amplifying the voltages of the bit lines BL and BLX by the level converter LC and further amplifying them by the differential sense amplifier SA, even if the voltage difference between the bit line pair BL and BLX is small, the differential sense amplifier The SA can be reliably amplified, and the data held in the memory cell MC can be correctly read.
  • each bit line BL, BLX By temporarily connecting each bit line BL, BLX to the pre-charge voltage line VPR before turning on N1, N2, the voltage of each bit line BL, BLX is connected to each ferroelectric capacitor FC. 1. The value can be accurately changed according to the capacitance value of FC2, and the data held in the memory cell MC can be reliably read.
  • the level converter LC By configuring the level converter LC with the pMOS transistors P1 and P2, the voltages of the bit lines BL and BLX lower than the coercive voltage can be reliably amplified, and the amplification speed can be improved. As a result, the read access time can be reduced.
  • the nMOS transistor N 3 leakage prevention switch
  • the differential sense amplifier SA drives the bit lines BL and BLX for a while after the amplification operation starts. No need. Therefore, the amplification operation can be performed at high speed, and the read access time can be reduced. If it is not necessary to reduce the access time, the layout size of the differential sense amplifier S A can be reduced.
  • the wrist switch P3 can prevent the bit lines BL and BLX from being directly affected by the operation of the differential sense amplifier SA. That is, it is possible to prevent the voltages of the bit lines B L and B LX from fluctuating due to the operation of the differential sense amplifier S A, thereby preventing erroneous data from being read.
  • the restore operation can be reliably performed, so that the data held in the memory cell MC can be prevented from being broken.
  • FIG. 4 shows details of the memory core in the second embodiment of the ferroelectric memory of the present invention. Circuits and signals that are the same as the circuits and signals described in the first embodiment are given the same reference numerals, and detailed descriptions thereof are omitted.
  • a level converter LC is different from the first embodiment.
  • Other configurations are the same as those of the first embodiment (FIG. 1). That is, the ferroelectric memory is formed on a silicon substrate by using a CMOS process, and is incorporated as a memory core in a system LSI mounted on a mobile phone, for example.
  • the level converter LC has gates connected to bit lines B LX and BL, respectively. And a pair of nMOS transistors N4 and N5, and an nMOS transistor N3 (leakage prevention switch) that connects the drains of the nMOS transistors N4 and N5 to the power supply line VDD.
  • the sources of the nMOS transistors N 4 and N 5 are connected to the data bus lines LDB (LDB 1, LDB 2,...) and LD BX (LDB IX, LDB 2 X,. Connected to the input / output node of the differential sense amplifier SA via
  • FIG. 5 shows details of the memory core in the third embodiment of the ferroelectric memory of the present invention. Circuits and signals identical to the circuits and signals described in the first and second embodiments are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • the wrist switch is configured by an nMOS transistor N6 instead of the pMOS transistor P3 of the first embodiment.
  • the gate of the nMOS transistor N6 receives the restore signal RESRZ.
  • the memory core CORE has a new pre-sense amplifier PSA.
  • Other configurations are the same as those of the first embodiment (FIG. 1) and the second embodiment (FIG. 4). That is, a ferroelectric memory is formed on a silicon substrate using a CMOS process, and is incorporated as a memory core in a system LSI mounted on a mobile phone, for example.
  • the pre-sense amplifier PSA is composed of a pair of pMOS transistors whose gates are connected to bit lines BLX (BL1X, BL2X, ...) and BL (BL1, BL2, ...), respectively.
  • pMO S transistor ⁇ 4 The drain of P5 is connected to bit lines BL and BLX, respectively.
  • the gate of the pMOS transistor P6 receives the pre-sense signal PS AEX.
  • FIG. 6 shows a read operation of the ferroelectric memory according to the third embodiment. Detailed description of the same operations as in FIG. 3 described above is omitted.
  • the pre-sense signal PSAEX is activated after the restore signal RSTRZ is activated and before the plate line PL changes to a high level.
  • the deactivation timing of the pre-sense signal P S AEX is the same as the restore signal R STRZ.
  • the activation level (high level voltage) of the restore signal R STRZ is the power supply voltage VDD (2 V).
  • Other operations are the same as in FIG.
  • the pMOS transistors P4 and P5 of the presense amplifier PSA are activated in response to the activation of the presense signal PSAEX (FIG. 6 (a)).
  • the pMOS transistor P4 turns on in response to the change in the bit line BLX corresponding to the local data bus line LDBX changed to the low level voltage VSS to the low level voltage VSS.
  • the voltage of the bit line BL is surely increased to the power supply voltage VDD (FIG. 6 (b)). For this reason, the restore operation of the ferroelectric capacitors FC1 and FC2 is ensured without using the boosted voltage VPP for the high-level voltage of the restorer signal RSTRZ supplied to the gate of the restore switch N6. Be executed.
  • the same effects as in the first embodiment can be obtained.
  • the pre-sense amplifier PSA is connected to the bit lines BL and B LX so that the high-level voltage VDD output by the differential sense amplifier SA is applied.
  • the restore operation can be executed reliably. Since the boosted voltage VPP does not need to be used for the high level voltage of the restorer signal RSTRZ, the drive capability of the booster circuit 22 (FIG. 1) can be reduced, and the layout size can be reduced.
  • FIG. 7 shows details of the memory core in the fourth embodiment of the ferroelectric memory of the present invention. Circuits and signals that are the same as the circuits and signals described in the first embodiment are given the same reference numerals, and detailed descriptions thereof are omitted.
  • a precharge circuit PRE is different from the first embodiment. Other configurations are the same as those of the first embodiment. That is, a ferroelectric memory is formed on a silicon substrate using a CMOS process, and is incorporated as a memory core in a system LSI mounted on a mobile phone, for example.
  • the precharge circuit PRE has an nMOS transistor N 7 (equalize) having a gate connected to the precharge signal line PRE 2 Z, and one of the source and drain connected to the bit lines BL and BLX, respectively. Switch), the gate is connected to the precharge signal line PRE 1 Z, the source is connected to the bit line BL, the drain is connected to the power supply voltage line VDD, and the nMOS transistor N 8 (power switch) is connected to the gate. Is connected to the precharge signal line PRE 1 Z, the source is connected to the ground line VSS, and the drain is connected to the bit line BLX.
  • the transistor has an nMOS transistor N 9 (ground switch).
  • FIG. 8 shows a read operation of the ferroelectric memory according to the fourth embodiment. Detailed description of the same operations as in FIG. 3 described above is omitted.
  • This embodiment has a feature in the precharge operation of the bit lines BL and BLX before the start of the read operation.
  • the precharge signal PRE1Z is activated for a predetermined period (FIG. 8 (a)), and the bit lines BL and BLX are set to the high level voltage (VDD—the threshold voltage of the nMOS transistor N8) and Change to the ground voltage VSS. That is, the bit line BL is charged according to the high level voltage (FIG. 8B).
  • the precharge signal PRE2Z is activated for a predetermined period (FIG. 8 (c)).
  • the bit lines BL and BLX are equalized and set to the desired precharge voltage VPR (1Z2 of the bit line BL voltage) (Fig. 8 (d) ). That is, the precharge voltage VPR is easily generated by a simple circuit using the charge charged on the bit line BL.
  • the precharge voltage VPR can be easily generated by using the charge charged in the bit line BL.
  • the plate line PL is provided for each of the predetermined number of memory cells MC.
  • the present invention is not limited to such an embodiment.
  • a plate line PL may be wired in common to all the memory cells MC.
  • the number of times the plate line PL is driven during the read operation is small, so that the ferroelectric capacitor of the memory cell MC in which the read operation is not performed can be reduced from being deteriorated by the back switching due to the drive of the plate line PL. .
  • precharge circuit PRE applied to the above-described fourth embodiment may be applied to the first to third embodiments.
  • the present invention is not limited to such an embodiment.
  • the present invention may be applied to a ferroelectric memory mounted on an IC card.
  • the word driver 24 instead of the booster circuit 22, the time from power-on to the start of access can be reduced.
  • ferroelectric memory of the present invention it is possible to prevent the ferroelectric material from being deteriorated by the read operation, and to eliminate the limitation on the number of times of reading of the ferroelectric memory.

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Abstract

電圧設定回路ＰＲＥは、読み出し動作において、メモリセルＭＣを構成する一対の強誘電体キャパシタＦＣ１、ＦＣ２を充電するために、強誘電体キャパシタＦＣ１、ＦＣ２の両端間の電圧差を抗電圧より低く設定する。差動センスアンプＳＡは、強誘電体キャパシタＦＣ１、ＦＣ２への充電量の差に応じて生じるビット線ＢＬ、ＢＬＸの電圧差を増幅する。充電中の強誘電体キャパシタＦＣ１、ＦＣ２の両端間の電圧差は、抗電圧より低いため、強誘電体キャパシタＦＣ１、ＦＣ２の分極ベクトルが反転することが防止される。この結果、読み出し動作により強誘電体材料が劣化することを防止でき、強誘電体メモリの読み出し回数の制限を無くすことができる。

Description

明細書 強誘電体メモリ 技術分野
本発明は、 強誘電体キャパシタを有する強誘電体メモリに関する。 背景技術
強誘電体メモリは、 強誘電体を絶縁材料とする強誘電体キャパシタを可変容量 キャパシタとして動作させ、 強誘電体キャパシタへの印加電圧をゼロにしても残 留分極が残ることを利用することで、 電源が供給されなくてもデータを保持でき る。この不揮発性を利用して、強誘電体メモリセルをアレイ状に配置することで、 不揮発メモリを実現できる。 強誘電体キャパシタとして、 P Z T (チタン酸ジル コン酸鉛） を主な組成とする強誘電体材料、 あるいは S B T (タンタル酸ビスマ ス . ストロンチウム） などのビスマス層状ぺロプスカイ ト構造を持つ強誘電体材 料が利用できる。
近時、 強誘電体メモリの読み出し動作において、 プレート線を駆動することな く、 強誘電体キャパシタの残留分極値に応じた電圧をビット線に発生させる手法 が提案されている。 し力、し、 例えば、 特開 2 0 0 0— 1 8 7 9 9 0号公報 （図 1 8 ) では、 読み出し動作前にビット線は、 5 Vにプリチャージされ、 プレート線 は、 O Vにリセットされる。 このため、 ワード線が選択されたときに、 強誘電体 キャパシタの両端に電源電圧が印加され、 論理 0、 論理 1の保持する強誘電体キ ャパシタの一方は、 分極反転する。 すなわち、 この種の強誘電体メモリからデー タを読み出す場合、 破壊読み出しが行われ、 強誘電体キャパシタの分極状態は、 読み出し動作毎に反転する。 強誘電体キャパシタの特性は、 分極反転により劣化 するため、 破壌読み出しを行うことで読み出し回数に制限が生じる。 また、 読み 出し動作において分極反転を繰り返すことは、無駄な電力を消費することになる。 以下、 本発明に関連する先行技術文献を列記する。
(特許文献） ( 1 ) 特開 2 0 0 0— 1 8 7 9 9 0号公報 発明の開示
本発明の目的は、 強誘電体メモリの読み出し回数の制限を無くすことにある。 本発明の別の目的は、 強誘電体メモリの読み出し動作中の消費電力を削減する ことにある。
本発明の強誘電体メモリの第 1の形態では、 メモリセルの一対の強誘電体キヤ パシタは、 相補の論理値をそれぞれ保持するために、 互いに逆の分極べク トルに 設定される。 強誘電体キャパシタの一端および他端は、 一方のビット線対おょぴ プレート線にそれぞれ接続されている。電圧設定回路は、読み出し動作において、 強誘電体キャパシタを充電するために、 強誘電体キャパシタの両端間の電圧差を 抗電圧より低く設定する。 差動センスアンプは、 メモリセルに保持されている論 理値を読み出すために、 強誘電体キャパシタへの充電量の差に応じて生じるビッ ト線の電圧差を増幅する。 充電中の強誘電体キャパシタの両端間の電圧差は、 抗 電圧より低いため、 強誘電体キャパシタの分極ベク トルが反転することが防止さ れる。 この結果、 読み出し動作により強誘電体材料が劣化することを防止でき、 強誘電体メモリの読み出し回数の制限を無くすことができる。 分極ベク トルが反 転しないため、 読み出し動作中に電源が遮断された場合にも、 メモリセルに保持 されているデータが破壊されることはない。 すなわち、 不揮発性を維持できる。 また、 読み出し動作中において、 強誘電体キャパシタの誘電分極値の変化の軌跡 であるヒステリシスループの面積を小さくできるため、 読み出し動作中の消費電 力を削減できる。
本発明の強誘電体メモリの第 1の形態における好ましい例では、 レベルコンパ ータの一対のトランジスタは、 ゲートがビット線にそれぞれ接続され、 ソース ■ ドレインの一方がそれぞれ電源線に接続され、 ソース ' ドレインの他方がそれぞ れ差動センスアンプの差動入力に接続されている。 このため、 ビット線対の電圧 は、 レベルコンバータでそれぞれ増幅された後、 差動センスアンプでさらに増幅 される。 したがって、 ビット線対の電圧差が小さい場合にも、 差動センスアンプ を確実に増幅動作させ、 メモリセルに保持されているデータを読み出すことがで きる。 ビット線対がレベルコンバータを介して差動センスアンプに接続されるた め、 ビット線対は、 差動センスアンプの動作の影響を直接受けない。 このため、 ビット線対の電圧が差動センスアンプの動作により変動し、 誤ったデータが読み 出されることを防止できる。 また、 強誘電体キャパシタに意図しない電圧が印加 されることを防止できる。
本発明の強誘電体メモリの第 2の形態では、 強誘電体メモリは、 上述したメモ リセル、 一対のビット線、 プレート線およびレベルコンバータを有している。 し たがって、 ビット線対の電圧差が小さい場合にも、 差動センスアンプを確実に増 幅動作させ、 データを読み出すことができる。 ビット線対は、 差動センスアンプ の動作の影響を直接受けないため、 ビット線対の電圧が差動センスアンプの動作 により変動し、 誤ったデータが読み出されることを防止できる。
本発明の強誘電体メモリの第 1および第 2の形態における好ましい例では、 メ モリセルは、 各強誘電体キャパシタの一端をビット線に接続する転送ゲートを有 している。 プリチャージ回路は、 読み出し動作において、 転送ゲートがオンする 前に、 各ビット線を所定電圧の電圧線に一時的に接続する。 このため、 ビット線 対は、 データがメモリセルから読み出される前に、 所定の電圧に充電され、 その 後フローティング状態に保持される。 したがって、 読み出し動作において、 各ビ ット線の電圧を各強誘電体キャパシタの容量値に応じて正確に変化させることが でき、 メモリセルに保持されるデータを確実に読み出すことができる。
本発明の強誘電体メモリの第 1および第 2の形態における好ましい^ Uでは、 プ リチャージ回路は、 電源スィッチ、 接地スィッチおよぴィコライズスィッチを有 している。 電源スィッチおよび接地スィッチは、 一対のビット線を電原線および 接地線にそれぞれ接続するために一時的にオンする。 ィコライズスィ ツチは、 電 源スィツチおよび接地スィツチがオフした後に、 一対のビット線を亙いに接続す る。 このため、 プリチャージ電圧を生成するための複雑な回路を強誘電体メモリ に形成することなく、 ビット線対を利用してプリチヤ一ジ電圧を容易に生成でき る。
本発明の強誘電体メモリの第 1および第 2の形態における好ましい例では、 レ ベルコンバータを構成する一対のトランジスタは、 p MO Sトランジスタである。 読み出し動作において、 ビット線のプリチャージ電圧は、 消費電力を下げるため に低い方がよい。 また、 強誘電体キャパシタの両端に掛かる電圧を抗電圧より低 くする場合も、 ビット線のプリチャージ電圧を低くする必要がある。 ビッ ト線の 電圧は、 ビット線上の電荷が強誘電体キャパシタに充電された後、 さらに低くな る。 このため、 レベルコンバータのトランジスタは、 読み出し動作時にゲート ' ソース間電圧を大きく し、 高速動作するために、 p MO Sトランジスタで構成し た方がよい。 換言すれば、 トランジスタを: MO S トランジスタで構成すること により、 読み出し動作を高速に実行できる。
本発明の強誘電体メモリの第 1およぴ第 2の形態における好ましレ、例で《：、 リ ーク防止スィッチは、 読み出し動作において、 レベルコンバータの一対の トラン ジスタのソース (またはドレイン） を、 差増センスアンプが動作する前の所定期 間に電源線に接続し、差動センスアンプが動作を開始する直前に接続を解除する。 このため、 差動センスアンプの動作中に、 動作に寄与しない無駄な電流が、 レべ ルコンバータから差動センスアンプに流れることを防止できる。 この結果、 読み 出し動作中の消費電力を削減できる。
本発明の強誘電体メモリの第 1および第 2の形態における好ましい例では、 リ ストアスィッチは、 差動センスアンプが動作を開始した後、 差動センスアンプの 差動出力をビッ ト線にそれぞれ接続する。 このため、 差動センスアンプは、 増幅 動作の開始からしばらくの間、 ビット線を駆動しなくてよい。 したがって、 増幅 動作を高速に実行でき、 読み出しアクセス時間を短縮できる。 アクセス時間の短 縮が不要な場合、 差動センスアンプのレイアウトサイズを小さくできる。 リスト ァスィツチは、 読み出しデータに対応する電圧が差動センスアンプにより十分生 成された後にオンする。 差動センスアンプの差動出力は、 ビット線に接続され、 メモリセルのリス トア動作が実行される。 リス トア動作により、 強誘電体キャパ シタの残留分極値は、 元の値に戻る。 すなわち、 メモリセルに保持されているデ ータが破壊されることを防止できる。
本発明の強誘電体メモリの第 1および第 2の形態における好ましい例では、 プ リセンスアンプは、 ゲートおよびドレインがビット線の一方および他方にそれぞ れ接続され、 ソースが所定の電圧線に接続される P MO S トランジスタを有して いる。 各リストァスィッチは、 ソース · ドレインの一方および他方がビット線お よぴ差動センスアンプの差動出力にそれぞれ接続された n MO Sトランジスタを 有している。 リストアスィッチが n MO S トランジスタで構成される場合、 差動 センスアンプにより増幅された高レベル電圧 （例えば、 電源電圧） は、 n MO S トランジスタの閾値電圧だけ低下して、 ビット線に伝達される。 しかし、 プリセ ンスアンプにより、 ビット線の電圧は、 低下することなく高レベル電圧に設定さ れる。 この結果、 リス トア動作を確実に実行できる。 図面の簡単な説明
図 1は、 本発明の強誘電体メモリの第 1の実施形態を示すプロック図である。 図 2は、 図 1に示したメモリ コアの詳細を示す回路図である。
図 3は、第 1の実施形態の強誘電体メモリの読み出し動作を示す波形図である。 図 4は、 本発明の強誘電体メモリの第 2の実施形態におけるメモリコアの詳細 を示す回路図である。
図 5は、 本発明の強誘電体メモリの第 3の実施形態におけるメモリコアの詳細 を示す回路図である。
図 6は、第 3の実施形態の強誘電体メモリの読み出し動作を示す波形図である。 図 7は、 本発明の強誘電体メモリの第 4の実施形態におけるメモリコアの詳細 を示す回路図である。
図 8は、第 4の実施形態の強誘電体メモリの読み出し動作を示す波形図である。 発明を実施するための最良の形態
以下、 本発明の実施形態を図面を用いて説明する。 図中の二重丸は、 外部端子 を示している。 図中、 太線で示した信号線は、 複数本で構成されている。 また、 太線が接続されているプロックの一部は、 複数の回路で構成されている。 外部端 子を介して供給される信号には、 端子名と同じ符号を使用する。 また、 信号が伝 達される信号線には、 信号名と同じ符号を使用する。
図 1は、 本発明の強誘電体メモリの第 1の実施形態を示している。 強誘電体メ モリは、 シリ コン基板上に C M O Sプロセスを使用して形成されている。 強誘電 体メモリは、 例えば、 携帯電話に搭載されるシステム L S Iにメモリコアとして 組み込まれる。 強誘電体メモリを採用することで、 従来、 携帯電話に使用してい た複数種のメモリ （例えば、 フラッシュメモリと DRAM) を 1種類にできる。 強誘電体メモリは、 コマンドバッファ 10、 コマンドデコーダ 1 2、 アドレス ノ ッファ 14、 ロウデコーダ 1 6、 コラムデコーダ 18、 動作制御回路 20、 昇 圧回路 22、ワードドライバ 24、プレートドライバ 26、メモリコア CORE、 コラム制御回路 28およびデータ入出力回路 30を有している。
コマンドバッファ 1 0は、 チップセレク ト信号、 出カイネーブル信号、 ライト ィネーブル信号等のコマンド信号 CMDをコマンド端子 CMDを介して受信し、 コマンドデコーダ 1 2に出力する。 コマンドデコーダ 12は、 コマンド信号 CM Dを解読し、 解読結果を動作制御回路 20に出力する。 コマンドの種類として、 読み出しコマンド、 書き込みコマンドおよびこれ等コマンドが入力されていない ことを示すスタンバイコマンドがある。
例えば、 チップィネ一ブル信号がアクティブ、 ライトイネーブル信号が非ァク ティブのとき、 読み出しコマンドが認識される。 チップィネーブル信号およびラ イトイネ一ブル信号がアクティブのとき、 書き込みコマンドが認識される。 チッ ブイネーブル信号、 ライトイネーブル信号およびァゥトプットイネーブル信号が 非アクティブのとき、 スタンバイコマンドが認識される。
了ドレスバッファ 14は、 ァドレス信号 ADをァドレス端子 ADを介して受信 し、 受信したァドレス信号 ADの上位ビットおよび下位ビットを、 それぞれ口ゥ ァドレス信号 RADおよびコラムァドレス信号 C ADとして出力する。 口ゥデコ ーダ 1 6は、 ロウァドレス信号 RADをデコードしてデコード信号 RD ECを生 成し、 ワードドライバ 24およびプレートドライバ 26に出力する。 コラムデコ ーダ 1 8は、 コラムァドレス信号 CADをデコードしてデコード信号 CD ECを 生成し、 コラム制御回路 28に出力する。
動作制御回路 20は、 コマンドデコーダ 1 2の出力に応じて、 メモリコア CO REに読み出し動作おょぴ書き込み動作を実行するために、ワードドライバ 24、 プレートドライバ 26、 コラム制御回路 28およびデータ入出力回路 30の動作 を制御する制御信号を生成する。 読み出し動作および書き込み動作が実行されて いない期間は、スタンバイ期間である。動作制御回路 20は、スタンバイ期間に、 制御信号を所定のレベルに維持する。
昇圧回路 22は、電源端子を介して供給される電源電圧 VDD (例えば、 2V) を用いて、ワード線 WLの高レベル電圧に使用する昇圧電圧 VP P (例えば、 2. 5 V) を生成する。 ワードドライバ 24は、 読み出し動作中および書き込み動作 中に、 動作制御回路 20からの制御信号に応答して、 デコード信号 RDECに対 応するワード線 WLを選択する。 選択されたワード線 WLは、 昇圧電圧 VP Pに 設定され、 選択されないワード線 WLは、 接地電圧 VS Sに設定される。 ワード ドライバ 24は、 スタンバイ期間、 不揮発書き込み動作中およびリコール動作中 に、 全てのワード線 WLを低レベル （VS S) に維持する。 なお、 ワードドライ バ 24内にブートストラップ回路を組み込む場合、昇圧回路 22は、不要になる。 この場合、 ワード線 WLの高レベルは、 ブートストラップ回路のゲートの容量力 ップリングを利用したブートストラップにより、 電源電圧 VDD+ αまで叩き上 げられる。 ブートストラップ方式は、 昇圧電圧を生成するまでの時間が昇圧回路 方式に比べて短いため、 パワーオン後にすぐにアクセスを開始できる。 したがつ て、 特に、 強誘電体メモリを I Cカード等に搭載する用途において有利である。 プレートドライバ 26は、 読み出し動作中および書き込み動作中に、 動作制御 回路 20からの制御信号に応答して、 デコード信号 RDECに対応するプレート 線 P Lを選択する。 選択されたプレート線 P Lは、 所定の期間、 低レベル （VS S) から Hレベル (VDD) に変化する。 プレートドライバ 26は、 スタンバイ 期間中に、 全てのプレート線 P Lを低レベル （VS S) に維持する。
メモリコア COREは、 アレイ状に配置された複数のメモリセル MCおよぴビ ット線対 B L、 BLXを有するメモリセルアレイ ARYと、 各ビッ ト線対 L、 B LXに接続されたレベルコンパーク L Cと、 レベルコンバータ L Cの出力に接 続された差動センスアンプ S A等とを有している。メモリコア COREの詳細は、 図 2で説明する。
コラム制御回路 28は、 動作制御回路 20からの制御信号に応答して、 デコー ド信号 C DECに対応するロー力ルデータバス線 L D B、 L D B Xをグロ一バル データバス線 GDBに接続するコラムスィツチを有している。 データ入出力回路 30は、 動作制御回路 20からの制御信号に応じて外部からの書き込みデータを コラム制御回路 28に出力し、 またはコラム制御回路 28からの読み出しデータ をデータ端子 I /Oに出力する。 データ端子 I /Oの数は、 例えば、 1 6ビット である。
図 2は、 図 1に示したメモリコア COREの詳細を示している。 メモリアレイ ARYの各メモリセル MCは、 1ビットの情報を保持するために、 一対の転送ト ランジスタ N l、 N 2 (転送ゲート） および一対の強誘電体キャパシタ F C 1、 FC 2を有している。 強誘電体キャパシタ F C 1、 FC 2の一端は、 それぞれ転 送トランジスタ N 1、N 2を介して相補のビット線対 B L(B L 1、BL 2、...）、 B LX (B L 1 X、 B L 2 X、 . . . ） に接続されている。 強誘電体キャパシタ FC 1、 FC 2の他端は、 共通のプレート線 P Lに接続されている。 転送トラン ジスタ N l、 N 2のゲートは、 共通のワード線 WL (WL 1、 WL 2、 . . . ） に接続されている。 プレート線 P Lは、 所定数のワード線 WLに接続される複数 のメモリセル MC毎に共通に配線されている。
レベルコンバータ LCは、 ゲートがビット線 B L、 B LXにそれぞれ接続され た一対の pMO S トランジスタ P 1、 P 2と、 pMOS トランジスタ P 1、 P 2 のソースを電源線 VDDに接続する nMO S トランジスタ N3 (リーク防止スィ ツチ） を有している。 ： MO S トランジスタ P 1、 Ρ 2のドレインは、 相補の口 一カルデータバス線 LDB (LDB 1、 LDB 2、 . . . ） 、 LDBX (LDB I X、 LDB 2 X, . . . ) を介して差動センスアンプ S Aの入出力ノードに接 続されている。 nMO S トランジスタ N 3のゲートは、 イネ一プル信号 L C E Z を受けている。
センスアンプ S Aは、 入力と出力を互いに接続した一対の CMO Sインバータ で構成されている。 CMO Sインバータの入力および出力は、 ローカルデータバ ス線 LDB、 LDB Xにそれぞれ接続されている。 CMO Sインバータの p MO S トランジスタのソースは、 センスアンプ活性化信号 SAEを受け、 CMOSィ ンバータの nMO S トランジスタのソースは、 センスアンプ活性化信号 S A Ε X を受けている。
また、メモリコア COREは、 pMO S トランジスタ P 3 (リストアスィッチ）、 プリチャージ回路 P REおよびビット線リセット回路 B R Sを有している。 pM OSトランジスタ P 3は、ソース'ドレインの一方および他方がビット線 B L (ま たは B LX)およびローカルデータバス線 LD B (または LDBX)に接続され、 ゲートでリス トア信号 R S TRXを受けている。 リス トァスィツチ P 3は、 ビッ ト線 B L、 B LXと差動センスアンプ S Aとの接続状態を、 読み出し動作中に断 状態から接続状態にする機能を有している。 リストアスィッチ P 3は、 nMOS トランジスタで構成してもよい。 この場合、 nMO Sトランジスタをオンさせる ためのゲート電圧は、 昇圧電圧 VP Pあるいは、 ゲートの容量カップリングを利 用したブートストラップにより昇圧された電源電圧 VDD+ αに設定される。 プリチャージ回路 P R Εは、 ビット線 B L、 B L Xをプリチャージ電圧線 V P Rにそれぞれ接続する nMO Sトランジスタと、 ビット線 B L、 B LXを互いに 接続する nMO S トランジスタとを有している。 各 nMO S トランジスタは、 ゲ ートでプリチャージ信号 PRE Zを受けている。 ここで、 プリチャージ電圧線 V ?1 の電圧 ？1 は、 読み出し動作中の分極反転を防止するために強誘電体キヤ パシタ FC 1、 FC 2の抗電圧より低い値に設定されている。 すなわち、 プリチ ヤージ回路 PREは、 各強誘電体キャパシタ F C 1、 FC 2の両端間の電圧差を 抗電圧より低く設定する電圧設定回路として動作する。 この設定により、 リス ト ァ動作を除く読み出し動作中に、 各強誘電体キャパシタ FC 1、 FC 2の両端に 抗電圧以上の電圧が印加されることを防止できる。 一般に、 抗電圧は、 強誘電体 材料が PZTの場合、 0. 8〜1. 0Vであり、 強誘電体材料が S BTの場合、 0. 5〜0. 9Vである。
「 （強誘電体キャパシタの容量） / (強誘電体キャパシタの容量 +ビッ ト線容 量） 」 を 20%と仮定し、 ワード線 WLが選択される前のビット線の電圧を VB L、 強誘電体キャパシタに掛かる電圧を VFEとする場合、 「電圧 VFE-0. 8 XVB L」 になる。 このため、 例えば、 強誘電体材料が P Z Tの場合、 プリチ ヤージ電圧 VP R (ビット線電圧） を、 1. 0〜1. 2 Vに設定することで、 強 誘電体キャパシタの両端に掛かる電圧を抗電圧以下に設定できる。
ビット線リセット回路 BRSは、 プリチャージ回路 PREと同じ回路構成を有 しており、 図示を省略しているが、 ビット線 B L、 B L Xを接地線 V S Sにそれ ぞれ接続する nMO S トランジスタと、 ビット線 B L、 B LXを互いに接続する 1 MO S トランジスタとを有している。 各 nMO S トランジスタは、 ゲートでビ ット線リセット信号 R S TZを受けている。
なお、 特に図示していないが、 メモリコア COREは、 ビット線リセット回路 BRSと同じ回路構成を有し、 ローカルデータバス線 LDB、 LDBXを接地線 VS Sに接続するデータバス線リセット回路も有している。 メモリコア CORE に供給される制御信号 P RE Z、 RSTZ、 R STRX、 LCEZ、 SAE、 S AEXおよぴ図示しないデータパス線リセッ ト回路に供給されるデータバス線リ セット信号は、 図 1に示した動作制御回路 20により生成される。
図 3は、 第 1の実施形態の強誘電体メモリの読み出し動作を示している。 この 例では、 メモリセル MCに予め論理 1が書き込まれており、 強誘電体キャパシタ FC 1、 FC 2は、 互いに異なる分極ベク トルを有している。 図中のヒステリシ スループ （誘電分極値 Pと印加電圧 Vとの関係を示す P— V特性） の" 状態 1" に示すように、 例えば、 論理 1が記憶されている強誘電体キャパシタ FC 1は、 残留分極値が負であり、 論理 0が記憶されている強誘電体キャパシタ FC 2は、 残留分極値が正である。読み出し動作を開始する前に、ビット線 B L、 BLXは、 ビット線リセット回路 BRSによりプリチャージ電圧 VP Rに設定され、 ロー力 ルデータバス線 LDB、 LDBXは、 図示しないデータバス線リセッ ト回路によ り接地電圧 V S Sにリセットされた後、 フローティング状態を保持している (図 3 ( a , b ) ) 。
コマンド端子 CMDおよびァドレス端子 ADを介して読み出しコマンドおよび アドレス信号 ADが供給されると、 動作制御回路 20は、 プリチャージ信号 PR EZを非活性化する （図 3 (c) ) 。 この非活性化により、 ビッ ト線 B L、 B L Xは、 プリチャージ電圧 VPRにプリチャージされた状態でフローティング状態 になる。 ワードドライバ 24は、 ロウアドレス信号 RADに応じたワード線 WL を選択し、選択したヮード線 WLを昇圧電圧 VP Pに変化させる （図 3 (d) )。 この変化によりメモリセル MCの転送トランジスタ N 1、 N 2はオンし、 強誘電 体キャパシタ FC 1、 FC 2の一端は、 ビット線 B L、 B LXに接続される。 プレート線 P Lは、 接地電圧 VS Sにリセットされているため、 強誘電体キヤ パシタ FC 1、 FC 2の両端間には、 プリチャージ電圧 VP Rが一時的に印加さ れる （図 3 (e) ) 。 このため、 強誘電体キャパシタ F C 1、 FC 2の誘電分極 値は、 " 状態 2" のようになる。 ここで、 図に示したヒステリシスループの電圧 Vは、 ビット線 BL、 B LXの電圧を基準にしたプレート線 P Lの電圧を示して いる。 このため、 ヒステリシスループ上では、 強誘電体キャパシタ F C 1、 FC 2の両端は、 電圧" 一 VPR" を受ける。 プリチャージ電圧 VP Rは、 上述した ように、抗電圧より低いため、強誘電体キャパシタ FC 1、 F C 2の分極状態が、 プリチャージ電圧 VP Rの印加により反転することはない。
ビット線 B L、 B LX上の電荷の一部は、 強誘電体キャパシタ F C 1、 F C 2 に充電される。 強誘電体キャパシタ F C 1、 FC 2は、 互いに異なる分極べタ ト ルを有しており、 その容量値は互いに異なる。 このため、 ビット線 B L、 B LX の電圧は、 互いに相違する （図 3 ( f ) ) 。 例えば、 ビッ ト線 B Lに接続された 強誘電体キャパシタ FC 1 (論理 1を記憶） の容量値が、 ビット線 B LXに接続 された強誘電体キャパシタ FC 2 (論理 0を記憶） の容量値より大きい場合、 ビ ット線 B Lは、 ビッ ト線 BLXより電圧が下がる。
次に、 ィネーブル信号 LCE Zが活性化され (図 3 (g) ) 、 レベルコンパ一 タ L Cの pMO S トランジスタ P 1、 P 2は、 ソースが電源線 VDD (2 V) に 接続され、アンプとして動作する。プリチャージ電圧 VP Rは、上述したように、 1. 0〜1. 2 V程度に設定される。 ビッ ト線 B L、 B LXの電圧は、 プリチヤ ージ電圧 VP Rより 0. 2 V程度低くなり、 pMO S トランジスタ P 1、 P 2の ゲート . ソース間電圧は、 — 1. 8〜一 1. 3V程度になる。 このため、 レベル コンバータ LCを nMOSトランジスタで構成する場合に比べ、 高速に動作させ ることができる。 高速動作が可能なため、 MO Sサイズを小さくすることができ る。 この結果、 pMO S トランジスタの nMOS トランジスタに対するレイァゥ トサイズのデメリットはなくなる。
ローカルデータバス線 LD B、 LDBXの電圧は、 ビット線 B L、 B LXの電 圧に応じて上昇する （図 3 (h) ) 。 この例では、 ビット線の電圧は、 B Lく B LXであるため、 pMO Sトランジスタ P 1を介してビット線 B Lに接続された ローカルデータバス線 LDBの電圧が、 ローカルデータバス線 LD B Xの電圧よ り上昇する。 ローカルデータバス線 LDB、 LDBXの電圧差がある程度開いた 後、 ィネーブル信号 LCEZは、 非活性化される (図 3 ( i ) ) 。 なお、 イネ一 ブル信号 LCEZは、 差動センスアンプ SAが動作を開始する直前に非活性化さ せるために、 センスァンプ活性化信号 S A E、 S AEXを生成するタイミング信 号を用いて生成される。
次に、 センスアンプ活性化信号 S A E、 S AEXが活性化され、 差動センスァ ンプ SAは、 動作を開始する （図 3 (j ) ) 。 センスアンプ活性化信号 S AEX は、センスアンプ活性化信号 SAEの反転信号であるため、図示を省略している。 差動センスアンプ S Aの増幅動作により、 ローカルデータバス線 LDB、 LDB Xの電圧は、 電源電圧 VDDおよび接地電圧 V S Sにそれぞれ変化する （図 3 (k) ) 。 そして、 図 1に示したコラム制御回路 28およびデータ入出力回路 3 ◦が動作し、 データ端子 IZOを介して読み出しデータが出力される。
なお、 差動センスアンプ S Αが動作を開始するときに、 ィネーブル信号 LCE Zは非活性化され、 レベルコンバータ LCは既に非活性化されているため、 レべ ルコンバータ L Cの電源線 VDDから差動センスアンプ S Aの接地線 V S S (= SAEX信号の低レベル） に貫通電流が流れることが防止される。 したがって、 読み出し動作中に、 動作に寄与しない無駄な電流により消費電力が増加すること を防止できる。
また、 差動センスアンプ S Aが動作を開始し、 ローカルデータバス線 LDB、 LDB Xの電圧が変化しているときに、 リス トァスィツチ P 3はオフしており、 ビット線 B L、 B LXは、差動センスアンプ S Aに接続されていない。このため、 ビッ ト線 B L、 B LXの電圧が、 差動センスアンプ SAの動作によるノイズの影 響おょぴローカルデータバス線 LDB、 LDBXの電圧変化の影響を受けること を防止できる。 この結果、 強誘電体キャパシタ FC 1、 FC 2の分極状態が、 差 動センスアンプ S Aのノイズの影響およびローカルデータバス線 LDB、 LDB Xの電圧変化の影響を受けることを防止できる。 差動センスアンプ S Aの動作に より、 互いに隣接するビット線 B L (B LX) にカップリングノイズが発生する ことも防止できる。
さらに、 リストアスィッチ P 3のオフにより、 差動センスアンプ S Aは、 ビッ ト線 B L、 B LXを充放電する必要がない。 このため、 読み出しデータのセンシ ングスピードを上げることができ、 読み出しアクセス時間を短縮できる。 換言す れば、 差動センスアンプ S Aの駆動能力を小さくでき、 そのレイアウトサイズを 小さくできる。
この後、 ローカルデータバス線 LD B、 LDB Xの電圧が電源電圧 VDDおよ び接地電圧 VS Sまでそれぞれ変化した後、 リストァ信号 RSTRXが活性化さ れる （図 3 ( 1 ) ) 。 リストア信号 RSTRXの活性化により、 ビット線 BL、 B LXは、 ローカルデータバス線 LD B、 LDBXにそれぞれ接続される。 この ため、 ビット線 BL、 B LXの電圧は、 高レベルおよび低レベルにそれぞれ変化 する （図 3 (m) ) 。 プレート線 P Lの電圧が接地電圧 V S Sのため、 ビット線 B Lに接続された強誘電体キャパシタ F C 1の両端には、 一 VDDが印加される (" 状態 3" ) 。 すなわち、 論理 1を記憶している強誘電体キャパシタ FC 1に 論理 1がリストアされる。 一方、 " 状態 3" において、 ビット線 B LXに接続さ れた強誘電体キャパシタ F C 2の両端の電圧差は、 0 Vである。
この後、 プレート線 P Lが所定期間活性化され、 論理 0を記憶している強誘電 体キャパシタ FC 2のリストア動作が実行される （図 3 (n) ) 。 具体的には、 強誘電体キャパシタ FC 2のリストァ動作は、 ビット線 B LXに接続された強誘 電体キャパシタ FC 2の両端に、 電源電圧 VDDおよび接地電圧 VS Sが印加さ れることで実行される （" 状態 4" ) 。 一方、 " 状態 4" において、 ビット線 B Lに接続された強誘電体キャパシタ F C 1の両端の電圧差は、 OVである。 プレ ート線 P Lは、 リストア時のみ変化させればよいため、 プレート線 P Lの駆動回 数は減り、 消費電力は削減される。
次に、 プレート線 P Lが非活性化された後、 センスアンプ活性化信号 S AE、 S AEXが非活性化され、差動センスアンプ S Aは動作を停止する（図 3 ( o ) )。 この後、 ワード線 WLが非活性化され （図 3 (p) ) 、 ビット線 B L、 B LXと 強誘電体キャパシタ FC 1、 F C 2との接続が解除される。 ほぼ同時に、 ビット 線リセット信号 RSTZおよぴ図示しないデータバス線リセット信号が活性化さ れ （図 3 (q) ) 、 ビッ ト線 B L、 B LXおよびローカルデータバス線 LDB、 LDBXは、 接地電圧 VS Sにリセットされる （図 3 (r、 s ) ) 。 最後に、 リ ストァ信号 R STRXが非活性化され（図 3 (t) ) 、読み出し動作は完了する。 読み出し動作においてリストァ動作以外では、 各強誘電体キャパシタ FC 1、 FC 2の両端に、 抗電圧以上の電圧は印加されない。 このため、 読み出し動作中 に分極ベクトルは反転しない。 したがって、 強誘電体キャパシタ F C 1、 FC 2 の強誘電体材料が劣化することを防止できる。 また、 一般に、 P— V特性図にお いて、誘電分極値の変化を示す曲線（閉ループ）の面積は、消費電力に比例する。 本実施形態では、 読み出し動作中に強誘電体キャパシタ FC 1、 FC 2の誘電分 極値が大きく変化しないため、 閉ループの面積は小さく、 読み出し動作中の消費 電力は小さい。
また、図 3にヒステリシスカーブに示したように、強誘電体キャパシタ F C 1、 F C 2の分極べクトルは、読み出し動作中に常に互いに逆向きである。このため、 読み出し動作中に何らかの不具合により、 強誘電体メモリへの電源電圧 VDDの 供給が停止した場合にも、 メモリセル MCに記憶されているデータが消失するこ とを防止できる。 より詳細には、 再パワーオン後に全メモリセル MCのデータを 読み出すことで、 強誘電体キャパシタ F C 1、 F C 2の残留分極値を元に戻すこ とができる。
以上、 本実施形態では、 読み出し動作中に強誘電体キャパシタ FC 1、 FC 2 の分極べクトルが反転することを防止できるため、 強誘電体材料が劣化すること を防止でき、 強誘電体メモリの読み出し回数の制限を無くすことができる。 分極 ベク トルが反転しないため、 読み出し動作中に電源が遮断された場合にも、 メモ リセル MCに保持されているデータが破壊されることを防止できる。 読み出し動 作中において、 強誘電体キャパシタ F C 1、 F C 2の誘電分極値の変化の軌跡で あるヒステリシスループの面積を小さくできるため、 読み出し動作中の消費電力 を削減できる。
レベルコンバータ LCでビッ ト線 B L、 B LXの電圧をそれぞれ増幅した後、 差動センスアンプ S Aでさらに増幅するため、 ビット線対 B L、 B LXの電圧差 が小さい場合にも、 差動センスアンプ S Aを確実に増幅動作させることができ、 メモリセル MCに保持されているデータを正しく読み出すことができる。
プリチャージ回路 PREにより、 読み出し動作において、 転送トランジスタ N \
1、 N 2がオンする前に、 各ビット線 B L、 B LXをプリチャージ電圧線 VP R に一時的に接続することで、 各ビット線 B L、 B LXの電圧を各強誘電体キャパ シタ F C 1、 FC 2の容量値に応じて正確に変化させることができ、 メモリセル MCに保持されるデータを確実に読み出すことができる。
レベルコンバータ LCを pMOSトランジスタ P 1、 P 2で構成することで、 抗電圧より低いビット線 B L、 B LXの電圧を確実に増幅でき、 増幅速度も向上 できる。 この結果、 読み出しアクセス時間を短縮できる。
レベルコンバータ L Cに nMO S トランジスタ N 3 (リーク防止スィツチ) を 設けることで、 読み出し動作中にレベルコンバータ LCから差動センスアンプ S Aに貫通電流が流れることを防止でき、読み出し動作中の消費電力を削減できる。 ビット線 B L、 B LXをリストアスィッチ P 3を介して差動センスアンプ S A に接続することで、差動センスアンプ S Aは、増幅動作の開始からしばらくの間、 ビット線 B L、 B LXを駆動する必要がない。 したがって、 増幅動作を高速に実 行でき、読み出しアクセス時間を短縮できる。アクセス時間の短縮が不要な場合、 差動センスアンプ S Aのレイアウトサイズを小さくできる。 また、 リストアスィ ツチ P 3により、 ビット線 B L、 B LXが、 差動センスアンプ S Aの動作の影響 を直接受けることを防止できる。 すなわち、 ビット線 B L、 B LXの電圧が差動 センスアンプ S Aの動作により変動し、 誤ったデータが読み出されることを防止 できる。 リストアスィッチ P 3をオンすることで、 リストア動作を確実に実行で きるため、 メモリセル MCに保持されているデータが破壌されることを防止でき る。
図 4は、 本発明の強誘電体メモリの第 2の実施形態におけるメモリコアの詳細 を示している。 第 1の実施形態で説明した回路 ·信号と同一の回路 ·信号につい ては、 同一の符号を付し、 これ等については、 詳細な説明を省略する。
この実施形態では、 レベルコンバータ LCが第 1の実施形態と相違している。 その他の構成は、 第 1の実施形態 （図 1) と同じである。 すなわち、 強誘電体メ モリは、シリコン基板上に CMO Sプロセスを使用して形成されており、例えば、 携帯電話に搭載されるシステム L S Iにメモリコアとして組み込まれる。
レベルコンバータ LCは、 ゲートがビッ ト線 B LX、 B Lにそれぞれ接続され た一対の n MO S トランジスタ N 4、 N 5と、 n MO S トランジスタ N 4、 N 5 のドレインを電源線 VDDに接続する n MO S トランジスタ N 3 (リーク防止ス イッチ） を有している。 nMO Sトランジスタ N 4、 N 5のソースは、 相捕の口 一カルデータバス線 LDB (LDB 1、 LDB 2、 . . . ） 、 LD B X (LDB I X、 LDB 2 X, .'. . ) を介して差動センスアンプ S Aの入出力ノードに接 続されている。
この実施形態では、 例えば、 強誘電体キャパシタ FC 1、 FC 2は、 強誘電体 材料として P ZT (抗電圧 =0. 8〜1. 0V) が使用され、 プリチャージ電圧 VPRは、 抗電圧より低い 0. 7Vに設定され、 レベルコンバータ LCの nMO S トランジスタ N4、 N5の閾値電圧は、 0. 2 Vに設定されている。 このため、 レベルコンバータ L Cは、 読み出し動作時にプリチャージ電圧 V P Rより低下す るビッ ト線 B L、 B LXの電圧を増幅し、 ローカルデータバス線 LDB、 LDB Xに伝達できる。 この実施形態においても、 上述した第 1の実施形態と同様の効 果を得ることができる。
図 5は、 本発明の強誘電体メモリの第 3の実施形態におけるメモリコアの詳細 を示している。 第 1および第 2の実施形態で説明した回路 ·信号と同一の回路 · 信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、 リストアスィッチが、 第 1の実施形態の pMOSトランジ スタ P 3に代えて nMO Sトランジスタ N 6で構成されている。 nMO S トラン ジスタ N 6のゲートは、 リス トア信号 RE S R Zを受けている。 また、 メモリコ ァ COREは、 新たにプリセンスアンプ P SAを有している。 その他の構成は、 第 1の実施形態（図 1) および第 2の実施形態（図 4) と同じである。すなわち、 強誘電体メモリは、 シリ コン基板上に CMO Sプロセスを使用して形成されてお り、 例えば、 携帯電話に搭載されるシステム L S Iにメモリコアとして組み込ま れる。
プリセンスアンプ P SAは、ゲートがビッ ト線 B LX(B L 1 X、BL 2X、...）、 B L (B L 1、 B L 2、 . . . ) にそれぞれ接続された一対の p MO S トランジ スタ P 4、 P 5と、 pMOS トランジスタ P 4、 P 5のソースを電源線 V D Dに 接続する p MO Sトランジスタ P 6を有している。 pMO S トランジスタ Ρ 4、 P 5のドレインは、 ビット線 B L、 B L Xにそれぞれ接続されている。 pMOS トランジスタ P 6のゲートは、 プリセンス信号 P S AEXを受けている。
図 6は、 第 3の実施形態の強誘電体メモリの読み出し動作を示している。 上述 した図 3と同じ動作については、 詳細な説明を省略する。 この実施形態では、 プ リセンス信号 P S AEXは、 リス トア信号 R S TRZが活性化された後、 プレー ト線 P Lが高レベルに変化する前に活性化される。 プリセンス信号 P S AEXの 非活性化タイミングは、 リス トア信号 R STRZと同じである。 リス トア信号 R STRZの活性化レベル （高レベル電圧） は、 電源電圧 VDD (2 V) である。 その他の動作は、 図 3と同じである。
プリセンスアンプ P S Aの pMO S トランジスタ P 4、 P 5は、 プリセンス信 号 P SAEXの活性化に応答して活性化される （図 6 (a) ) 。 この例では、 p MO S トランジスタ P 4は、 低レベル電圧 V S Sに変化したローカルデータバス 線 LDBXに対応するビット線 B LXが低レベル電圧 VS Sに変化することに応 答してオンする。 pMO Sトランジスタ P 4のオンにより、 ビット線 B Lの電圧 は、 電源電圧 VDDまで確実に上昇する （図 6 (b) ) 。 このため、 強誘電体キ ャパシタ F C 1、 F C 2のリス トァ動作は、 リス トアスィッチ N 6のゲートに供 給されるリストァ信号 RSTRZの高レベル電圧に昇圧電圧 VP Pを使用しなく ても確実に実行される。
この実施形態においても、 上述した第 1の実施形態と同様の効果を得ることが できる。 さらに、 この実施形態では、 リストアスィッチ N 6を nMO S トランジ スタで構成する場合に、 ビット線 B L、 B LXにプリセンスアンプ P S Aを接続 することで、 差動センスアンプ S Aが出力する高レベル電圧 VDDを、 低下させ ることなくビット線 B L (または B LX) に伝達できる。 この結果、 リストア動 作を確実に実行できる。 リストァ信号 R S TR Zの高レベル電圧に昇圧電圧 VP Pを使用しなくてよいため、 昇圧回路 2 2 (図 1) の駆動能力を小さくでき、 そ のレイァゥトサイズを小さくできる。
図 7は、 本発明の強誘電体メモリの第 4の実施形態におけるメモリコアの詳細 を示している。 第 1の実施形態で説明した回路 ·信号と同一の回路■信号につい ては、 同一の符号を付し、 これ等については、 詳細な説明を省略する。 この実施形態では、 プリチャージ回路 PREが、 第 1の実施形態と相違してい る。 その他の構成は、 第 1の実施形態と同じである。 すなわち、 強誘電体メモリ は、 シリ コン基板上に CMO Sプロセスを使用して形成されており、 例えば、 携 帯電話に搭載されるシステム L S Iにメモリコアとして組み込まれる。
プリチャージ回路 P REは、 ゲートがプリチャージ信号線 PRE 2 Zに接続さ れ、 ソース ' ドレインの一方おょぴ他方がビット線 B L、 B LXにそれぞれ接続 された nMOS トランジスタ N 7 (ィコライズスィツチ) と、 ゲートがプリチヤ ージ信号線 PRE 1 Zに接続され、 ソースがビッ ト線 B Lに接続され、 ドレイン が電源電圧線 VDDに接続された nMO S トランジスタ N 8 (電源スィツチ）と、 ゲートがプリチャージ信号線 PRE 1 Zに接続され、 ソースが接地線 VS Sに接 続され、 ドレインがビット線 B LXに接続された nMO S トランジスタ N 9 (接 地スィツチ） とを有している。
図 8は、 第 4の実施形態の強誘電体メモリの読み出し動作を示している。 上述 した図 3と同じ動作については、 詳細な説明を省略する。 この実施形態は、 読み 出し動作を開始する前のビット線 B L、 B LXのプリチャージ動作に特徴を有し ている。
プリチャージ動作では、 まず、 プリチャージ信号 PRE 1 Zが所定期間活性化 され （図 8 (a) ) 、 ビッ ト線 B L、 B LXが高レベル電圧 （VDD—nMOS トランジスタ N 8の閾値電圧） および接地電圧 VS Sにそれぞれ変化する。 すな わち、 ビット線 B Lは、 高レベル電圧に応じて充電される （図 8 (b) ) 。 プリ チャージ信号 PRE 1 Zが非活性化された後、 プリチャージ信号 PRE 2 Zが所 定期間活性化される （図 8 (c) ) 。 プリチャージ信号 PRE 2 Zの活性化によ り、 ビット線 B L、 B LXは、 ィコライズされ、 所望のプリチャージ電圧 VP R (ビット線 B Lの電圧の 1Z2) に設定される （図 8 (d) ) 。 すなわち、 プリ チャージ電圧 VPRは、 ビット線 B Lに充電される電荷を利用して簡易な回路で 容易に生成される。
この実施形態においても、 上述した第 1の実施形態と同様の効果を得ることが できる。 さらに、 この実施形態では、 プリチャージ電圧 VPRを、 ビット線 B L に充電される電荷を利用して容易に生成できる。 なお、 上述した実施形態では、 所定数のメモリセル M C毎にプレート線 P Lを 配線した例について述べた。本発明はかかる実施形態に限定されるものではない。 例えば、 全てのメモリセル M Cに共通にプレート線 P Lを配線してもよい。 本発 明は、 読み出し動作中のプレート線 P Lの駆動回数が少ないため、 読み出し動作 が実行されないメモリセル M Cの強誘電体キャパシタが、 プレート線 P Lの駆動 によるバックスィツチングによって劣化することを緩和できる。
また、 上述した第 4の実施形態に適用したプリチャージ回路 P R Eを、 第 1〜 第 3に適用してもよい。
上述した実施形態では、 本発明を携帯電話に搭載する強誘電体メモリに適用す る例について述べた。 本発明はかかる実施形態に限定されるものではない。 例え ば、 I Cカードに搭載される強誘電体メモリに適用してもよい。 この場合、 昇圧 回路 2 2の代わりに、 ワードドライバ 2 4内にブートストラップ回路を組み込む ことで、 パワーオンからアクセスを開始するまでの時間を短縮できる。
以上、 本発明について詳細に説明してきたが、 上記の実施形態およびその変形 例は発明の一例に過ぎず、 本発明はこれに限定されるものではない。 本発明を逸 脱しない範囲で変形可能であることは明らかである。
産業上の利用の可能性
本発明の強誘電体メモリでは、 読み出し動作により強誘電体材料が劣化するこ とを防止でき、 強誘電体メモリの読み出し回数の制限を無くすことができる。

Claims

請求の範囲
( 1 ) 相補の論理値をそれぞれ保持するために分極べク トルが互いに逆に設定さ れる一対の強誘電体キャパシタを有するメモリセルと、
前記強誘電体キャパシタの一端にそれぞれ接続された一対のビット線と、 前記強誘電体キャパシタの他端に接続されたプレート線と、
読み出し動作において、 前記強誘電体キャパシタを充電するために、 前記強誘 電体キャパシタの両端間の電圧差を抗電圧より低く設定する電圧設定回路と、 前記メモリセルに保持されている論理値を読み出すために、 前記強誘電体キヤ パシタへの充電量の差に応じて生じる前記ビット線の電圧差を増幅する差動セン スアンプとを備えていることを特徴とする強誘電体メモリ。
( 2 ) 請求の範囲 1の強誘電体メモリにおいて、
ゲートが前記ビット線にそれぞれ接続され、 ソース ■ ドレインの一方がそれぞ れ電源線に接続され、 ソース ' ドレインの他方がそれぞれ前記差動センスアンプ の差動入力に接続された一対のトランジスタを有するレベルコンバータを備えて いることを特徴とする強誘電体メモリ。
( 3 ) 相補の論理値をそれぞれ保持するために分極の極性が互いに逆に設定され る一対の強誘電体キャパシタを有するメモリセルと、
前記強誘電体キャパシタの一端にそれぞれ接続された一対のビット線と、 前記強誘電体キャパシタの他端に接続されたプレート線と、
前記メモリセルに保持されている論理値を読み出すために、 前記強誘電体キヤ パシタへの充電量の差に応じて生じる前記ビット線の電圧差を増幅する差動セン スアンプと、
ゲートが前記ビッ ト線にそれぞれ接続され、 ソース ' ドレインの一方がそれぞ れ電源線に接続され、 ソース . ドレインの他方がそれぞれ前記差動センスアンプ の入力に接続された一対のトランジスタを有するレベルコンバータを備えている ことを特徴とする強誘電体メモリ。
( 4 ) 請求の範囲 1または請求の範囲 3の強誘電体メモリにおいて、
前記メモリセルに形成され、 前記強誘電体キャパシタの前記一端を前記ビット 線にそれぞれ接続する転送グートと、
読み出し動作において、 前記転送ゲートがオンする前に、 前記各ビット線を所 定電圧の電圧線に一時的に接続するプリチャージ回路とを備えていることを特徴 とする強誘電体メモリ。
( 5 ) 請求の範囲 4の強誘電体メモリにおいて、
前記プリチャージ回路は、
前記一対のビット線を電源線および接地線にそれぞれ接続するために一時的に オンする電源スィッチおよび接地スィツチと、
前記電源スィッチおよび接地スィッチがオフした後に、 前記一対のビット線を 互いに接続するィコライズスィツチとを備えていることを特徴とする強誘電体メ モリ。
( 6 ) 請求の範囲 2または請求の範囲 3の強誘電体メモリにおいて、
前記一対のトランジスタは、 p M O S トランジスタであることを特徴とする強 誘電体メモリ。
( 7 ) 請求の範囲 2または請求の範囲 3の強誘電体メモリにおいて、
読み出し動作において、 前記レベルコンバータの一対のトランジスタのソ一 ス - ドレインの一方と前記電源線とを、 前記差増センスアンプが動作する前の所 定期間接続し、 前記差動センスアンプが動作を開始する直前に接続を解除するリ ーク防止スィツチを備えていることを特徴とする強誘電体メモリ。
( 8 ) 請求の範囲 2または請求の範囲 3の強誘電体メモリにおいて、
前記差動センスアンプが動作を開始した後、 前記メモリセルに前記差動センス アンプの差動出力を前記ビット線にそれぞれ接続するリストァスィツチを備えて いることを特徴とする強誘電体メモリ。
( 9 ) 請求の範囲 8の強誘電体メモリにおいて、
ゲートおよびドレインが一方および他方の前記ビット線にそれぞれ接続され、 ソースが所定の電圧線に接続される p M O S トランジスタを有するプリセンスァ ンプを備え、
前記各リストァスィッチは、 ソース · ドレインの一方および他方がビット線お よび前記差動センスアンプの差動出力にそれぞれ接続された n M O Sトランジス タを備えていることを特徴とする強誘電体メモリ。
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