JP2000100176A - 強誘電体メモリ - Google Patents

Abstract

(57)【要約】 【課題】 プレート線駆動方式をとりビット線の信号量
圧縮を防止するためのダミーセルを備える強誘電体メモ
リ及びこれを搭載するシングルチップマイクロコンピュ
ータ等の信頼性を高め、その低電圧化及び低消費電力化
を推進する。 【解決手段】 強誘電体メモリセルＭＣが格子配列され
てなるメモリセルアレイＡＲＹＲをその基本構成要素と
し、強誘電体キャパシタＣｔ及びＣｂのカップリングに
よる相補ビット線ＤＬ１＊〜ＤＬｎ＊の信号量圧縮を防
止するためのダミーセルＤＣを備える強誘電体メモリに
おいて、ダミーセルＤＣを構成する強誘電体キャパシタ
Ｃｔ’及びＣｂ’の他方の電極が共通結合され、メモリ
セルアレイＡＲＹＲを構成するプレート線ＰＬ１〜ＰＬ
ｍの指定されたビットと実質同時にロウレベルの選択レ
ベルとされるダミープレート線ＤＰＬを、センスアンプ
駆動信号ＳＡＳＢがロウレベルとされセンスアンプＳＡ
Ｒの単位センスアンプＵＡが動作状態とされる直前に、
ハイレベルの非選択レベルに戻す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は強誘電体メモリに
関し、例えば、プレート線駆動方式をとりかつ強誘電体
キャパシタのカップリングによるビット線の信号量圧縮
を防止するためのダミーセルを備える強誘電体メモリな
らびにこれを搭載するシングルチップマイクロコンピュ
ータ等に利用して特に有効な技術に関する。

【０００２】

【従来の技術】強誘電体キャパシタ及び選択ＭＯＳＦＥ
Ｔ（金属酸化物半導体型電界効果トランジスタ。この明
細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果ト
ランジスタの総称とする）を含む強誘電体メモリセルが
格子配置されてなるメモリアレイをその基本構成要素と
する強誘電体メモリが、例えば、１９８８年１０月発行
の『アイ・イー・イー・イー ジャーナル オブ ソリ
ッド・ステート サーキッツ（ＩＥＥＥ Ｊｏｕｒｎａ
ｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔ
ｓ）Ｖｏｌ．２３，Ｎｏ．５』の第１１７１頁〜第１１
７５頁に記載されている。この強誘電体メモリでは、上
記資料のＦｉｇ．４及びＦｉｇ．５に示されるように、
記憶情報の読み出しに際し、指定された強誘電体メモリ
セルが結合される相補ビット線の非反転及び反転信号線
をともに接地電位つまり０Ｖ（ボルト）にプリチャージ
した後、対応するワード線を選択レベルとしたまま、対
応するプレート線（ドライブ線）の電位を０Ｖから電源
電圧ＶＣＣに上昇させるプレート線駆動方式をとってい
る。この駆動プレート線に結合される強誘電体キャパシ
タでは、プレート線が電源電圧ＶＣＣとされることでそ
の分極方向が一方向に統一され、各相補ビット線の非反
転及び反転信号線には、この際に発生する相補的な分極
反転によって保持情報に応じたレベル差が生じる。

【０００３】一方、近年における半導体集積回路の微細
化・高集積化技術の進歩は著しく、その低消費電力化を
図りＭＯＳＦＥＴ等の耐圧破壊を防止する意味合いか
ら、動作電源の低電圧化が進みつつある。ところが、プ
レート線駆動方式をとる強誘電体メモリでは、プレート
線が電源電圧ＶＣＣに駆動される際、強誘電体キャパシ
タを介するカップリングによって相補ビット線の非反転
及び反転信号線のレベルが一斉に押し上げられ、これに
よってビット線信号量が圧縮されて強誘電体キャパシタ
が分極反転するに至らず、所望の読み出し信号が得られ
ないケースが生じる。このことは、動作電源の低電圧化
が進むにしたがって深刻な問題となり、これがために強
誘電体メモリの低電圧化が制限される結果となる。

【０００４】これに対処するため、メモリセルアレイの
各相補ビット線に対応してダミーセルを設け、その強誘
電体キャパシタの他方の電極が共通結合されるダミープ
レート線（信号線）の電位をプレート線とは逆方向に変
化させ、言わば逆カップリングを起こさせることで、プ
レート線駆動にともなうカップリングを相殺し、ビット
線信号量の圧縮を防止する方法が、例えば、特開平０８
−１８５６９３により提案されている。

【０００５】

【発明が解決しようとする課題】しかし、上記公開特許
公報に記載された方法では、その段落（００７２）に記
述されるように、ダミープレート線を非選択レベルつま
りハイレベルに戻すタイミングについて、『センスアン
プ活性化前（図中実線で示した）から、読み出し動作サ
イクルの終了時（図中、一点鎖線で示した）のいつでも
よい。』とされ、特にダミープレート線がハイレベルに
戻されるタイミングがセンスアンプ活性化後となった場
合に生じる次のような問題点に対する認識がない。

【０００６】すなわち、ダミープレート線を選択レベル
つまりロウレベルとしたままセンスアンプが駆動され、
読み出し信号の増幅動作が行われると、特に例えばダミ
ーセルが２個の強誘電体キャパシタ及び２個の選択ＭＯ
ＳＦＥＴからなるいわゆる２Ｔ２Ｃ（２トランジスタ・
２セル）型とされる場合において、増幅後のレベルがハ
イレベルとなるビット線に結合される一方の強誘電体キ
ャパシタのみが逆バイアス状態となり、不本意な分極反
転を起こしてしまう。

【０００７】例えば、１９９０年１２月発行の『Ｔｅｃ
ｈｎｉｃａｌ Ｄｉｇｅｓｔ ｏｆＩｎｔｅｒｎａｔｉ
ｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ ｍｅｅ
ｔｉｎｇ（国際電子デバイス会議 テクニカルダイジェ
スト）』の第４１７頁〜第４２０頁に記載されるよう
に、強誘電体キャパシタのヒステリシス特性は、分極反
転が繰り返されることにより大きく劣化する。このた
め、読み出し動作が行われるたびに選択状態とされ、分
極反転の回数が多くなるダミーセルではヒステリシス特
性の劣化が著しく、これにともなってダミーセルを構成
する一対の強誘電体キャパシタのヒステリシス特性にア
ンバランスが生じて、そのカップリング相殺効果が低下
する。この結果、ビット線信号量の圧縮を充分に効果的
に抑制することができなくなり、これによって強誘電体
メモリの信頼性が低下するとともに、その低電圧化つま
り低消費電力化が制約される。

【０００８】なお、強誘電体キャパシタのカップリング
によるビット線の電位変動は、特にビット線の寄生容量
が小さく、言い換えるならばビット線の長さが短くなる
ほど著しい。このことは、例えば、強誘電体メモリを同
一チップ上に搭載するシングルチップマイクロコンピュ
ータ等で、マイクロコンピュータが形成されるチップサ
イズの縮小を図り、あるいはメモリセルアレイをビット
線延長方向に分割しビット線の寄生容量を小さくして、
強誘電体メモリの動作を論理集積回路並みに高速化しう
とする場合等において特に深刻な問題となる。

【０００９】この発明の目的は、強誘電体キャパシタの
カップリングによるビット線の信号量圧縮を防止するた
めのダミーセルを備える強誘電体メモリ及びこれを搭載
するシングルチップマイクロコンピュータ等の信頼性を
高め、その低電圧化及び低消費電力化を推進することに
ある。

【００１０】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、強誘電体メモリセルが格子配
列されてなるメモリセルアレイをその基本構成要素と
し、プレート線駆動方式をとり、かつ強誘電体キャパシ
タのカップリングによるビット線の信号量圧縮を防止す
るためのダミーセルを備える強誘電体メモリにおいて、
ダミーセルを構成する強誘電体キャパシタの他方の電極
が共通結合され、メモリセルアレイの指定されたプレー
ト線と実質同時に選択レベルとされるダミーセルアレイ
のダミープレート線を、センスアンプが動作状態とされ
る直前に非選択レベルに戻す。

【００１２】また、このとき、ダミープレート線が非選
択レベルに戻されるのと実質同時にメモリセルアレイの
指定されたプレート線を非選択レベルとした後、センス
アンプによる増幅動作が終了した時点で再び選択レベル
とする。

【００１３】一方、メモリセルアレイの指定されたプレ
ート線と実質同時に選択レベルとされるダミープレート
線を、そのまま選択レベルとする場合、ダミーセルの選
択ＭＯＳＦＥＴのゲートが共通結合され、指定されたプ
レート線が選択レベルとされるのに先立って選択レベル
とされるダミーワード線を、センスアンプが動作状態と
される直前に非選択レベルに戻す。

【００１４】さらに、上記手段を、特にそのメモリセル
アレイがビット線延長方向に分割されることによってビ
ット線の寄生容量が比較的小さくされ、かつシングルチ
ップマイクロコンピュータ等に搭載される強誘電体メモ
リに適用する。

【００１５】上記した手段によれば、ダミープレート線
をセンスアンプが動作状態とされる直前に非選択レベル
に戻すことで、ダミーセルの強誘電体キャパシタが分極
反転するのを防止して、強誘電体キャパシタのヒステリ
シス特性がアンバランスとなるのを防止することができ
るため、これらの強誘電体キャパシタのカップリング作
用によるビット線信号量の圧縮効果を持続させることが
できる。

【００１６】また、このとき、ダミープレート線が非選
択レベルに戻されるのと実質同時にメモリセルアレイの
指定されたプレート線を非選択レベルとした後、センス
アンプによる増幅動作が終了した時点で非選択レベルに
戻すことで、強誘電体キャパシタ膜に対するストレスを
軽減して、インプリント現象等の膜特性劣化を防止する
ことができる。

【００１７】一方、ダミープレート線を選択レベルとし
たまま、ダミーワード線をセンスアンプが動作状態とさ
れる直前に非選択レベルに戻し、ダミーセルの選択ＭＯ
ＳＦＥＴをオフ状態とすることで、ダミーセルの強誘電
体キャパシタが分極反転するのを防止して、強誘電体キ
ャパシタのヒステリシス特性がアンバランスとなるのを
防止することができるため、これらの強誘電体キャパシ
タのカップリング作用によるビット線信号量の圧縮効果
を持続させることができる。

【００１８】さらに、上記手段を、シングルチップマイ
クロコンピュータ等に搭載される強誘電体メモリに適用
することで、特にビット線の寄生容量が比較的小さく強
誘電体キャパシタのカップリング作用を受けやすい強誘
電体メモリの信頼性を高め、これを搭載するシングルチ
ップマイクロコンピュータ等の信頼性を高めることがで
きるとともに、その低消費電力化を推進することができ
る。

【発明の実施の形態】図１には、この発明が適用された
強誘電体メモリの一実施例のブロック図が示されてい
る。同図をもとに、まずこの実施例の強誘電体メモリの
構成及び動作の概要について説明する。なお、本実施例
の強誘電体メモリは、特に制限されないが、後述するよ
うに、同様な４個の強誘電体メモリとともに、強誘電体
メモリユニットＦＭＵ１〜ＦＭＵ４としてシングルチッ
プマイクロコンピュータに搭載される。図１の各ブロッ
クを構成する回路素子は、シングルチップマイクロコン
ピュータの他の強誘電体メモリ及びブロックを構成する
回路素子とともに、単結晶シリコンのような１個の半導
体基板面上に形成される。シングルチップマイクロコン
ピュータＭＣの全体構成等については、後で説明する。

【００１９】図１において、この実施例の強誘電体メモ
リは、そのレイアウト所要面積の大半を占めて配置され
る一対のメモリセルアレイＡＲＹＬ及びＡＲＹＲを基本
構成要素とする。これらのメモリセルアレイＡＲＹＬ及
びＡＲＹＲは、後述するように、図の水平方向に平行し
て配置される所定数のワード線ＷＬ及びプレート線ＰＬ
と、垂直方向に平行して配置される所定数の相補ビット
線ＤＬ＊（ここで、非反転ビット線ＤＬＴ及び反転ビッ
ト線ＤＬＢを、合わせて相補ビット線ＤＬ＊のように＊
を付して表す。また、それが有効とされるとき選択的に
ハイレベルとされるいわゆる非反転信号線等について
は、その名称の末尾にＴを付して表し、それが有効とさ
れるとき選択的にロウレベルとされるいわゆる反転信号
線等については、その名称の末尾にＢを付して表す。以
下同様）とを含む。これらのワード線ＷＬ及びプレート
線ＰＬと相補ビット線ＤＬ＊との交点には、２Ｔ２Ｃ
（２トランジスタ・２セル）型の多数の強誘電体メモリ
セルＭＣ（第１の強誘電体メモリセル）が格子状に配置
される。なお、メモリセルアレイＡＲＹＬ及びＡＲＹＲ
の具体的構成及び動作等については、後で詳細に説明す
る。

【００２０】メモリセルアレイＡＲＹＬ及びＡＲＹＲを
構成するワード線ＷＬは、ワード・プレート線駆動回路
ＷＤＬ又はＷＤＲに結合され、択一的に所定の選択レベ
ルとされる。ワード・プレート線駆動回路ＷＤＬ及びＷ
ＤＲには、ＸアドレスデコーダＸＤから所定ビットのワ
ード・プレート線選択信号が供給されるとともに、内部
バスＩＢＵＳから周辺制御回路ＰＣを介してワード線選
択クロック信号ＷＣＬＫ及びプレート線選択クロック信
号ＰＣＬＫが供給される。また、ＸアドレスデコーダＸ
Ｄには、特に制限されないが、内部バスＩＢＵＳから周
辺制御回路ＰＣを介して７ビットのアドレス信号Ａ１〜
Ａ７が供給される。

【００２１】ＸアドレスデコーダＸＤは、アドレス信号
Ａ１〜Ａ７をデコードして、ワード・プレート線駆動回
路ＷＤＬ及びＷＤＲに対する図示されないワード・プレ
ート線選択信号の対応するビットを択一的に電源電圧Ｖ
ＣＣのようなハイレベル（以下、ハイレベルとは、特に
言明しない限り電源電圧ＶＣＣのような電位を指す）と
する。また、ワード・プレート線駆動回路ＷＤＬ及びＷ
ＤＲは、ワード線選択クロック信号ＷＣＬＫのハイレベ
ルとワード・プレート線選択信号の択一的なハイレベル
とを受けて、メモリセルアレイＡＲＹＬ又はＡＲＹＲの
対応するワード線ＷＬを択一的に高電圧ＶＣＨのような
選択レベルとする。

【００２２】なお、電源電圧ＶＣＣは、特に制限されな
いが、＋２．５Ｖのような比較的小さな絶対値の正電位
とされ、高電圧ＶＣＨは、電源電圧ＶＣＣより少なくと
もメモリセルアレイＡＲＹＬ及びＡＲＹＲの強誘電体メ
モリセルを構成する選択ＭＯＳＦＥＴのしきい値電圧分
以上高い、例えば＋４Ｖとされる。

【００２３】次に、メモリセルアレイＡＲＹＬ及びＡＲ
ＹＲを構成する相補ビット線ＤＬ＊は、対応するダミー
セルアレイＤＣＡＬ又はＤＣＡＲを介してセンスアンプ
ＳＡＬ又はＳＡＲの対応する単位センスアンプＵＡに結
合される。

【００２４】ここで、ダミーセルアレイＤＣＡＬ及びＤ
ＣＡＲは、図の水平方向に配置されるそれぞれ１本のダ
ミーワード線ＤＷＬ及びダミープレート線ＤＰＬと、こ
れらのダミーワード線ＤＷＬ及びダミープレート線ＤＰ
Ｌと相補ビット線ＤＬ＊との交点に配置される所定数の
ダミーセルＤＣ（第２の強誘電体メモリセル）とを含
む。このうち、ダミーワード線ＤＷＬ及びダミープレー
ト線ＤＰＬは、その内側においてダミーワード・プレー
ト線駆動回路ＤＰＤに結合され、所定の選択又は非選択
レベルとされる。また、ダミーセルＤＣは、特に制限さ
れないが、２Ｔ２Ｃ型とされ、これを構成する強誘電体
キャパシタ及び選択ＭＯＳＦＥＴは、メモリセルアレイ
ＡＲＹＬ及びＡＲＹＲの強誘電体メモリセルＭＣを構成
する強誘電体キャパシタ及び選択ＭＯＳＦＥＴと実質同
一構造とされる。

【００２５】一方、ビット線プリチャージ回路ＤＰＣＬ
及びＤＰＣＲは、電源電圧ＶＣＣとメモリセルアレイＡ
ＲＹＬ及びＡＲＹＲの各相補ビット線ＤＬ＊の非反転及
び反転信号線との間にそれぞれ設けられるプリチャージ
ＭＯＳＦＥＴを含む。これらのプリチャージＭＯＳＦＥ
Ｔは、内部バスＩＢＵＳから周辺制御回路ＰＣを介して
供給されるプリチャージ制御信号ＰＣＳのハイレベルを
受けて選択的にオン状態となり、メモリセルアレイＡＲ
ＹＬ又はＡＲＹＲの対応する相補ビット線ＤＬ＊の非反
転及び反転信号線をロウレベル（以下、ロウレベルと
は、特に言明しない限り接地電位ＶＳＳのような電位を
指す）にプリチャージする。

【００２６】センスアンプＳＡＬ及びＳＡＲは、メモリ
セルアレイＡＲＹＬ又はＡＲＹＲの各相補ビット線ＤＬ
＊に対応して設けられる所定数の単位センスアンプＵＡ
と図示されないゲートＭＯＳＦＥＴとを含む。センスア
ンプＳＡＬ及びＳＡＲの各単位センスアンプＵＡの上方
の入出力ノードは、メモリセルアレイＡＲＹＬ又はＡＲ
ＹＲの対応する相補ビット線ＤＬ＊にそれぞれ結合さ
れ、その下方の入出力ノードは、対応するゲートＭＯＳ
ＦＥＴを介してデータ入出力線ＩＯＬ１＊〜ＩＯＬｎ＊
あるいはＩＯＲ１＊〜ＩＯＲｎ＊にそれぞれ結合され
る。センスアンプＳＡＬ及びＳＡＲの各単位センスアン
プＵＡには、周辺制御回路ＰＣから図示されないコモン
ソース線を介して電源電圧ＶＣＣ及び接地電位ＶＳＳが
選択的に供給され、各ゲートＭＯＳＦＥＴには、内部バ
スＩＢＵＳから周辺制御回路ＰＣを介して図示されない
ビット線選択信号ＹＳが共通に供給される。

【００２７】周辺制御回路ＰＣは、内部バスＩＢＵＳを
介して供給されるアドレス信号Ａ１〜Ａ７，ワード線選
択クロック信号ＷＣＬＫ，プレート線選択クロック信号
ＰＣＬＫ，プリチャージ制御信号ＰＣＳならびにビット
線選択信号ＹＳを、ＸアドレスデコーダＸＤ，ワード・
プレート線駆動回路ＷＤＬ及びＷＤＲ，ビット線プリチ
ャージ回路ＤＰＣＬ及びＤＰＣＲならびにセンスアンプ
ＳＡＬ及びＳＡＲに伝達するとともに、センスアンプ駆
動信号ＳＡＳＢが有効レベルつまり接地電位ＶＳＳのよ
うなロウレベルとされたのを受けて、センスアンプＳＡ
Ｌ及びＳＡＲの各単位センスアンプＵＡに対する動作電
源つまり電源電圧ＶＣＣ及び接地電位ＶＳＳを、コモン
ソース線を介して選択的に供給する。

【００２８】センスアンプＳＡＬ及びＳＡＲの単位セン
スアンプＵＡは、周辺制御回路ＰＣからコモンソース線
を介して電源電圧ＶＣＣ及び接地電位ＶＳＳが供給され
ることで選択的に動作状態となり、メモリセルアレイＡ
ＲＹＬ又はＡＲＹＲの選択ワード線に結合される所定数
の強誘電体メモリセルＭＣから対応する相補ビット線Ｄ
Ｌ＊を介して出力される読み出し信号をそれぞれ増幅し
て、電源電圧ＶＣＣをハイレベルとし接地電位ＶＳＳを
ロウレベルとする２値読み出し信号とする。また、セン
スアンプＳＡＬ及びＳＡＲのゲートＭＯＳＦＥＴは、ビ
ット線選択信号ＹＳのハイレベルを受けて一斉にオン状
態となり、各単位センスアンプＵＡの下方の入出力ノー
ドと対応するデータ入出力線ＩＯＬ１＊〜ＩＯＬｎ＊あ
るいはＩＯＲ１＊〜ＩＯＲｎ＊との間を選択的に接続状
態とする。

【００２９】なお、ダミーセルアレイＤＣＡＬ及びＤＣ
ＡＲ，ダミーワード・プレート線駆動回路ＤＰＤ，ビッ
ト線プリチャージ回路ＤＰＣＬ及びＤＰＣＲ，センスア
ンプＳＡＬ及びＳＡＲならびに周辺制御回路ＰＣの具体
的構成ならびに各ワード線及びプレート線等の選択レベ
ル等については、順次詳細に説明する。

【００３０】図２には、図１の強誘電体メモリに含まれ
るメモリセルアレイＡＲＹＲ及びその周辺回路の一実施
例の部分的な回路図が示されている。また、図３には、
図２のメモリセルアレイＡＲＹＲ及びダミーセルアレイ
ＤＣＡＲを構成する強誘電体メモリセルＭＣ及びダミー
セルＤＣの一実施例のヒステリシス特性図が示され、図
４には、図１の強誘電体メモリの読み出しモードの第１
の実施例の信号波形図が示されている。これらの図をも
とに、この実施例の強誘電体メモリのメモリセルアレイ
ＡＲＹＲ及び周辺回路の具体的構成及び動作ならびに強
誘電体メモリセルＭＣ及びダミーセルＤＣのヒステリシ
ス特性について説明する。

【００３１】なお、図２に関する以下の記述では、メモ
リセルアレイＡＲＹＲ，ワード・プレート線駆動回路Ｗ
ＤＲ，ダミーセルアレイＤＣＡＲ，ダミーワード・プレ
ート線駆動回路ＤＰＤＲ，ビット線プリチャージ回路Ｄ
ＰＣＲならびにセンスアンプＳＡＲの説明をもって、メ
モリセルアレイＡＲＹＬ，ワード・プレート線駆動回路
ＷＤＬ，ダミーセルアレイＤＣＡＬ，ダミーワード・プ
レート線駆動回路ＤＰＤＬ，ビット線プリチャージ回路
ＤＰＣＬならびにセンスアンプＳＡＬを併せて説明す
る。また、図４には、メモリセルアレイＡＲＹＲのワー
ド線ＷＬ１が選択レベルとされる場合が例示される。以
下の回路図において、そのチャネル（バックゲート）部
に矢印が付されるＭＯＳＦＥＴはＰチャンネル型であ
り、矢印の付されないＮチャンネルＭＯＳＦＥＴと区別
して示される。

【００３２】図２において、メモリセルアレイＡＲＹＲ
は、図の水平方向に平行して配置されるそれぞれｍ本の
ワード線ＷＬつまりＷＬ１〜ＷＬｍならびにプレート線
ＰＬ１〜ＰＬｍと、図の垂直方向に平行して配置される
ｎ組の相補ビット線ＤＬ１＊〜ＤＬｎ＊とを含む。これ
らのワード線及びプレート線ならびに相補ビット線の交
点には、それぞれ２個の強誘電体キャパシタＣｔ及びＣ
ｂ（第１の強誘電体キャパシタ）ならびに選択ＭＯＳＦ
ＥＴＮａ（第１の選択ＭＯＳＦＥＴ）からなる２Ｔ２Ｃ
型のｍ×ｎ個の強誘電体メモリセルＭＣ（第１の強誘電
体メモリセル）が格子配列される。なお、この実施例に
おいて、ワード線ＷＬ１〜ＷＬｍ及びプレート線ＰＬ１
〜ＰＬｍの本数ｍは、特に制限されないが、１２８とさ
れ、相補ビット線ＤＬ１＊〜ＤＬｎ＊の組数ｎは、３２
とされる。

【００３３】メモリセルアレイＡＲＹＲの同一列に配置
されるｍ個の強誘電体メモリセルＭＣの強誘電体キャパ
シタＣｔ及びＣｂの一方の電極つまり上部電極は、対応
する選択ＭＯＳＦＥＴＮａを介して対応する相補ビット
線ＤＬ１＊〜ＤＬｎ＊の非反転又は反転信号線にそれぞ
れ共通結合される。また、メモリセルアレイＡＲＹＲの
同一行に配置されるｎ個の強誘電体メモリセルＭＣの強
誘電体キャパシタＣｔ及びＣｂの他方の電極つまり下部
電極は、対応するプレート線ＰＬ１〜ＰＬｍにそれぞれ
共通結合され、その選択ＭＯＳＦＥＴＮａのゲートは、
対応するワード線ＷＬ１〜ＷＬｍにそれぞれ共通結合さ
れる。

【００３４】ここで、メモリセルアレイＡＲＹＲの強誘
電体メモリセルＭＣを構成する強誘電体キャパシタＣｔ
及びＣｂは、両電極間に設けられた強誘電体の分極電荷
と両電極間の電界強度との関係において、図３に示され
るようなヒステリシス特性を持つ。また、特に制限され
ないが、メモリセルアレイＡＲＹＲの強誘電体メモリセ
ルＭＣが論理“１”のデータを保持するとき、強誘電体
キャパシタＣｔの分極状態は、図３（ａ）に示されるよ
うに、点Ａの位置にあり、強誘電体キャパシタＣｂの分
極状態は点Ｂの位置にあるものとされる。また、強誘電
体メモリセルＭＣが論理“０”のデータを保持するとき
には、強誘電体キャパシタＣｔの分極状態は、図３
（ｂ）に示されるように、点Ｂの位置にあり、強誘電体
キャパシタＣｂの分極状態は点Ａの位置にあるものとさ
れる。

【００３５】メモリセルアレイＡＲＹＲを構成するワー
ド線ＷＬ１〜ＷＬｍならびにプレート線ＰＬ１〜ＰＬｍ
は、その左方においてワード・プレート線駆動回路ＷＤ
Ｒの対応する単位ワード・プレート線駆動回路ＵＷＤに
それぞれ結合される。

【００３６】ワード・プレート線駆動回路ＷＤＲは、メ
モリセルアレイＡＲＹＲのワード線ＷＬ１〜ＷＬｍなら
びにプレート線ＰＬ１〜ＰＬｍに対応して設けられるｍ
個の単位ワード・プレート線駆動回路ＵＷＤを備え、単
位ワード・プレート線駆動回路ＵＷＤのそれぞれは、図
２に例示されるように、２個のナンド（ＮＡＮＤ）ゲー
トＮＡ１及びＮＡ２を含む。このうち、ナンドゲートＮ
Ａ１の一方の入力端子には、ＸアドレスデコーダＸＤか
ら対応するワード・プレート線選択信号ＷＳ１〜ＷＳｍ
が供給され、その他方の入力端子には、周辺制御回路Ｐ
Ｃからワード線選択クロック信号ＷＣＬＫが共通に供給
される。また、ナンドゲートＮＡ２の一方の入力端子に
は、ＸアドレスデコーダＸＤから対応するワード・プレ
ート線選択信号ＷＳ１〜ＷＳｍが供給され、その他方の
入力端子には、周辺制御回路ＰＣからプレート線選択ク
ロック信号ＰＣＬＫが共通に供給される。

【００３７】ワード・プレート線駆動回路ＷＤの各単位
ワード・プレート線駆動回路ＵＷＤのナンドゲートＮＡ
１の出力端子は、高電圧ＶＣＨ及び接地電位ＶＳＳを動
作電源とするインバータＶ１（以下、高電圧ＶＣＨ及び
接地電位ＶＳＳを動作電源とするインバータについて
は、その前部を黒く塗りつぶして表示する）を介して、
メモリセルアレイＡＲＹＲの対応するワード線ＷＬ１〜
ＷＬｍにそれぞれ結合され、ナンドゲートＮＡ２の出力
端子は、電源電圧ＶＣＣ及び接地電位ＶＳＳを動作電源
とする通常のインバータＶ２を介して、メモリセルアレ
イＡＲＹＲの対応するプレート線ＰＬ１〜ＰＬｍにそれ
ぞれ結合される。

【００３８】ここで、ワード線選択クロック信号ＷＣＬ
Ｋは、特に制限されないが、図４に示されるように、強
誘電体メモリが非選択状態とされるとき、接地電位ＶＳ
Ｓのようなロウレベルとされ、強誘電体メモリが選択状
態とされると、所定のタイミングで電源電圧ＶＣＣのよ
うなハイレベルとされる。また、プレート線選択クロッ
ク信号ＰＣＬＫは、強誘電体メモリが非選択状態とされ
るとき、ロウレベルとされ、強誘電体メモリが選択状態
とされると、ワード線選択クロック信号ＷＣＬＫにやや
遅れてハイレベルとされた後、ワード線選択クロック信
号ＷＣＬＫに先立ってロウレベルに戻される。さらに、
ワード・プレート線選択信号ＷＳ１〜ＷＳｍは、強誘電
体メモリが非選択状態とされるときともにロウレベルと
され、強誘電体メモリが選択状態とされると、所定のタ
イミングでしかもアドレス信号Ａ１〜Ａ７のデコード結
果に従って択一的にハイレベルとされる。

【００３９】これらのことから、ワード・プレート線駆
動回路ＷＤＲの各単位ワード・プレート線駆動回路ＵＷ
ＤのインバータＶ１の出力信号たるワード線ＷＬ１〜Ｗ
Ｌｍは、強誘電体メモリが非選択状態とされるとき、ワ
ード線選択クロック信号ＷＣＬＫのロウレベルを受けて
すべてロウレベルの非選択レベルとされ、強誘電体メモ
リが選択状態とされワード線選択クロック信号ＷＣＬＫ
がハイレベルとされると、対応するワード・プレート線
選択信号ＷＳ１〜ＷＳｍの択一的なハイレベルを受けて
択一的に高電圧ＶＣＨのような選択レベルとされる。

【００４０】同様に、ワード・プレート線駆動回路ＷＤ
Ｒの各単位ワード・プレート線駆動回路ＵＷＤのインバ
ータＶ２の出力信号たるプレート線ＰＬ１〜ＰＬｍは、
強誘電体メモリが非選択状態とされるとき、プレート線
選択クロック信号ＰＣＬＫのロウレベルを受けてともに
ロウレベルの非選択レベルとされ、強誘電体メモリが選
択状態とされプレート線選択クロック信号ＰＣＬＫがハ
イレベルとされると、やはり対応するワード・プレート
線選択信号ＷＳ１〜ＷＳｍの択一的なハイレベルを受け
て択一的に電源電圧ＶＣＣのような選択レベルとされ
る。

【００４１】次に、メモリセルアレイＡＲＹＲを構成す
る相補ビット線ＤＬ１＊〜ＤＬｎ＊は、その下方におい
てダミーセルアレイＤＣＡＲの対応するダミーセルＤＣ
（第２の強誘電体メモリセル）にそれぞれ結合される。
そして、ビット線プリチャージ回路ＤＰＣＲの対応する
単位回路にそれぞれ結合された後、さらにセンスアンプ
ＳＡＲの対応する単位回路にそれぞれ結合される。

【００４２】ここで、ダミーセルアレイＤＣＡＲは、図
の水平方向に配置されるそれぞれ１本のダミーワード線
ＤＷＬ及びダミープレート線ＤＰＬと、相補ビット線Ｄ
Ｌ１＊〜ＤＬｎ＊に対応して設けられるｎ個のダミーセ
ルＤＣとを含む。このうち、ダミーセルＤＣは、やはり
２Ｔ２Ｃ型とされ、それぞれ２個の強誘電体キャパシタ
Ｃｔ’及びＣｂ’ならびに選択ＭＯＳＦＥＴＮａ’（第
２の選択ＭＯＳＦＥＴ）からなる。この実施例におい
て、ダミーセルＤＣを構成する強誘電体キャパシタＣ
ｔ’及びＣｂ’ならびに選択ＭＯＳＦＥＴＮａ’は、メ
モリセルアレイＡＲＹＲの強誘電体メモリセルＭＣを構
成する強誘電体キャパシタＣｔ及びＣｂならびに選択Ｍ
ＯＳＦＥＴＮａとそれぞれ実質同一構造とされる

【００４３】後の記述から明らかなように、ダミーセル
ＤＣを構成する強誘電体キャパシタＣｔ’及びＣｂ’の
静電容量がメモリセルアレイＡＲＹＲの強誘電体メモリ
セルＭＣを構成する強誘電体キャパシタＣｔ及びＣｂよ
り大きいと、プレート線駆動時、相補ビット線ＤＬ１＊
〜ＤＬｎ＊の非反転及び反転信号線は負電位となり、逆
に強誘電体キャパシタＣｔ’及びＣｂ’の静電容量が強
誘電体キャパシタＣｔ及びＣｂより小さい場合、相補ビ
ット線ＤＬ１＊〜ＤＬｎ＊における読み出し信号量が圧
縮される。上記のように、強誘電体キャパシタＣｔ’及
びＣｂ’を強誘電体キャパシタＣｔ及びＣｂと実質同一
構造とすることで、その静電容量を均一化し、プレート
線駆動時における相補ビット線ＤＬ１＊〜ＤＬｎ＊の非
反転及び反転信号線のカップリングノイズを最小限に小
さくすることができる。

【００４４】なお、この実施例において、ダミーセルア
レイＤＣＡＲのダミーセルＤＣを構成する強誘電体キャ
パシタＣｔ’及びＣｂ’は、ともにＤＰＬ側の電極がハ
イレベル、他方の電極がロウレベルで規定される分極状
態にある。

【００４５】ダミーセルアレイＤＣＡＲの各ダミーセル
ＤＣを構成する強誘電体キャパシタＣｔ’及びＣｂ’の
上部電極は、対応する選択ＭＯＳＦＥＴＮａ’を介して
相補ビット線ＤＬ１＊〜ＤＬｎ＊の非反転又は反転信号
線にそれぞれ結合され、その下部電極は、ダミープレー
ト線ＤＰＬに共通結合される。また、ダミーセルアレイ
ＤＣＡＲの各ダミーセルＤＣを構成する選択ＭＯＳＦＥ
ＴＮａ’のゲートは、ダミーワード線ＤＷＬに共通結合
される。

【００４６】ダミーセルアレイＤＣＡＲを構成するダミ
ーワード線ＤＷＬ及びダミープレート線ＤＰＬは、その
左方においてダミーワード・プレート線駆動回路ＤＰＤ
に結合される。このうち、ダミーワード線ＤＷＬは、ダ
ミーワード・プレート線駆動回路ＤＰＤ内で電源電圧Ｖ
ＣＣに結合され、これによって定常的に選択レベルとさ
れる。また、ダミープレート線ＤＰＬは、ダミーワード
・プレート線駆動回路ＤＰＤ内でインバータＶ４の出力
端子に結合され、このインバータＶ４の入力端子には、
ナンドゲートＮＡ３の出力信号のインバータＶ３による
反転信号が供給される。ナンドゲートＮＡ３の一方の入
力端子には、前記プレート線選択クロック信号ＰＣＬＫ
が供給され、その他方の入力端子には、周辺制御回路Ｐ
Ｃを介してセンスアンプ駆動信号ＳＡＳＢが供給され
る。

【００４７】なお、センスアンプ駆動信号ＳＡＳＢは、
図４に示されるように、強誘電体メモリが非選択状態と
されるときハイレベルの無効レベルとされ、強誘電体メ
モリが選択状態とされると、前記プレート線選択クロッ
ク信号ＰＣＬＫにやや遅れてロウレベルの有効レベルと
された後、プレート線選択クロック信号ＰＣＬＫにやや
遅れてハイレベルに戻される。センスアンプ駆動信号Ｓ
ＡＳＢは、元来センスアンプＳＡＬ及びＳＡＲの単位セ
ンスアンプＵＡを動作状態とするための信号であり、各
単位センスアンプＵＡは、センスアンプ駆動信号ＳＡＳ
Ｂがロウレベルとされてから所定時間Δｔが経過した時
点で一斉に動作状態とされる。

【００４８】これらのことから、ダミーワード・プレー
ト線駆動回路ＤＰＤのインバータＶ４の出力信号たるダ
ミーセルアレイＤＣＡＲのダミープレート線ＤＰＬは、
図４に示されるように、強誘電体キャパシタが非選択状
態とされるとき、プレート線選択クロック信号ＰＣＬＫ
のロウレベルを受けて電源電圧ＶＣＣのようなハイレベ
ルの非選択レベルとされ、強誘電体キャパシタが選択状
態とされプレート線選択クロック信号ＰＣＬＫがハイレ
ベルとされると、接地電位ＶＳＳのようなロウレベルの
選択レベルとされた後、センスアンプ駆動信号ＳＡＳＢ
がロウレベルとされた時点でハイレベルの非選択レベル
に戻される。

【００４９】つまり、ダミーセルアレイＤＣＡＲのダミ
ープレート線ＤＰＬは、メモリセルアレイＡＲＹＲのプ
レート線ＰＬ１〜ＰＬｍの選択レベルたるハイレベルを
その非選択レベルとし、プレート線ＰＬ１〜ＰＬｍの非
選択レベルたるロウレベルをその選択レベルとする訳で
あり、これによってプレート線ＰＬ１〜ＰＬｍが選択レ
ベルとされる際の相補ビット線ＤＬ１＊〜ＤＬｎ＊のカ
ップリングノイズを相殺し、その読み出し信号量を拡大
することができる。また、この実施例では、ダミープレ
ート線ＤＰＬが、センスアンプ駆動信号ＳＡＳＢの立ち
下がり、つまりセンスアンプＳＡＬ及びＳＡＲが動作状
態とされるのに先立って非選択レベルに戻される訳であ
り、これによってセンスアンプＳＡＬ及びＳＡＲが動作
状態とされることにともなうダミーセルＤＣの強誘電体
キャパシタの分極反転を防止し、そのヒステリシス特性
がアンバランスとなるのを防止して、強誘電体メモリの
信頼性を高めることができる。このことについては、後
で詳細に説明する。

【００５０】ビット線プリチャージ回路ＤＰＣＲは、相
補ビット線ＤＬ１＊〜ＤＬｎ＊に対応して設けられるｎ
個の単位回路を備え、これらの単位回路のそれぞれは、
相補ビット線ＤＬ１＊〜ＤＬｎ＊の非反転及び反転信号
線と接地電位ＶＳＳとの間にそれぞれ設けられるＮチャ
ンネル型の一対のプリチャージＭＯＳＦＥＴＮｃを含
む。各単位回路のプリチャージＭＯＳＦＥＴＮｃのゲー
トには、周辺制御回路ＰＣを介してプリチャージ制御信
号ＰＣＳが共通に供給される。

【００５１】なお、プリチャージ制御信号ＰＣＳは、図
４に示されるように、強誘電体メモリが非選択状態とさ
れるとき、ハイレベルの有効レベルとされ、強誘電体メ
モリが選択状態とされると、比較的早いタイミングでロ
ウレベルとされる。

【００５２】これにより、ビット線プリチャージ回路Ｄ
ＰＣの各単位回路を構成するプリチャージＭＯＳＦＥＴ
Ｎｃは、強誘電体メモリが非選択状態とされるとき、プ
リチャージ制御信号ＰＣＳのハイレベルを受けて一斉に
オン状態となり、対応する相補ビット線ＤＬ１＊〜ＤＬ
ｎ＊の非反転及び反転信号線を接地電位ＶＳＳのような
ロウレベルにプリチャージする。強誘電体メモリが選択
状態とされプリチャージ制御信号ＰＣＳがロウレベルと
されると、プリチャージＭＯＳＦＥＴＮｃはオフ状態と
なり、各相補ビット線のプリチャージ動作は停止され
る。

【００５３】次に、センスアンプＳＡＲは、相補ビット
線ＤＬ１＊〜ＤＬｎ＊に対応して設けられるｎ個の単位
回路を備え、これらの単位回路のそれぞれは、Ｐチャン
ネル型及びＮチャンネル型の増幅ＭＯＳＦＥＴＰｓ及び
Ｎｓからなる一対のＣＭＯＳ（相補型ＭＯＳ）が互いに
交差結合されてなる単位センスアンプＵＡと、Ｎチャン
ネル型の一対のゲートＭＯＳＦＥＴＮｇとを含む。この
うち、各単位センスアンプＵＡを構成するＰチャンネル
型の増幅ＭＯＳＦＥＴＰｓのソースは、コモンソース線
ＳＡＰに共通結合され、Ｎチャンネル型の増幅ＭＯＳＦ
ＥＴＮｓのソースは、コモンソース線ＳＡＮに共通結合
される。また、各単位センスアンプＵＡの入出力ノード
となる増幅ＭＯＳＦＥＴＰｓ及びＮｓの共通結合された
ゲート及びドレインは、対応する相補ビット線ＤＬ１＊
〜ＤＬｎ＊の非反転及び反転信号線にそれぞれ結合され
る。コモンソース線ＳＡＰ及びＳＡＮは、その左方にお
いて周辺制御回路ＰＣに結合され、ゲートＭＯＳＦＥＴ
Ｎｇのゲートには、周辺制御回路ＰＣを介してビット線
選択信号ＹＳが共通に供給される。

【００５４】周辺制御回路ＰＣは、電源電圧ＶＣＣとコ
モンソース線ＳＡＰ及びＳＡＮとの間にそれぞれ設けら
れるＰチャンネル型の駆動ＭＯＳＦＥＴＰ１及びＰ２
と、接地電位ＶＳＳとコモンソース線ＳＡＰ及びＳＡＮ
との間にそれぞれ設けられるＮチャンネル型の駆動ＭＯ
ＳＦＥＴＮ１及びＮ２とを含む。このうち、駆動ＭＯＳ
ＦＥＴＰ１及びＮ１のゲートには、前記センスアンプ駆
動信号ＳＡＳＢの遅延回路ＤＬによる遅延信号が共通に
供給され、駆動ＭＯＳＦＥＴＰ２及びＮ２のゲートに
は、そのインバータＶ５による反転信号が共通に供給さ
れる。

【００５５】前述のように、センスアンプ駆動信号ＳＡ
ＳＢは、強誘電体キャパシタが非選択状態とされるとき
ハイレベルの無効レベルとされ、強誘電体キャパシタが
選択状態とされると、所定のタイミングでロウレベルの
有効レベルとされる。センスアンプ駆動信号ＳＡＳＢが
ハイレベルとされるとき、周辺制御回路ＰＣでは、遅延
回路ＤＬの出力信号がハイレベルとされる。このため、
駆動ＭＯＳＦＥＴＮ１及びＰ２がオン状態となり、駆動
ＭＯＳＦＥＴＰ１及びＮ２はオフ状態となる。したがっ
て、コモンソース線ＳＡＰには、駆動ＭＯＳＦＥＴＮ１
を介して接地電位ＶＳＳが供給され、コモンソース線Ｓ
ＡＮには、駆動ＭＯＳＦＥＴＰ２を介して電源電圧ＶＣ
Ｃが供給される。この結果、センスアンプＳＡＲの各単
位センスアンプＵＡは逆バイアス状態とされ、非動作状
態となる。

【００５６】一方、強誘電体メモリが選択状態とされセ
ンスアンプ駆動信号ＳＡＳＢがロウレベルとされると、
周辺制御回路ＰＣでは、遅延回路ＤＬの出力信号がその
遅延時間Δｔだけ遅れてロウレベルとされる。このた
め、駆動ＭＯＳＦＥＴＮ１及びＰ２はオフ状態となり、
代わって駆動ＭＯＳＦＥＴＰ１及びＮ２がオン状態とな
る。したがって、コモンソース線ＳＡＰには、駆動ＭＯ
ＳＦＥＴＰ１を介して電源電圧ＶＣＣが供給され、コモ
ンソース線ＳＡＮには、駆動ＭＯＳＦＥＴＮ２を介して
接地電位ＶＳＳが供給される。この結果、センスアンプ
ＳＡＲの各単位センスアンプＵＡは一斉に動作状態とな
り、メモリセルアレイＡＲＹＲの選択ワード線に結合さ
れるｎ個の強誘電体メモリセルＭＣから相補ビット線Ｄ
Ｌ１＊〜ＤＬｎ＊を介して出力される読み出し信号の増
幅動作を開始する。

【００５７】図４に示されるように、強誘電体メモリが
非選択状態とされるとき、プリチャージ制御信号ＰＣＳ
及びセンスアンプ駆動信号ＳＡＳＢはハイレベルとさ
れ、アドレス信号Ａ１〜Ａ７の各ビット，ワード線選択
クロック信号ＷＣＬＫ，プレート線選択クロック信号Ｐ
ＣＬＫ，ビット線選択信号ＹＳならびにワード・プレー
ト線選択信号ＷＳ１〜ＷＳｍはともにロウレベルとされ
る。

【００５８】強誘電体メモリでは、プリチャージ制御信
号ＰＣＳのハイレベルを受けてビット線プリチャージ回
路ＤＰＣＲのプリチャージＭＯＳＦＥＴＮｃが一斉にオ
ン状態となり、メモリセルアレイＡＲＹＲの相補ビット
線ＤＬ１＊〜ＤＬｎ＊の非反転及び反転信号線がともに
ロウレベルにプリチャージされる。また、ワード線選択
クロック信号ＷＣＬＫのロウレベルを受けて、メモリセ
ルアレイＡＲＹＲのワード線ＷＬ１〜ＷＬｍがすべてロ
ウレベルの非選択レベルとされ、プレート線選択クロッ
ク信号ＰＣＬＫのハイレベルを受けて、プレート線ＰＬ
１〜ＰＬｍもすべてロウレベルの非選択レベルとされ
る。

【００５９】センスアンプＳＡＲでは、センスアンプ駆
動信号ＳＡＳＢのハイレベルを受けて、各単位回路の単
位センスアンプＵＡがすべて非動作状態とされるととも
に、ビット線選択信号ＹＳのロウレベルを受けて、各単
位回路のゲートＭＯＳＦＥＴＮｇがすべてオフ状態とな
り、相補ビット線ＤＬ１＊〜ＤＬｎ＊とデータ入出力線
ＩＯＲ１＊〜ＩＯＲｎ＊との間の接続が断たれる。ダミ
ーセルアレイＤＣＡＲでは、前記のように、ダミーワー
ド線ＤＷＬがハイレベルの非選択レベルに固定され、ダ
ミープレート線ＤＰＬは、プレート線選択クロック信号
ＰＣＬＫのロウレベルを受けてハイレベルの非選択レベ
ルとされる。

【００６０】ところで、強誘電体メモリが非選択状態と
され、ワード線ＷＬ１〜ＷＬｍならびにプレート線ＰＬ
１〜ＰＬｍがすべてロウレベルとされるとき、メモリセ
ルアレイＡＲＹＲの各強誘電体メモリセルＭＣを構成す
る強誘電体キャパシタＣｔ及びＣｂの分極状態は、それ
が論理“１”のデータを保持するとき、図３（ａ）に示
されるように、それぞれ点Ａ及び点Ｂにあり、それが論
理“０”のデータを保持するときには、図３（ｂ）に示
されるように、それぞれ点Ｂ及び点Ａにある。この分極
状態は、各強誘電体キャパシタの両電極間の電界強度が
ゼロであるにもかかわらず、言い換えるならば強誘電体
メモリの動作電源が切断された状態でも保持され、いわ
ゆる不揮発性メモリとして作用しうるものとなる。

【００６１】次に、強誘電体メモリが選択状態とされる
と、まずプリチャージ制御信号ＰＣＳがロウレベルとさ
れる。また、所定時間だけ遅れてアドレス信号Ａ１〜Ａ
７の各ビットが指定アドレスに対応した組み合わせで選
択的にハイレベル又はロウレベルとされ、これを受けて
ワード・プレート線選択信号ＷＳ１〜ＷＳｍの対応する
ビット、例えばワード・プレート線選択信号ＷＳ１が択
一的にハイレベルとされる。そして、少しずつ時間をお
いてワード線選択クロック信号ＷＣＬＫ及びプレート線
選択クロック信号ＰＣＬＫが順次ハイレベルとされた
後、さらに遅れてセンスアンプ駆動信号ＳＡＳＢがロウ
レベルとされ、やや遅れてビット線選択信号ＹＳが所定
期間だけ一時的にハイレベルとされる。

【００６２】強誘電体メモリでは、プリチャージ制御信
号ＰＣＳのロウレベルを受けて、ビット線プリチャージ
回路ＤＰＣＲによる相補ビット線ＤＬ１＊〜ＤＬｎ＊の
プリチャージ動作が停止される。また、ワード線選択ク
ロック信号ＷＣＬＫのハイレベルを受けて、メモリセル
アレイＡＲＹＲの例えばワード・プレート線選択信号Ｗ
Ｓ１に対応するワード線ＷＬ１が択一的に高電圧ＶＣＨ
のような選択レベルとされる。さらに、プレート線選択
クロック信号ＰＣＬＫのハイレベルを受けて、例えばワ
ード・プレート線選択信号ＷＳ１に対応するプレート線
ＰＬ１が択一的にハイレベルの選択レベルとされると同
時に、ダミーセルアレイＤＣＡＲのダミープレート線Ｄ
ＰＬがロウレベルの選択レベルとされる。

【００６３】メモリセルアレイＡＲＹＲでは、プレート
線ＰＬ１のハイレベルを受けて、このプレート線ＰＬ１
及びワード線ＷＬ１に結合されるｎ個の強誘電体メモリ
セルＭＣの強誘電体キャパシタＣｔ及びＣｂが一斉に逆
バイアス状態となり、対応する相補ビット線ＤＬ１＊〜
ＤＬｎ＊の非反転又は反転信号線の電位に保持データの
論理値に対応したレベル差が生じる。

【００６４】すなわち、対応する強誘電体メモリセルＭ
Ｃが論理“１”のデータを保持するとき、相補ビット線
ＤＬ１＊〜ＤＬｎ＊の反転信号線ＤＬ１Ｂ〜ＤＬｎＢに
結合される強誘電体キャパシタＣｂは、図３（ａ）に示
されるように、その分極状態がもともと点Ｂにあるため
分極反転を起こさないが、各相補ビット線の非反転信号
線ＤＬ１Ｔ〜ＤＬｎＴに結合される強誘電体キャパシタ
Ｃｔは、そのもとの分極状態が点Ａにあるため分極反転
が起こる。したがって、強誘電体キャパシタＣｔに対し
て比較的多くの負電荷が移動し、これによって各相補ビ
ット線の非反転信号線ＤＬ１Ｔ〜ＤＬｎＴの電位が比較
的大きく上昇して、相補ビット線ＤＬ１＊〜ＤＬｎ＊の
非反転及び反転信号線間にレベル差が生じる。

【００６５】一方、強誘電体メモリセルＭＣが論理
“０”のデータを保持する場合、相補ビット線ＤＬ１＊
〜ＤＬｎ＊の非反転信号線ＤＬ１Ｔ〜ＤＬｎＴに結合さ
れる強誘電体キャパシタＣｔは、図３（ｂ）に示される
ように、その分極状態がもともと点Ｂにあるため分極反
転を起こさないが、各相補ビット線の反転信号線ＤＬ１
Ｂ〜ＤＬｎＢに結合される強誘電体キャパシタＣｂは、
そのもとの分極状態が点Ａにあるため分極反転が起こ
る。したがって、強誘電体キャパシタＣｂに対して比較
的多くの負電荷が移動し、これによって各相補ビット線
の反転信号線ＤＬ１Ｂ〜ＤＬｎＢの電位が比較的大きく
上昇して、相補ビット線ＤＬ１＊〜ＤＬｎ＊の非反転及
び反転信号線間に所定のレベル差が生じる。

【００６６】ところで、メモリセルアレイＡＲＹＲのプ
レート線ＰＬ１がハイレベルとされるとき、相補ビット
線ＤＬ１＊〜ＤＬｎ＊の非反転及び反転信号線の電位
は、強誘電体メモリセルＭＣを構成する強誘電体キャパ
シタＣｔ及びＣｂのカップリング作用によって同一レベ
ルだけ押し上げられる。この電位上昇は、特に電源電圧
ＶＣＣが２．５Ｖ程度に低電圧化されたこの強誘電体メ
モリにおいて、強誘電体キャパシタＣｔ及びＣｂの両電
極間の電界強度を小さくし、読み出し動作時における強
誘電体キャパシタＣｔ又はＣｂの分極反転を困難とする
場合がある。

【００６７】これに対処するため、この実施例の強誘電
体メモリでは、前記のように、メモリセルアレイＡＲＹ
Ｒのプレート線ＰＬ１がハイレベルの選択レベルとされ
るのと同時に、ダミーセルアレイＤＣＡＲのダミープレ
ート線ＤＰＬがロウレベルの選択レベルとされ、ダミー
セルＤＣを構成する強誘電体キャパシタＣｔ’及びＣ
ｂ’のカップリング作用によって相補ビット線ＤＬ１＊
〜ＤＬｎ＊の非反転及び反転信号線の電位が引き下げら
れる。

【００６８】すでに述べたように、ダミーセルＤＣを構
成する強誘電体キャパシタＣｔ’及びＣｂ’は、メモリ
セルアレイＡＲＹＲの強誘電体メモリセルＭＣを構成す
る強誘電体キャパシタＣｔ及びＣｂと同一構造とされ、
ゆえにほぼ同一の静電容量を有する。したがって、プレ
ート線ＰＬ１がハイレベルの選択レベルとされること
で、強誘電体キャパシタＣｔ及びＣｂのカップリング作
用により相補ビット線ＤＬ１＊〜ＤＬｎ＊の非反転及び
反転信号線に生じようとするカップリングノイズは、ダ
ミーセルＤＣを構成する強誘電体キャパシタＣｔ’及び
Ｃｂ’のカップリング作用により相殺される。この結
果、各相補ビット線の非反転及び反転信号線の電位変動
が抑制され、強誘電体キャパシタＣｔ又はＣｂの分極反
転が正常に行われて、充分な読み出し信号量が得られる
ものとなる。

【００６９】相補ビット線ＤＬ１＊〜ＤＬｎ＊にメモリ
セルアレイＡＲＹＲの選択ワード線ＷＬ１に結合される
強誘電体メモリセルＭＣの保持情報に応じた読み出し信
号が出力され、センスアンプ駆動信号ＳＡＳＢがロウレ
ベルとされると、ダミーセルアレイＤＣＡＲでは、ダミ
ープレート線ＤＰＬがハイレベルの非選択レベルに戻さ
れる。また、センスアンプ駆動信号ＳＡＳＢがロウレベ
ルとされてから周辺制御回路ＰＣの遅延回路ＤＬの遅延
時間Δｔが経過した時点で、コモンソース線ＳＡＰに電
源電圧ＶＣＣが供給され、コモンソース線ＳＡＮに接地
電位ＶＳＳが供給される。これにより、センスアンプＳ
ＡＲの各単位センスアンプＵＡが一斉に動作状態とさ
れ、相補ビット線ＤＬ１＊〜ＤＬｎ＊の非反転及び反転
信号線のレベル差つまり読み出し信号が増幅されて、電
源電圧ＶＣＣをハイレベルとし接地電位ＶＳＳをロウレ
ベルとする２値読み出し信号とされる。

【００７０】ところで、センスアンプＳＡＲの単位セン
スアンプＵＡが動作状態とされる直前にダミーセルアレ
イＤＣＡＲのダミープレート線ＤＰＬがハイレベルの非
選択レベルとされることで、相補ビット線ＤＬ１＊〜Ｄ
Ｌｎ＊の非反転及び反転信号線の電位はダミーセルＤＣ
の強誘電体キャパシタＣｔ’及びＣｂ’のカップリング
作用によりともに上昇するが、このとき各相補ビット線
にはすでに読み出し信号に応じた所望のレベル差が得ら
れているため、問題とはならない。また、ダミープレー
ト線ＤＰＬがハイレベルの非選択レベルとされること
で、ダミーセルＤＣの強誘電体キャパシタＣｔ’及びＣ
ｂ’は、センスアンプＳＡの各単位センスアンプＵＡの
増幅動作が進み、相補ビット線ＤＬ１＊〜ＤＬｎ＊の非
反転又は反転信号線の電位が電源電圧ＶＣＣのような完
全なハイレベルとなった場合でも分極反転することがな
くなり、これによって強誘電体キャパシタＣｔ’及びＣ
ｂ’のヒステリシス特性がアンバランスとなるのを防止
することができる。上記ダミープレート線ＤＰＬを非選
択レベルへ戻しておかないと、キャパシタＣｔ’又はＣ
ｂ’の一方のみが分極反転を起こすことになる。

【００７１】前記したように、強誘電体キャパシタのヒ
ステリシス特性は、分極反転が繰り返されることによっ
て大きく劣化し、これがためにダミーセルＤＣを構成す
る強誘電体キャパシタＣｔ’及びＣｂ’のヒステリシス
特性にアンバランスが生じ、そのカップリング相殺効果
にアンバランスが生じる。この結果、ビット線信号量の
圧縮が正しく行われなくなり、これによって強誘電体メ
モリの信頼性が低下するとともに、その低電圧化つまり
低消費電力化が制約される。

【００７２】この実施例のように、センスアンプＳＡＲ
の各単位センスアンプＵＡが動作状態とされる直前にダ
ミーセルアレイＤＣＡＲのダミープレート線ＤＰＬをハ
イレベルの非選択レベルとし、ダミーセルＤＣの強誘電
体キャパシタＣｔ’及びＣｂ’が分極反転しないように
することで、強誘電体キャパシタＣｔ’及びＣｂ’のヒ
ステリシス特性がアンバランスとなるのを防止すること
ができる。この結果、これらの強誘電体キャパシタによ
るカップリング相殺効果を充分に発揮し、ビット線信号
量の圧縮を抑制することができるため、これによって強
誘電体キャパシタの信頼性を高めることができるととも
に、その動作電源の低電圧化を推進し、強誘電体メモリ
の低消費電力化を推進できるものである。

【００７３】読み出し動作が終了すると、強誘電体メモ
リでは、まずビット線選択信号ＹＳがロウレベルとさ
れ、データ入出力線ＩＯＲ１＊〜ＩＯＲｎ＊とセンスア
ンプＳＡＲの各単位センスアンプＵＡの相補入出力ノー
ドつまり相補ビット線ＤＬ１＊〜ＤＬｎ＊との間の接続
が断たれる。また、やや遅れてプレート線選択クロック
信号ＰＣＬＫがロウレベルとされ、プレート線ＰＬ１が
ロウレベルの非選択レベルに戻される。さらに、やや遅
れてセンスアンプ駆動信号ＳＡＳＢ及びプリチャージ制
御信号ＰＣＳがハイレベルとされ、センスアンプＳＡＲ
の単位センスアンプＵＡの増幅動作が停止されるととも
に、相補ビット線ＤＬ１＊〜ＤＬｎ＊の非反転及び反転
信号線がロウレベルにプリチャージされる。その後、ワ
ード線選択クロック信号ＷＣＬＫがロウレベルとされ
て、メモリセルアレイＡＲＹＲのワード線ＷＬ１がロウ
レベルの非選択レベルに戻される。

【００７４】なお、上記ワード線選択クロック信号ＷＣ
ＬＫがロウレベルとされるタイミングは、例えばプレー
ト線選択クロック信号ＰＣＬＫがロウレベルとされてか
らセンスアンプ駆動信号ＳＡＳＢ及びプリチャージ制御
信号ＰＣＳがハイレベルとされるまでの間、としてもよ
い。

【００７５】図５には、図１の強誘電体メモリの読み出
しモードの第１の実施例、すなわち前記図４の信号波形
図の変形例が示されている。なお、この実施例の信号波
形図は、前記図４の実施例を基本的に踏襲するものであ
るため、これと異なる部分についてのみ説明を追加す
る。

【００７６】図５において、強誘電体メモリが選択状態
とされたのを受けてハイレベルの有効レベルとされるプ
レート線選択クロック信号ＰＣＬＫは、センスアンプ駆
動信号ＳＡＳＢがロウレベルつまり有効レベルとされた
時点で一旦ロウレベルに戻された後、所定時間が経過し
た時点で再度ハイレベルとされる。

【００７７】強誘電体メモリでは、プレート線選択クロ
ック信号ＰＣＬＫの最初のハイレベルを受けて、メモリ
セルアレイＡＲＹＲの例えばプレート線ＰＬ１が択一的
にハイレベルの選択レベルとされるとともに、ダミーセ
ルアレイＤＣＡＲのダミープレート線ＤＰＬがロウレベ
ルの選択レベルとされる。また、センスアンプ駆動信号
ＳＡＳＢがロウレベルとされると、ダミーセルアレイＤ
ＣＡＲのダミープレート線ＤＰＬがハイレベルの非選択
レベルに戻されると同時に、メモリセルアレイＡＲＹＲ
のプレート線ＰＬ１もプレート線選択クロック信号ＰＣ
ＬＫのロウレベルを受けてロウレベルの非選択レベルに
戻される。

【００７８】これにより、ダミープレート線ＤＰＬがハ
イレベルに戻されるとき、ダミーセルＤＣの強誘電体キ
ャパシタＣｔ’及びＣｂ’のカップリング作用により上
昇しようとする相補ビット線ＤＬ１＊〜ＤＬｎ＊の非反
転及び反転信号線の電位は、逆にメモリセルアレイＡＲ
ＹＲの強誘電体メモリセルＭＣの強誘電体キャパシタＣ
ｔ及びＣｂのカップリング作用によって相殺され、相補
ビット線ＤＬ１＊〜ＤＬｎ＊の非反転及び反転信号線の
電位は変化しないままセンスアンプＳＡの対応する単位
センスアンプＵＡによる増幅動作を受ける。図５の動作
によれば、強誘電体メモリセルＭＣの強誘電体キャパシ
タＣｔ及びＣｂに対するストレスを軽減し、いわゆるイ
ンプリント現象等の膜特性劣化を低減することができ
る。

【００７９】なお、プレート線ＰＬ１を最初にロウレベ
ルとするタイミングは、ダミープレート線ＤＰＬがハイ
レベルとされるタイミングと完全に同時か、少なくとも
遅くする必要がある。こうすることにより、強誘電体メ
モリセルＭＣの強誘電体キャパシタＣｔ及びＣｂのカッ
プリング作用により相補ビット線ＤＬ１＊〜ＤＬｎ＊の
非反転及び反転信号線が負電位となるのを防止すること
ができる。

【００８０】図６には、図１の強誘電体メモリを強誘電
体メモリユニットＦＭＵ１〜ＦＭＵ４として搭載するシ
ングルチップマイクロコンピュータＭＣ（以下、単にマ
イクロコンピュータＭＣと称す）の一実施例のブロック
図が示されている。また、図７には、図６のマイクロコ
ンピュータＭＣに含まれるメモリコントローラＭＣＴＬ
の一実施例のブロック図が示され、図８には、図７のメ
モリコントローラＭＣＴＬに含まれるメモリ制御信号発
生回路ＭＣＳＧの一実施例の部分的な回路図が示されて
いる。これらの図をもとに、この実施例の強誘電体キャ
パシタを含むマイクロコンピュータＭＣの構成及び動作
ならびにその特徴について説明する。なお、図６では、
半導体基板面上の配置図の形態で、マイクロコンピュー
タＭＣのブロック構成が示される。また、マイクロコン
ピュータＭＣのブロック構成に関する以下の記述では、
図６の位置関係をもって上下左右を表す。

【００８１】図６において、この実施例のマイクロコン
ピュータＭＣは、基板面の中央部に位置する中央処理ユ
ニットＣＰＵをその基本構成要素とする。この中央処理
ユニットＣＰＵは、特に制限されないが、ｎビットつま
り３２ビットのデータ入出力線Ｄ１〜Ｄｎ，クロック信
号線ＣＬＫ，ロード・ストア信号線Ｌ／Ｓならびに１０
ビットのアドレス信号線Ａ１〜Ａ１０を介してメモリコ
ントローラＭＣＴＬつまり内部バスＩＢＵＳに結合され
る。内部バスＩＢＵＳには、前記図１の強誘電体メモリ
からなる４個の強誘電体メモリユニットＦＭＵ１〜ＦＭ
Ｕ４が結合されるとともに、外部インタフェースユニッ
トＥＸＩＦが結合される。

【００８２】ここで、強誘電体メモリユニットＦＭＵ１
〜ＦＭＵ４は、前記のように、メモリセルアレイＡＲＹ
Ｌ及びＡＲＹＲならびに周辺制御回路ＰＣと、メモリセ
ルアレイの周辺回路となるワード・プレート線駆動回路
ＷＤＬ及びＷＤＲ，ＸアドレスデコーダＸＤ，ダミーセ
ルアレイＤＣＡＬ及びＤＣＡＲ，ビット線プリチャージ
回路ＤＰＣＬ及びＤＰＣＲならびにセンスアンプＳＡＬ
及びＳＡＲ（図６には名称が付されない）とをそれぞれ
備え、前記したいくつかの特徴を持つ。

【００８３】一方、マイクロコンピュータＭＣのメモリ
コントローラＭＣＴＬは、図７に示されるように、クロ
ック信号ＣＬＫ及びロード・ストア信号Ｌ／Ｓに従って
前記プリチャージ制御信号ＰＣＳ，ワード線選択クロッ
ク信号ＷＣＬＫ，プレート線選択クロック信号ＰＣＬ
Ｋ，センスアンプ駆動信号ＳＡＳＢならびにビット線選
択信号ＹＳを選択的に形成するタイミング制御回路ＴＣ
ＴＬと、これらの信号とアドレス信号Ａ８〜Ａ１０とを
もとに強誘電体メモリユニットＦＭＵ１〜ＦＭＵ４に対
するプリチャージ制御信号ＰＣＳ１Ｌ〜ＰＣＳ４Ｌなら
びにＰＣＳ１Ｒ〜ＰＣＳ４Ｒ，ワード線選択クロック信
号ＷＣＬＫ１Ｌ〜ＷＣＬＫ４ＬならびにＷＣＬＫ１Ｒ〜
ＷＣＬＫ４Ｒ，プレート線選択クロック信号ＰＣＬＫ１
Ｌ〜ＰＣＬＫ４ＬならびにＰＣＬＫ１Ｒ〜ＰＣＬＫ４
Ｒ，センスアンプ駆動信号ＳＡＳ１ＬＢ〜ＳＡＳ４ＬＢ
ならびにＳＡＳ１ＲＢ〜ＳＡＳ４ＲＢ，ビット線選択信
号ＹＳ１Ｌ〜ＹＳ４ＬならびにＹＳ１Ｒ〜ＹＳ４Ｒ，ア
ドレス信号Ａ１１Ｌ〜Ａ１４ＬないしＡ７１Ｌ〜Ａ７４
ＬならびにＡ１１Ｒ〜Ａ１４ＲないしＡ７１Ｒ〜Ａ７４
Ｒを選択的に生成するメモリ制御信号発生回路ＭＣＳＧ
とを含む。

【００８４】言うまでもなく、メモリ制御信号発生回路
ＭＣＳＧから出力される例えばプリチャージ制御信号Ｐ
ＣＳ１Ｌ及びＰＣＳ１Ｒ，ワード線選択クロック信号Ｗ
ＣＬＫ１Ｌ及びＷＣＬＫ１Ｒ，プレート線選択クロック
信号ＰＣＬＫ１Ｌ及びＰＣＬＫ１Ｒ，センスアンプ駆動
信号ＳＡＳ１ＬＢ及びＳＡＳ１ＲＢ，ビット線選択信号
ＹＳ１Ｌ及びＹＳ１Ｒ，アドレス信号Ａ１１Ｌ〜Ａ７１
ＬならびにＡ１１Ｒ〜Ａ７１Ｒは、強誘電体メモリユニ
ットＦＭＵ１のメモリセルアレイＡＲＹＬ又はＡＲＹＲ
をそれぞれ選択的に動作状態とすべく供給される。同様
に、例えばプリチャージ制御信号ＰＣＳ４Ｌ及びＰＣＳ
４Ｒ，ワード線選択クロック信号ＷＣＬＫ４Ｌ及びＷＣ
ＬＫ４Ｒ，プレート線選択クロック信号ＰＣＬＫ４Ｌ及
びＰＣＬＫ４Ｒ，センスアンプ駆動信号ＳＡＳ４ＬＢ及
びＳＡＳ４ＲＢ，ビット線選択信号ＹＳ４Ｌ及びＹＳ４
Ｒ，アドレス信号Ａ１４Ｌ〜Ａ７４ＬならびにＡ１４Ｒ
〜Ａ７４Ｒは、強誘電体メモリユニットＦＭＵ４のメモ
リセルアレイＡＲＹＬ又はＡＲＹＲをそれぞれ選択的に
動作状態とすべく供給される。

【００８５】ここで、例えばプリチャージ制御信号ＰＣ
Ｓに着目した場合、メモリ制御信号発生回路ＭＣＳＧ
は、特に制限されないが、図８に示されるように、その
一方の入力端子にプリチャージ制御信号ＰＣＳを共通に
受け、その出力信号がそれぞれ上記プリチャージ制御信
号ＰＣＳ１Ｌ，ＰＣＳ１Ｒ，ＰＣＳ２Ｌ，ＰＣＳ２Ｒ，
ＰＣＳ３Ｌ，ＰＣＳ３Ｒ，ＰＣＳ４ＬならびにＰＣＳ４
Ｒとなる８個のアンドゲートＡＧ１２〜ＡＧ８２を含
む。これらのアンドゲートの他方の入力端子には、対応
するアンドゲートＡＧ１１〜ＡＧ８１の出力信号がそれ
ぞれ供給される。また、アンドゲートＡＧ１１〜ＡＧ８
１の第１〜第３の入力端子には、上位３ビットのアドレ
ス信号Ａ８〜Ａ１０の非反転信号あるいはそのインバー
タＶ６〜Ｖ８による反転信号がそれぞれ所定の組み合わ
せで供給される。

【００８６】すなわち、例えばアンドゲートＡＧ１１の
第１〜第３の入力端子には、ともにアドレス信号Ａ８〜
Ａ１０の反転信号が供給され、アンドゲートＡＧ２１の
第１〜第３の入力端子には、アドレス信号Ａ８の非反転
信号とアドレス信号Ａ９及びＡ１１の反転信号とがそれ
ぞれ供給される。また、アンドゲートＡＧ７１の第１〜
第３の入力端子には、アドレス信号Ａ８の反転信号とア
ドレス信号Ａ９及びＡ１０の非反転信号とがそれぞれ供
給され、アンドゲートＡＧ８１の第１〜第３の入力端子
には、ともにアドレス信号Ａ８〜Ａ１０の非反転信号が
それぞれ供給される。これにより、アンドゲートＡＧ１
１〜ＡＧ８１の出力信号は、アドレス信号Ａ８〜Ａ１０
の２進論理値に応じて択一的にハイレベルとなり、これ
を受けてアンドゲートＡＧ１２〜ＡＧ８２の出力信号、
つまりプリチャージ制御信号ＰＣＳ１Ｌ，ＰＣＳ１Ｒ，
ＰＣＳ２Ｌ，ＰＣＳ２Ｒ，ＰＣＳ３Ｌ，ＰＣＳ３Ｒ，Ｐ
ＣＳ４ＬならびにＰＣＳ４Ｒが択一的にハイレベルとさ
れる。

【００８７】以下同様に、ワード線選択クロック信号Ｗ
ＣＬＫ，プレート線選択クロック信号ＰＣＬＫ，センス
アンプ駆動信号ＳＡＳＢ，ビット線選択信号ＹＳならび
にアドレス信号Ａ８〜Ａ１０をもとに、ワード線選択ク
ロック信号ＷＣＬＫ１Ｌ〜ＷＣＬＫ４ＬならびにＷＣＬ
Ｋ１Ｒ〜ＷＣＬＫ４Ｒ，プレート線選択クロック信号Ｐ
ＣＬＫ１Ｌ〜ＰＣＬＫ４ＬならびにＰＣＬＫ１Ｒ〜ＰＣ
ＬＫ４Ｒ，センスアンプ駆動信号ＳＡＳ１ＬＢ〜ＳＡＳ
４ＬＢならびにＳＡＳ１ＲＢ〜ＳＡＳ４ＲＢ，ビット線
選択信号ＹＳ１Ｌ〜ＹＳ４ＬならびにＹＳ１Ｒ〜ＹＳ４
Ｒ，アドレス信号Ａ１１Ｌ〜Ａ１４ＬないしＡ７１Ｌ〜
Ａ７４ＬならびにＡ１１Ｒ〜Ａ１４ＲないしＡ７１Ｒ〜
Ａ７４Ｒがそれぞれ択一的に生成される。この結果、強
誘電体メモリユニットＦＭＵ１〜ＦＭＵ４は、最上位２
ビットのアドレス信号Ａ９及びＡ１０に従って択一的に
活性状態とされるものとなり、各強誘電体メモリユニッ
トを構成するメモリセルアレイＡＲＹＬ及びＡＲＹＲ
は、次位１ビットのアドレス信号Ａ８に従って選択的に
活性状態とされるものとなる。

【００８８】前記したように、強誘電体メモリユニット
ＦＭＵ１〜ＦＭＵ４を構成するメモリセルアレイＡＲＹ
Ｌ及びＡＲＹＲのそれぞれは、例えば１２８本のワード
線ＷＬ１〜ＷＬｍと３２組の相補ビット線ＤＬ１＊〜Ｄ
Ｌｎ＊とを含み、１２８×３２つまり４，０９６ビッ
ト、いわゆる４Ｋｂ（キロビット）の記憶容量を持つも
のとされる。したがって、強誘電体メモリユニットＦＭ
Ｕ１〜ＦＭＵ４のそれぞれは、いわゆる８Ｋｂの記憶容
量を持つものとされ、マイクロコンピュータＭＣに搭載
される強誘電体メモリ全体は、３２Ｋｂの記憶容量を持
つ１，０２４ワード×３２ビットのメモリとして機能す
る。言い換えるならば、強誘電体メモリユニットＦＭＵ
１〜ＦＭＵ４のメモリセルアレイＡＲＹＬ及びＡＲＹＲ
は、１，０２４ワード×３２ビットのメモリセルアレイ
をビット線延長方向に８分割した構成とされる訳であっ
て、このようにメモリセルアレイがビット線延長方向に
分割されることで、ビット線の寄生容量が小さくなり、
前記した強誘電体キャパシタによるカップリング作用の
影響を受けやすい状態にある。

【００８９】一方、マイクロコンピュータＭＣの中央処
理ユニットＣＰＵを含む論理部は、比較的高速のクロッ
ク信号ＣＬＫに従って同期動作し、そのサイクルタイム
がマイクロコンピュータＭＣひいてはこれを含むシステ
ム全体の性能を決定付ける。また、各論理部は、その動
作電源の低電圧化が比較的容易であり、低電圧化により
その消費電力を低減し、サイクルタイムの高速化も可能
である。

【００９０】ところが、ビット線延長方向に分割された
メモリセルアレイＡＲＹＬ及びＡＲＹＲを備える強誘電
体メモリユニットＦＭＵ１〜ＦＭＵ４は、そのビット線
容量が小さいがために強誘電体キャパシタによるカップ
リング作用の影響を受けやすい。

【００９１】しかし、この実施例のマイクロコンピュー
タＭＣに用いられる強誘電体メモリユニットＦＭＵ１〜
ＦＭＵ４では、前記図１〜図５で示したように、カップ
リング作用を相殺するダミーセルＤＣを備え、さらにダ
ミーセルアレイＤＣＡＬ及びＤＣＡＲに設けられたダミ
ープレート線ＤＰＬが、センスアンプＳＡＬ又はＳＡＲ
が動作状態とされる直前に非選択レベルとされる。この
結果、ダミーセルＤＣを構成する強誘電体キャパシタＣ
ｔ’及びＣｂ’の分極反転を防止し、強誘電体メモリユ
ニットＦＭＵ１〜ＦＭＵ４ひいてはマイクロコンピュー
タＭＣの信頼性を高めることができるとともに、動作電
源の低電圧化を推進し、その特に待機時の低消費電力化
を推進できるものである。

【００９２】なお、強誘電体メモリのメモリセルアレイ
をビット線延長方向に分割できることで、ビット線の負
荷容量を削減しそのチャージ・ディスチャージ電流を低
減して、ビット線のチャージ・ディスチャージ動作を高
速化することができるため、相応して強誘電体メモリの
消費電力を低減し、その高速化を推進することができ
る。また、メモリセルアレイをビット線延長方向に分割
できることで、特にチップサイズに対する制約の強いマ
イクロコンピュータＭＣのチップレイアウトに柔軟性を
持たせ、そのレイアウト設計工数を削減することができ
る。

【００９３】図９には、この発明が適用された強誘電体
メモリに含まれるメモリセルアレイＡＲＹＲ及びその周
辺回路の第２の実施例の部分的な回路図が示され、図１
０には、その読み出しモードの一実施例の信号波形図が
示されている。なお、この実施例のメモリセルアレイ
は、前記図２及び図４の実施例を基本的に踏襲するもの
であるため、これと異なる部分についてのみ説明を追加
する。

【００９４】図９において、この実施例の強誘電体メモ
リのダミーセルアレイＤＣＡＲを構成するダミーワード
線ＤＷＬは、その左方においてダミーワード・プレート
線駆動回路ＤＰＤを構成するインバータＶ１０の出力端
子に結合される。このインバータＶ１０の入力端子に
は、センスアンプ駆動信号ＳＡＳＢのインバータＶ９に
よる反転信号が供給される。これにより、ダミーワード
線ＤＷＬは、センスアンプ駆動信号ＳＡＳＢと同一の論
理レベルとされる。

【００９５】一方、ダミーセルアレイＤＣＡＲを構成す
るダミープレート線ＤＰＬは、その左方において、ダミ
ーワード・プレート線駆動回路ＤＰＤのインバータＶ１
１の出力端子に結合される。このインバータＶ１１の入
力端子には、プレート線選択クロック信号ＰＣＬＫが供
給される。これにより、ダミープレート線ＤＰＬは、プ
レート線選択クロック信号ＰＣＬＫがハイレベルとされ
るときロウレベルとされ、ロウレベルとされるときハイ
レベルとされる。

【００９６】強誘電体メモリが非選択状態とされると
き、ダミーセルアレイＤＣＡＲのダミーワード線ＤＷＬ
は、図１０に示されるように、センスアンプ駆動信号Ｓ
ＡＳＢのハイレベルを受けてハイレベルの選択レベルと
され、ダミープレート線ＤＰＬは、プレート線選択クロ
ック信号ＰＣＬＫのロウレベルを受けてハイレベルの非
選択レベルとされる。これにより、ダミーセルＤＣを構
成する強誘電体キャパシタＣｔ’及びＣｂ’の下部電極
がハイレベルとされ、その上部電極は、ダミーワード線
ＤＷＬのロウレベルを受けてオン状態にある選択ＭＯＳ
ＦＥＴＮａを介して、相補ビット線ＤＬ１＊〜ＤＬｎ＊
の非反転又は反転信号線に接続される。相補ビット線Ｄ
Ｌ１＊〜ＤＬｎ＊の非反転及び反転信号線は、ビット線
プリチャージ回路ＤＰＣＲによってロウレベルにプリチ
ャージされる。

【００９７】強誘電体メモリが選択状態とされると、メ
モリセルアレイＡＲＹＲでは、ワード線選択クロック信
号ＷＣＬＫのハイレベルを受けて指定された例えばワー
ド線ＷＬ１が択一的に高電圧ＶＣＨのような選択レベル
とされる。また、やや遅れて対応する例えばプレート線
ＰＬ１がプレート線選択クロック信号ＰＣＬＫのハイレ
ベルを受けてハイレベルの選択レベルとされると同時
に、ダミーセルアレイＤＣＡＲのダミープレート線ＤＰ
Ｌがロウレベルの選択レベルとされる。これにより、相
補ビット線ＤＬ１＊〜ＤＬｎ＊の非反転及び反転信号線
には、メモリセルアレイＡＲＹＲのワード線ＷＬ１に結
合されるｎ個の強誘電体メモリセルＭＣの保持情報に対
応した読み出し信号が出力され、この際の強誘電体メモ
リセルＭＣの強誘電体キャパシタＣｔ及びＣｂによるカ
ップリングノイズは、ダミーセルＤＣの強誘電体キャパ
シタＣｔ’及びＣｂ’によって相殺される。

【００９８】次に、やや遅れてセンスアンプ駆動信号Ｓ
ＡＳＢがロウレベルとされると、まずダミーセルアレイ
ＤＣＡＲのダミーワード線ＤＷＬがロウレベルの非選択
レベルとされ、各ダミーセルＤＣの選択ＭＯＳＦＥＴＮ
ａ’が一斉にオフ状態とされる。また、周辺制御回路Ｐ
Ｃの遅延回路ＤＬの遅延時間Δｔが経過した時点で、セ
ンスアンプＳＡＲの各単位センスアンプＵＡが一斉に動
作状態とされ、読み出し信号の増幅動作が開始される。
このとき、ダミーセルアレイＤＣＡＲのダミープレート
線ＤＰＬはロウレベルつまり選択レベルのままとされ
る。

【００９９】しかし、この実施例では、この時点でダミ
ーセルアレイＤＣＡＲのダミーワード線ＤＷＬがロウレ
ベルとされ、ダミーセルＤＣの選択ＭＯＳＦＥＴＮａ’
がオフ状態にあるため、強誘電体キャパシタＣｔ’及び
Ｃｂ’の上部電極と対応する相補ビット線ＤＬ１＊〜Ｄ
Ｌｎ＊との間の接続が断たれる。この結果、ダミープレ
ート線ＤＰＬがロウレベルのままとされるにもかかわら
ず、センスアンプＳＡＲの各単位センスアンプＵＡが動
作状態とされることにともなう強誘電体キャパシタＣ
ｔ’又はＣｂ’の分極反転を防止することができ、これ
によって前記図２及び図４の実施例と同様な作用効果を
得ることができる。

【０１００】なお、上記記述から明らかなように、この
実施例の場合、センスアンプＳＡＲが動作状態とされる
直前にダミープレート線ＤＰＬを非選択レベルとする必
要がなく、これに合わせてメモリセルアレイＡＲＹＲの
プレート線ＰＬ１を非選択レベルとする必要もない。こ
のため、ダミープレート線ＤＰＬ及びプレート線ＰＬ１
のレベル変化にともなうカップリングノイズの影響をな
くすことができるとともに、強誘電体メモリの制御を簡
素化し、相応してその周辺制御回路ＰＣ及びメモリコン
トローラＭＣＴＬの構成を簡素化することができる。

【０１０１】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）強誘電体メモリセルが格子配列されてなるメモリ
セルアレイをその基本構成要素とし、強誘電体キャパシ
タのカップリングによるビット線の信号量圧縮を防止す
るためのダミーセルを備える強誘電体メモリにおいて、
ダミーセルを構成する強誘電体キャパシタの他方の電極
が共通結合され、メモリセルアレイの指定されたプレー
ト線と実質同時に選択レベルとされるダミープレート線
を、センスアンプが動作状態とされる直前に非選択レベ
ルに戻すことで、ダミーセルを構成する強誘電体キャパ
シタの分極反転を防止できるという効果が得られる。 （２）上記（１）項により、ダミーセルの強誘電体キャ
パシタのヒステリシス特性がアンバランスとなるのを防
止し、そのカップリング作用によるビット線信号量の圧
縮効果を持続させることができるという効果が得られ
る。

【０１０２】（３）上記（１）項及び（２）項におい
て、ダミープレート線が非選択レベルに戻されるのと実
質同時にメモリセルアレイの指定されたプレート線を非
選択レベルとした後、センスアンプによる増幅動作が終
了した時点で非選択レベルに戻すことで、強誘電体キャ
パシタ膜に対するストレスを低減して、インプリント現
象等の膜特性劣化を防止できるという効果が得られる。

【０１０３】（４）メモリセルアレイの指定されたプレ
ート線と実質同時に選択レベルとされるダミープレート
線を、そのまま選択レベルとする場合、ダミーセルの選
択ＭＯＳＦＥＴのゲートが共通結合され指定されたプレ
ート線が選択レベルとされるのに先立って選択レベルと
されるダミーワード線を、センスアンプが動作状態とさ
れる直前に非選択レベルに戻し、ダミーセルの選択ＭＯ
ＳＦＥＴをオフ状態とすることで、ダミーセルの強誘電
体キャパシタのヒステリシス特性がアンバランスとなる
のを防止し、強誘電体キャパシタのカップリング作用に
よるビット線信号量の圧縮効果を持続させることができ
るという効果が得られる。

【０１０４】（５）上記（１）項〜（４）項の手段を、
特にそのメモリセルアレイがビット線延長方向に分割さ
れることによってビット線の寄生容量が比較的小さくさ
れ、かつシングルチップマイクロコンピュータ等に搭載
される強誘電体メモリに適用することで、特にビット線
の寄生容量が比較的小さく強誘電体キャパシタのカップ
リング作用を受けやすい強誘電体メモリの信頼性を高
め、これを搭載するシングルチップマイクロコンピュー
タ等の信頼性を高めることができるとともに、その低消
費電力化を推進することができるという効果が得られ
る。

【０１０５】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、強誘電体メモリは、いわゆるシェア
ドセンス方式をとることができるし、メモリセルアレイ
ＡＲＹＬ又はＡＲＹＲの相補ビット線ＤＬ＊とデータ入
出力線ＩＯＬ１＊〜ＩＯＬｎ＊あるいはＩＯＲ１＊〜Ｉ
ＯＲｎ＊との間を所定組ずつ選択的に接続するためのＹ
ゲート回路を備えることもできる。強誘電体メモリのブ
ロック構成や各制御信号及びアドレス信号の名称及び組
み合わせならびに有効レベル等は、この実施例の制約を
受けることなく種々の実施形態をとりうる。

【０１０６】図２及び図９において、メモリセルアレイ
ＡＲＹＲは、任意数のワード線及び相補ビット線を含む
ことができるし、冗長ワード線及び冗長ビット線等の冗
長素子を含むことができる。また、強誘電体メモリセル
ＭＣ及びダミーセルＤＣは、それぞれ１個のトランジス
タ及びセルからなるいわゆる１Ｔ１Ｃ型とすることがで
きるし、ダミーセルＤＣを構成する強誘電体キャパシタ
Ｃｔ’及びＣｂ’ならびに選択ＭＯＳＦＥＴＮａ’も、
強誘電体メモリセルＭＣを構成する強誘電体キャパシタ
Ｃｔ及びＣｔならびに選択ＭＯＳＦＥＴＮａと完全に同
一構造する必要がない。メモリセルアレイＡＲＹＲ，ダ
ミーセルＤＣ，ビット線プリチャージ回路ＤＰＣＲ，セ
ンスアンプＳＡＲ，ワード・プレート線駆動回路ＷＤ
Ｒ，ダミーワード・プレート線駆動回路ＤＰＤならびに
周辺制御回路ＰＣの具体的回路構成や電源電圧の極性及
び絶対値ならびにＭＯＳＦＥＴの導電型等は、これらの
発明による制約を受けることなく種々の変形をとりう
る。

【０１０７】図３において、強誘電体キャパシタＣｔ及
びＣｂのヒステリシス特性は、実施例を説明するための
象徴的なものであって、本発明の主旨に影響を与えな
い。図４，図５ならびに図１０において、各信号の具体
的レベルや時間関係は、本発明の主旨に影響を与えない
し、各信号の有効レベルも任意に設定できる。

【０１０８】図６において、マイクロコンピュータＭＣ
は、任意数の強誘電体メモリユニットを備えることがで
きるし、その配置形態も任意である。また、マイクロコ
ンピュータＭＣは、他の各種機能ブロックを搭載するこ
とができるし、そのブロック構成及びバス構成等は、種
々の実施形態をとりうる。図７において、メモリコント
ローラＭＣＴＬのブロック構成や信号形態は、種々考え
られよう。図８において、メモリ制御信号発生回路ＭＣ
ＳＧに供給されるアドレス信号のビット数及び番号は、
任意に設定できる。また、メモリ制御信号発生回路ＭＣ
ＳＧの具体的構成は、その論理条件が変わらない限りに
おいて種々の構成をとりうる。

【０１０９】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野である強誘
電体メモリならびにこれを搭載するシングルチップマイ
クロコンピュータに適用した場合について説明したが、
それに限定されるものではなく、例えば、強誘電体メモ
リとして単体で形成されるものや、同様な強誘電体メモ
リを搭載するゲートアレイ集積回路装置等の各種論理集
積回路装置にも適用できる。この発明は、少なくともプ
レート線駆動方式をとりかつビット線の信号量圧縮を防
止するためのダミーセルを備える強誘電体メモリならび
にこのような強誘電体メモリを含む装置又はシステムに
広く適用することができる。

【０１１０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、強誘電体メモリセルが格子
配列されてなるメモリセルアレイをその基本構成要素と
し、強誘電体キャパシタのカップリングによるビット線
の信号量圧縮を防止するためのダミーセルを備える強誘
電体メモリにおいて、ダミーセルを構成する強誘電体キ
ャパシタの他方の電極が共通結合され、メモリセルアレ
イの指定されたプレート線と実質同時に選択レベルとさ
れるダミープレート線を、センスアンプが動作状態とさ
れる直前に非選択レベルに戻すことで、ダミーセルを構
成する強誘電体キャパシタの分極反転を防止することが
でき、これによってダミーセルの強誘電体キャパシタの
ヒステリシス特性がアンバランスとなるのを防止し、強
誘電体キャパシタのカップリング作用によるビット線信
号量の圧縮効果を持続させることができる。

【０１１１】また、ダミープレート線が非選択レベルに
戻されるのと実質同時にメモリセルアレイの指定された
プレート線を非選択レベルとした後、センスアンプによ
る増幅動作が終了した時点で非選択レベルに戻すこと
で、強誘電体キャパシタ膜に対するストレスを軽減し、
インプリント現象等の膜特性劣化を防止することができ
る。

【０１１２】一方、メモリセルアレイの指定されたプレ
ート線と実質同時に選択レベルとされるダミープレート
線を、そのまま選択レベルとする場合、ダミーセルの選
択ＭＯＳＦＥＴのゲートが共通結合され指定されたプレ
ート線が選択レベルとされるのに先立って選択レベルと
されるダミーワード線を、センスアンプが動作状態とさ
れる直前に非選択レベルに戻し、ダミーセルの選択ＭＯ
ＳＦＥＴをオフ状態とすることで、ダミーセルの強誘電
体キャパシタのヒステリシス特性が分極反転によりアン
バランスとなるのを防止し、これらの強誘電体キャパシ
タのカップリング作用によるビット線信号量の圧縮効果
を持続させることができる。

【０１１３】これらの発明を、特にそのメモリセルアレ
イがビット線延長方向に分割されることによりビット線
の寄生容量が比較的小さくされ、かつシングルチップマ
イクロコンピュータ等に搭載される強誘電体メモリに適
用することで、ビット線容量が小さくカップリング作用
を受けやすい強誘電体メモリの信頼性を高め、これを搭
載するシングルチップマイクロコンピュータ等の信頼性
を高めることができるとともに、その低消費電力化を推
進することができる。

【図面の簡単な説明】

【図１】この発明が適用された強誘電体メモリの一実施
例を示すブロック図である。

【図２】図１の強誘電体メモリに含まれるメモリセルア
レイ及び周辺回路の第１の実施例を示す部分的な回路図
である。

【図３】図２のメモリセルアレイを構成する強誘電体メ
モリセルの一実施例を示すヒステリシス特性図である。

【図４】図１の強誘電体メモリの第１の実施例を示す信
号波形図である。

【図５】図１の強誘電体メモリの第１の実施例の変形例
を示す信号波形図である。

【図６】図１の強誘電体メモリを含むマイクロコンピュ
ータの一実施例を示すブロック図である。

【図７】図６のマイクロコンピュータに含まれるメモリ
コントローラの一実施例を示すブロック図である。

【図８】図７のメモリコントローラに含まれるメモリ制
御信号発生回路の一実施例を示す部分的な回路図であ
る。

【図９】この発明が適用された強誘電体メモリに含まれ
るメモリセルアレイ及び周辺回路の第２の実施例を示す
部分的な回路図である。

【図１０】図９の強誘電体メモリの一実施例を示す信号
波形図である。

【符号の説明】

ＡＲＹＬ，ＡＲＹＲ……メモリセルアレイ、ＷＬ……ワ
ード線、ＰＬ……プレート線、ＤＬＴ……相補ビット線
ＤＬ＊の非反転信号線（非反転ビット線）、ＤＬＢ……
相補ビット線ＤＬ＊の反転信号線（反転ビット線）、Ｍ
Ｃ……強誘電体メモリセル、ＷＤＬ，ＷＤＲ……ワード
・プレート線駆動回路、ＸＤ……Ｘアドレスデコーダ、
ＤＣＡＬ，ＤＣＡＲ……ダミーセルアレイ、ＤＷＬ……
ダミーワード線、ＤＰＬ……ダミープレート線、ＤＣ…
…ダミーセル、ＤＰＤ……ダミーワード・プレート線駆
動回路、ＤＰＣＬ，ＤＰＣＲ……ビット線プリチャージ
回路、ＳＡＬ，ＳＡＲ……センスアンプ、ＵＡ……単位
センスアンプ、ＰＣ……周辺制御回路、Ａ１〜Ａ７……
アドレス信号、ＷＣＬＫ……ワード線選択クロック信
号、ＰＣＬＫ……プレート線選択クロック信号、ＳＡＳ
Ｂ……センスアンプ駆動信号、ＰＣＳ……プリチャージ
制御信号、ＹＳ……ビット線選択信号、ＩＯＬ１＊〜Ｉ
ＯＬｎ＊，ＩＯＲ１＊〜ＩＯＲｎ＊……データ入出力
線、ＩＢＵＳ……マイクロコンピュータの内部バス。Ｗ
Ｌ０〜ＷＬｍ……ワード線、ＰＬ１〜ＰＬｍ……プレー
ト線、ＤＬ１＊〜ＤＬｎ＊……相補ビット線、Ｃｔ，Ｃ
ｂ，Ｃｔ’，Ｃｂ’……強誘電体キャパシタ、Ｎａ，Ｎ
ａ’……選択ＭＯＳＦＥＴ、Ｎｃ……プリチャージＭＯ
ＳＦＥＴ、Ｐｓ，Ｎｓ……増幅ＭＯＳＦＥＴ、ＳＡＰ，
ＳＡＮ……コモンソース線、Ｎｇ……ゲートＭＯＳＦＥ
Ｔ、ＵＷＤ……単位ワード・プレート線駆動回路、ＷＳ
１〜ＷＳｍ……ワード・プレート線選択信号。ＭＣ……
シングルチップマイクロコンピュータ、ＣＰＵ……中央
処理ユニット（中央処理装置）、ＥＸＩＦ……外部イン
タフェースユニット、ＭＣＴＬ……メモリコントロー
ラ、ＩＢＵＳ……内部バス、Ｄ１〜Ｄｎ……データ入出
力線、ＣＬＫ……クロック信号、Ｌ／Ｓ……ロード・ス
トア信号、Ａ８〜Ａ１０……アドレス信号、ＦＭＵ１〜
ＦＭＵ４……強誘電体メモリユニット。ＴＣＴＬ……タ
イミング制御回路、ＭＣＳＧ……メモリ制御信号発生回
路、ＰＣＳ１Ｌ〜ＰＣＳ４Ｌ，ＰＣＳ１Ｒ〜ＰＣＳ４Ｒ
……プリチャージ制御信号、ＷＣＬＫ１Ｌ〜ＷＣＬＫ４
Ｌ，ＷＣＬＫ１Ｒ〜ＷＣＬＫ４Ｒ……ワード線選択クロ
ック信号、ＰＣＬＫ１Ｌ〜ＰＣＬＫ４Ｌ，ＰＣＬＫ１Ｒ
〜ＰＣＬＫ４Ｒ……プレート線選択クロック信号、ＳＡ
Ｓ１ＬＢ〜ＳＡＳ４ＬＢ，ＳＡＳ１ＲＢ〜ＳＡＳ４ＲＢ
……センスアンプ駆動信号、ＹＳ１Ｌ〜ＹＳ４Ｌ，ＹＳ
１Ｒ〜ＹＳ４Ｒ……ビット線選択信号、Ａ１１Ｌ〜Ａ１
４ＬないしＡ７１Ｌ〜Ａ７４Ｌ，Ａ１１Ｒ〜Ａ１４Ｒな
いしＡ７１Ｒ〜Ａ７４Ｒ……アドレス信号。Ｐ１〜Ｐ２
……ＰチャンネルＭＯＳＦＥＴ、Ｎ１〜Ｎ２……Ｎチャ
ンネルＭＯＳＦＥＴ、Ｖ１〜Ｖ１１……インバータ、Ｎ
Ａ１〜ＮＡ３……ナンド（ＮＡＮＤ）ゲート、ＡＧ１１
〜ＡＧ１２ないしＡＧ８１〜ＡＧ８２……アンド（ＡＮ
Ｄ）ゲート、ＤＬ……遅延回路、ＶＣＣ……電源電圧、
ＶＳＳ……接地電位。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 互いに交差して配置されるワード線及び
   ビット線と、上記ワード線と平行して配置され所定のタ
   イミングで選択的に選択レベルとされるプレート線と、
   そのゲートが対応する上記ワード線に共通結合される第
   １の選択ＭＯＳＦＥＴ、及びその一方の電極が対応する
   上記第１の選択ＭＯＳＦＥＴを介して上記ビット線に結
   合されその他方の電極が対応する上記プレート線に共通
   結合される第１の強誘電体キャパシタをそれぞれ含み、
   格子配列される第１の強誘電体メモリセルとを含むメモ
   リセルアレイと、 センスアンプ駆動信号に従って選択的に動作状態とさ
   れ、指定された上記第１の強誘電体メモリセルから対応
   する上記ビット線に出力される読み出し信号をそれぞれ
   増幅するセンスアンプと、 その一方の電極が対応する上記ビット線に電気的に接続
   されるキャパシタを含むダミーセルと、該キャパシタの
   他方の電極が共通結合され、上記プレート線の選択レベ
   ル及び非選択レベルをそれぞれその非選択レベル及び選
   択レベルとし、かつ上記プレート線と実質同時に選択レ
   ベルとされた後、上記センスアンプが動作状態とされる
   のに先立って非選択レベルに戻されるダミープレート線
   とを含むダミーセルアレイとを具備することを特徴とす
   る強誘電体メモリ。
2. 【請求項２】 請求項１において、 上記プレート線は、上記ダミープレート線と実質同時に
   非選択レベルに戻された後、上記センスアンプの増幅動
   作が充分に進行し又は終了した時点で再度選択レベルと
   されるものであることを特徴とする強誘電体メモリ。
3. 【請求項３】 互いに交差して配置されるワード線及び
   ビット線と、上記ワード線と平行して配置され所定のタ
   イミングで選択的に選択レベルとされるプレート線と、
   そのゲートが対応する上記ワード線に共通結合される第
   １の選択ＭＯＳＦＥＴ、及びその一方の電極が対応する
   上記第１の選択ＭＯＳＦＥＴを介して上記ビット線に結
   合されその他方の電極が対応する上記プレート線に共通
   結合される第１の強誘電体キャパシタをそれぞれ含み、
   格子配列される第１の強誘電体メモリセルとを含むメモ
   リセルアレイと、 センスアンプ駆動信号に従って選択的に動作状態とさ
   れ、指定された上記第１の強誘電体メモリセルから対応
   する上記ビット線に出力される読み出し信号をそれぞれ
   増幅するセンスアンプと、 その一方の電極が第２の選択ＭＯＳＦＥＴを介して上記
   ビット線に結合されるキャパシタを含むダミーセルと、
   該キャパシタの他方の電極が共通結合され、上記プレー
   ト線の選択レベル及び非選択レベルをそれぞれその非選
   択レベル及び選択レベルとし、かつ上記プレート線と実
   質同時に選択レベルとされるダミープレート線と、上記
   第２の選択ＭＯＳＦＥＴのゲートが共通結合され、上記
   ダミープレート線が選択レベルとされるのに先立って選
   択レベルとされた後、上記センスアンプが動作状態とさ
   れるのに先立って非選択レベルに戻されるダミーワード
   線とを含むダミーセルアレイとを具備することを特徴と
   する強誘電体メモリ。
4. 【請求項４】 請求項１，請求項２又は請求項３におい
   て、 上記ダミーセルを構成するキャパシタ及び第２の選択Ｍ
   ＯＳＦＥＴは、上記第１の強誘電体メモリセルを構成す
   る第１の強誘電体キャパシタ及び第１の選択ＭＯＳＦＥ
   Ｔとそれぞれ実質同一構造とされ、第２の強誘電体メモ
   リセルとして作用するものであることを特徴とする強誘
   電体メモリ。
5. 【請求項５】 請求項１，請求項２，請求項３又は請求
   項４において、 上記第１及び第２の強誘電体メモリセルは、ともに２ト
   ランジスタ・２セル型とされるものであることを特徴と
   する強誘電体メモリ。
6. 【請求項６】 請求項１，請求項２，請求項３，請求項
   ４又は請求項５において、 上記メモリセルアレイは、実質ビット線の延長方向に複
   数分割されるものであって、分割された上記メモリセル
   アレイのそれぞれを構成する上記ビット線の長さは、所
   望の記憶容量が得られる範囲で充分に短くされるもので
   あることを特徴とする強誘電体メモリ。
7. 【請求項７】 請求項１，請求項２，請求項３，請求項
   ４，請求項５又は請求項６において、 上記強誘電体メモリは、シングルチップマイクロコンピ
   ュータに搭載されるものであることを特徴とする強誘電
   体メモリ。