以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部分には原則として同一の符号を付し、その繰り返しの説明は省略する。
先ず、実施の形態に係わる半導体集積回路装置の構成について、図1を用いて説明する。図1は、半導体集積回路装置の構成を示すブロック図である。図1において、100は半導体集積回路装置に封止された半導体チップである。半導体集積回路装置の製造においては、半導体ウェハに、複数の製造工程を経て、複数の半導体チップが形成される。図1に示した半導体チップは、複数の製造工程を経て、形成された半導体チップを示している。半導体製造工程においては、製造工程における製造条件のばらつき等に起因して、例え同じ半導体ウェハに形成された複数の半導体チップ間でも、MOSFET等の素子および/あるいは配線等において特性にばらつきが生じる。勿論、半導体ウェハが異なれば、それぞれの半導体ウェハに形成された半導体チップ間で、素子(MOSFET等の素子と配線等も含めて)の特性にばらつきが生じる。なお、半導体集積回路装置は、特に制限されないが、複数の製造工程を経て形成された半導体チップが、パッケージに封止されて、完成品とされる。
半導体チップ100には、種々の回路ブロックが形成される。この実施の形態においては、種々の回路ブロックの内、マイクロプロセッサ(CPU)101と、バス102を介してCPU101に接続されたメモリ回路103、104が示されている。この実施の形態においては、メモリ回路103、104のそれぞれは、SRAMにより構成されている。
CPU101は、バス102を介して、プログラムを取り込み、取り込んだプログラムに従って所定の処理を行う。所定の処理においては、例えば、バス102を介してデータをメモリ回路から読み出したり、あるいはバス102を介してデータをメモリ回路等へ供給する。CPU101によって取り込まれるプログラムは、SRAM103、104から読み出される場合もあるが、図示されていない他のメモリ回路から読み出される場合も有る。プログラムに従って、CPU101により処理が行われているときに、バス102を介してCPU101へ読み出されるデータは、メモリ103、104のいずれかから出力される場合もあるいが、図示されていない他のメモリ回路等から出力される場合もある。同様に、CPU101が、処理を実行しているときに、CPU101からバス102を介して出力されるデータもメモリ回路103、104のいずれかに供給される場合も有るし、図示されていない他の回路ブロックに供給される場合も有る。
図1において、SRAM103、104は、互いに同様な構成にされている。しかしながら、SRAM103は、SRAM104と異なり、この半導体チップ100に固有のID(固有ID)を生成する機能が付加されている。CPU101から、SRAM103に対して、この半導体チップ100に固有のIDを生成させる固有ID生成指示信号(IDgen)105を供給することにより、SRAM103は、固有IDを生成する。SRAM103において生成された固有IDは、SRAM103に保持される。CPU101は、バス102を介して、SRAM103から保持されている固有IDを読み出し、セキュリティのために用いる。例えば、秘密鍵を生成するために、読み出した固有IDを用いる。固有IDをSRAMで生成するとき、CPU101は、固有ID生成の制御を行うと言う観点で見た場合、制御回路を構成していると見なすこともできる。
以下、ID生成機能付きSRAM103(メモリ回路)の構成について、複数の実施の形態を説明する。
なお、図1には、ID生成機能付きSRAM103が2個設けられている例が示されている。この様に、複数個のID生成機能付きSRAM103を用いれば、容易に複数の固有IDを生成することが可能となる。しかしながら、複数個を設けることに限定されるものではなく、ID生成機能付きSRAM103は1個でもよい。
(実施の形態1)
図2は、実施の形態1に係わる半導体集積回路装置の構成を示すブロック図である。図2において、図1と同じ部分には、同じ符号が付してある。図2において、200は昇圧回路(電圧発生回路)であり、202は昇圧回路200によって昇圧された昇圧電圧が供給される電圧配線である。また、同図において、203は、半導体チップ100に設けられた電源電圧端子であり、201は、電源電圧端子に供給される電源電圧VDDを、半導体チップ100内に形成された各回路ブロックに供給する電源電圧配線である。同図では、電源電圧配線201は、CPU101、SRAM103、104および昇圧回路200に接続されている。同図では省略されているが、半導体チップ100内の回路ブロック(CPU101、SRAM103、104および昇圧回路200を含む)には、接地電圧配線を介して接地電圧GNDが供給されている。CPU101、SRAM103、104および昇圧回路200のそれぞれは、電源電圧配線201と図示されていない接地電圧配線との間の電位差(VDD−GND)を電源電圧として動作する。
この実施の形態においては、昇圧回路200により、電源電圧VDDが昇圧され、昇圧された昇圧電圧が、電圧配線202を介して、複数のSRAM103、104のうち、ID生成機能付きSRAM103に、供給される。次に図3および図4(A)、(B)を用いて説明するが、ID生成機能付きSRAM103は、固有ID生成指示信号105を受けると、昇圧回路200により昇圧された昇圧電圧を用いて固有IDを生成し、保持する。
図3は、図2に示したID生成機能付きSRAM103の構成を示すブロック図である。同図において、300はセルアレイ(メモリアレイ)、301はワード線デコーダ(WLデコーダ)、302はビット線制御回路、303は入出力回路、304は制御部である。
セルアレイは、マトリクス状に配置された複数のメモリセルMを有する。マトリクスのそれぞれの行には、ワード線が配置され、ワード線のそれぞれには、その行に配置された複数のメモリセルMが接続されている。また、マトリクスのそれぞれの列には、ビット線対が配置され、ビット線対のそれぞれには、その列に配置された複数のメモリセルMが接続されている。
ID生成機能付きSRAM103には、バス102を介して複数のアドレス信号が供給される。複数のアドレス信号の一部は、ロウアドレス信号とされ、ワード線デコーダ301に供給される。また複数のアドレス信号の一部は、カラムアドレス信号とされ、ビット線制御回路302に供給される。ワード線デコーダ301は、供給されたロウアドレス信号をデコードし、複数のワード線(図示せず)から、ロウアドレス信号に従った1本のワード線を選択する。一方、ビット線制御回路302は、カラムアドレス信号をデコードし、複数のビット線対から、カラムアドレス信号に従った1対あるいは複数対のビット線対を選択する。すなわち、ワード線デコーダ301は、行選択回路と見なすことができ、ビット線制御回路302は、列選択回路と見なすことができる。
この様にして選択された1対のビット線対あるいは複数のビット線対は、入出力回路303を介して、バス102に接続される。
ワード線デコーダ301により、1本のワード線が選択されることにより、そのワード線に接続された複数のメモリセルM(1つの行における複数のメモリセル)が選択され、ビット線制御回路302により、1対あるいは複数対のビット線対が選択される。これにより、選択された1本のワード線と1対あるいは複数対のビット線対との交点に配置された1個あるいは複数個のメモリセルMが、メモリアレイ300から選択される。
制御部304は、CPU101(図1)から、読み出し動作および書き込み動作の指示を、読み出し/書き込み指示信号R/Wとして受ける。また、固有ID生成指示信号105を受ける。CPU101からの読み出し/書き込み指示信号R/Wが、読み出し動作を指示していた場合、ワード線デコーダ301に対して、ロウアドレス信号によって指定されたワード線に電源電圧VDDを印加することを指示する。また、このとき、制御部304は、入出力回路303に対して、選択された1対あるいは複数対のビット線対におけるデータをバス102に出力することを指示する。これにより、選択された1個あるいは複数個のメモリセルに保持されていたデータが、バス102を介して、CPU101に読み出される。
一方、CPU101からの読み出し/書き込み指示信号R/Wが、書き込み動作を指示していた場合、制御部304は、ワード線デコーダ301に対して、ロウアドレス信号によって指定されたワード線に電源電圧VDDを印加することを指示する。また、このとき、制御部304は、入出力回路303に対して、バス102におけるデータを、選択された1対あるいは複数対のビット線対へ伝える(入力する)ことを指示する。これにより、バス102を介して、CPU101からのデータが、選択された1個あるいは複数個のメモリセルに伝えられ、メモリセルに書き込まれる。
この実施の形態1においては、固有ID生成指示信号105が、制御部304に供給されると、制御部304は、ワード線デコーダ301に対して、昇圧回路200により形成された昇圧電圧を、ロウアドレス信号により指定されたワード線に印加する様に指示する。この指示により、ワード線デコーダ301は、選択したワード線に対して、電源電圧VDDよりも高い電圧である昇圧電圧を印加し、所定時間経過後、ワード線の電位を電源電圧VDDよりも低い電位へ低下させる。このとき、制御部304は、入出力回路303に対して、電源電圧VDDに相当する電圧を、選択された1対あるいは複数対のビッド線のそれぞれに印加する様に指示する。この指示に応答して、入出力回路303は、ビット線制御回路302とバス102との間を電気的に分離し、選択された1対あるいは複数対のビット線対のそれぞれに、電源電圧VDDに相当する電圧を印加する。言い換えるならば、選択されたビット線対の両方のビット線に対して、電源電圧VDDに相当する電圧が印加される。
この様にして、固有ID生成指示信号105が、制御部304に供給されると、選択された1個あるいは複数のメモリセルには、電源電圧VDDを超える昇圧電圧が、ワード線を介して供給される。このとき、電源電圧VDDに相当する電圧がビット線対を構成する1対のビット線のそれぞれに供給される。また、ワード線の電位は、所定の時間を経過すると、電源電圧VDDよりも低い電位へ低下される。
図3には、セルアレイ300内に配置されている複数のメモリセルの内の1個のメモリセルが、代表としてその回路が、同図の右上に示されている。
メモリセルMは、Pチャンネル型MOSFET(以下、P−MOSFETと称する)P1、P2とNチャンネル型MOSFET(以下、N−MOSFETと称する)N1〜N4を具備している。P−MOSFETP1のソースは、電源電圧ノードVnを介して、電源電圧VDDが給電されているところの電源電圧配線201に接続され、N−MOSFETN3のソースは、接地電圧ノードVsを介して、接地電圧GNDが給電されているところの接地電圧配線に接続されている。該P−MOSFETP1のドレインとN−MOSFETN3のドレインとは互いに共通に接続されている。また、P−MOSFETP1のゲートとN−MOSFETN3のゲートは、互いに共通に接続されている。これにより、P−MOSFETP1とN−MOSFETN3は、電源電圧VDDと接地電圧GNDとを電源電圧として動作する第1インバータ回路を構成する。
同様に、P−MOSFETP2のソースは、電源電圧VDDが給電される電源電圧配線201に接続され、N−MOSFETN4のソースは、接地電圧GNDが給電される接地電圧配線に接続され、P−MOSFETP2のドレインとN−MOSFETN4のドレインとは互いに共通に接続されている。また、P−MOSFETP2のゲートとN−MOSFETN4のゲートは、互いに共通に接続されている。これにより、P−MOSFETP2とN−MOSFETN4は、電源電圧VDDと接地電圧GNDとを電源電圧として動作する第2インバータ回路を構成する。
第1インバータ回路の入力であるところのP−MOSFETP1およびN−MOSFETN3のそれぞれのゲートは、第2インバータ回路の出力であるところのP−MOSFETP2およびN−MOSFETN4のそれぞれのドレインに接続されている。同様に、第2インバータ回路の入力であるところのP−MOSFETP2およびN−MOSFETN4のそれぞれのゲートは、第1インバータ回路の出力であるところのP−MOSFETP1およびN−MOSFETN3のそれぞれのドレインに接続されている。すなわち、第1インバータ回路と第2インバータ回路により、所謂ラッチ回路(保持回路)が構成されている。この場合、ラッチ回路は、第1および第2インバータ回路により構成されているため、電源電圧VDDと接地電圧GNDとの間の電圧差(電圧)を電源電圧として動作する。
第1インバータ回路の入力は、N−MOSFETN2を介して、1対のビット線を構成する一方のビット線BBに接続され、第2インバータ回路の入力は、N−MOSFETN1を介して、1対のビット線を構成する他方のビット線BTに接続されている。N−MOSFETN1およびN2のそれぞれのゲートは、ワード線WLに接続されている。該N−MOSFETN1およびN2は、1対のビット線とラッチ回路との間のデータ転送用のMOSFETとして機能する。該N−MOSFETN1およびN2のそれぞれは、ビット線に接続された第1入出力電極と、ラッチ回路の1対の入出力ノードI2、I1に接続された第2入出力電極とを有する。これらの第1および第2入出力電極は、ソースあるいはドレインとして機能するが、動作時の電圧により、ソースとドレインは変わるため、ここでは、単に入出力電極と表現する。
図4の(A)および(B)には、上記で説明したメモリセルMが、ロウアドレス信号とカラムアドレス信号によって選択された場合の動作波形が示されている。図4の(A)および(B)において、期間Trは、読み出し/書き込み指示信号R/Wによって、読み出し動作(モード)が指示されたときのワード線の電圧とビット線対の電圧の変化を示している。また、期間Twは、読み出し/書き込み指示信号R/Wによって、書き込み動作(モード)が指示されたときのワード線の電圧とビット線対の電圧の変化を示している。更に、期間Tiは、固有ID生成指示信号105によって、固有ID生成の動作(モード)が指示されたときのワード線の電圧とビット線対(BL対)の電圧の変化を示している。
読み出し動作が指示されたとき(Read)、選択されたワード線WLの電位は、図4(A)に示されている様に、接地電圧GNDから電源電圧VDD(選択電圧)に向けて立ち上げられる。ビット線対を構成するビット線BBとBTのそれぞれは、読み出し動作の前に、予め所定の電圧にプリチャージされている。ワード線WLの電圧が電源電圧VDDに向けて変化されることにより、転送用MOSFETN1およびN2が導通状態へと変化する。これにより、メモリセルMに保持されているデータに従って、ビット線対を構成する一方のビット線あるいは他方のビット線の電位が、プリチャージされた電位から低下する。
例えば、メモリセルMに、N−MOSFETN4をオン状態にし、N−MOSFETN1をオフ状態にする様なデータが保持されていた場合、ワード線WLの電位が上昇することにより、予めビット線BBに蓄積されていた電荷は、転送用MOSFETN2とN−MOSFETN4を介して放電され、ビット線BBの電位が低下する。このとき、N−MOSFETN3は、オフ状態を維持するため、ビット線BTの電位も維持される(図4(B))。
書き込み動作が指示されたとき(Write)、選択されたワード線WLの電位は、図4(A)に示されている様に、接地電圧GNDから電源電圧VDD(選択電圧)に向けて立ち上げられる。このとき、ビット線対を構成する一方のビット線と他方のビット線には、バス102および入出力回路303を介してCPU101から、書き込まれるべきデータに従った電位が与えられる。すなわち、ビット線対には、相補関係にある電圧が与えられる。
例えば、ビット線対を構成する一方のビット線BBには、電源電圧VDDに相当する電圧が供給され、他方のビット線BTには、接地電圧GNDに相当する電圧が供給される(図4(B))。ワード線WLの電位が電源電圧VDDに向けて上昇することにより、転送用MOSFETN1およびN2はオン状態へと変化する。これにより、第1インバータ回路を構成するP−MOSFETP1とN−MOSFETN3のゲートには、電源電圧VDDに相当する電圧が印加されることになる。これに対して、第2インバータ回路を構成するP−MOSFETP2とN−MOSFETN4のゲートには、接地電圧GNDに相当する電圧が印加される。第1インバータ回路と第2インバータ回路により、ラッチ回路が構成されているため、正帰還の作用が働き、第2インバータ回路を構成するN−MOSFETN4は、オフ状態へと移行し、第1インバータ回路を構成するN−MOSFETN3は、オン状態へと移行する。
この様にして、書き込むべきデータに従って、N−MOSFETN4またはN3がオン状態(オフ状態)となり、データの書き込みが行われる。データを書き込んだ後は、ワード線WLの電圧は、電源電圧VDDから接地電圧GNDへ向かって下降させられる。これにより、転送用MOSFETN1およびN2のそれぞれは、オフ状態となり、ラッチ回路の状態(安定状態)が保持される。言い換えるならば、メモリセルMに書き込まれたデータが保持される。
次に、固有ID生成の動作が指示されたときについて説明する。固有ID生成の動作が指示されると、固有ID生成指示信号105に応答して、制御部304は、ワード線デコーダ301に対して、昇圧回路200によって形成されている昇圧電圧を、選択したワード線WLに印加することを指示する。これにより、ワード線デコーダ301は、選択したワード線WLに対して、電源電圧VDDを超える電圧をワード線WLに印加する。このとき、制御部304は、入出力回路303に対して、選択されたビット線のそれぞれに対して電源電圧VDDに相当する電圧を供給する様に指示する。これにより、入出力回路303は、図4の(B)に示されている様に、ビット線対を構成する両方のビット線BB、BTのそれぞれに、電源電圧VDDに相当する電圧を供給する。ワード線デコーダ301は、ワード線WLの電圧を電源電圧VDDを超える電圧にした後、所定時間経過後の時刻t1において、その電圧を低下させる。
ワード線WLの電圧を電源電圧VDDよりも高くすることにより、転送用MOSFETN1およびN2のそれぞれにおけるしきい値電圧によって生じる電圧損失の低減が図られ、メモリセルに含まれるところのラッチ回路の入出力ノードI1、I2とビット線対BB、BTとの間での電圧転送が行われる。すなわち、ラッチ回路を構成する第1インパター回路と第2インバータ回路のそれぞれの入力には、同じ値の電圧(電源電圧VDDに相当する電圧)が印加されることになる。第1インバータ回路と第2インバータ回路により構成される正帰還の作用により、第1インバータ回路と第2インバータ回路のそれぞれの入力(ラッチ回路の入出力ノードI1、I2)の電位は、電源電圧VDDと接地電圧GNDとの間の中間電位となる。言い換えるならば、第1インバータ回路と第2インバータ回路により構成されるラッチ回路は、不定状態となる。
時刻t1において、ワード線WLの電位が低下し、転送用MOSFETN1、N2がオフ状態になると、P−MOSFETP1、P2およびN−MOSFETN3、N4のそれぞれが有する特性に従って、ラッチ回路の入出力ノードI1、I2における電圧が変化する。例えば、N−MOSFETN4の特性、例えばそのしきい値電圧がN−MOSFETN3のしきい値電圧よりも低い場合、入出力ノードI1における電圧は、入出力ノードI2おける電圧よりも先に低下する。この入出力ノードI1、I2間の電位差は、正帰還の作用により増幅される。この増幅により、N−MOSFETN4がオン状態、N−MOSFETN3はオフ状態で安定することになる。これらのMOSFETの特性の相違は、例えば、製造時のばらつきによって生じる。従って、メモリセルは、ワード線WLの電圧を低下させ、転送用MOSFETをオフ状態にしたとき、MOSFET等の素子の特性ばらつきに従ったデータを保持することになる。
これにより、製造時における素子等の特性ばらつきに基づいて、固有IDを生成することができる。生成した固有IDは、メモリセルMに保持されているため、CPU101により、その値を読み出すことにより、認証用の鍵として用いることが可能である。この場合、例えば、1本のワード線に接続された複数のメモリセルのそれぞれにおいて、上記した様に固有IDを生成する様にしてもよいし、1個のメモリセルで固有IDを生成する様にしてもよい。
実施の形態1によれば、固有ID生成指示信号に応答して、メモリセルのワード線の電圧が、メモリセルの電源電圧VDDよりも、絶対値的に高くされ、ビット線対を介してメモリセルに、メモリセルの電源電圧VDDに相当する電圧が供給される。これにより、ビット線対から、メモリセルを構成するラッチ回路へ伝達される電圧の損失の低減が図られ、メモリセルを確実に不定状態にすることが可能となる。また、ワード線の電圧を、メモリセルの電源電圧VDDよりも絶対値的に小さい値に低下させることにより、メモリセルを構成するMOSFETの特性に従ったデータ(固有ID)がメモリセル内で生成され、保持される。
上記した昇圧回路200としては、同じ半導体チップ100に形成され、他の回路ブロックへ昇圧電圧を供給する昇圧回路を用いる様にしてもよい。例えば、上記したライトアシストにおいては、比較的高い電圧が用いられ、この電圧を形成するための電圧発生回路が、半導体チップに設けられる。この電圧発生回路を、上記した昇圧回路200として兼用する様にしてもよい。
この様に、この実施の形態によれば、オーバヘッドを抑えながら、固有IDの生成が可能となる。
(実施の形態2)
図5は、実施の形態2に係わるSRAMの構成を示すブロック図である。図5に示すSRAMの構成は、図2および図3に示したSRAMの構成に類似している。図5において、図2および図3と同じ部分には同一の符号を付してあるので、相違点を主に説明する。
セルアレイ300は、図3において説明した様に、マトリクス状に配置された複数のメモリセルMを具備している。この実施の形態2においては、メモリセルMへの電源電圧VDDおよび/あるいは接地電圧GNDの給電が、固有ID生成指示信号105により制御される。
図5において、500はセル電源制御回路(電圧制御回路)であり、固有ID生成指示信号105を受け、セルアレイ300への電源電圧VDD(接地電圧GND)の給電を制御する。セル電源制御回路500は、この実施の形態2においては、電源電圧配線201と図示されていない接地電圧配線との間に接続され、電源電圧VDDと接地電圧GNDとの間の電圧差を、その電源として動作するインバータ回路により構成されている。該インバータ回路には、その入力として、固有ID生成指示信号105が供給される。該インバータ回路の出力、すなわちセル電源制御回路500の出力は、セルアレイ300に含まれている複数のメモリセルMのそれぞれの電源ノードに接続されている。なお、電源ノードについては、後で図6および図8を用いて説明するが、メモリセルMが、その動作電圧として電源電圧あるいは接地電圧を受電するノードである。
図5において、501は、セルアレイ300の周辺回路である。周辺回路501は、ワード線デコーダ(WLデコーダ)502、ビット線制御回路505、入出力回路503および制御部504を含んでいる。周辺回路501は、電源電圧配線201および図示されていない接地電圧配線に接続され、電源電圧VDDおよび接地電圧GNDが給電される。周辺回路501に含まれている各回路ブロック(ワード線デコーダ502、ビット線制御回路505、入出力回路503および制御部504等)は、電源電圧VDDと接地電圧GNDとの間の差電圧を電源電圧として動作する。
図5に示した制御部504、ワード線デコーダ502、ビット線制御回路505および入出力回路503のそれぞれは、図3で説明した制御部304、ワード線デコーダ301、ビット線制御回路302および入出力回路303のそれぞれに類似しているので、異なる部分を説明する。
制御部504は、読み出し/書き込み指示信号R/Wと、固有ID生成指示信号105を受け、固有ID生成指示信号105によって、固有IDの生成が指示されたとき、図3で説明した制御部304とは異なる動作をする。すなわち、固有IDの生成が指示されたとき、これに応答して、制御部504は、ワード線デコーダに対して、選択されたワード線を回路の接地電圧にすることを指示する。また、固有IDの生成が指示されたとき、制御部504は、ビット線制御回路505および入出力回路503に対して、複数のビット線対のそれぞれをプリチャージ状態に維持する様に指示をする。
ワード線デコーダ502は、図3で説明したワード線デコーダ301と同様に、読み出し動作および書き込み動作においては、電源電圧VDDに相当する電圧を選択したワード線に供給する。一方、固有IDの生成時には、制御部504からの指示に従って、ロウアドレス信号によって選択されたワード線を、接地電圧GNDに相当する電圧にする。同様に、ビット線制御回路505および入出力回路503は、読み出し動作および書き込み動作においては、図3に説明したビット線制御回路302および入出力回路303と同様な動作をする。しかしながら、固有IDの生成が指示されたときには、ビット線対をプリチャージ状態に維持する。
固有ID生成指示信号105は、固有IDの生成を指示するとき、例えばロウレベルからハイレベルへ変化される。固有ID生成指示信号105が、ハイレベルへ変化することにより、セル電源制御回路(インバータ回路)500は、メモリセルMに給電する電源電圧を電源電圧VDDから接地電圧GNDへ変える。これにより、メモリセルMには、電源電圧VDDの給電が行われなくなる。そのため、メモリセルMは、情報を保持することができなくなる。メモリセルMへの給電は、給電が中止されてから所定の時間後に、再開される。給電の再開により、電源電圧VDDがメモリセルMに供給されると、メモリセルMを構成する素子(MOSFET等)の持つ特性に従って、メモリセルMに含まれているラッチ回路の状態が定まる。これにより、製造時におけるばらつきに従ったデータが、メモリセルMにおいて生成され、格納されることになり、固有IDの生成が行われる。
給電の再開は、例えば、固有ID生成指示信号105をハイレベルに変化させた後、所定時間後にロウレベルへ変化させることにより、達成する。この様に変化する固有ID生成指示信号105は、制御回路であるCPU101(図1)によって形成される。また、固有IDを生成するためのメモリセルMとしては、セルアレイ300内の1個あるいは複数のメモリセルを用いることができる。この様にして、メモリセルMにおいて生成され、格納された固有IDは、それを用いる際に、CPU101によってSRAM103(図1)から読み出される。
セルアレイ300への給電を中止する際に、周辺回路501への給電も中止する様にしてもよい。これにより、消費電力の低減を図ることが可能である。しかしながら、本実施の形態2においては、周辺回路501への給電は、セルアレイ300への給電とは分離されている。これにより、セルアレイ300への電源電圧VDDの給電を中止している期間においても、周辺回路501への給電が行われる。この様にすることにより、セルアレイ300への給電が再開されるときに、周辺回路501からセルアレイ300へ供給される信号(例えばワード線の信号)の電位が変化するのを防ぐことが可能となり、セルアレイ300内のメモリセルに所望しないデータが書き込まれるのを防ぐことが可能となる。
図6は、図5を用いて説明したSRAMにおいて、メモリセルMの回路を詳細に示した図である。図6においても、図5と同じ部分には、同じ符号を付してあるので、同じ部分についての説明は省略する。なお、図6では、図5に示した電源電圧配線201は省略されている。また、セル電源制御回路も、インバータ回路でなく、ブロック500として示されている。
図6には、メモリセルMの回路が、同図において左上に代表例として示されている。メモリセルMの回路については、図3に示したメモリセルMと同じ構成になっており、メモリセルの回路において、図3と同じ部分には、同じ符号が付されている。メモリセルMを構成するP−MOSFETP1、P2のそれぞれのソースは、電源電圧ノードVnに接続され、N−MOSFETN3、N4のそれぞれのソースは、電源電圧(接地電圧)ノードVsに接続されている。電源電圧ノードVnと接地電圧ノードVsとの間に、電源電圧VDDと接地電圧GNDとの間の電圧差を印加することにより、メモリセルを構成するラッチ回路が、動作する。
図7の(A)〜(C)は、図6に示したSRAMの動作を示す波形図である。この波形図を基に、動作を説明する。図4の(A)および(B)と同様に、図7の(A)には、選択されたワード線の電圧波形が示されており、図7の(B)には、選択されたビット線対BLの電圧波形が示されている。図7の(C)には、セルアレイ300の電源電圧の波形が示されている。言い換えるならば、図7の(C)には、メモリセルMの電源電圧ノードVnの電圧波形が示されている。
図7の(A)〜(C)において、Trは読み出し動作(Read)の期間を示しており、Twは書き込み動作(Write)の期間を示しており、Tiは固有ID生成動作(ID生成)の期間を示している。図7(C)において、セル電源(セルアレイ300の電源)は、読み出し動作の期間Trと書き込み動作の期間Twにおいては、固有ID生成指示信号105(図5)がロウレベルにされているため、電源電圧VDDとなっている。そのため、この読み出し期間Trおよび書き込み期間Twにおける読み出し動作および書き込み動作は、図4で説明した動作と同じになるので、その説明は省略する。
固有ID生成動作の期間Tiにおいては、固有ID生成指示信号105が、CPU101により、ロウレベルからハイレベルへ変化される。この固有ID生成指示信号105は、CPU101により、例えばハイレベルへ変化させた後の所定時間後の時刻t1において、ロウレベルへ変化させられる。固有ID生成指示信号105が、ロウレベルからハイレベルへ変化されることにより、インバータ回路により構成されたセル電源制御回路500は、セルアレイ300へ給電する電圧を、図7(C)に示す様に、接地電圧GNDへ変化させる。また、時刻t1において、固有ID生成指示信号105がハイレベルからロウレベルへ変化されることにより、再び電源電圧VDDへと変化させる。
セルアレイ300の電源電圧、すなわちメモリセルMの電源電圧ノードVnにおける電圧は、固有ID生成指示信号105が、ハイレベルへ変化することにより、接地電圧GNDへ変化する。これにより、メモリセルMの電源電圧ノードVnと接地電圧ノードVsとの間の電位差が減少する。その結果、P−MOSFETP1、P2およびN−MOSFETN3、N4により構成されたメモリセル内のラッチ回路は、データを保持することができなくなる。すなわち、メモリセルに保持されていたデータが破壊される(不定状態)。データが破壊された後、すなわち、時刻t1において、固有ID生成指示信号105は、再びロウレベルへと変化される。これにより、メモリセルMの電源電圧ノードVnには、電源電圧VDDが供給される様になり、電源電圧ノードVnと接地電圧ノードVsとの間の電位差が大きくなり、ラッチ回路が動作を始める。
ラッチ回路が動作を始めると、ラッチ回路の1対の入出力ノードI1、I2の電圧は、P−MOSFETP1、P2およびN−MOSFETN3、N4等の素子の特性に従って、変化する。これらのMOSFETの特性は、半導体チップを製造するときのばらつきに応じて決まる。そのため、ラッチ回路の入出力ノードI1、I2の電圧も製造時のばらつきに応じて決まる。ラッチ回路は、入出力ノードI1とI2との間の電位差を拡大する様な正帰還動作を行う。その結果として、メモリセルM内のラッチ回路は、製造時のばらつきに応じたデータを保持することになる。
この様にして、メモリセルMに固有IDとなるデータが格納される。この実施の形態2においては、図7の(A)に示されている様に、ID生成の期間Tiにおいて、ワード線WLの電圧は接地電圧GNDにされている。これにより、メモリセルM内の転送用MOSFETN1、N2のそれぞれが、ID生成の期間においてオン状態となることを防いでいる。ID生成の期間において、メモリセルM内の転送用MOSFETがオン状態となると、この転送用MOSFETを介してビット線対BLの電圧が、入出ノードI1、I2に伝わることが考えられ、メモリセルM内のラッチ回路が、ビット線対BLからの電圧に従ったデータを保持してしまうことが考えられる。このように、ワード線WLの電圧を制御するために、図5で述べた様に、周辺回路501には、セルアレイ300の電源を遮断しているときにおいても、電源電圧配線201を介して給電が継続して行われる。
図8には、図6に示したSRAMの変形例が示されている。図8においても、図6と同じ部分には同じ符号を付している。そのため、図6と異なる部分を主に説明する。
図8に示したSRAMにおいては、セルアレイ300の接地電圧GNDを制御するセル電源制御回路(電圧制御回路)800が、図6に示したセル電源制御回路500の代わりに設けられている。セル電源制御回路800は、セルアレイ300に設けられたメモリセルMの接地電圧を制御する。すなわち、メモリセルMの接地電圧ノードVsに印加される電圧を、固有ID生成指示信号105に従って制御する。
セル電源制御回路800は、特に制限されないが、その動作電圧として、電源電圧VDDと接地電圧GNDとを受ける2個のインバータ回路(図示せず)を具備する。該2個のインバータ回路の内の第1のインバータ回路には、固有ID生成指示信号105が入力され、固有ID生成指示信号105の位相反転した信号を形成し、出力する。第1のインバータ回路の出力は第2のインバータ回路に入力され、第2のインバータ回路の出力が、セルアレイ300の接地電圧とされる。すなわち、セルアレイ300には、セル電源制御回路800により、固有ID生成指示信号105がバッファリングされ、接地電圧GNDとして給電される。これにより、固有ID生成指示信号105が、固有IDの生成を指示するところのレベルであるハイレベルにされると、セルアレイ300の接地電圧GNDは、電源電圧VDDへと変化する。
図9の(A)〜(C)は、図8のSRAMの動作を示す波形図である。図9の(A)〜(C)は、図7の(A)〜(C)と類似しているので、相違点を主に説明する。
図9の(C)は、図7の(C)と異なり、セルアレイ300の接地電圧(セルVSS)の電圧変化を示している。読み出し動作(Read)の期間Trおよび書き込み動作(Write)の期間Twにおいては、固有ID生成指示信号105は、ロウレベルとなっているため、セルアレイ300には、接地電圧GNDが給電される。すなわち、メモリセルMの接地電圧ノードVsには、接地電圧GNDが、セル電源制御回路800から供給される。これにより、図7と同様に、読み出し動作と書き込み動作が行われる。
固有ID生成の動作(ID生成)の期間Tiにおいては、図7において説明した様に、固有ID生成指示信号105は、ロウレベルからハイレベルへ変化し、所定時間t1後に、再びロウレベルへと変化する。セル電源制御回路800により、この固有ID生成指示信号105は、バッファリングされ、セルアレイ300に接地電圧GNDとして給電される。そのため、固有ID生成の期間Tiにおいては、セルアレイ300の接地電圧は、接地電圧GNDから電源電圧VDDへ変化し、所定時間t1後に、再び接地電圧GNDへと変化する。
セルアレイ300に供給される接地電圧、すなわちメモリセルMの接地電圧ノードVsに供給される電圧が、電源電圧VDDに近づくのに従って、電源電圧ノードVnと接地電圧ノードVsとの間の電位差が減少する。これにより、メモリセルM内のラッチ回路のデータは破壊される。所定時間t1後に接地電圧ノードVsの電位が、再び低下すると、ラッチ回路を構成するMOSFETの特性に従ったデータを、ラッチ回路は保持する様になる。これにより、図6および図7を用いて説明したのと同様に、製造時のばらつきに応じた固有IDのデータが、メモリセルMで生成され、格納される。
この変形例においても、ワード線デコーダ502等の周辺回路と、セルアレイ300とは、接地電圧は別々に給電される。これにより、固有ID生成の動作の期間Tiにおいても、周辺回路へは接地電圧GNDが供給される。ワード線デコーダ502は、固有ID生成の動作の期間Tiにおいても、接地電圧GNDが供給されているため、この期間Tiにおいて、ワード線WLに接地電圧GNDを供給する。この様にすることにより、メモリセルMに不所望なデータが書き込まれるのを低減することが可能とされている。
この実施の形態2によれば、半導体集積回路装置は、メモリセル内のラッチ回路を動作させる電源電圧を発生する電圧制御回路を具備する。固有ID生成指示に応答して、電源電圧制御回路は、その動作電圧としてラッチ回路に供給される電圧差が減少する様に、電源電圧を変更し、その後、上記した電圧差が大きくなる様に、電源電圧を変更する。これにより、メモリセル内のラッチ回路は不定状態にされ、その後、メモリセルを構成するMOSFET等の素子の特性に従ったデータ(固有ID)が生成され、保持される。
この実施の形態によれば、オーバヘッドの増加を抑えながら、固有IDを生成し、保持することが可能となる。
(実施の形態3)
図10(A)〜(C)は、実施の形態3に係わる半導体集積回路装置の構成を示す回路図である。
上記した実施の形態においては、半導体集積回路装置に内蔵されるSRAMを、例として説明した。この実施の形態3においては、SRAMの代わりに不揮発性メモリが用いられる例を説明する。図10(A)〜(C)には、不揮発性メモリのセルの構成が示されている。
特に制限されないが、実施の形態3に係わる半導体集積回路装置は、2種類の不揮発性メモリを具備している。すなわち、データを予め格納する不揮発性メモリと固有ID生成用の不揮発性メモリとを具備している。データを予め格納する不揮発性メモリは、例えば、図1におけるSRAM104の代わりに使われ、固有ID生成用の不揮発性メモリは、図1におけるID生成機能付きSRAM103の代わりに使われる。
データを予め格納する不揮発性メモリは、複数のメモリセルを有している。このメモリセルの構成が、図10の(A)および(B)に示されている。固有ID生成用の不揮発性メモリも、同様に複数のメモリセルを有しており、その内の1個のメモリセルの構成が、図10の(C)に示されている。
先ず、メモリセルの構成を、図10の(A)および(B)を用いて説明する。1個のメモリセル(不揮発性メモリセル:図では不揮発性セルと記載)は、ワード線WLに、それぞれゲートが接続されたN−MOSFETN5およびN6を有する。この2個のN−MOSFETN5、N6の内、一方のN−MOSFETN5の一方の電極(ソースあるいはドレイン)は、1対のビット線対BLの内の一方のビット線BTに接続され、他方のN―MOSFETN6の一方の電極(ソースあるいはドレイン)は、他方のビット線BBに接続される。N−MOSFETN5およびN6の他方の電極(ドレインあるいはソース)は、予め格納するデータに応じて、いずれかが接地電圧GNDに接続される。このとき、接地電圧GNDに接続されない他方の電極はフローティング状態とされる。
図10の(A)では、N−MOSFETN5の他方の電極が、接地電圧GNDに接続され、N−MOSFETN6の他方の電極はフローティング状態とされている。この様に接続された状態が、例えば“1”データを格納した状態とされる。これに対して、図10の(B)においては、N−MOSFETN6の他方の電極が、接地電圧GNDに接続され、N−MOSFETN5の他方の電極はフローティング状態とされている。この様に接続された状態が、例えば“0”データを格納した状態とされる。この様にして、予めデータがメモリセルに格納される。
メモリセルの読み出しは、ビット線対BLにプリチャージを行い、その後でワード線WLをハイレベルにすることにより、行われる。すなわち、ワード線WLをハイレベルにすることにより、その他方の電極が接地電圧GNDに接続されたMOSFETを介して、ビット線に予めプリチャージされていた電荷が放電され、ビット線対BLの内のいずれかのビット線の電圧が低下する。この電圧の低下を検出することにより、予め格納されていたデータの読み出しが行われる。
図10の(C)には、固有ID生成用のメモリセル(不揮発性メモリセル:図ではID生成用セルと記載)の構成が示されている。固有ID生成用のメモリセルは、ワード線WLにそのゲートが接続されたN−MOSFETN7、N8を有する。N−MOSFETN7の一方の電極(ソースあるいはドレイン)は、ビット線対BLの内の一方のビット線BTに接続され、N−MOSFETN8の一方の電極(ソースあるいはドレイン)は、ビット線対BLの内の一方のビット線BBに接続されている。また、N−MOSFETN7およびN8のそれぞれの他方の電極(ドレインあるいはソース)は、接地電圧GNDに接続されている。
図10に示した固有ID生成用のメモリセルにおいて、ビット線対BLを予めプリチャージし、その後、ワード線WLの電位をハイレベルにする。この様にすると、N−MOSFETN7およびN8を介して、ビット線BTおよびBBのそれぞれにプリチャージされていた電荷は放電され、ビット線BTおよびBBの電位は低下する。この時の電位の低下の速度は、N−MOSFETN7およびN8の特性に従って決定される。半導体チップの製造時におけるばらつきにより、N−MOSFETN7の特性とN−MOSFETN8の特性に差が生じるため、ビット線BTとビット線BBとの間で電位差が生じる。この実施の形態3においては、この電位差が検出され、固有IDとして用いる。この様にすることにより、予めデータを格納するメモリセルと同じ構造のメモリセルで、固有IDを生成することが可能となり、設計の容易性を図ることが可能となる。
なお、図10では、1個の固有ID生成用のメモリセルについて説明したが、複数個の固有ID生成用のメモリセルを設けるようにしてもよい。また、メモリセルを構成するMOSFETとしては、P−MOSFETで有ってもよい。さらにビット線対をプリチャージするのではなく、常時電流が供給される様にしてもよい。ビット線対の間の電位差は、差動増幅回路等で増幅してもよいし、正帰還を用いたラッチ回路で検出する様にしてもよい。
また、不揮発性メモリに格納されたデータおよび固有IDは、バス102(図1)を介して、CPU101により読み出される。
さらに、不揮発性メモリをSRAMの代わりに設けるのではなく、図1に示したSRAM103、104とは別に上記した不揮発性メモリを設ける様にしてもよい。
実施の形態3によれば、予めデータを格納する不揮発性メモリセルと同様な構成で、固有ID生成用の不揮発性メモリセルを得ることができるため、設計の容易性を向上させることが可能となる。また、オーバヘッドの増加を防ぐことが可能となる。
(実施の形態4)
図11は、実施の形態4に係わるSRAMの構成を示すブロック図である。同図に示すSRAMは、1個の半導体チップに形成されている。
実施の形態4においては、セルアレイは、複数のメモリブロック1100を有している。各メモリブロック1100は、互いに同様な構成にされている。そのため、図11においては、1個のメモリブロックが代表として、その内部の構成が示されている。特に制限されないが、各メモリブロックに対して1ビット毎の書き込みおよび読み出しが可能とされている。すなわち、時間的に並列に複数ビットのデータの書き込みD[0]〜D[n]あるいは読み出しQ[0]〜Q[n]が可能とされている。
以下、代表として示したメモリブロック1100について説明するが、残りのメモリブロックについても同様な構成にされていると理解されたい。
メモリブロック1100は、マトリクス状に配置された複数のメモリセルMCを有する。マトリクスにおける各行にはワード線W1〜Wnが配置され、各行に配置されたメモリセルMCのそれぞれは、その行に配置されたワード線に接続されている。また、マトリクスの各列には、ビット線対BL1〜BLnが配置され、各列に配置されたメモリセルMCのそれぞれは、その列に配置されたビット線対に接続されている。ビット線対BL1〜BLnのそれぞれは、1対のビット線BT1、BB1〜BTn、BBnを有している。
メモリセルMCの構成は、図示されていないが、図3において説明したメモリセルMと同じ構成を有している。すなわち、メモリセルMCのそれぞれは、図3に示したP−MOSFETP1、P2、N−MOSFETN1〜N4を具備している。N−MOSFETN1〜N4のうち、転送用N−MOSFETN1、N2のそれぞれのゲートは、そのメモリセルが配置された行におけるワード線に接続されている。また、転送用N−MOSFETN1、N2のそれぞれの電極は、そのメモリセルが配置された列におけるビット線対に接続されている。すなわち、転送用N−MOSFETN1の電極は、対応する列におけるビット線対BLの内の一方のビット線BTに接続され、転送用N−MOSFETN2の電極は、対応する列におけるビット線対BLの他方のビット線BBに接続されている。
図11において、1101は、行選択回路である。行選択回路1101は、図3において説明したワード線デコーダ301を含んでおり、アドレス制御回路1102から供給されるロウアドレス信号Xをデコードし、複数のワード線W1〜Wnの中から、ロウアドレス信号Xにより指定されたワード線を選択する。アドレス制御回路1102は、制御部1103からのアドレス制御信号TDECに基づいて、アドレス信号Aを取り込み、アドレス信号Aをロウアドレス信号Xとカラムアドレス信号Yに分離する。分離したロウアドレス信号Xは、上記した様に、行選択回路1101へ供給し、分離したカラムアドレス信号Yは列選択回路1104へ供給する。なお、同図では、アドレス信号A、ロウアドレス信号Xおよびカラムアドレス信号Yのそれぞれが、1本の信号線で示されているが、それぞれのアドレス信号は、複数のアドレス信号により構成されている。
列選択回路1104は、供給されたカラムアドレス信号をデコードし、複数のビット線対BL1〜BLnから、カラムアドレス信号によって指定されたビット線対を選択する。選択されたビット線対は、共通書き込みビット線対および共通読み出しビット線対に接続される。共通書き込みビット線対は、1対の共通書き込みビット線CTW、CBWを有し、共通読み出しビット線対は、1対の共通読み出しビット線CTR、CBRを有している。特に制限されないが、選択されたビット線対BLのうち、ビット線BT1(BTn)は、共通書き込みビット線CTWおよび共通読み出しビット線CTRに接続され、ビット線BB1(BBn)は、共通書き込みビット線CBWおよび共通読み出しビット線CBRに接続される。
共通書き込みビット線CTWおよびCBWは、書き込みドライバ1105に接続されている。書き込みドライバ1105は、入出力回路(IOバッファ)1107を介して、入力端子から供給される1ビットのデータD[0]を入力データDIとして受ける。書き込みイネーブル信号WTEが、書き込みを指示しているとき、書き込みドライバ1105は、入力データDIに従った電位を、共通書き込みビット線CTWおよびCBWに与える。ここで、共通書き込みビット線CTWおよびCBWに与える電位は、相補的な電位である。すなわち、例えば、共通書き込みビット線CTWにハイレベルの電圧を与える場合、共通書き込みビット線CBWにはロウレベルの電圧を与える。
共通読み出しビット線CTR、CBRは、センスアンプ1106に接続されている。センスアンプ1106は、読み出しイネーブル信号RDEにより読み出し動作が指示され、センスアンプ活性化信号SAEにより、センスアンプの活性化が指示されると、共通読み出しビット線CTRとCBRとの間の電位差を増幅し、出力データDOとして、入出力回路1107へ供給する。入出力回路1107は、供給された出力データDOに従った1ビットのデータQ[0]を出力する。
選択されたビット線対における1対のビット線の電圧は、選択されたメモリセルに格納(記憶)されているデータに従って、相補的な電圧となる。例えば、ビット線対BL1を構成するビット線BT1の電圧が、選択されたメモリセルに格納されているデータに従って、ハイレベルとなる場合、このビット線対BL1を構成する他のビット線BB1の電圧は、ロウレベルとなる。これにより、選択されたビット線対が接続される共通読み出しビット線CTR、CBRの電圧も相補的な電圧となる。
制御部1103は、クロック信号CLK、出力イネーブル信号CEN、ライトイネーブル信号WENおよび固有ID生成指示信号IDENを受けて、これらの信号を基に、上記した制御信号TDEC、WTE、RDE、SAEを形成する。
アドレス信号Aに基づいて、ワード線とビット線対が選択され、選択されたワード線とビット線対に接続されているメモリセルが、マトリクス状に配置された複数のメモリセルから選択される。選択されたメモリセルに対して、書き込み動作の場合には、書き込みドライバ1105から書き込むべきデータに従った相補的な電圧が、共通書き込みビット線CTW、CBWおよびビット線BT1、BB1(BTn、BBn)を介して、選択されたメモリセルに与えられ、メモリセルへの書き込みが行われる。同様に、選択されたメモリセルからの読み出し動作の場合には、メモリセルに格納されているデータに従って、ビット線BT1、BB1(BTn、BBn)の電圧が相補的な電圧となる。この相補的な電圧は、共通読み出しビット線CTR、CBRを介して、センスアンプ1106に与えられ、その電位差が増幅され、データQ[0]として入出力回路1107から出力される。
ワード線W1〜Wnは、複数のメモリブロック1100に渡って配線されており、それぞれのメモリブロックにおける行から、ロウアドレス信号Xに従った行が選択される。一方、同図では、省略されているが、カラムアドレス信号Yは、アドレス制御回路1102から各メモリブロック内の列選択回路1104に供給され、各メモリブロック内で、列の選択が行われ、上記で説明した代表のメモリブロックと同じ動作が行われる。
後で、図12および図13を用いて説明するが、固有ID生成指示信号IDENにより、固有IDの生成が行われる。
図12は、図11に示したSRAMの列選択回路1104およびセンスアンプ1106の構成を示す回路図である。また、図13の(A)〜(G)は、図11に示した回路の動作を説明するための波形図である。
図11において、列選択回路1104は、複数のビット線対BL1〜BLnのそれぞれに対応した複数の単位列選択回路を有している。図12において、破線のブロック1200−1〜1200−nのそれぞれは、単位列選択回路である。同図では、単位列選択回路1200−1が、代表としてその回路が示されている。代表の単位列選択回路1200−1についてのみ、以下、説明するが、他の単位列選択回路も同様である。
単位列選択回路1200−1は、ビット線対BLnと共通読み出しビット線対との間に接続されたP−MOSFETP3、P4と、カラムアドレス信号Yとセンスアンプ活性化信号SAEの反転信号とを受けるナンド(NAND)回路1201とを有している。すなわち、P−MOSFETP3は、そのドレイン・ソースの経路が、ビット線対BLnを構成するビット線BTnと共通読み出しビット線CTRとの間に接続され、P−MOSFETP4は、そのドレイン・ソースの経路が、ビット線対BLnを構成するビット線BBnと共通読み出しビット線CBRとの間に接続されている。P−MOSFETP3とP4のゲートは、共通に接続されており、ナンド回路1201により形成された選択信号が供給される。P−MOSFETP3、P4のそれぞれは、ビット線BTn、BBnと共通読み出しビット線CTR、CBRとの間を、ナンド回路1201からの選択信号に従って、選択的に接続するカラムスイッチとして機能する。
同図では、図面が複雑になるのを避けるために、1本のカラムアドレス信号Yが、ナンド回路1201に供給される様に示されている。しかしながら、複数のカラムアドレス信号Yが、ナンド回路1201に供給されているものと理解されたい。これにより、ナンド回路1201は、複数のカラムアドレス信号のそれぞれの電圧(レベル)の組み合わせが、所定の組み合わせであり、センスアンプ活性化信号SAEが、ロウレベルのときに、ロウレベルの選択信号を形成する。このロウレベルの選択信号によって、カラムスイッチである、P−MOSFETP3、P4がオン状態にされ、ビット線BTn、BBnと共通読み出しビット線CTR、CBRとが電気的に接続される。
他の単位列選択回路1200−2〜1200−nのそれぞれも、上記した単位列選択回路1200−1と同様な構成にされている。ただし、単位列選択回路1200−2〜1200−nのそれぞれにおけるナンド回路1201がロウレベルの選択信号を出力する条件が異なっている。すなわち、複数のカラムアドレス信号Yの電位の組み合わせが、それぞれのナンド回路1201間で異なる様にされている。これにより、カラムアドレス信号Yよって、複数の単位列選択回路1200−1〜1200〜nのうちの1個の単位列選択回路が、その単位列選択回路に対応した(接続した)ビット線を、共通読み出しビット線CTR、CBRへ接続する。
共通読み出しビット線CTR、CBRに接続されたセンスアンプ1106は、センスアンプ回路と、共通読み出しビット線CTR、CBRをプリチャージするプリチャージ回路とを有している。プリチャージ回路は、電源電圧VDDと共通読み出しビット線CTR、CBRとの間に、そのソース・ドレイン経路が接続されたP−MOSFETP6、P5と、共通読み出しビット線CTR、CBR間に、そのソース・ドレイン経路が接続されたP−MOSFETP7とを具備している。
これらのP−MOSFETP5〜P7のそれぞれのゲートには、プリチャージ制御信号が供給される。プリチャージ制御信号がロウレベルとなることにより、これらのP−MOSFETP5〜P7はオン状態となり、共通読み出しビット線CTR、CBRを、電源電圧VDDへプリチャージする。これらのP−MOSFETにおいて、P−MOSFETP7は、それがオン状態にされることにより、共通読み出しビット線CTR、CBRを電気的にショート(短絡)させ、共通読み出しビット線CTR、CBRの電圧の均等化を図る様に機能する。
センスアンプ回路は、共通読み出しビット線CTR、CBR間の電位差を増幅する様に動作する。この実施の形態においては、センスアンプ回路は、P−MOSFETP9、P10と、N−MOSFETN9、N10、N11を有している。
P−MOSFETP9のソース・ドレイン経路は、電源電圧VDDと入出力ノードIO1との間に接続され、N−MOSFETN9のソース・ドレイン経路は、入出力ノードIO1とN−MOSFETN11のドレインに接続されている。また、P−MOSFETP9のゲートとN−MOSFETN9のゲートは、共通にされ、入出力ノードIO2に接続されている。上記したP−MOSFETP10のソース・ドレイン経路は、電源電圧VDDと入出力ノードIO2との間に接続され、N−MOSFETN10のソース・ドレイン経路は、入出力ノードIO2とN−MOSFETN11のドレインに接続されている。また、P−MOSFETP10のゲートとN−MOSFETN10のゲートは、共通にされ、入出力ノードIO1に接続されている。
上記したN−MOSFETN11のソースは、接地電圧GNDに接続され、そのゲートには、センスアンプ活性化信号SAEに基づいた制御信号が供給されている。上記した入出力ノードIO1は、共通読み出しビット線CBRに接続され、入出力ノードIO2は、共通読み出しビット線CTRに接続されている。
上記した接続により、P−MOSFETP9とN−MOSFETN9とにより第1のインバータ回路が構成され、P−MOSFETP10とN−MOSFETN10とにより第2のインバータ回路が構成される。第1のインバータ回路の入力は、第2のインバータ回路の出力に相当する入出力ノードIO2に接続され、第2のインバータ回路の入力は、第1のインバータ回路の出力に相当する入出力ノードIO1に接続されている。すなわち、第1および第2のインバータ回路によってラッチ回路が構成されている。これにより、センスアンプ活性化信号SAEによって、スイッチとして動作するN−MOSFETN11が、オン状態にされると、入出力ノードIO1とIO2との間の電位差を増幅する様にラッチ回路が動作する。すなわち、共通読み出しビット線CTRとCBR間の電位差を増幅する様に動作する。
センスアンプ1106は、制御部1103(図11)からの読み出しイネーブル信号RDE、センスアンプ活性化信号SAEを受けて、上記したセンスアンプ回路、プリチャージ回路および複数の単位列選択回路を制御する制御信号を形成する制御回路を具備している。勿論、この制御回路は、図11に示した制御部1103に設ける様にしてもよい。制御回路は、制御信号であるセンスアンプ活性化信号SAEを受け、スイッチとして機能するN−MOSFETN11の制御信号を形成するバッファ回路1204と、センスアンプ活性化信号SAEを受けて、複数の単位列選択回路1200−1〜1200−nへの選択信号を形成するインバータ回路1202を有している。
また、制御回路は、読み出しイネーブル信号RDEとセンスアンプ活性化信号SAEとを受けるノア(NOR)回路1203を有している。ノア回路1203の出力は、プリチャージ回路を構成するP−MOSFETP5〜P7のゲートに供給される。また、ノア回路1203の出力は、N−MOSFETN11のドレインと電源電圧VDDとの間に、そのソース・ドレイン経路が接続されたP−MOSFETP11のゲートにも供給されている。
上記したP−MOSFETP11は、共通読み出しビット線CTR、CBRのプリチャージを行うとき、オン状態にされ、N−MOSFETN11のドレインを電源電圧VDDへ上昇させる。言い換えるならば、N−MOSFETN9およびN10のソースを、電源電圧VDDへ上昇させる。これにより、プリチャージを行っているときには、ラッチ回路の電源電圧ノードVnと接地電圧ノードVsには、電源電圧VDDが印加されることになり、センスアップ回路を構成するラッチ回路の安定状態を破壊することができる。
なお、図12では、共通書き込みビット線CTW、CBWが省略されている。
図13の(A)〜(G)には、図11に示した信号の波形が示されている。図13の(A)は固有ID生成指示信号IDENの波形を示し、図13の(B)はクロック信号CLKの波形を示し、図13の(C)はアドレス信号Aの波形を示している。図13の(D)は、カラムアドレス信号Yを示し、図13の(F)は、共通読み出しビット線CTR、CBRの電圧の変化を示している。また、図13の(E)は、制御部1103(図11)により形成される読み出しイネーブル信号RDEの波形を示し、図13の(G)は、制御部1103により形成されるセンスアンプ活性化信号SAEの波形を示している。
読み出しイネーブル信号RDEおよびセンスアンプ活性化信号SAEは、クロック信号CLK、出力イネーブル信号CEN、書き込みイネーブル信号WENおよび固有ID生成指示信号IDENに基づいて、制御部1103が形成する。図11に示した、書き込みイネーブル信号WTEおよびアドレス制御信号TDECも、読み出しイネーブル信号RDEおよびセンスアンプ活性化信号SAEと同様に、クロック信号CLK、出力イネーブル信号CEN、書き込みイネーブル信号WENおよび固有ID生成指示信号IDENに基づいて、制御部1103が形成する。制御部1103は、例えば複数の論理回路を組み合わせることにより、実現することができる。
次に、図13に示した波形に基づいて、本実施の形態に係わるSRAMの動作を説明する。
本実施の形態に係わるSRAMは、特に制限されないが、クロック信号CLKに同期して動作する。図13において、Trで示されている期間は読み出し動作(Read)の期間を示しており、Tiで示されている期間は固有ID生成の動作(ID生成)の期間を示している。また、Tpは、読み出し動作(Read)前の動作の期間を示している。
クロック信号CLKに同期して、動作するため、図13において、時刻t1において、クロック信号CLK(図13の(B))の電位が立ち上がると、アドレス制御信号TDECが発生する。アドレス制御信号TDECが発生することにより、アドレス制御回路1102(図11)は、そのときのアドレス信号A(図13の(C))を取り込み、ロウアドレス信号Xとカラムアドレス信号Yを生成する。
生成されたロウアドレス信号Aに基づいて、行選択回路1101(図11)によって、複数のワード線W1〜Wnの内の1本のワード線が選択され、ハイレベルにされる。読み出し前の期間Tpにおいて、それぞれのビット線対BL1〜BLnはプリチャージされている。例えば、行選択回路1101により、ワード線W1が選択され、ハイレベルにされた場合、ワード線W1に接続されている複数のメモリセルMCのそれぞれに格納されていたデータに従って、ビット線対BL1〜BLnのそれぞれにプリチャージされていた電荷が放電され、それぞれのビット線対の電位が定まる。
カラムアドレス信号Y(図13の(D))に基づいて、列選択回路1104(図11)により、複数のビット線対BL1〜BLnからビット線対が選択され、選択されたビット線対は共通読み出しビット線CTR、CBRに接続される。図13の(D)においては、単位列選択回路1200−1内のナンド回路1201に供給されるカラムアドレス信号が、全てハイレベルの状態を示している。この場合には、カラムスイッチとして動作するP−MOSFETP3、P4を介してビット線BT1、BB1が、共通読み出しビット線CTR、CBRに接続される。
読み出し動作(Read)の前の期間Tpにおける動作(書き込み動作あるいは読み出し動作)は終了している。そのため、時刻t1よりも前の時刻において、ライトイネーブル信号WENと出力イネーブル信号CENは、例えばロウレベルにされている。これにより、時刻t1よりも前の時刻において、読み出しイネーブル信号RDEおよびセンスアンプ活性化信号SAEは、ともにロウレベルとなっている。そのため、時刻t1よりも前の時刻において、ノア回路1203の出力はロウレベルとなり、プリチャージ回路内のP−MOSFETP5〜P7はオン状態となる。これらのP−MOSFETP5、P6を介して、共通読み出しビット線CTR、CBRは、電源電圧VDDによりプリチャージされる。また、共通読み出しビット線CTRとCBR間の電位差が減少する様に、P−MOSFETP7によって、共通読み出しビット線CTR、CBR間がショートされる。
センスアンプ活性化信号SAEもロウレベルとなっているため、センスアンプ活性化用のスイッチであるN−MOSFETN11はオフ状態にされている。これに対して、プリチャージ用のP−MOSFETP11は、ノア回路1203の出力によりオン状態にされている。そのため、センスアンプ回路内のラッチ回路の接地電圧ノードVsは、P−MOSFETP11を介して電源電圧VDDによりプリチャージされる。この結果、センスアンプ回路の電源電圧ノードVnと接地電圧ノードVsとの間の電位差が減少され、センスアンプ回路の安定状態は破壊されている。
時刻t1において、例えば出力イネーブル信号CENとライトイネーブル信号WENとにより、読み出し動作(Read)が指定されると、これに応じて、読み出しイネーブル信号RDE(図13の(E))がハイレベルへと変化する。読み出しイネーブル信号RDEがハイレベルへ変化した後、所定時間後に、センスアンプ活性化信号SAE(図13の(G))がロウレベルからハイレベルへ変化させられる。
読み出しイネーブル信号RDEがハイレベルへ変化することにより、ノア回路1203の出力もハイレベルへと変化する。これにより、プリチャージ回路内のP−MOSFETP5〜P7のそれぞれはオフ状態にされる。また、プリチャージ用のP−MOSFETP11もオフ状態とされる。これにより、共通読み出しビット線CTR(図13の(F))の電位は、P−MOSFETP4を介して接続されているビット線BT1の電位に従って変化し、共通読み出しビット線CBRの電位は、P−MOSFETP3を介して接続されているビット線BB1の電位に従って変化する。
センスアンプ活性化信号SAEがロウレベルからハイレベルへと変化することにより、センスアンプ活性化用のN−MOSFETN11がオン状態となり、共通読み出しビット線CTRとCBR間の電位差を増幅する。なお、増幅された結果は、同じ共通読み出しビット線CTR、CBRを介して、入出力回路1107へ伝えられる。
センスアンプ活性化信号SAEは、ハイレベルに変化した後、所定時間を経過したところでロウレベルへ変化する。読み出しイネーブル信号RDEについても、それがハイレベルへ変化した後、所定時間を経過したところで、ロウレベルへ変化する。
この様にして、メモリセルに格納されていたデータは読み出される。また、読み出しイネーブル信号RDEおよびセンスアンプ活性化信号SAEは、ロウレベルへと変化することにより、プリチャージ回路内のP−MOSFETP5〜P7がオン状態にされ、プリチャージ用のP−MOSFETP11もオン状態にされる。これにより、再び、共通読み出しビット線CTR、CBRのプリチャージと電位の均等化が行われ、センスアンプ内のラッチ回路は、その安定状態が破壊され、次の動作に備える。
次に、固有ID生成の動作を説明する。固有ID生成の動作は、固有ID生成指示信号IDENによって、SRAMに指示される。この実施の形態においては、固有ID生成指示信号IDENをハイレベルに変化させることにより、その指示がなされる。
図13において、時刻t2で固有ID生成指示信号IDENは、ロウレベルからハイレベルへ変化されている。すなわち、時刻t2において、固有ID生成の動作が指示されている。
固有ID生成指示信号IDENのハイレベルにより、制御部1103(図11)は、固有ID生成の動作が指定されたことを把握し、特に制限されないが、アドレス制御信号TDECの発行を中止する。これにより、クロック信号CLKが、期間Tiにおいて、ハイレベルに変化しても、アドレス制御回路1102は、アドレス信号Aの取り込みと、ロウアドレス信号Xおよびカラムアドレス信号Yの生成を行わない。
また、固有ID生成指示信号IDENがハイレベルにされていることにより、クロック信号CLKが、期間Tiにおいてハイレベルに変化しても、制御部1103は、読み出しイネーブル信号RDEをハイレベルに変化させない。この場合、制御部1103は、クロック信号CLKがハイレベルに変化してから、所定時間後の時刻t3においてセンスアンプ活性化信号SAEをハイレベルに変化させる。
読み出しイネーブル信号RDEがハイレベルへ変化しないため、期間Trにおいてセンスアンプ活性化信号SAEがロウレベルへ変化してから、時刻t3までの間、ノア回路1203には、ロウレベルの読み出しイネーブル信号RDEとセンスアンプ活性化信号SAEが供給される。そのため、この期間、ノア回路1203はロウレベルの制御信号を形成する。
このロウレベルの制御信号により、プロチャージ回路内のP−MOSFETP5〜P7およびプリチャージ用のP−MOSFETP11は、オン状態となる。すなわち、共通読み出しビット線CTR、CBRのそれぞれは、P−MOSFETP6、P5により、電源電圧VDDに接続され、プリチャージが継続して行われる。また、この期間においては、オン状態となっているP−MOSFETP7によって、共通読み出しビット線CTRとCBRとはショートされ、電位の均等化が行われている。さらに、センスアンプ回路内のラッチ回路の接地電圧ノードVsは、オン状態のP−MOSFETP11により電源電圧VDDにプリチャージされており、センスアンプ回路内のラッチ回路は、その安定した状態が破壊されている。
時刻t3において、センスアンプ活性化信号SAEが、ロウレベルからハイレベルへと変化することにより、ノア回路1203からはハイレベルの制御信号が出力される様になる。これにより、プリチャージ回路内のP−MOSFETP5〜P7のそれぞれはオフ状態へと変移する。また、プリチャージ用のP−MOSFETP11もオフ状態へ変移する。
一方、センスアンプ回路活性化用のスイッチであるN−MOSFETN11は、センスアンプ活性化信号SAEがハイレベルへ変化することにより、オン状態へ変移する。これにより、センスアンプ回路が動作を開始する。このとき、センスアンプ活性化信号SAEは、インバータ回路1202により反転されて、反転により形成された選択信号が、各単位列選択回路1200−1〜1200−nのそれぞれにおけるナンド回路1201に供給される。
センスアンプ活性化信号SAEを位相反転して得たところのこの選択信号は、各単位列選択回路1200−1〜1200−nに対して、ビット線対と共通読み出しビット線対との間を、電気的に分離することを指示する制御信号として機能する。すなわち、このロウレベルの選択信号によって、各単位列選択回路のそれぞれにおけるナンド回路1201は、ハイレベルの信号をカラムスイッチとして機能するP−MOSFETP3、P4に供給する。これにより、P−MOSFETP3、P4によって、複数のビット線対BL1〜BLnと共通読み出しビット線CTR、CBRとの間が電気的に分離される。
センスアンプ回路が動作を開始するとき、センスアンプ回路のそれぞれの入力(IO1、IO2)である共通読み出しビット線CTR、CBRのそれぞれの電位は、電源電圧VDDにプリチャージされた状態となっている。そのため、センスアンプ回路のそれぞれの入力の間では、電位差が生じていない。この場合、センスアンプ回路を構成するP−MOSFETP9、P10およびN−MOSFETN9、N10の特性のばらつきに従った状態へ、センスアンプ回路は変移する。すなわち、製造時のばらつきにより生じるP−MOSFETP9、P10およびN−MOSFETN9、N10の特性のばらつきにより、入出力ノードIO1、IO2の電位が定まる。インバータ回路により構成されたラッチ回路の正帰還の作用によって、この入出力ノードIO1、IO2間の電位差が増幅され、安定した状態となる。この様にして、生成した固有IDは、共通読み出しビット線CTR、CBRを介して、入出力回路1107に伝えられ、CPU等により利用される。
この実施の形態においては、センスアンプ回路を構成するMOSFET等の素子のばらつきを用いて、固有IDが生成される。
固有IDは、図11に示した各メモリブロックのそれぞれにおいて、生成するようにしてもよい。この場合には、複数の固有IDを得ることができる。
また、センスアンプ回路の例として、この実施の形態では、ラッチ回路を有するセンスアンプ回路を用いた場合を説明したが、それに限定されない。例えば、共通読み出しビット線CTRにそのゲートが接続された第1のMOSFETと、共通読み出しビット線CBRにそのゲートが接続された第2のMOSFETを用意する。用意した第1のMOSFETと第2のMOSFETソースを互いに接続し、この接続点に電流源を設ける様にし、第1と第2のMOSFETを流れる電流の差を検出する様なセンスアンプ回路においても適用することができる。この場合には、第1および第2のMOSFETの特性のばらつきを利用して、固有IDを生成することが可能となる。
また、この実施の形態は、SRAMを例に説明したが、不揮発性メモリ、DRAM、あるいはフラッシュメモリで有ってもよい。
この実施の形態4によれば、互いに同じ電圧にプリチャージされたビット線対(共通読み出しビット線対)間の電位差をセンスアンプ回路が増幅する。そのため、センスアンプは、それを構成するMOSFETの特性に従った状態に変移する。この状態が固有IDとして、CPU等により利用される。
(実施の形態5)
図14は、実施の形態5に係わる半導体集積回路装置の構成を示すブロック図である。図14に示す半導体集積回路装置は、図1に示した半導体集積回路装置に類似しているので、図1との相違点を主に説明する。
図1に示した半導体集積回路装置においては、CPU101からID生成機能付きSRAM103に対して、固有ID生成指示信号105を供給し、SRAM103において生成された固有IDは、バス102を介してCPU101に供給される様になっている。これに対して、この実施の形態5においては、半導体集積回路装置の半導体チップ100にID生成モジュール1400が形成される。
この実施の形態においては、CPU101からID生成モジュール1400に対して、固有ID生成指示信号1403が供給され、ID生成モジュール1400は、固有ID生成指示信号1403を受けることにより、上記した固有ID生成指示信号105あるいはIDENを、ID生成機能付きSRAM103へ供給する。ID生成機能付きSRAM103は、図1に示したID生成機能付きSRAM103と同様な構成にされている。
複数のID生成機能付きSRAM103のそれぞれは、固有ID生成指示信号105(IDEN)を受けると、上記した各実施の形態で述べた様にして、固有IDを生成する。生成した固有IDは、バス102ではなく、個別の信号線を介して、ID生成モジュール1400へ供給する。ID生成モジュール1400は、ID生成機能付きSRAM103のそれぞれから供給された固有IDに基づいて、固有IDを生成し、固有ID1401として、CPU101へ供給する。この様にすることにより、より強固な固有IDを生成することが可能となる。なお、図14において、CPU101は、ID生成モジュール1400を制御する。制御することを明示するために、図14においては、CPU101は、制御回路CPUと記載されている。
上記した実施の形態3は、不揮発性メモリに係わる実施の形態である。図14において、SRAM104を予めデータを格納した不揮発性メモリ、103をID生成用不揮発性メモリとすればよい。この場合、不揮発メモリ104は、図10の(A)および(B)に示した不揮発性セルを含み、ID生成用不揮発性メモリ103は、図10の(C)に示したID生成用セルを含む。
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。