JP4197939B2 - 不揮発性強誘電体メモリ制御装置 - Google Patents
不揮発性強誘電体メモリ制御装置 Download PDFInfo
- Publication number
- JP4197939B2 JP4197939B2 JP2002381453A JP2002381453A JP4197939B2 JP 4197939 B2 JP4197939 B2 JP 4197939B2 JP 2002381453 A JP2002381453 A JP 2002381453A JP 2002381453 A JP2002381453 A JP 2002381453A JP 4197939 B2 JP4197939 B2 JP 4197939B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- cell
- code
- unit
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- Memory System (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性強誘電体メモリ制御装置に関するもので、特に、システムオンチップ構造において内部メモリとして強誘電体メモリを用いる場合内部メモリダンプを制御する技術に関する。
【０００２】
【従来の技術】
一般に、不揮発性強誘電体メモリ即ち、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）はＤＲＡＭ程度のデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため次世代記憶素子として注目を浴びている。
【０００３】
かかるＦＲＡＭはＤＲＡＭと略類似した構造を有する記憶素子としてキャパシタの材料として強誘電体を用いて強誘電体の特性の高い残留分極を用いたものである。
ＦＲＡＭはこのような残留分極特性によって素子に形成された電界を除去してもデータが消滅しない。
【０００４】
図１は一般的な強誘電体の特性のヒステリシスループを示す。
ヒステリシスループは電界を除去しても電界によって誘起された分極が残留分極の存在によって消滅せず一定量（ｄ、ａ）を維持していることが分かる。
不揮発性強誘電体メモリセルは前記ｄ、ａ状態を各々１、０に対応して記憶素子に応用したものである。
【０００５】
図２は、従来の不揮発性強誘電体メモリの単位セルの素子構成を示す。
不揮発性強誘電体メモリの単位セルは、片方向にビットラインＢ／Ｌが形成され、ビットラインＢ／Ｌと交差する方向にワードラインＷ／Ｌが形成される。また、ワードラインＷ／Ｌに一定の間隔を置いてワードラインＷ／Ｌと同一の方向にプレートラインＰ／Ｌが形成される。
【０００６】
又、トランジスタＴ１はゲートがワードラインＷ／Ｌに連結され、ソースはビットラインＢ／Ｌに連結され、ドレインは強誘電体キャパシタＦＣ１の一端と連結される。また、強誘電体キャパシタＦＣ１の他の一端はプレートラインＰ／Ｌに連結される（例えば、特許文献１参照）。
【０００７】
かかる構成を有する従来の不揮発性強誘電体メモリのデータ入／出力動作を図３(a)及び図３(b)を参照して説明する。
図３(a)は従来の不揮発性強誘電体メモリのライトモード時の動作タイミング図である。
まず、ライトモード時外部から印加されるチップイネーブル信号ＣＳＢｐａｄがハイからローに活性化し、これと同時にライトイネーブルＷＥＢｐａｄがハイからローに遷移するとライトモードが開始される。次にライトモードでアドレスディコーディングが開始されると該当ワードラインＷ／Ｌに印加されるパルスがローからハイに遷移されてセルが選択される。
【０００８】
このように、ワードラインＷ／Ｌがハイ状態を維持している区間で該当プレートラインＰ／Ｌには次第に一定区間のハイ信号と一定区間のロー信号が印加される。また、選択されたセルにロージック値１又は０をライトするために該当ビットラインＢ／Ｌにライトイネーブル信号ＷＥＢｐａｄに同期するハイ又はロー信号を印加する。
【０００９】
即ち、ビットラインＢ／Ｌにハイレベル信号が印加されプレートラインＰ／Ｌに印加される信号がローレベル信号であれば強誘電体キャパシタＦＣ１にはロジック値“１”が書き込まれる。
また、ビットラインＢ／Ｌにローレベル信号が印加されプレートラインＰ／Ｌに印加される信号がハイレベル信号であれば強誘電体キャパシタＦＣ１にはロジック値“０”が書き込まれる。
【００１０】
又、図３(b)はリードモード時の動作タイミング図を示す。
リードモード時外部からチップイネーブル信号ＣＳＢｐａｄをハイからローに活性化すると、該当ワードラインＷ／Ｌが選択される前に全てのビットラインＢ／Ｌはイクォライズ信号ＥＱによってロー電圧に等電位される。
【００１１】
又、各ビットラインＢ／Ｌを非活性化した後アドレスをディコーディングするとディコーディングされたアドレスによって該当ワードラインはローからハイレベル信号に遷移して該当セルを選択する。選択されたセルのプレートラインＰ／Ｌにハイ信号を印加して強誘電体メモリに貯蔵されたロジック値１に応ずるデータＱｓを破壊する。
【００１２】
もし、強誘電体メモリにロジック値０が貯蔵されていたらこれに応ずるデータＱｎｓは破壊されない。このように破壊されたデータと破壊されないデータは前述のヒステリシスループの原理によって互いに異なる値を出力してセンスアンプはロジック値１又は０をセンシングする。
【００１３】
即ち、データが破壊された場合は図１のヒステリシスループでのようにｄからｆに変更される場合であり、データが破壊されない場合ａからｆに変更される場合であり、データが破壊しない場合はａからｆに変更される場合である。従って、一定時間が経過した後にセンスアンプがイネーブルするとデータが破壊された場合は増幅されてロジック値１を出力し、データが破壊しない場合は増幅されてロジック値０を出力する。
【００１４】
このようにセンスアンプでデータ増幅した後には元のデータに復元すべきであるので該当ワードラインＷ／Ｌにハイ信号を印加した状態でプレートラインＰ／Ｌをハイからローに非活性化する。
ところが、かかる非活性化強誘電体メモリを用いる従来のシステムオンチップでは内部メモリの領域と外部メモリの領域を自動的に分離して処理する。
システムオンチップから内部アドレスを用いる内部メモリ領域と外部アドレスを用いる外部メモリ領域はアドレスサイズの決定時システムオンチップに物理的な方法で既に設定される。
【００１５】
例えば、システムオンチップは内部メモリサイズが４ＫバイトであればＡ１１、Ａ１０、、、、Ａ０のアドレス領域では内部メモリが用いられ、その以上のアドレス領域では自動で外部拡張メモリが用いられる。
【００１６】
即ち、システムオン値プラグ内部に備えられた内部メモリのアドレスサイズが既にセットアップされており、該状態で自動に内部アドレス領域と外部アドレス領域が予め決定される。従って、外部アドレス領域では内部メモリのデータがデータ入／出力ポートを通して外部に出力することができない。
【００１７】
図４は従来のシステムオンチップでダンプモード時データ入／出力ポートの動作を説明するための図である。
ダンプモードはデータ入／出力ポートを通して内部メモリデータを順次に外部に出力するようにするモードである。ダンプモード時は内部のメモリデータＤＡＴＡ＜ｍ−１＞が内部アドレスＡＤＤ＜ｍ＞領域に割り当てられる。また、最後内部アドレスＡＤＤ＜ｍ＞領域のメモリデータＤＡＴＡ＜ｍ＞は次のアドレス、即ち、最初外部アドレスＡＤＤ＜ｍ＋１＞領域で出力される。
【００１８】
【特許文献１】
特開平１１−１２１７０５号公報
【００１９】
【発明が解決しようとする課題】
ところが、内部アドレス領域の限界を設定する内部アドレス有効信号ＡＤＤ＿Ｖａｌｉｄは内部アドレスＡＤＤ＜ｍ＞領域までだけ有効である。従って、内部最後メモリデータＤＡＴＡ＜ｍ＞が出力されるアドレスは外部アドレスＡＤＤ＜ｍ＋１＞領域であるのでデータ入／出力ポートを通して内部データＤＡＴＡ＜ｍ＞を出力することができなくなる。
【００２０】
結局、内部メモリダンプモード時内部アドレス領域と外部アドレス領域の境界領域で最後内部アドレス領域のメモリデータがダンプできないという問題がある。
また、従来にはメモリアドレスのサイズを決定するロジックをメタルオプション処理即ち、メタル層をパワーラインにハードウェア的に連結してテストするメモリアドレスを処理するようにしていた。即ち、メモリサイズを変更する場合システムオンチップのメタルマスク層を変更すべきであるので面倒ばかりでなくかつ工程上、高費用がかかるという問題がある。
【００２１】
本発明は、上記従来技術の問題点を解決するためのもので、ダンプモード時外部メモリ領域を全て内部メモリ領域に割り当てて処理することでデータ入／出力ポートを通して全ての内部アドレスが正常的に出力できるようにすることが目的である。
【００２２】
【課題を解決するための手段】
上記目的を達成するための本発明の不揮発性強誘電体メモリ制御装置は、 内部メモリのサイズを決定するための上位アドレスとコードプログラム信号及びダンプテスト制御信号を出力し、ダンプモード制御信号を受信してアドレスの中、内部メモリ領域に当たる内部アドレス及び内／外部アドレス制御信号を出力する中央処理装置と、ダンプモード時前記ダンプテスト制御信号によって前記上位アドレスをコーディングして外部メモリ領域を内部メモリ領域に割り当て、内部アドレス有効信号を制御する前記ダンプモード制御信号を出力するダンプモード制御部及び、強誘電体メモリを前記内部メモリに使用し、前記内／外部アドレス制御信号によって前記内部アドレスに当たる内部メモリデータをデータバスを介して入／出力ポートに出力するように制御する内部ＦＲＡＭメモリアレイを備えることを特徴とする。
【００２３】
前記ダンプモード制御部は、前記内部メモリのサイズを貯蔵するための前記コードプログラム信号と、パワーオンリセット信号及び前記ダンプテスト制御信号を受信し、ＦＲＡＭコードセルをコーディングするための制御信号を出力するコードプログラム制御部と、前記制御信号の状態によって前記内部メモリのサイズを前記ＦＲＡＭコードセルに貯蔵し、前記ＦＲＡＭコードセルに貯蔵された情報をコーディングしてコード信号を出力するＦＲＡＭコードセルアレイ及び、前記ダンプテスト制御信号の活性化時に前記コード信号の状態によって前記ダンプモードを制御するための前記ダンプモード制御信号を選択的に出力するコード制御部を備えることを特徴とする。
【００２４】
前記制御信号はセルプレート制御信号、プルアップイネーブル信号、プルダウンイネーブル信号、イクォライジング信号、ライトイネーブル信号であることを特徴とする。
【００２５】
前記ＦＲＡＭコードセルアレイは複数の単位コードセルを備え、前記複数の単位コードセルなどは前記制御信号の状態によって前記上位アドレスに対応するコード信号を各々出力することを特徴とする。
【００２６】
前記複数の単位コードセルは、前記プルアップイネーブル信号によってセルの両端に電源電圧を印加するプルアップ駆動部と、セル両端にクロスカプルド構造で連結されるＰＭＯＳトランジスタ対及びＮＭＯＳトランジスタ対と、前記イクォライジング信号によって前記セルの両端電圧をイクォライジングするイクォライジング部と、前記上位アドレスと前記ライトイネーブル信号を論理演算する論理制御部と、前記論理制御部の結果によって前記セルの両端に選択的な電圧を印加させる電圧駆動部と、前記セルプレート制御信号に沿ってセル両端に電圧差を発する強誘電体キャパシタ部及び前記プルダウンイネーブル信号によってセルの両端に接地電圧を印加させるプルダウン駆動部とを備えることを特徴とする。
【００２７】
前記イクォライジング部は、前記セルの両端ノードと接地端との間に各々連結されてゲートを通して前記イクォライジング信号が印加される第１及び第２ＮＭＯＳトランジスタと、前記セルの両端の間に連結されてゲートを通して前記イクォライジング信号が印加される第３ＮＭＯＳトランジスタとを備えることを特徴とする。
【００２８】
前記論理制御部は、前記上位アドレスと前記ライトイネーブル信号をナンド演算する第１ナンドゲートと、前記ライトイネーブル信号と第１インバーターによって反転した前記上位アドレスをナンド演算する第２ナンドゲートと、前記第１ナンドゲートの出力を反転して出力する第２インバーターと、前記第２ナンドゲートの出力を反転して出力する第３インバーターとを備えることを特徴とする。
【００２９】
前記電圧駆動部は、前記セルの第１ノードと接地端との間に連結されてゲートを通して前記第２インバーターの出力信号が印加される第４ＮＭＯＳトランジスタと、前記セルの第２ノードと電源電圧端の間に連結されてゲートを介して前記第１ナンドゲートの出力信号が印加される第１ＰＭＯＳトランジスタと、
前記セルの第１ノードと電源電圧端との間に連結されて前記第２ナンドゲートの出力信号が印加される第２ＰＭＯＳトランジスタと、前記セルの第２ノードと接地端との間に連結してゲートを通して前記第３インバーターの出力信号が印加される第５ＮＭＯＳトランジスタとからなることを特徴とする。
【００３０】
前記強誘電体キャパシタ部はその一端が前記セルの両端と各々連結され他の一端を通して前記プレート制御信号が共通で印加される第１及び第２強誘電体キャパシタを備えることを特徴とする。
【００３１】
前記強誘電体キャパシタ部は前記セルの両端と接地電圧端との間に各々連結される第３及び第４強誘電体キャパシタを更に備えることを特徴とする。
【００３２】
前記ＦＲＡＭコードセルアレイは、前記内部アドレスの最上位ビット内にあるアドレスに当たる単位コードセルの出力と外部アドレスに当たる単位コードセルの出力が相異なって出力されるように単位コードセルデータをセットすることを特徴とする。
【００３３】
前記コード制御部は、前記上位アドレスと各々対応する前記コード信号を論理演算する第１論理部と、前記第１論理部の出力を論理演算して前記内部アドレス有効信号を出力する第２論理部及び前記内部アドレス有効信号と反転した前記ダンプテスト制御信号を論理演算して前記ダンプモード制御信号を出力する第３論理部とを備えることを特徴とする。
【００３４】
前記第１論理部は当たる内部アドレスと対応するコード信号をアンド演算する複数のアンドゲートを備えることを特徴とする。
【００３５】
前記第２論理部はオアゲートを備えることを特徴とする。
【００３６】
前記第３論理部はアンドゲート素子を備えることを特徴とする。
【００３７】
又、本発明は不揮発性強誘電体レジスタを備え、内部アドレスと外部アドレス領域の設定時不揮発性強誘電体レジスタをプログラミングして貯蔵したアドレスサイズを変更することで有効した内部アドレスを設定するプログラミング手段を備えることを特徴とする。
【００３８】
又、前記プログラミング手段は、内部メモリのサイズを貯蔵するために上位アドレスに対応するコード信号を各々出力するＦＲＡＭコードセルアレイ及び上位アドレス及び上位アドレスと各々対応するコード信号を論理演算して有効した内部アドレス領域を設定する内部アドレス有効信号を出力し、第１制御信号の入力時内部アドレスの有効信号に係わらずその出力信号をローレベルに固定して出力するコード制御部を備えることを特徴とする。
【００３９】
又、前記第１制御信号はダンプモードテスト時イネーブルされるダンプテスト制御信号であることを特徴とする。
又、前記ＦＲＡＭコードセルアレイは複数の単位コードセルを備え、複数の単位コードセルは第２制御信号の状態によって上位アドレスに対応するコード信号を各々出力することを特徴とする。
【００４０】
又、前記第２制御信号は、セルプレート制御信号、プルアップイネーブル信号、プルダウンイネーブル信号、イクォライジング信号、ライトイネーブル信号であることを特徴とする。
【００４１】
又、前記複数の単位コードセルは、プルアップイネーブル信号によってセルの両端に電源電圧を印加するプルアップ駆動部と、セル両端にクロスカプルド構造で連結されるＰＭＯＳトランジスタ対及びＮＭＯＳトランジスタ対と、イクォライジング信号によって前記セルの両端電圧をイクォライジングするイクォライジング部と、上位アドレスと前記ライトイネーブル信号を論理演算する論理制御部と、論理制御部の結果によって前記セルの両端に選択的な電圧を印加させる電圧駆動部と、セルプレート制御信号に沿ってセル両端に電圧差を発する強誘電体キャパシタ部及びプルダウンイネーブル信号によってセルの両端に接地電圧を印加させるプルダウン駆動部とを備えることを特徴とする。
【００４２】
又、前記イクォライジング部は、セルの両端ノードと接地端との間に各々連結されてゲートを通して前記イクォライジング信号が印加される第１及び第２ＮＭＯＳトランジスタと、セルの両端の間に連結されてゲートを通して前記イクォライジング信号が印加される第３ＮＭＯＳトランジスタとを備えることを特徴とする。
【００４３】
又、前記論理制御部は、上位アドレスと前記ライトイネーブル信号をナンド演算する第１ナンドゲートと、ライトイネーブル信号と第１インバーターによって反転した前記上位アドレスをナンド演算する第２ナンドゲートと、第１ナンドゲートの出力を反転して出力する第２インバーターと、第２ナンドゲートの出力を反転して出力する第３インバーターとを備えることを特徴とする。
【００４４】
又、前記電圧駆動部は、セルの第１ノードと接地端との間に連結されてゲートを通して前記第２インバーターの出力信号が印加される第４ＮＭＯＳトランジスタと、セルの第２ノードと電源電圧端の間に連結されてゲートを介して前記第１ナンドゲートの出力信号が印加される第１ＰＭＯＳトランジスタと、セルの第１ノードと電源電圧端との間に連結されて前記第２ナンドゲートの出力信号が印加される第２ＰＭＯＳトランジスタと、セルの第２ノードと接地端との間に連結してゲートを通して前記第３インバーターの出力信号が印加される第５ＮＭＯＳトランジスタとからなることを特徴とする。
【００４５】
又、前記強誘電体キャパシタ部はその一端が前記セルの両端と各々連結され他の一端を通して前記プレート制御信号が共通で印加される第１及び第２強誘電体キャパシタを備える。
【００４６】
又、前記強誘電体キャパシタ部はセルの両端と接地電圧端との間に各々連結される第３及び第４強誘電体キャパシタを更に備えることを特徴とする。
【００４７】
又、前記ＦＲＡＭコードセルアレイは、内部アドレスの最上位ビット内にあるアドレスに当たる単位コードセルの出力と外部アドレスに当たる単位コードセルの出力が相異なって出力されるように単位コードセルデータをセットすることを特徴とする。
【００４８】
又、前記コード制御部は、上位アドレスと各々対応する前記コード信号を論理演算する第１論理部と、第１論理部の出力を論理演算して前記内部アドレス有効信号を出力する第２論理部及び内部アドレス有効信号と反転した前記ダンプテスト制御信号を論理演算して前記ダンプモード制御信号を出力する第３論理部とを備えることを特徴とする。
【００４９】
又、前記第１論理部は当たる内部アドレスと対応するコード信号をアンド演算する複数のアンドゲートを備えることを特徴とする。
【００５０】
又、前記第２論理部はオアゲートを備え、前記第３論理部はアンドゲート素子を備えることを特徴とする。
【００５１】
【発明の実施の形態】
以下、添付の図面を参照して本発明を更に詳細に説明する。
【００５２】
図５は本発明が適用されるシステムオンチップでダンプテストモードを説明するためのブロック図である。
システムオンチップ６００はダンプモード制御部１００と、中央処理装置（ＣＰＵ）２００と、データバス３００と、内部ＦＲＡＭメモリアレイ４００とＩ／Ｏポート５００を備える。
【００５３】
又、システムオンチップ６００のダンプモードをテストするための外部ＦＲＡＭセルアレイ７００及び外部メモリテスタ８００を追加に備える。
ここで、ダンプモード制御部１００はメモリの最後アドレスを制御するためのダンプモード制御信号ＤＭＣをＣＰＵ２００に出力する。
ＣＰＵ２００はコードプログラム信号ＣＰＧＭと、メモリサイズ決定のための上位アドレスグループであるアドレスＡＤＤ＜ｎ：ｍ＞と、パワーオンリセット信号ＲＥＳＥＴ及びダンプテスト制御信号ＤＴＣ（ＤｕｍｐＴｅｓｔＣｏｎｔｒｏｌ）をダンプモード制御部１００に出力する。
【００５４】
また、ＣＰＵ２００は内部メモリ領域に当たる内部アドレスＡＤＤ＜ｍ：０＞と、内部アドレスＡＤＤ＜ｍ：０＞と外部アドレスＡＤＤ＜ｎ：ｍ＋１＞を制御するための制御信号ＣＯＮ＜ｎ：０＞を内部ＦＲＡＭメモリアレイ４００に出力する。
【００５５】
又、内部メモリデータ＜ｍ：０＞はデータバス３００を通してＩ／Ｏポート５００に出力され、外部ＦＲＡＭセルアレイ７００を通して印加される外部アドレス＜ｎ：ｍ＋１＞はＩ／Ｏポート５００を通してデータバス３００に出力される。また、ダンプモードテストのための外部メモリテスタ８００がＩ／Ｏポートに連結される。データバス３００はＣＰＵ２００と、内部ＦＲＡＭメモリアレイ４００及びＩ／Ｏポート５００が共有する。
【００５６】
図６はかかる構成を有するシステムオンチップでダンプモード時データ入／出力ポートの動作を説明するための図である。
内部最後アドレスＡＤＤ＜ｍ＞と対応する内部最後データＤＡＴＡ＜ｍ＞は次の外部アドレス領域でＩ／Ｏポート５００を通して出力される。従って、外部最初アドレスＡＤＤ＜ｍ＋１＞領域で内部最後データＤＡＴＡ＜ｍ＞が出力される。
【００５７】
ここで、内部アドレス有効信号ＡＤＤ＿Ｖａｌｉｄは内部最後アドレスＡＤＤ＜ｍ＞が出力されるまで有効である。しかしながら、ダンプモード制御部１００はダンプモード制御信号ＤＭＣを外部アドレス領域まで有効するように制御して内部メモリデータが正常的に出力できるようにする。
【００５８】
図７は前記ダンプモード制御信号ＤＭＣを発生させるためのダンプモード制御部１００の詳細ブロック図である。
ダンプモード制御部１００はコードプログラム制御部１１０とＦＲＡＭコードセルアレイ１２０及びコード制御部１３０を備える。
ここで、コードプログラム制御部１１０はＣＰＵ２００から印加されるコードプログラム信号（ＣＰＧＭ）と、パワーオンリセット信号（ＲＥＳＥＴ）及びダンプテスト制御信号（ＤＴＣ）に沿ってＦＲＡＭコードセルアレイ１２０のコードセルをコーディングするための制御信号のセルプレート制御信号ＣＰＬとプルダウンイネーブル信号（ＥＮＮ）と、プルアップイネーブル信号（ＥＮＰ）と、イクォライジング信号（ＥＱＮ）と、ライトイネーブル信号（ＥＮＷ）を出力する。
【００５９】
又、ＦＲＡＭコードセルアレイ１２０は内部メモリのサイズをＦＲＡＭレジスタにソフトウェア方法で記憶させるための回路である。かかるＦＲＡＭコードセルアレイと、プルダウンイネーブル信号ＥＮＮと、プルアップイネーブル信号ＥＮＰと、イクォライジング信号ＥＱＮと、ライトイネーブル信号ＥＮＷ及びメモリサイズを決定するための上位アドレスＡＤＤ＜ｎ：ｍ＞に沿ってコードセルをコーディングしてコード信号Ｃｏｄｅ＜ｎ：ｍ＞をコード制御部１３０に出力する。
【００６０】
又、コード制御部１３０はＦＲＡＭコードセルアレイ１２０から印加されるコード信号Ｃｏｄｅ＜ｎ：ｍ＞と、上位アドレスＡＤＤ＜ｎ：ｍ＞と、ダンプテスト制御信号ＤＴＣに沿って内部メモリのデータダンプモードを制御するためのダンプモード制御信号ＤＭＣを外部アドレス領域まで有効するように制御する。
【００６１】
図８は図７のＦＲＡＭコードセルアレイ１２０の詳しい構成を示す。
ＦＲＡＭコードセルアレイ１２０は複数の単位コードセルを備え、各々の単位コードセルを通して内部アドレスのサイズを記憶する。複数の単位コードセルはコードプログラム制御部１１０から各々印加されるセルプレート制御信号ＣＰＬと、プルダウンイネーブル信号ＥＮＮと、プルアップイネーブル信号ＥＮＰと、イクォライジング信号ＥＱＮと、ライトイネーブル信号ＥＮＷ及び上位アドレスＡＤＤ＜ｎ：ｍ＞に沿ってコードセルをコーディングしてコード信号Ｃｏｄｅ＿ｎ〜Ｃｏｄｅ＿mを各々出力する。
【００６２】
即ち、単位コードセルを内部アドレスの最上位ビット（ＭＳＢ）内にあるアドレスに当たるコードセルの出力は常に０になるようにし、外部アドレスに当たるコードセルの出力は常に１になるようにコードセルデータをセットする。
【００６３】
図９は図８の単位コードセルに対する詳しい回路図を示す。
単位コードセルはプルアップ駆動部と、駆動部１２１，１２６と、イクォライジング部１２２と、論理制御部１２３と、電圧駆動部１２４と、強誘電体キャパシタ部１２５及びプルダウン駆動部を備える。
【００６４】
ここで、プルアップ駆動部はプルアップイネーブル信号（ＥＮＰ）に沿ってセルの両端ノードＣ＿Ｎ１、Ｃ＿Ｎ２に電源電圧ＶＣＣを提供するＰＭＯＳトランジスタＰ１を備える。
ＰＭＯＳトランジスタＰ１は電源電圧ＶＣＣ印加端とＰＭＯＳトランジスタＰ２，Ｐ３の共通ソース端子の間に連結してゲートを通してプルアップイネーブル信号ＥＮＰが印加される。
【００６５】
駆動部１２１はセルの両端ノードＣ＿Ｎ１、Ｃ＿Ｎ２にクロスカプルド構造から連結されたＰＭＯＳトランジスタＰ２，Ｐ３を備える。ＰＭＯＳトランジスタＰ２のゲートはＰＭＯＳトランジスタＰ３のドレイン端子と連結され、ＰＭＯＳトランジスタＰ３のゲートはＰＭＯＳトランジスタＰ２のドレイン端子と連結される。
【００６６】
イクォライジング部１２２はセル両端ノードＣ＿Ｎ１、Ｃ＿Ｎ２と接地電圧ＶＳＳ印加端の間に各々連結され共通ゲートを通してイクォライジング信号（ＥＱＮ）が印加されるＮＭＯＳトランジスタＮ１，Ｎ２と、セルの両端ノードＣ＿Ｎ１、Ｃ＿Ｎ２の間に連結されてゲートを通してイクォライジング信号ＥＱＮが印加されるＮＭＯＳトランジスタＮ２を備える。ＮＭＯＳトランジスタＮ１〜Ｎ３は共通ゲート端子を通してイクォライジング信号ＥＱＮが印加されるとセル両端のノードＣ＿Ｎ１、Ｃ＿Ｎ２をイクォライジングさせる。
【００６７】
論理制御部１２３は上位アドレスＡＤＤ＜ｎ：ｍ＞とライトイネーブル信号（ＥＮＷ）を論理演算してその結果に沿って電圧駆動部１２４を制御する。
ナンドゲートＮＤ１は上位アドレスＡＤＤ＜ｎ：ｍ＞のライトイネーブル信号（ＥＮＷ）をナンド演算してその出力信号をＰＭＯＳトランジスタＰ４のゲートに出力する。
ナンドゲートＮＤ２はインバーターＩＶ１によって反転された上位アドレスＡＤＤ＜ｎ：ｍ＞とライトイネーブル信号（ＥＮＷ）をナンド演算してその出力信号をＰＭＯＳトランジスタＰ５のゲートに出力する。
【００６８】
インバーターＩＶ２はナンドゲートＮＤ１の出力を反転してＮＭＯＳトランジスタＮ４のゲートに出力する。また、インバーターＩＶ３はナンドゲートＮＤ２の出力を反転してＮＭＯＳトランジスタＮ５のゲートに出力する。
【００６９】
電圧駆動部１２４は論理制御部１２３の論理演算結果によってＮＭＯＳトランジスタ、Ｎ４，Ｎ５及びＰＭＯＳトランジスタＰ４，Ｐ５を選択的に駆動して両端ノードＣ＿Ｎ１、Ｃ＿Ｎ２に選択的な電圧を印加する。
【００７０】
強誘電体キャパシタ部１２５は強誘電体キャパシタＦＣ２〜ＦＣ５を備えてセルプレート制御信号ＣＰＬに沿ってセルの両端ノードＣ＿Ｎ１、Ｃ＿Ｎ２に電圧差を発生させる。
強誘電体キャパシタＦＣ２はその一端がノードＣ＿Ｎ２に連結され他の一端を通してセルプレート制御信号ＣＰＬが印加される。強誘電体キャパシタＦＣ３はその一端がノードＣ＿Ｎ１に連結され他の一端を介してセルプレート制御信号ＣＰＬが印加される。
【００７１】
セルの両端のノードＣ＿Ｎ１、Ｃ＿Ｎ２と接地電圧ＶＳＳ印加端の間に各々連結された強誘電体キャパシタＦＣ４、ＦＣ５はセル両端ノードＣ＿Ｎ１、Ｃ＿Ｎ２のローディングレベル制御によって選択的に追加して用いることができる。
【００７２】
駆動部１２６はセルの両端ノードＣ＿Ｎ１、Ｃ＿Ｎ２にクロスカプルド構造で連結されたＮＭＯＳトランジスタＮ６，Ｎ７を備える。ＮＭＯＳトランジスタＮ６のゲートはＮＭＯＳトランジスタＮ７のドレイン端子と連結され、ＮＭＯＳトランジスタＮ７のゲートはＮＭＯＳトランジスタＮ６のドレイン端子と連結される。
【００７３】
プルダウン駆動部はプルダウンイネーブル信号ＥＮＮに沿ってセルの両端ノードＣ＿Ｎ１、Ｃ＿Ｎ２に接地電圧ＶＣＣを提供するＮＭＯＳトランジスタＮ８を備える。
ＮＭＯＳトランジスタＮ８はＮＭＯＳトランジスタＮ６及びＮＭＯＳトランジスタＮ７の共通ソース端子と接地電圧ＶＳＳ印加端の間に連結されてゲートを通してプルダウンイネーブル信号（ＥＮＮ）が印加される。
【００７４】
又、インバーターＩＶ５はノードＣ＿Ｎ１から出力される信号を反転してコード信号Ｃｏｄｅ＜ｎ：ｍ＞を出力する。
又、インバーターＩＶ４はノードＣ＿Ｎ２から出力される信号を反転してダミーセル（図示せず）に出力する。
【００７５】
図１０はかかかる構成を有する単位コードセルのパワーアップモード時制御信号の動作波形を示す。
初期電源の投入時にはＦＲＡＭの単位コードセルに貯蔵していたデータをセンシングしてリードするための動作を行う。
【００７６】
まず、ＴＯ区間以降に電源電圧ＶＣＣが安定したレベルに至るとパワーオンリセット信号ＲＥＳＥＴが発生する。
コードプログラム制御部１１０は該パワーオンリセット信号ＲＥＳＥＴを用いてＴＩの区間でイクォライジング信号ＥＱＮをハイからローに遷移してイクォライズを解除した後にセルプレート制御信号ＣＰＬをローからハイに遷移する。
【００７７】
次に、セルプレート制御信号ＣＰＬがハイにイネーブルすると、図８に示す単位コードセルの強誘電体キャパシタＦＣ２，ＦＣ３に貯蔵していたチャージが強誘電体キャパシタＦＣ４，ＦＣ５のキャパシタンスロードによってセルの両端即ち、ノードＣ＿Ｎ１、Ｃ＿Ｎ２に電圧差を発生させる。
【００７８】
以降にＴ２の区間でセルの両端ノードＣ＿Ｎ１、Ｃ＿Ｎ２に電圧差が十分に発生すると、プルダウンイネーブル信号ＥＮＮをハイに活性化させ、プルアップイネーブル信号ＥＮＰをローに活性化することでセル両端のデータを増幅させる。
【００７９】
次にセル両端のデータ増幅が完了するとＴ３の区間でセルプレート制御信号ＣＰＬを更にローに遷移して破壊された強誘電体キャパシタＦＣ２，ＦＣ３のハイデータを更に復旧する。この時ライトイネーブル信号ＥＮＷはローの状態に非活性化されて外部データが再びライトされることを防止する。
【００８０】
図１１はダンプテスト制御信号ＤＴＣのセットアップ時単位コードセルにおけるコードセルプログラムサイクル動作を示す。
まず、Ｔ０区間以降にＴ１区間ではダンプテスト制御信号ＤＴＣがセットアップされ、Ｔ２区間が開始されるとコードセルプログラムサイクルが開始される。この時Ｔ２区間でダンプテスト制御信号ＤＴＣがハイにイネーブルされればコードプログラム信号ＣＰＧＭがイネーブルされ、ライトイネーブル信号ＥＮＷがＴ２区間の間イネーブルされる。また、セルプレート制御信号ＣＰＬがＴ２，Ｔ３の区間の間イネーブル状態を維持する。
【００８１】
又、プルダウンイネーブル信号ＥＮＮはハイ状態を維持し、プルアップイネーブル信号ＥＮＰ及びイクォライジング信号ＥＱＮはロー状態を維持する。従って、単位コードセルはイクォライジングが解除された状態でセンスアンプが活性化されてデータをコーディングすることができる。
【００８２】
例えば、内部最後アドレスＡＤＤ＜ｍ＞が１の場合ノードＣ＿ｎ１がハイになって当たるコード信号Ｃｏｄｅ＜ｍ＞はローになる。即ち、内部アドレスのＭＳＢがＡＤＤ＜ｍ＞の場合、内部アドレスＭＳＢをセットするとコード信号Ｃｏｄｅ＜ｍ＞がローになって内部アドレスＭＳＢまでは内部アドレスに認識される。
【００８３】
又、内部最後アドレスＡＤＤ＜ｍ＞が０の場合該当アドレスの内部最後アドレスＡＤＤ＜ｍ＞がリセットされるとコード信号Ｃｏｄｅ＜ｍ＞がハイになって該アドレスを外部アドレスで認識する。
図１２は図７のコード制御部１３０に関する詳しい構成図である。
コード制御部１３０は外部アドレスＡＤＤ＜ｎ＞と、単位コードセルから印加されるコード信号Ｃｏｄｅ＿ｎをアンド演算するアンドゲートＡＤ１と、内部アドレスＡＤＤ＜ｍ＞と単位コードセルから印加されるコード信号Ｃｏｄｅ＿ｍをアンド演算するアンドゲートＡＤ２を備える。オアゲートＯＲはアンドゲートＡＤ１、ＡＤ２の出力信号をオア演算して内部アドレス有効信号ＡＤＤ＿Ｖａｌｉｄを出力する。
【００８４】
アンドゲートＡＤ３は内部アドレス有効信号ＡＤＤ＿ＶａｌｉｄとインバーターＩＶ６によって反転されたダンプテスト制御信号ＤＴＣをアンド演算してダンプモード制御信号ＤＭＣを出力する。
かかる構成を有するコード制御部１３０の動作過程を説明する。
まず、ダンプテスト制御信号ＤＴＣが０の正常動作モードである場合、コード信号Ｃｏｄｅ＿ｍが０であれば、内部アドレスＡＤＤ＜ｍ＞にいずれか信号が入力されても内部アドレス有効信号ＡＤＤ＿Ｖａｌｉｄは０になる。この時ダンプモード制御信号ＤＭＣも０になって内部メモリモードで動作する。
【００８５】
また、コード信号Ｃｏｄｅ＿ｍが１の状態で内部アドレスＡＤＤ＜ｍ＞が０の場合ダンプモード制御信号ＤＭＣが０になって内部メモリモードで動作する。
また、内部アドレスＡＤＤ＜ｍ＞が１であればダンプモード制御信号ＤＭＣが１になって外部メモリモードで動作する。
なお、ダンプテスト制御信号ＤＴＣがハイとして内部メモリダンプモードである場合、コード信号Ｃｏｄｅ＿ｍ及び内部アドレスＡＤＤ＜ｍ＞と係わらずすべての場合、ダンプモード制御信号ＤＭＣが０になる。従って、全てのメモリアドレスが内部アドレスモードで動作することで内部メモリデータを外部Ｉ／Ｏポートに正常的にダンプできるように制御する。
【００８６】
以上本発明の好適な一実施形態に対して説明したが、前記実施形態のものに
限定されるわけではなく、本発明の技術思想に基づいて種々の変形又は変更が可能である。
【００８７】
【発明の効果】
以上、説明したように、本発明はダンプモード時外部メモリ領域を全ての内部メモリ領域に割り当てて処理することでデータ入／出力ポートを通して全内部アドレスが正常的に出力できるようにする。
また、メモリアドレスサイズをＦＲＡＭコードセルを用いてプログラムできるようにしてメモリサイズを外部から容易に変更できるようにすることで工程費用を減らすことができる。
【図面の簡単な説明】
【図１】一般的な強誘電体のヒステリシスの特性図である。
【図２】従来の不揮発性強誘電体メモリのセル素子構成図である。
【図３】 (a)は、従来の不揮発性強誘電体メモリのライトモード動作タイミング図、(b)は、従来の不揮発性強誘電体メモリのリードモード動作タイミング図である。
【図４】従来のシステムオンチップでダンプモード時データ入／出力ポートの動作を説明するための図である。
【図５】本発明による不揮発性強誘電体メモリ制御装置構成図である。
【図６】本発明による不揮発性強誘電体メモリ制御装置ダンプモード時データ入／出力ポートの動作を説明するための図である。
【図７】図５のダンプモード制御部の詳細ブロック図である。
【図８】図７のコードプログラム制御部のパワーアップモード時動作タイミング図。
【図９】図７のＦＲＡＭコードセルアレイの詳細ブロック図。
【図１０】図９の単位コードセルの詳細回路図である。
【図１１】本発明によるコードセルの動作タイミング図である。
【図１２】図７のコード制御部の詳細回路図である。
【発明の属する技術分野】
本発明は、不揮発性強誘電体メモリ制御装置に関するもので、特に、システムオンチップ構造において内部メモリとして強誘電体メモリを用いる場合内部メモリダンプを制御する技術に関する。
【０００２】
【従来の技術】
一般に、不揮発性強誘電体メモリ即ち、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）はＤＲＡＭ程度のデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため次世代記憶素子として注目を浴びている。
【０００３】
かかるＦＲＡＭはＤＲＡＭと略類似した構造を有する記憶素子としてキャパシタの材料として強誘電体を用いて強誘電体の特性の高い残留分極を用いたものである。
ＦＲＡＭはこのような残留分極特性によって素子に形成された電界を除去してもデータが消滅しない。
【０００４】
図１は一般的な強誘電体の特性のヒステリシスループを示す。
ヒステリシスループは電界を除去しても電界によって誘起された分極が残留分極の存在によって消滅せず一定量（ｄ、ａ）を維持していることが分かる。
不揮発性強誘電体メモリセルは前記ｄ、ａ状態を各々１、０に対応して記憶素子に応用したものである。
【０００５】
図２は、従来の不揮発性強誘電体メモリの単位セルの素子構成を示す。
不揮発性強誘電体メモリの単位セルは、片方向にビットラインＢ／Ｌが形成され、ビットラインＢ／Ｌと交差する方向にワードラインＷ／Ｌが形成される。また、ワードラインＷ／Ｌに一定の間隔を置いてワードラインＷ／Ｌと同一の方向にプレートラインＰ／Ｌが形成される。
【０００６】
又、トランジスタＴ１はゲートがワードラインＷ／Ｌに連結され、ソースはビットラインＢ／Ｌに連結され、ドレインは強誘電体キャパシタＦＣ１の一端と連結される。また、強誘電体キャパシタＦＣ１の他の一端はプレートラインＰ／Ｌに連結される（例えば、特許文献１参照）。
【０００７】
かかる構成を有する従来の不揮発性強誘電体メモリのデータ入／出力動作を図３(a)及び図３(b)を参照して説明する。
図３(a)は従来の不揮発性強誘電体メモリのライトモード時の動作タイミング図である。
まず、ライトモード時外部から印加されるチップイネーブル信号ＣＳＢｐａｄがハイからローに活性化し、これと同時にライトイネーブルＷＥＢｐａｄがハイからローに遷移するとライトモードが開始される。次にライトモードでアドレスディコーディングが開始されると該当ワードラインＷ／Ｌに印加されるパルスがローからハイに遷移されてセルが選択される。
【０００８】
このように、ワードラインＷ／Ｌがハイ状態を維持している区間で該当プレートラインＰ／Ｌには次第に一定区間のハイ信号と一定区間のロー信号が印加される。また、選択されたセルにロージック値１又は０をライトするために該当ビットラインＢ／Ｌにライトイネーブル信号ＷＥＢｐａｄに同期するハイ又はロー信号を印加する。
【０００９】
即ち、ビットラインＢ／Ｌにハイレベル信号が印加されプレートラインＰ／Ｌに印加される信号がローレベル信号であれば強誘電体キャパシタＦＣ１にはロジック値“１”が書き込まれる。
また、ビットラインＢ／Ｌにローレベル信号が印加されプレートラインＰ／Ｌに印加される信号がハイレベル信号であれば強誘電体キャパシタＦＣ１にはロジック値“０”が書き込まれる。
【００１０】
又、図３(b)はリードモード時の動作タイミング図を示す。
リードモード時外部からチップイネーブル信号ＣＳＢｐａｄをハイからローに活性化すると、該当ワードラインＷ／Ｌが選択される前に全てのビットラインＢ／Ｌはイクォライズ信号ＥＱによってロー電圧に等電位される。
【００１１】
又、各ビットラインＢ／Ｌを非活性化した後アドレスをディコーディングするとディコーディングされたアドレスによって該当ワードラインはローからハイレベル信号に遷移して該当セルを選択する。選択されたセルのプレートラインＰ／Ｌにハイ信号を印加して強誘電体メモリに貯蔵されたロジック値１に応ずるデータＱｓを破壊する。
【００１２】
もし、強誘電体メモリにロジック値０が貯蔵されていたらこれに応ずるデータＱｎｓは破壊されない。このように破壊されたデータと破壊されないデータは前述のヒステリシスループの原理によって互いに異なる値を出力してセンスアンプはロジック値１又は０をセンシングする。
【００１３】
即ち、データが破壊された場合は図１のヒステリシスループでのようにｄからｆに変更される場合であり、データが破壊されない場合ａからｆに変更される場合であり、データが破壊しない場合はａからｆに変更される場合である。従って、一定時間が経過した後にセンスアンプがイネーブルするとデータが破壊された場合は増幅されてロジック値１を出力し、データが破壊しない場合は増幅されてロジック値０を出力する。
【００１４】
このようにセンスアンプでデータ増幅した後には元のデータに復元すべきであるので該当ワードラインＷ／Ｌにハイ信号を印加した状態でプレートラインＰ／Ｌをハイからローに非活性化する。
ところが、かかる非活性化強誘電体メモリを用いる従来のシステムオンチップでは内部メモリの領域と外部メモリの領域を自動的に分離して処理する。
システムオンチップから内部アドレスを用いる内部メモリ領域と外部アドレスを用いる外部メモリ領域はアドレスサイズの決定時システムオンチップに物理的な方法で既に設定される。
【００１５】
例えば、システムオンチップは内部メモリサイズが４ＫバイトであればＡ１１、Ａ１０、、、、Ａ０のアドレス領域では内部メモリが用いられ、その以上のアドレス領域では自動で外部拡張メモリが用いられる。
【００１６】
即ち、システムオン値プラグ内部に備えられた内部メモリのアドレスサイズが既にセットアップされており、該状態で自動に内部アドレス領域と外部アドレス領域が予め決定される。従って、外部アドレス領域では内部メモリのデータがデータ入／出力ポートを通して外部に出力することができない。
【００１７】
図４は従来のシステムオンチップでダンプモード時データ入／出力ポートの動作を説明するための図である。
ダンプモードはデータ入／出力ポートを通して内部メモリデータを順次に外部に出力するようにするモードである。ダンプモード時は内部のメモリデータＤＡＴＡ＜ｍ−１＞が内部アドレスＡＤＤ＜ｍ＞領域に割り当てられる。また、最後内部アドレスＡＤＤ＜ｍ＞領域のメモリデータＤＡＴＡ＜ｍ＞は次のアドレス、即ち、最初外部アドレスＡＤＤ＜ｍ＋１＞領域で出力される。
【００１８】
【特許文献１】
特開平１１−１２１７０５号公報
【００１９】
【発明が解決しようとする課題】
ところが、内部アドレス領域の限界を設定する内部アドレス有効信号ＡＤＤ＿Ｖａｌｉｄは内部アドレスＡＤＤ＜ｍ＞領域までだけ有効である。従って、内部最後メモリデータＤＡＴＡ＜ｍ＞が出力されるアドレスは外部アドレスＡＤＤ＜ｍ＋１＞領域であるのでデータ入／出力ポートを通して内部データＤＡＴＡ＜ｍ＞を出力することができなくなる。
【００２０】
結局、内部メモリダンプモード時内部アドレス領域と外部アドレス領域の境界領域で最後内部アドレス領域のメモリデータがダンプできないという問題がある。
また、従来にはメモリアドレスのサイズを決定するロジックをメタルオプション処理即ち、メタル層をパワーラインにハードウェア的に連結してテストするメモリアドレスを処理するようにしていた。即ち、メモリサイズを変更する場合システムオンチップのメタルマスク層を変更すべきであるので面倒ばかりでなくかつ工程上、高費用がかかるという問題がある。
【００２１】
本発明は、上記従来技術の問題点を解決するためのもので、ダンプモード時外部メモリ領域を全て内部メモリ領域に割り当てて処理することでデータ入／出力ポートを通して全ての内部アドレスが正常的に出力できるようにすることが目的である。
【００２２】
【課題を解決するための手段】
上記目的を達成するための本発明の不揮発性強誘電体メモリ制御装置は、 内部メモリのサイズを決定するための上位アドレスとコードプログラム信号及びダンプテスト制御信号を出力し、ダンプモード制御信号を受信してアドレスの中、内部メモリ領域に当たる内部アドレス及び内／外部アドレス制御信号を出力する中央処理装置と、ダンプモード時前記ダンプテスト制御信号によって前記上位アドレスをコーディングして外部メモリ領域を内部メモリ領域に割り当て、内部アドレス有効信号を制御する前記ダンプモード制御信号を出力するダンプモード制御部及び、強誘電体メモリを前記内部メモリに使用し、前記内／外部アドレス制御信号によって前記内部アドレスに当たる内部メモリデータをデータバスを介して入／出力ポートに出力するように制御する内部ＦＲＡＭメモリアレイを備えることを特徴とする。
【００２３】
前記ダンプモード制御部は、前記内部メモリのサイズを貯蔵するための前記コードプログラム信号と、パワーオンリセット信号及び前記ダンプテスト制御信号を受信し、ＦＲＡＭコードセルをコーディングするための制御信号を出力するコードプログラム制御部と、前記制御信号の状態によって前記内部メモリのサイズを前記ＦＲＡＭコードセルに貯蔵し、前記ＦＲＡＭコードセルに貯蔵された情報をコーディングしてコード信号を出力するＦＲＡＭコードセルアレイ及び、前記ダンプテスト制御信号の活性化時に前記コード信号の状態によって前記ダンプモードを制御するための前記ダンプモード制御信号を選択的に出力するコード制御部を備えることを特徴とする。
【００２４】
前記制御信号はセルプレート制御信号、プルアップイネーブル信号、プルダウンイネーブル信号、イクォライジング信号、ライトイネーブル信号であることを特徴とする。
【００２５】
前記ＦＲＡＭコードセルアレイは複数の単位コードセルを備え、前記複数の単位コードセルなどは前記制御信号の状態によって前記上位アドレスに対応するコード信号を各々出力することを特徴とする。
【００２６】
前記複数の単位コードセルは、前記プルアップイネーブル信号によってセルの両端に電源電圧を印加するプルアップ駆動部と、セル両端にクロスカプルド構造で連結されるＰＭＯＳトランジスタ対及びＮＭＯＳトランジスタ対と、前記イクォライジング信号によって前記セルの両端電圧をイクォライジングするイクォライジング部と、前記上位アドレスと前記ライトイネーブル信号を論理演算する論理制御部と、前記論理制御部の結果によって前記セルの両端に選択的な電圧を印加させる電圧駆動部と、前記セルプレート制御信号に沿ってセル両端に電圧差を発する強誘電体キャパシタ部及び前記プルダウンイネーブル信号によってセルの両端に接地電圧を印加させるプルダウン駆動部とを備えることを特徴とする。
【００２７】
前記イクォライジング部は、前記セルの両端ノードと接地端との間に各々連結されてゲートを通して前記イクォライジング信号が印加される第１及び第２ＮＭＯＳトランジスタと、前記セルの両端の間に連結されてゲートを通して前記イクォライジング信号が印加される第３ＮＭＯＳトランジスタとを備えることを特徴とする。
【００２８】
前記論理制御部は、前記上位アドレスと前記ライトイネーブル信号をナンド演算する第１ナンドゲートと、前記ライトイネーブル信号と第１インバーターによって反転した前記上位アドレスをナンド演算する第２ナンドゲートと、前記第１ナンドゲートの出力を反転して出力する第２インバーターと、前記第２ナンドゲートの出力を反転して出力する第３インバーターとを備えることを特徴とする。
【００２９】
前記電圧駆動部は、前記セルの第１ノードと接地端との間に連結されてゲートを通して前記第２インバーターの出力信号が印加される第４ＮＭＯＳトランジスタと、前記セルの第２ノードと電源電圧端の間に連結されてゲートを介して前記第１ナンドゲートの出力信号が印加される第１ＰＭＯＳトランジスタと、
前記セルの第１ノードと電源電圧端との間に連結されて前記第２ナンドゲートの出力信号が印加される第２ＰＭＯＳトランジスタと、前記セルの第２ノードと接地端との間に連結してゲートを通して前記第３インバーターの出力信号が印加される第５ＮＭＯＳトランジスタとからなることを特徴とする。
【００３０】
前記強誘電体キャパシタ部はその一端が前記セルの両端と各々連結され他の一端を通して前記プレート制御信号が共通で印加される第１及び第２強誘電体キャパシタを備えることを特徴とする。
【００３１】
前記強誘電体キャパシタ部は前記セルの両端と接地電圧端との間に各々連結される第３及び第４強誘電体キャパシタを更に備えることを特徴とする。
【００３２】
前記ＦＲＡＭコードセルアレイは、前記内部アドレスの最上位ビット内にあるアドレスに当たる単位コードセルの出力と外部アドレスに当たる単位コードセルの出力が相異なって出力されるように単位コードセルデータをセットすることを特徴とする。
【００３３】
前記コード制御部は、前記上位アドレスと各々対応する前記コード信号を論理演算する第１論理部と、前記第１論理部の出力を論理演算して前記内部アドレス有効信号を出力する第２論理部及び前記内部アドレス有効信号と反転した前記ダンプテスト制御信号を論理演算して前記ダンプモード制御信号を出力する第３論理部とを備えることを特徴とする。
【００３４】
前記第１論理部は当たる内部アドレスと対応するコード信号をアンド演算する複数のアンドゲートを備えることを特徴とする。
【００３５】
前記第２論理部はオアゲートを備えることを特徴とする。
【００３６】
前記第３論理部はアンドゲート素子を備えることを特徴とする。
【００３７】
又、本発明は不揮発性強誘電体レジスタを備え、内部アドレスと外部アドレス領域の設定時不揮発性強誘電体レジスタをプログラミングして貯蔵したアドレスサイズを変更することで有効した内部アドレスを設定するプログラミング手段を備えることを特徴とする。
【００３８】
又、前記プログラミング手段は、内部メモリのサイズを貯蔵するために上位アドレスに対応するコード信号を各々出力するＦＲＡＭコードセルアレイ及び上位アドレス及び上位アドレスと各々対応するコード信号を論理演算して有効した内部アドレス領域を設定する内部アドレス有効信号を出力し、第１制御信号の入力時内部アドレスの有効信号に係わらずその出力信号をローレベルに固定して出力するコード制御部を備えることを特徴とする。
【００３９】
又、前記第１制御信号はダンプモードテスト時イネーブルされるダンプテスト制御信号であることを特徴とする。
又、前記ＦＲＡＭコードセルアレイは複数の単位コードセルを備え、複数の単位コードセルは第２制御信号の状態によって上位アドレスに対応するコード信号を各々出力することを特徴とする。
【００４０】
又、前記第２制御信号は、セルプレート制御信号、プルアップイネーブル信号、プルダウンイネーブル信号、イクォライジング信号、ライトイネーブル信号であることを特徴とする。
【００４１】
又、前記複数の単位コードセルは、プルアップイネーブル信号によってセルの両端に電源電圧を印加するプルアップ駆動部と、セル両端にクロスカプルド構造で連結されるＰＭＯＳトランジスタ対及びＮＭＯＳトランジスタ対と、イクォライジング信号によって前記セルの両端電圧をイクォライジングするイクォライジング部と、上位アドレスと前記ライトイネーブル信号を論理演算する論理制御部と、論理制御部の結果によって前記セルの両端に選択的な電圧を印加させる電圧駆動部と、セルプレート制御信号に沿ってセル両端に電圧差を発する強誘電体キャパシタ部及びプルダウンイネーブル信号によってセルの両端に接地電圧を印加させるプルダウン駆動部とを備えることを特徴とする。
【００４２】
又、前記イクォライジング部は、セルの両端ノードと接地端との間に各々連結されてゲートを通して前記イクォライジング信号が印加される第１及び第２ＮＭＯＳトランジスタと、セルの両端の間に連結されてゲートを通して前記イクォライジング信号が印加される第３ＮＭＯＳトランジスタとを備えることを特徴とする。
【００４３】
又、前記論理制御部は、上位アドレスと前記ライトイネーブル信号をナンド演算する第１ナンドゲートと、ライトイネーブル信号と第１インバーターによって反転した前記上位アドレスをナンド演算する第２ナンドゲートと、第１ナンドゲートの出力を反転して出力する第２インバーターと、第２ナンドゲートの出力を反転して出力する第３インバーターとを備えることを特徴とする。
【００４４】
又、前記電圧駆動部は、セルの第１ノードと接地端との間に連結されてゲートを通して前記第２インバーターの出力信号が印加される第４ＮＭＯＳトランジスタと、セルの第２ノードと電源電圧端の間に連結されてゲートを介して前記第１ナンドゲートの出力信号が印加される第１ＰＭＯＳトランジスタと、セルの第１ノードと電源電圧端との間に連結されて前記第２ナンドゲートの出力信号が印加される第２ＰＭＯＳトランジスタと、セルの第２ノードと接地端との間に連結してゲートを通して前記第３インバーターの出力信号が印加される第５ＮＭＯＳトランジスタとからなることを特徴とする。
【００４５】
又、前記強誘電体キャパシタ部はその一端が前記セルの両端と各々連結され他の一端を通して前記プレート制御信号が共通で印加される第１及び第２強誘電体キャパシタを備える。
【００４６】
又、前記強誘電体キャパシタ部はセルの両端と接地電圧端との間に各々連結される第３及び第４強誘電体キャパシタを更に備えることを特徴とする。
【００４７】
又、前記ＦＲＡＭコードセルアレイは、内部アドレスの最上位ビット内にあるアドレスに当たる単位コードセルの出力と外部アドレスに当たる単位コードセルの出力が相異なって出力されるように単位コードセルデータをセットすることを特徴とする。
【００４８】
又、前記コード制御部は、上位アドレスと各々対応する前記コード信号を論理演算する第１論理部と、第１論理部の出力を論理演算して前記内部アドレス有効信号を出力する第２論理部及び内部アドレス有効信号と反転した前記ダンプテスト制御信号を論理演算して前記ダンプモード制御信号を出力する第３論理部とを備えることを特徴とする。
【００４９】
又、前記第１論理部は当たる内部アドレスと対応するコード信号をアンド演算する複数のアンドゲートを備えることを特徴とする。
【００５０】
又、前記第２論理部はオアゲートを備え、前記第３論理部はアンドゲート素子を備えることを特徴とする。
【００５１】
【発明の実施の形態】
以下、添付の図面を参照して本発明を更に詳細に説明する。
【００５２】
図５は本発明が適用されるシステムオンチップでダンプテストモードを説明するためのブロック図である。
システムオンチップ６００はダンプモード制御部１００と、中央処理装置（ＣＰＵ）２００と、データバス３００と、内部ＦＲＡＭメモリアレイ４００とＩ／Ｏポート５００を備える。
【００５３】
又、システムオンチップ６００のダンプモードをテストするための外部ＦＲＡＭセルアレイ７００及び外部メモリテスタ８００を追加に備える。
ここで、ダンプモード制御部１００はメモリの最後アドレスを制御するためのダンプモード制御信号ＤＭＣをＣＰＵ２００に出力する。
ＣＰＵ２００はコードプログラム信号ＣＰＧＭと、メモリサイズ決定のための上位アドレスグループであるアドレスＡＤＤ＜ｎ：ｍ＞と、パワーオンリセット信号ＲＥＳＥＴ及びダンプテスト制御信号ＤＴＣ（ＤｕｍｐＴｅｓｔＣｏｎｔｒｏｌ）をダンプモード制御部１００に出力する。
【００５４】
また、ＣＰＵ２００は内部メモリ領域に当たる内部アドレスＡＤＤ＜ｍ：０＞と、内部アドレスＡＤＤ＜ｍ：０＞と外部アドレスＡＤＤ＜ｎ：ｍ＋１＞を制御するための制御信号ＣＯＮ＜ｎ：０＞を内部ＦＲＡＭメモリアレイ４００に出力する。
【００５５】
又、内部メモリデータ＜ｍ：０＞はデータバス３００を通してＩ／Ｏポート５００に出力され、外部ＦＲＡＭセルアレイ７００を通して印加される外部アドレス＜ｎ：ｍ＋１＞はＩ／Ｏポート５００を通してデータバス３００に出力される。また、ダンプモードテストのための外部メモリテスタ８００がＩ／Ｏポートに連結される。データバス３００はＣＰＵ２００と、内部ＦＲＡＭメモリアレイ４００及びＩ／Ｏポート５００が共有する。
【００５６】
図６はかかる構成を有するシステムオンチップでダンプモード時データ入／出力ポートの動作を説明するための図である。
内部最後アドレスＡＤＤ＜ｍ＞と対応する内部最後データＤＡＴＡ＜ｍ＞は次の外部アドレス領域でＩ／Ｏポート５００を通して出力される。従って、外部最初アドレスＡＤＤ＜ｍ＋１＞領域で内部最後データＤＡＴＡ＜ｍ＞が出力される。
【００５７】
ここで、内部アドレス有効信号ＡＤＤ＿Ｖａｌｉｄは内部最後アドレスＡＤＤ＜ｍ＞が出力されるまで有効である。しかしながら、ダンプモード制御部１００はダンプモード制御信号ＤＭＣを外部アドレス領域まで有効するように制御して内部メモリデータが正常的に出力できるようにする。
【００５８】
図７は前記ダンプモード制御信号ＤＭＣを発生させるためのダンプモード制御部１００の詳細ブロック図である。
ダンプモード制御部１００はコードプログラム制御部１１０とＦＲＡＭコードセルアレイ１２０及びコード制御部１３０を備える。
ここで、コードプログラム制御部１１０はＣＰＵ２００から印加されるコードプログラム信号（ＣＰＧＭ）と、パワーオンリセット信号（ＲＥＳＥＴ）及びダンプテスト制御信号（ＤＴＣ）に沿ってＦＲＡＭコードセルアレイ１２０のコードセルをコーディングするための制御信号のセルプレート制御信号ＣＰＬとプルダウンイネーブル信号（ＥＮＮ）と、プルアップイネーブル信号（ＥＮＰ）と、イクォライジング信号（ＥＱＮ）と、ライトイネーブル信号（ＥＮＷ）を出力する。
【００５９】
又、ＦＲＡＭコードセルアレイ１２０は内部メモリのサイズをＦＲＡＭレジスタにソフトウェア方法で記憶させるための回路である。かかるＦＲＡＭコードセルアレイと、プルダウンイネーブル信号ＥＮＮと、プルアップイネーブル信号ＥＮＰと、イクォライジング信号ＥＱＮと、ライトイネーブル信号ＥＮＷ及びメモリサイズを決定するための上位アドレスＡＤＤ＜ｎ：ｍ＞に沿ってコードセルをコーディングしてコード信号Ｃｏｄｅ＜ｎ：ｍ＞をコード制御部１３０に出力する。
【００６０】
又、コード制御部１３０はＦＲＡＭコードセルアレイ１２０から印加されるコード信号Ｃｏｄｅ＜ｎ：ｍ＞と、上位アドレスＡＤＤ＜ｎ：ｍ＞と、ダンプテスト制御信号ＤＴＣに沿って内部メモリのデータダンプモードを制御するためのダンプモード制御信号ＤＭＣを外部アドレス領域まで有効するように制御する。
【００６１】
図８は図７のＦＲＡＭコードセルアレイ１２０の詳しい構成を示す。
ＦＲＡＭコードセルアレイ１２０は複数の単位コードセルを備え、各々の単位コードセルを通して内部アドレスのサイズを記憶する。複数の単位コードセルはコードプログラム制御部１１０から各々印加されるセルプレート制御信号ＣＰＬと、プルダウンイネーブル信号ＥＮＮと、プルアップイネーブル信号ＥＮＰと、イクォライジング信号ＥＱＮと、ライトイネーブル信号ＥＮＷ及び上位アドレスＡＤＤ＜ｎ：ｍ＞に沿ってコードセルをコーディングしてコード信号Ｃｏｄｅ＿ｎ〜Ｃｏｄｅ＿mを各々出力する。
【００６２】
即ち、単位コードセルを内部アドレスの最上位ビット（ＭＳＢ）内にあるアドレスに当たるコードセルの出力は常に０になるようにし、外部アドレスに当たるコードセルの出力は常に１になるようにコードセルデータをセットする。
【００６３】
図９は図８の単位コードセルに対する詳しい回路図を示す。
単位コードセルはプルアップ駆動部と、駆動部１２１，１２６と、イクォライジング部１２２と、論理制御部１２３と、電圧駆動部１２４と、強誘電体キャパシタ部１２５及びプルダウン駆動部を備える。
【００６４】
ここで、プルアップ駆動部はプルアップイネーブル信号（ＥＮＰ）に沿ってセルの両端ノードＣ＿Ｎ１、Ｃ＿Ｎ２に電源電圧ＶＣＣを提供するＰＭＯＳトランジスタＰ１を備える。
ＰＭＯＳトランジスタＰ１は電源電圧ＶＣＣ印加端とＰＭＯＳトランジスタＰ２，Ｐ３の共通ソース端子の間に連結してゲートを通してプルアップイネーブル信号ＥＮＰが印加される。
【００６５】
駆動部１２１はセルの両端ノードＣ＿Ｎ１、Ｃ＿Ｎ２にクロスカプルド構造から連結されたＰＭＯＳトランジスタＰ２，Ｐ３を備える。ＰＭＯＳトランジスタＰ２のゲートはＰＭＯＳトランジスタＰ３のドレイン端子と連結され、ＰＭＯＳトランジスタＰ３のゲートはＰＭＯＳトランジスタＰ２のドレイン端子と連結される。
【００６６】
イクォライジング部１２２はセル両端ノードＣ＿Ｎ１、Ｃ＿Ｎ２と接地電圧ＶＳＳ印加端の間に各々連結され共通ゲートを通してイクォライジング信号（ＥＱＮ）が印加されるＮＭＯＳトランジスタＮ１，Ｎ２と、セルの両端ノードＣ＿Ｎ１、Ｃ＿Ｎ２の間に連結されてゲートを通してイクォライジング信号ＥＱＮが印加されるＮＭＯＳトランジスタＮ２を備える。ＮＭＯＳトランジスタＮ１〜Ｎ３は共通ゲート端子を通してイクォライジング信号ＥＱＮが印加されるとセル両端のノードＣ＿Ｎ１、Ｃ＿Ｎ２をイクォライジングさせる。
【００６７】
論理制御部１２３は上位アドレスＡＤＤ＜ｎ：ｍ＞とライトイネーブル信号（ＥＮＷ）を論理演算してその結果に沿って電圧駆動部１２４を制御する。
ナンドゲートＮＤ１は上位アドレスＡＤＤ＜ｎ：ｍ＞のライトイネーブル信号（ＥＮＷ）をナンド演算してその出力信号をＰＭＯＳトランジスタＰ４のゲートに出力する。
ナンドゲートＮＤ２はインバーターＩＶ１によって反転された上位アドレスＡＤＤ＜ｎ：ｍ＞とライトイネーブル信号（ＥＮＷ）をナンド演算してその出力信号をＰＭＯＳトランジスタＰ５のゲートに出力する。
【００６８】
インバーターＩＶ２はナンドゲートＮＤ１の出力を反転してＮＭＯＳトランジスタＮ４のゲートに出力する。また、インバーターＩＶ３はナンドゲートＮＤ２の出力を反転してＮＭＯＳトランジスタＮ５のゲートに出力する。
【００６９】
電圧駆動部１２４は論理制御部１２３の論理演算結果によってＮＭＯＳトランジスタ、Ｎ４，Ｎ５及びＰＭＯＳトランジスタＰ４，Ｐ５を選択的に駆動して両端ノードＣ＿Ｎ１、Ｃ＿Ｎ２に選択的な電圧を印加する。
【００７０】
強誘電体キャパシタ部１２５は強誘電体キャパシタＦＣ２〜ＦＣ５を備えてセルプレート制御信号ＣＰＬに沿ってセルの両端ノードＣ＿Ｎ１、Ｃ＿Ｎ２に電圧差を発生させる。
強誘電体キャパシタＦＣ２はその一端がノードＣ＿Ｎ２に連結され他の一端を通してセルプレート制御信号ＣＰＬが印加される。強誘電体キャパシタＦＣ３はその一端がノードＣ＿Ｎ１に連結され他の一端を介してセルプレート制御信号ＣＰＬが印加される。
【００７１】
セルの両端のノードＣ＿Ｎ１、Ｃ＿Ｎ２と接地電圧ＶＳＳ印加端の間に各々連結された強誘電体キャパシタＦＣ４、ＦＣ５はセル両端ノードＣ＿Ｎ１、Ｃ＿Ｎ２のローディングレベル制御によって選択的に追加して用いることができる。
【００７２】
駆動部１２６はセルの両端ノードＣ＿Ｎ１、Ｃ＿Ｎ２にクロスカプルド構造で連結されたＮＭＯＳトランジスタＮ６，Ｎ７を備える。ＮＭＯＳトランジスタＮ６のゲートはＮＭＯＳトランジスタＮ７のドレイン端子と連結され、ＮＭＯＳトランジスタＮ７のゲートはＮＭＯＳトランジスタＮ６のドレイン端子と連結される。
【００７３】
プルダウン駆動部はプルダウンイネーブル信号ＥＮＮに沿ってセルの両端ノードＣ＿Ｎ１、Ｃ＿Ｎ２に接地電圧ＶＣＣを提供するＮＭＯＳトランジスタＮ８を備える。
ＮＭＯＳトランジスタＮ８はＮＭＯＳトランジスタＮ６及びＮＭＯＳトランジスタＮ７の共通ソース端子と接地電圧ＶＳＳ印加端の間に連結されてゲートを通してプルダウンイネーブル信号（ＥＮＮ）が印加される。
【００７４】
又、インバーターＩＶ５はノードＣ＿Ｎ１から出力される信号を反転してコード信号Ｃｏｄｅ＜ｎ：ｍ＞を出力する。
又、インバーターＩＶ４はノードＣ＿Ｎ２から出力される信号を反転してダミーセル（図示せず）に出力する。
【００７５】
図１０はかかかる構成を有する単位コードセルのパワーアップモード時制御信号の動作波形を示す。
初期電源の投入時にはＦＲＡＭの単位コードセルに貯蔵していたデータをセンシングしてリードするための動作を行う。
【００７６】
まず、ＴＯ区間以降に電源電圧ＶＣＣが安定したレベルに至るとパワーオンリセット信号ＲＥＳＥＴが発生する。
コードプログラム制御部１１０は該パワーオンリセット信号ＲＥＳＥＴを用いてＴＩの区間でイクォライジング信号ＥＱＮをハイからローに遷移してイクォライズを解除した後にセルプレート制御信号ＣＰＬをローからハイに遷移する。
【００７７】
次に、セルプレート制御信号ＣＰＬがハイにイネーブルすると、図８に示す単位コードセルの強誘電体キャパシタＦＣ２，ＦＣ３に貯蔵していたチャージが強誘電体キャパシタＦＣ４，ＦＣ５のキャパシタンスロードによってセルの両端即ち、ノードＣ＿Ｎ１、Ｃ＿Ｎ２に電圧差を発生させる。
【００７８】
以降にＴ２の区間でセルの両端ノードＣ＿Ｎ１、Ｃ＿Ｎ２に電圧差が十分に発生すると、プルダウンイネーブル信号ＥＮＮをハイに活性化させ、プルアップイネーブル信号ＥＮＰをローに活性化することでセル両端のデータを増幅させる。
【００７９】
次にセル両端のデータ増幅が完了するとＴ３の区間でセルプレート制御信号ＣＰＬを更にローに遷移して破壊された強誘電体キャパシタＦＣ２，ＦＣ３のハイデータを更に復旧する。この時ライトイネーブル信号ＥＮＷはローの状態に非活性化されて外部データが再びライトされることを防止する。
【００８０】
図１１はダンプテスト制御信号ＤＴＣのセットアップ時単位コードセルにおけるコードセルプログラムサイクル動作を示す。
まず、Ｔ０区間以降にＴ１区間ではダンプテスト制御信号ＤＴＣがセットアップされ、Ｔ２区間が開始されるとコードセルプログラムサイクルが開始される。この時Ｔ２区間でダンプテスト制御信号ＤＴＣがハイにイネーブルされればコードプログラム信号ＣＰＧＭがイネーブルされ、ライトイネーブル信号ＥＮＷがＴ２区間の間イネーブルされる。また、セルプレート制御信号ＣＰＬがＴ２，Ｔ３の区間の間イネーブル状態を維持する。
【００８１】
又、プルダウンイネーブル信号ＥＮＮはハイ状態を維持し、プルアップイネーブル信号ＥＮＰ及びイクォライジング信号ＥＱＮはロー状態を維持する。従って、単位コードセルはイクォライジングが解除された状態でセンスアンプが活性化されてデータをコーディングすることができる。
【００８２】
例えば、内部最後アドレスＡＤＤ＜ｍ＞が１の場合ノードＣ＿ｎ１がハイになって当たるコード信号Ｃｏｄｅ＜ｍ＞はローになる。即ち、内部アドレスのＭＳＢがＡＤＤ＜ｍ＞の場合、内部アドレスＭＳＢをセットするとコード信号Ｃｏｄｅ＜ｍ＞がローになって内部アドレスＭＳＢまでは内部アドレスに認識される。
【００８３】
又、内部最後アドレスＡＤＤ＜ｍ＞が０の場合該当アドレスの内部最後アドレスＡＤＤ＜ｍ＞がリセットされるとコード信号Ｃｏｄｅ＜ｍ＞がハイになって該アドレスを外部アドレスで認識する。
図１２は図７のコード制御部１３０に関する詳しい構成図である。
コード制御部１３０は外部アドレスＡＤＤ＜ｎ＞と、単位コードセルから印加されるコード信号Ｃｏｄｅ＿ｎをアンド演算するアンドゲートＡＤ１と、内部アドレスＡＤＤ＜ｍ＞と単位コードセルから印加されるコード信号Ｃｏｄｅ＿ｍをアンド演算するアンドゲートＡＤ２を備える。オアゲートＯＲはアンドゲートＡＤ１、ＡＤ２の出力信号をオア演算して内部アドレス有効信号ＡＤＤ＿Ｖａｌｉｄを出力する。
【００８４】
アンドゲートＡＤ３は内部アドレス有効信号ＡＤＤ＿ＶａｌｉｄとインバーターＩＶ６によって反転されたダンプテスト制御信号ＤＴＣをアンド演算してダンプモード制御信号ＤＭＣを出力する。
かかる構成を有するコード制御部１３０の動作過程を説明する。
まず、ダンプテスト制御信号ＤＴＣが０の正常動作モードである場合、コード信号Ｃｏｄｅ＿ｍが０であれば、内部アドレスＡＤＤ＜ｍ＞にいずれか信号が入力されても内部アドレス有効信号ＡＤＤ＿Ｖａｌｉｄは０になる。この時ダンプモード制御信号ＤＭＣも０になって内部メモリモードで動作する。
【００８５】
また、コード信号Ｃｏｄｅ＿ｍが１の状態で内部アドレスＡＤＤ＜ｍ＞が０の場合ダンプモード制御信号ＤＭＣが０になって内部メモリモードで動作する。
また、内部アドレスＡＤＤ＜ｍ＞が１であればダンプモード制御信号ＤＭＣが１になって外部メモリモードで動作する。
なお、ダンプテスト制御信号ＤＴＣがハイとして内部メモリダンプモードである場合、コード信号Ｃｏｄｅ＿ｍ及び内部アドレスＡＤＤ＜ｍ＞と係わらずすべての場合、ダンプモード制御信号ＤＭＣが０になる。従って、全てのメモリアドレスが内部アドレスモードで動作することで内部メモリデータを外部Ｉ／Ｏポートに正常的にダンプできるように制御する。
【００８６】
以上本発明の好適な一実施形態に対して説明したが、前記実施形態のものに
限定されるわけではなく、本発明の技術思想に基づいて種々の変形又は変更が可能である。
【００８７】
【発明の効果】
以上、説明したように、本発明はダンプモード時外部メモリ領域を全ての内部メモリ領域に割り当てて処理することでデータ入／出力ポートを通して全内部アドレスが正常的に出力できるようにする。
また、メモリアドレスサイズをＦＲＡＭコードセルを用いてプログラムできるようにしてメモリサイズを外部から容易に変更できるようにすることで工程費用を減らすことができる。
【図面の簡単な説明】
【図１】一般的な強誘電体のヒステリシスの特性図である。
【図２】従来の不揮発性強誘電体メモリのセル素子構成図である。
【図３】 (a)は、従来の不揮発性強誘電体メモリのライトモード動作タイミング図、(b)は、従来の不揮発性強誘電体メモリのリードモード動作タイミング図である。
【図４】従来のシステムオンチップでダンプモード時データ入／出力ポートの動作を説明するための図である。
【図５】本発明による不揮発性強誘電体メモリ制御装置構成図である。
【図６】本発明による不揮発性強誘電体メモリ制御装置ダンプモード時データ入／出力ポートの動作を説明するための図である。
【図７】図５のダンプモード制御部の詳細ブロック図である。
【図８】図７のコードプログラム制御部のパワーアップモード時動作タイミング図。
【図９】図７のＦＲＡＭコードセルアレイの詳細ブロック図。
【図１０】図９の単位コードセルの詳細回路図である。
【図１１】本発明によるコードセルの動作タイミング図である。
【図１２】図７のコード制御部の詳細回路図である。
Claims (15)
- 内部メモリのサイズを決定するための上位アドレスとコードプログラム信号及びダンプテスト制御信号を出力し、ダンプモード制御信号を受信してアドレスの中、内部メモリ領域に当たる内部アドレス及び内／外部アドレス制御信号を出力する中央処理装置と、
ダンプモード時前記ダンプテスト制御信号によって前記上位アドレスをコーディングして外部メモリ領域を内部メモリ領域に割り当て、内部アドレス有効信号を制御する前記ダンプモード制御信号を出力するダンプモード制御部及び
強誘電体メモリを前記内部メモリに使用し、前記内／外部アドレス制御信号によって前記内部アドレスに当たる内部メモリデータをデータバスを介して入／出力ポートに出力するように制御する内部ＦＲＡＭメモリアレイを備えることを特徴とする不揮発性強誘電体メモリ制御装置。 - 前記ダンプモード制御部は、
前記内部メモリのサイズを貯蔵するための前記コードプログラム信号と、パワーオンリセット信号及び前記ダンプテスト制御信号を受信し、ＦＲＡＭコードセルをコーディングするための制御信号を出力するコードプログラム制御部と、
前記制御信号の状態によって前記内部メモリのサイズを前記ＦＲＡＭコードセルに貯蔵し、前記ＦＲＡＭコードセルに貯蔵された情報をコーディングしてコード信号を出力するＦＲＡＭコードセルアレイ及び、
前記ダンプテスト制御信号の活性化時に前記コード信号の状態によって前記ダンプモードを制御するための前記ダンプモード制御信号を選択的に出力するコード制御部を備えることを特徴とする請求項１に記載の不揮発性強誘電体メモリ制御装置。 - 前記制御信号はセルプレート制御信号、プルアップイネーブル信号、プルダウンイネーブル信号、イクォライジング信号、ライトイネーブル信号であることを特徴とする請求項２に記載の不揮発性強誘電体メモリ制御装置。
- 前記ＦＲＡＭコードセルアレイは複数の単位コードセルを備え、前記複数の単位コードセルなどは前記制御信号の状態によって前記上位アドレスに対応するコード信号を各々出力することを特徴とする請求項３に記載の不揮発性強誘電体メモリ制御装置。
- 前記複数の単位コードセルは、
前記プルアップイネーブル信号によってセルの両端に電源電圧を印加するプルアップ駆動部と、
セル両端にクロスカプルド構造で連結されるＰＭＯＳトランジスタ対及びＮＭＯＳトランジスタ対と、
前記イクォライジング信号によって前記セルの両端電圧をイクォライジングするイクォライジング部と、
前記上位アドレスと前記ライトイネーブル信号を論理演算する論理制御部と、前記論理制御部の結果によって前記セルの両端に選択的な電圧を印加させる電圧駆動部と、
前記セルプレート制御信号に沿ってセル両端に電圧差を発する強誘電体キャパシタ部及び
前記プルダウンイネーブル信号によってセルの両端に接地電圧を印加させるプルダウン駆動部と
を備えることを特徴とする請求項４に記載の不揮発性強誘電体メモリ制御装置。 - 前記イクォライジング部は、
前記セルの両端ノードと接地端との間に各々連結されてゲートを通して前記イクォライジング信号が印加される第１及び第２ＮＭＯＳトランジスタと、
前記セルの両端の間に連結されてゲートを通して前記イクォライジング信号が印加される第３ＮＭＯＳトランジスタと
を備えることを特徴とする請求項５に記載の不揮発性強誘電体メモリ制御装置。 - 前記論理制御部は、
前記上位アドレスと前記ライトイネーブル信号をナンド演算する第１ナンドゲートと、
前記ライトイネーブル信号と第１インバーターによって反転した前記上位アドレスをナンド演算する第２ナンドゲートと、
前記第１ナンドゲートの出力を反転して出力する第２インバーターと、
前記第２ナンドゲートの出力を反転して出力する第３インバーターと
を備えることを特徴とする請求項５に記載の不揮発性強誘電体メモリ制御装置。 - 前記電圧駆動部は、
前記セルの第１ノードと接地端との間に連結されてゲートを通して前記第２インバーターの出力信号が印加される第４ＮＭＯＳトランジスタと、
前記セルの第２ノードと電源電圧端の間に連結されてゲートを介して前記第１ナンドゲートの出力信号が印加される第１ＰＭＯＳトランジスタと、
前記セルの第１ノードと電源電圧端との間に連結されて前記第２ナンドゲートの出力信号が印加される第２ＰＭＯＳトランジスタと、
前記セルの第２ノードと接地端との間に連結してゲートを通して前記第３インバーターの出力信号が印加される第５ＮＭＯＳトランジスタと
からなることを特徴とする請求項７に記載の不揮発性強誘電体メモリ制御装置。 - 前記強誘電体キャパシタ部はその一端が前記セルの両端と各々連結され他の一端を通して前記プレート制御信号が共通で印加される第１及び第２強誘電体キャパシタを備えることを特徴とする請求項５に記載の不揮発性強誘電体メモリ制御装置。
- 前記強誘電体キャパシタ部は前記セルの両端と接地電圧端との間に各々連結される第３及び第４強誘電体キャパシタを更に備えることを特徴とする請求項９に記載の不揮発性強誘電体メモリ制御装置。
- 前記ＦＲＡＭコードセルアレイは、
前記内部アドレスの最上位ビット内にあるアドレスに当たる単位コードセルの出力と外部アドレスに当たる単位コードセルの出力が相異なって出力されるように単位コードセルデータをセットすることを特徴とする請求項４に記載の不揮発性強誘電体メモリ制御装置。 - 前記コード制御部は、
前記上位アドレスと各々対応する前記コード信号を論理演算する第１論理部と、
前記第１論理部の出力を論理演算して前記内部アドレス有効信号を出力する第２論理部及び
前記内部アドレス有効信号と反転した前記ダンプテスト制御信号を論理演算して前記ダンプモード制御信号を出力する第３論理部と
を備えることを特徴とする請求項２に記載の不揮発性強誘電体メモリ制御装置。 - 前記第１論理部は当たる内部アドレスと対応するコード信号をアンド演算する複数のアンドゲートを備えることを特徴とする請求項１２に記載の不揮発性強誘電体メモリ制御装置。
- 前記第２論理部はオアゲートを備えることを特徴とする請求項１２に記載の不揮発性強誘電体メモリ制御装置。
- 前記第３論理部はアンドゲート素子を備えることを特徴とする請求項１２に記載の不揮発性強誘電体メモリ制御装置。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0051931A KR100482998B1 (ko) | 2002-08-30 | 2002-08-30 | 불휘발성 강유전체 메모리 제어 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004094908A JP2004094908A (ja) | 2004-03-25 |
| JP4197939B2 true JP4197939B2 (ja) | 2008-12-17 |
Family
ID=31973586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002381453A Expired - Fee Related JP4197939B2 (ja) | 2002-08-30 | 2002-12-27 | 不揮発性強誘電体メモリ制御装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6781863B2 (ja) |
| JP (1) | JP4197939B2 (ja) |
| KR (1) | KR100482998B1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6952376B2 (en) * | 2003-12-22 | 2005-10-04 | Intel Corporation | Method and apparatus to generate a reference value in a memory array |
| KR100691384B1 (ko) * | 2006-03-27 | 2007-03-12 | 삼성전자주식회사 | 절연막의 열화를 완화시키는 구조의 셀스트링을 가지는불휘발성 반도체 메모리 장치 |
| TWI524080B (zh) * | 2014-01-29 | 2016-03-01 | 新唐科技股份有限公司 | 應用於積體電路的運作記錄電路及其運作方法 |
| US10310857B2 (en) | 2014-04-29 | 2019-06-04 | Ampere Computing Llc | Systems and methods facilitating multi-word atomic operation support for system on chip environments |
| WO2016108599A1 (ko) * | 2014-12-30 | 2016-07-07 | 주식회사 쏠리드 | 분산 안테나 시스템의 모니터링 장치 |
| WO2017019054A1 (en) * | 2015-07-29 | 2017-02-02 | Applied Micro Circuits Corporation | Systems and methods facilitating multi-word atomic operation support for system on chip environments |
| JP7491125B2 (ja) * | 2020-07-29 | 2024-05-28 | セイコーエプソン株式会社 | 回路装置及びリアルタイムクロック装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05151369A (ja) * | 1991-02-19 | 1993-06-18 | Nippon Steel Corp | 集積回路 |
| US5818771A (en) * | 1996-09-30 | 1998-10-06 | Hitachi, Ltd. | Semiconductor memory device |
| JP2001027953A (ja) * | 1999-07-15 | 2001-01-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR100443147B1 (ko) * | 2000-11-30 | 2004-08-04 | 엘지전자 주식회사 | 시스템 온 칩에서의 어드레스 처리 장치 |
| KR20020082282A (ko) * | 2001-04-20 | 2002-10-31 | 삼성전자 주식회사 | 메모리 내장 마이크로 컨트롤러 |
-
2002
- 2002-08-30 KR KR10-2002-0051931A patent/KR100482998B1/ko not_active IP Right Cessation
- 2002-12-27 JP JP2002381453A patent/JP4197939B2/ja not_active Expired - Fee Related
- 2002-12-31 US US10/331,350 patent/US6781863B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR100482998B1 (ko) | 2005-04-15 |
| US6781863B2 (en) | 2004-08-24 |
| JP2004094908A (ja) | 2004-03-25 |
| KR20040020337A (ko) | 2004-03-09 |
| US20040042251A1 (en) | 2004-03-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3647996B2 (ja) | 不揮発性半導体メモリ装置とその読出及びプログラム方法 | |
| KR100506448B1 (ko) | 불휘발성 강유전체 메모리를 이용한 인터리브 제어 장치 | |
| US7609540B2 (en) | Serial bus controller using nonvolatile ferroelectric memory | |
| JP4197939B2 (ja) | 不揮発性強誘電体メモリ制御装置 | |
| KR100492800B1 (ko) | 불휘발성 강유전체 메모리 제어 장치 | |
| JP4624655B2 (ja) | 拡張メモリ部を備えた強誘電体メモリ装置 | |
| JP3717097B2 (ja) | 強誘電体メモリ | |
| JP4799811B2 (ja) | 特性調整装置を備えたメモリ装置 | |
| US6826097B2 (en) | Nonvolatile memory device including write protected region | |
| JP4568475B2 (ja) | 不揮発性強誘電体メモリ制御装置 | |
| KR100483028B1 (ko) | 강유전체 메모리 셀 및 이를 이용한 메모리 장치 | |
| JP2018142396A (ja) | 半導体集積回路装置 | |
| GB2428121A (en) | Semiconductor device and semiconductor device control method | |
| JP6339714B2 (ja) | 半導体集積回路装置 | |
| JP2007004888A (ja) | 半導体記憶装置及びその制御方法 | |
| JP2004348939A (ja) | 不揮発性強誘電体レジスタを利用した入出力バイト制御装置 | |
| JP2004342170A (ja) | 強誘電体記憶装置および強誘電体記憶装置のデータ初期化方法 | |
| JP2004103128A (ja) | 半導体メモリおよび半導体メモリ書き込み制御装置 | |
| KR20050054189A (ko) | 와이드 페이지 버퍼를 갖는 불휘발성 강유전체 메모리 장치 | |
| KR20050054190A (ko) | 데이터버스 풀다운 센싱기능을 갖는 센스앰프 어레이 및불휘발성 강유전체 메모리 장치, 그리고 데이터버스풀다운 센싱기능을 이용한 데이터 센싱 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050912 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080513 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080520 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080820 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080909 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080930 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111010 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111010 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121010 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121010 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131010 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |