KR20040020337A - 불휘발성 강유전체 메모리 제어 장치 - Google Patents

불휘발성 강유전체 메모리 제어 장치 Download PDF

Info

Publication number
KR20040020337A
KR20040020337A KR1020020051931A KR20020051931A KR20040020337A KR 20040020337 A KR20040020337 A KR 20040020337A KR 1020020051931 A KR1020020051931 A KR 1020020051931A KR 20020051931 A KR20020051931 A KR 20020051931A KR 20040020337 A KR20040020337 A KR 20040020337A
Authority
KR
South Korea
Prior art keywords
signal
cell
code
output
address
Prior art date
Application number
KR1020020051931A
Other languages
English (en)
Other versions
KR100482998B1 (ko
Inventor
강희복
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2002-0051931A priority Critical patent/KR100482998B1/ko
Priority to JP2002381453A priority patent/JP4197939B2/ja
Priority to US10/331,350 priority patent/US6781863B2/en
Publication of KR20040020337A publication Critical patent/KR20040020337A/ko
Application granted granted Critical
Publication of KR100482998B1 publication Critical patent/KR100482998B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Debugging And Monitoring (AREA)
  • Memory System (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

본 발명은 시스템 온 칩(SOC;System on a chip) 구조에서 강유전체 메모리가 내부 메모리로 사용될 경우 내부 메모리 덤프(dump)를 제어하기 위한 불휘발성 강유전체 메모리 제어 장치에 관한 것이다. 이러한 본 발명은, 노말 모드 및 덤프 모드시 내부 메모리 데이타를 정상적으로 처리할 수 있도록 하기 위해 덤프 모드 제어 회로를 FRAM 코드 셀로 구성하고, 외부 메모리 영역을 모두 내부 메모리 영역으로 할당하여 처리함으로써 덤프 모드시 모든 내부 어드레스가 포트를 정상적으로 사용할 수 있도록 한다. 따라서, 본 발명은 시스템 온 칩에서 소프트웨어적으로 동작 특성을 변경 처리할 수 있도록 하는 효과를 제공한다.

Description

불휘발성 강유전체 메모리 제어 장치{Device for controlling of non-volatile ferroelectric memory}
본 발명은 불휘발성 강유전체 메모리 제어 장치에 관한 것으로써, 특히 시스템 온 칩(SOC;System on a chip) 구조에서 강유전체 메모리가 내부 메모리로 사용될 경우 내부 메모리 덤프(dump)를 제어하기 위한 불휘발성 강유전체 메모리 제어 장치에 관한 것이다.
일반적으로 불휘발성 강유전체 메모리 즉, FeRAM(Ferroelectric Random Access Memory)은 디램(DRAM;Dynamic Random Access Memory) 정도의 데이터 처리 속도를 갖고, 전원의 오프시에도 데이타가 보존되는 특성 때문에 차세대 기억 소자로 주목받고 있다.
이러한 FRAM은 디램과 거의 유사한 구조를 갖는 기억소자로써 캐패시터의 재료로 강유전체를 사용하여 강유전체의 특성인 높은 잔류 분극을 이용한 것이다. 이와 같은 잔류 분극 특성으로 인하여 전계를 제거하더라도 데이터가 지워지지 않는다.
도 1은 일반적인 강유전체의 특성인 히스테리시스 루프(Hysteresis loop)를 나타낸다.
히스테리시스 루프는 전계에 의해 유기된 분극이 전계를 제거하더라도 잔류 분극(또는 자활 분극)의 존재로 인하여 소멸되지 않고 일정량(d,a상태)을 유지하고 있는 것을 알 수 있다. 불휘발성 강유전체 메모리 셀은 상기 d,a상태를 각각 1,0으로 대응시켜 기억소자로 응용한 것이다.
도 2는 종래의 불휘발성 강유전체 메모리의 단위 셀 소자 구성을 나타낸다.
불휘발성 강유전체 메모리의 단위 셀은, 일방향으로 비트라인 B/L이 형성되고, 비트라인 B/L과 교차하는 방향으로 워드라인 W/L이 형성되고, 워드라인 W/L에 일정한 간격을 두고 워드라인 W/L과 동일한 방향으로 플레이트 라인 P/L이 형성된다.
그리고, 트랜지스터 T1는 게이트가 워드라인 W/L에 연결되고, 소스는 비트라인 B/L에 연결되며, 드레인은 강유전체 캐패시터 FC1의 일단과 연결된다. 또한, 강유전체 캐패시터 FC1의 다른 일단은 플레이트 라인 P/L에 연결된다.
이러한 구성을 갖는 종래의 불휘발성 강유전체 메모리의 데이터 입/출력 동작을 도 3a 및 도 3b를 참조하여 설명하면 다음과 같다.
도 3a는 종래의 불휘발성 강유전체 메모리의 쓰기 모드(Write mode)시 동작타이밍도이다.
먼저, 쓰기 모드시 외부에서 인가되는 칩 인에이블 신호 CSBpad가 하이에서 로우로 활성화되고, 이와 동시에 쓰기 인에이블 신호 WEBpad가 하이에서 로우로 천이하면 쓰기 모드가 시작된다. 이어서, 쓰기 모드에서 어드레스 디코딩이 시작되면 해당 워드라인 W/L에 인가되는 펄스가 로우에서 하이로 천이되어 셀이 선택된다.
이와 같이, 워드라인 W/L이 하이 상태를 유지하고 있는 구간에서 해당 플레이트 라인 P/L에는 차례로 일정 구간의 하이 신호와 일정 구간의 로우 신호가 인가된다. 그리고, 선택된 셀에 로직값 1 또는 0을 쓰기 위해 해당 비트라인 B/L에 쓰기 인에이블 신호 WEBpad에 동기되는 하이 또는 로우 신호를 인가한다.
즉, 비트라인 B/L에 하이 신호가 인가되고 플레이트 라인 P/L에 인가되는 신호가 로우이면 강유전체 캐패시터 FC1에는 로직값 "1"이 기록된다. 그리고, 비트라인 B/L에 로우 신호가 인가되고 플레이트 라인 P/L에 인가되는 신호가 하이 신호이면 강유전체 캐패시터 FC1에는 로직값 "0"이 기록된다.
또한, 도 3b는 읽기 모드(Read mode)시 동작 타이밍도를 나타낸다.
읽기 모드시 외부에서 칩 인에이블 신호 CSBpad를 하이에서 로우로 활성화시키면 해당 워드라인 W/L이 선택되기 이전에 모든 비트라인 B/L은 이퀄라이즈(Equalize) 신호에 의해 로우 전압으로 등전위 된다.
그리고, 각 비트라인 B/L을 비활성화 시킨 다음 어드레스를 디코딩하면 디코딩된 어드레스에 의해 해당 워드라인 W/L은 로우 신호가 하이 신호로 천이되어 해당 셀을 선택한다. 선택된 셀의 플레이트 라인 P/L에 하이 신호를 인가하여 강유전체 메모리에 저장된 로직값 1에 상응하는 데이터 Qs를 파괴시킨다.
만약, 강유전체 메모리에 로직값 0이 저장되어 있다면 그에 상응하는 데이터 Qns는 파괴되지 않는다. 이와 같이, 파괴된 데이터와 파괴되지 않은 데이터는 전술한 히스테리시스 루프의 원리에 의해 서로 다른 값을 출력하게 되어 센스앰프는 로직값 1 또는 0을 센싱하게 된다.
즉, 데이터가 파괴된 경우는 도 1의 히스테리시스 루프에서 처럼 d에서 f로 변경되는 경우이고, 데이터가 파괴되지 않는 경우는 a에서 f로 변경되는 경우이다. 따라서, 일정시간이 경과한 후에 센스앰프가 인에이블 되면 데이터가 파괴된 경우는 증폭되어 로직값 1을 출력하고, 데이타가 파괴되지 않은 경우는 증폭되어 로직값 0을 출력한다.
이와 같이, 센스앰프에서 데이터를 증폭한 후에는 원래의 데이타로 복원하여야 하므로 해당 워드라인 W/L에 하이 신호를 인가한 상태에서 플레이트 라인 P/L을 하이에서 로우로 비활성화시킨다.
그런데, 이러한 종래의 불휘발성 강유전체 메모리는 정상적인 시스템 온 칩의 동작에서 내부 메모리 영역과 외부 메모리 영역을 자동적으로 분리하여 처리하는 제어 블럭이 있다.
시스템 온 칩에서 내부 메모리 영역과 외부 메모리 영역은 어드레스 사이즈 블럭에서 셋트 함으로써 결정된다. 예를 들어, 내부 메모리 사이즈가 4K바이트이면 중앙처리장치(CPU;Central Processing Unit)는 A11,A10,....A0의 어드레스 영역에서는 내부 메모리가 사용되도록 제어하며, 그 이상의 어드레스 영역에서는 자동으로 외부 확장 메모리가 사용되도록 제어한다.
즉, 내부 메모리의 어드레스 사이즈가 미리 셋업되어 있고, 이 상태에서 자동으로 내부 어드레스 영역과 외부 어드레스 영역이 미리 결정되어진다. 따라서, 외부 어드레스 영역에서는 내부 메모리의 데이타가 데이타 입/출력 포트를 통해서 외부로 출력되지 못하게 된다.
한편, 덤프(dump) 모드는 내부 메모리 데이타를 차례대로 포트를 통하여 외부로 출력하도록 하는 모드이다. 덤프 모드시에는 내부의 메모리 데이타가 내부 어드레스에 할당되어 한 사이클 뒤에 그 해당 어드레스의 데이타 포트를 통하여 외부에 출력되게 된다. 즉, 다음 어드레스가 셋업되었을 때 앞의 어드레스 해당 데이타가 출력된다.
따라서, 마지막 어드레스의 메모리 데이타는 다음 어드레스 즉, 외부 어드레스 영역에서 출력해야 하는 것이다. 그런데, 다음 어드레스는 외부 메모리 영역이므로 데이타 입/출력 포트를 통해 데이타를 출력할 수 없게 된다. 따라서, 내부 메모리 덤프(dump) 모드시 내부 어드레스와 외부 어드레스의 경계 영역에서 마지막 어드레스의 메모리 데이타가 덤프되지 못하는 문제점이 있다.
또한, 종래에는 메모리 어드레스 사이즈를 결정하는 로직을 메탈 옵션 처리 즉, 메탈 레이어를 파워 라인에 하드웨어적으로 연결하여 테스트할 메모리 어드레스를 처리하도록 하였다. 즉, 메모리 사이즈를 변경할 경우 메탈 마스크 레이어를 변경해야 하므로 번거로울 뿐만 아니라 공정 비용이 많이 발생하게 되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 덤프 모드시 외부 메모리 영역을 모두 내부 메모리 영역으로 할당하여 처리함으로써 데이타 입/출력 포트를 통해 모든 내부 어드레스가 정상적으로 출력될 수 있도록 하는데 그 목적이 있다.
또한, 메모리 어드레스 사이즈를 FRAM 코드 셀을 이용하여 프로그램할 수 있도록 하여 메모리 사이즈를 쉽게 변경할 수 있도록 하는데 다른 목적이 있다.
도 1은 일반적인 강유전체의 히스테리시스 특성도.
도 2는 종래의 불휘발성 강유전체 메모리의 셀 소자 구성도.
도 3a는 종래의 불휘발성 강유전체 메모리의 쓰기 모드 동작 타이밍도.
도 3b는 종래의 불휘발성 강유전체 메모리의 읽기 모드 동작 타이밍도.
도 4는 본 발명에 따른 불휘발성 강유전체 메모리 제어 장치의 구성도.
도 5는 본 발명에 따른 불휘발성 강유전체 메모리 제어 장치의 덤프 모드 타이밍도.
도 6은 도 4의 덤프 모드 제어부의 상세 블럭도.
도 7은 도 6의 코드 프로그램 제어부의 파워 업 모드시 동작 타이밍도.
도 8은 도 6의 FRAM 코드셀 어레이의 상세 블럭도.
도 9는 도 8의 단위 코드 셀의 상세 회로도.
도 10은 본 발명에 따른 코드 셀의 동작 타이밍도.
도 11은 도 6의 코드 제어부의 상세 회로도.
상기한 목적을 달성하기 위한 본 발명의 불휘발성 강유전체 메모리 제어 장치는, 내부 메모리의 사이즈를 결정하기 위한 상위 어드레스와, 코드 프로그램 신호 및 덤프 테스트 제어신호를 출력하고, 덤프 모드 제어신호에 따라 내부 메모리 영역에 해당하는 내부 어드레스 및 내부/외부 어드레스 제어신호를 출력하는 중앙처리장치와, 내부 메모리의 덤프 모드시 덤프 테스트 제어신호에 따라 외부 메모리 영역을 외부 메모리 영역으로 할당하기 위한 덤프 모드 제어신호를 출력하는 덤프 모드 제어부 및 강유전체 메모리를 내부 메모리로 사용하고, 내부/외부 어드레스 제어신호에 따라 내부 어드레스에 해당하는 내부 메모리 데이타를 데이타 버스를 통해 입/출력 포트로 출력시키도록 제어하는 내부 FRAM 메모리 어레이를 구비함을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 4는 본 발명이 적용되는 시스템 온 칩(SOC;System on a chip;600)에서 덤프 테스트 모드(dump test mode)를 설명하기 위한 블럭도이다.
도 4에 도시된 바와 같이, 시스템 온 칩(600)은, 메모리의 마지막 어드레스를 제어하기 위한 덤프 모드 제어신호 DMC를 출력하는 덤프 모드 제어부(100)와, 중앙처리장치(CPU;Central Processing Unit;200)와, 데이타 버스(300)와, 내부 FRAM 메모리 어레이(400)와, I/O포트(500)를 구비한다.
그리고, 시스템 온 칩(600)의 덤프 모드를 테스트 하기 위한 외부 FRAM 셀 어레이(700) 및 외부 메모리 테스터(800)를 추가로 구비한다.
여기서, CPU(200)는 내부 메모리 사이즈를 결정하여 FRAM의 코드 셀에 저장하도록 제어하는 코드 프로그램 신호 CPGM(Code Program)와, 메모리 사이즈 결정하기 위한 상위 어드레스 그룹인 어드레스 ADD<n:m>와, 파워 온 리셋 신호 RESET 및 덤프 테스트 제어 신호 DTC(Dump Test Control)를 덤프 모드 제어부(100)로 출력한다.
그리고, CPU(200)는 내부 메모리 영역에 해당하는 내부 어드레스 ADD<m:0>와, 내부 어드레스 ADD<m:0>와 외부 어드레스 ADD<n:m+1>를 제어하기 위한 제어신호 CON<n;0>를 내부 FRAM 메모리 어레이(400)에 출력한다.
또한, 내부 메모리 데이타 <m:0>는 데이타 버스(300)를 통해 I/O포트(500)에 연결되고, 외부 FRAM 셀 어레이(700)를 통해 인가되는 외부 어드레스 <n:m+1>는 I/O포트(500)를 통해 데이타 버스(300)와 연결된다. 그리고, 덤프 모드 테스트를 위한 외부 메모리 테스터(800)가 I/O포트(500)에 연결된다. 데이타 버스(300)는 CPU(200)와, 내부 FRAM 메모리 어레이(400) 및 I/O포트(500)가 공유한다.
도 5는 이러한 구성을 갖는 시스템 온 칩에서 덤프 모드시 동작 타이밍도를 나타낸다.
도 5를 보면, 내부 마지막 어드레스 ADD<m>와 대응되는 내부 마지막 데이타 DATA<m>는 다음 외부 어드레스 영역에서 I/O포트(500)를 통해 출력된다. 따라서, 외부 처음 어드레스 ADD<m+1> 영역에서 내부 마지막 데이타 DATA<m>가 출력된다.
여기서, 내부 어드레스 유효 신호 ADD_Valid는 마지막 내부 어드레스가 출력될때 까지만 유효하다. 그러나, 덤프 모드 제어부(100)는 덤프 모드 제어신호 DMC(Dump Mode Control)를 외부 어드레스 영역까지 유효하도록 제어하여 내부 메모리 데이타가 정상적으로 출력될 수 있도록 한다.
도 6은 상술된 덤프 모드 제어신호 DMC를 발생시키기 위한 덤프 모드 제어부(100)의 상세 블럭도이다.
덤프 모드 제어부(100)는 코드 프로그램 제어부(CPC;code program control;110)와 FRAM 코드 셀 어레이(Code cell array;120) 및 코드 제어부(130)를 구비한다.
여기서, 코드 프로그램 제어부(110)는 CPU(200)로부터 인가되는 코드 프로그램 신호 CPGM(Code Program)와, 파워 온 리셋 신호 RESET 및 덤프 테스트 제어 신호 DTC(Dump Test Control)에 따라 FRAM 코드 셀 어레이(120)의 코드 셀을 코딩하기 위한 제어신호인 셀 플레이트 제어신호 CPL와, 풀다운 인에이블 신호 ENN와, 풀업 인에이블 신호 ENP와, 이퀄라이징 신호 EQN 및 라이트 인에이블 신호 ENW를 출력한다.
그리고, FRAM 코드 셀 어레이(120)는 내부 메모리의 사이즈를 FRAM 레지스터에 소프트웨어 방법으로 기억시키기 위한 회로이다. 이러한 FRAM 코드 셀 어레이(120)는 코드 프로그램 제어부(110)로부터 인가되는 셀 플레이트 제어신호 CPL와, 풀다운 인에이블 신호 ENN와, 풀업 인에이블 신호 ENP와, 이퀄라이징 신호 EQN와, 라이트 인에이블 신호 ENW 및 메모리 사이즈 결정하기 위한 상위 어드레스 ADD<n:m>에 따라 코드 셀을 코딩하여 코드신호 Code<n:m>을 코드 제어부(130)로 출력한다.
또한, 코드 제어부(130)는 FRAM 코드 셀 어레이(120)로부터 인가되는 코드신호 Code<n:m>와, 상위 어드레스 ADD<n:m>와, 덤프 테스트 제어 신호 DTC에 따라 내부 메모리의 데이타 덤프 모드를 제어하기 위한 덤프 모드 제어신호 DMC를 외부 어드레스 영역까지 유효하도록 제어한다.
도 7은 도 6의 FRAM 코드 셀 어레이(120)의 상세 구성을 나타낸다.
FRAM 코드 셀 어레이(120)는 복수개의 단위 코드 셀들을 구비하고, 각각의 단위 코드 셀들을 통해 내부 어드레스의 사이즈를 기억하게 된다. 복수개의 단위 코드 셀들은 코드 프로그램 제어부(110)로부터 각각 인가되는 셀 플레이트 제어신호 CPL와, 풀다운 인에이블 신호 ENN와, 풀업 인에이블 신호 ENP와, 이퀄라이징 신호 EQN와, 라이트 인에이블 신호 ENW 및 상위 어드레스 ADD<n:m>에 따라 코드 셀을 코딩하여 코드신호들 Code_n~Code_m을 각각 출력한다.
즉, 단위 코드 셀들은 내부 어드레스의 MSB(Most Significant Bit)내에 있는 어드레스에 해당하는 코드 셀의 출력은 항상 0이 되도록 하고, 외부 어드레스에 해당하는 코드 셀의 출력은 항상 1이 되도록 코드 셀 데이타를 세트한다.
도 8는 도 7의 단위 코드 셀에 대한 상세 구성을 나타낸다.
단위 코드 셀은 전원전압 VCC인가단과 PMOS트랜지스터 P2,P3의 공통 소스 단자 사이에 연결되어 게이트를 통해 풀업 인에이블 신호 ENP가 인가되는 PMOS트랜지스터 P1을 구비한다. 여기서, PMOS트랜지스터 P2의 게이트는 PMOS트랜지스터 P3의 드레인 단자와 연결되고, PMOS트랜지스터 P3의 게이트는 PMOS트랜지스터 P2의 드레인 단자와 연결된다.
NMOS트랜지터 N1~N3는 공통 게이트 단자를 통해 이퀄라이징 신호 EQN가 인가되어 셀 양단의 노드 C_N1,C_N2를 이퀄라이징시킨다.
낸드게이트 ND1는 상위 어드레스 ADD<n:m>와 라이트 인에이블 신호 ENW를 낸드연산하여 그 출력신호를 PMOS트랜지스터 P4의 게이트에 출력한다. 낸드게이트 ND2는 인버터 IV1에 의해 반전된 상위 어드레스 ADD<n:m>와 라이트 인에이블 신호 ENW를 낸드연산하여 그 출력신호를 PMOS트랜지스터 P5의 게이트에 출력한다.
인버터 IV2는 낸드게이트 ND1의 출력을 반전하여 NMOS트랜지스터 N4의 게이트에 출력한다. 그리고, 인버터 IV3는 낸드게이트 ND2의 출력을 반전하여 NMOS트랜지스터 N5의 게이트에 출력한다.
또한, 강유전체 캐패시터 FC2는 그 일단이 노드 C_N2와 연결되고 다른 일단을 통해 셀 플레이트 제어신호 CPL가 인가된다. 강유전체 캐패시터 FC3는 그 일단이 노드 C_N1과 연결되고 다른 일단을 통해 셀 플레이트 제어신호 CPL가 인가된다.
여기서, 강유전체 캐패시터 FC4,FC5는 셀 양단의 로딩 레벨 제어에 따라 선택적으로 추가되어 사용될수도 있다.
또한, NMOS트랜지스터 N8은 NMOS트랜지스터 N6 및 NMOS트랜지스터 N7의 공통 소스 단자와 접지전압 VSS 인가단 사이에 연결되어 게이트를 통해 풀다운 인에이블 신호 ENN가 인가된다. 여기서, NMOS트랜지스터 N6 게이트는 NMOS트랜지스터 N7의 드레인 단자와 연결되고, NMOS트랜지스터 N7의 게이트는 NMOS트랜지스터 N6의 드레인 단자와 연결된다.
인버터 IV5는 노드 C_N1로부터 출력되는 신호를 반전하여 코드신호 Code<n:m>를 출력한다. 또한, 인버터 IV4는 노드 C_N2로부터 출력되는 신호를 반전하여 미도시된 더미셀에 출력한다.
도 9는 이러한 구성을 갖는 단위 코드 셀의 파워 업 모드시 제어신호들의 동작 파형을 나타낸다.
초기 전원의 투입시에는 FRAM의 단위 코드 셀에 저장된 데이타를 센싱하여 리드하기 위한 동작을 수행한다.
먼저, T0구간 이후에 전원전압 VCC이 안정된 레벨에 도달하면 파워 온 리셋 신호 RESET가 발생한다.
코드 프로그램 제어부(110)는 이 파워 온 리셋신호 RESET를 이용하여 T1의 구간에서 이퀄라이징 신호 EQN를 하이에서 로우로 천이시켜 이퀄라이즈를 해제시킨 후에 셀 플레이트 제어신호 CPL를 로우에서 하이로 천이시키게 된다.
이어서, 셀 플레이트 제어신호 CPL이 하이로 인에이블 되면, 도 8에 도시된 단위 코드 셀의 강유전체 캐패시터 FC2,FC3에 저장되었던 차지가 강유전체 캐패시터 FC4,FC5의 캐패시턴스 로드에 의해 셀의 양단 즉, 노드 C_N1 및 C_N2에 전압차를 발생시킨다.
이후에, T2의 구간에서 셀의 양단 노드 C_N1, C_N2에 충분한 전압 차가 발생하면 풀다운 인에이블 신호 ENN를 하이로 활성화시키고, 풀업 인에이블 신호 ENP를 로우로 활성화 시킴으로써 셀 양단의 데이타를 증폭시킨다.
다음에, 셀 양단의 데이타 증폭이 완료되면 T3의 구간에서 셀 플레이트 제어신호 CPL을 다시 로우로 천이시켜 파괴되었던 강유전체 캐패시터 FC2,FC3의 하이 데이타를 다시 복구하게 된다. 이때, 라이트 인에이블 신호 ENW는 로우의 상태로비활성화 되어 외부 데이타가 다시 라이트 되는 것을 방지한다.
도 10은 덤프 테스트 제어신호 DTC의 셋업시 단위 코드 셀에서의 코드 셀 프로그램 사이클 동작을 나타낸다.
먼저, T0구간 이후에 T1구간에서는 덤프 테스트 제어신호 DTC가 셋업되고, T2구간이 시작되면 코드 셀 프로그램 사이클이 시작된다. 이때, T2구간에서 덤프 테스트 제어신호 DTC가 하이로 인에이블 되면 코드 프로그램 신호 CPGM가 인에이블 되고, 라이트 인에이블 신호 ENW가 T2 구간동안 인에이블 된다. 그리고, 셀 플레이트 제어신호 CPL가 T2,T3의 구간동안 인에이블 상태를 유지한다.
또한, 풀다운 인에이블 신호 ENN는 하이 상태를 유지하고, 풀업 인에이블 신호 ENP 및 이퀄라이징 신호 EQN는 로우 상태를 유지한다. 따라서, 단위 코드 셀은 이퀄라이징이 해제된 상태에서 센스앰프가 활성화되어 데이타를 코딩할 수 있게 된다.
예를 들어, 내부 마지막 어드레스 ADD<m>가 1일 경우 노드 C_N1가 하이가 되어 해당하는 코드신호 Code<m>는 로우가 된다. 즉, 내부 어드레스의 MSB가 ADD<m>일 경우 내부 어드레스 MSB를 셋트 하면 코드신호 Code<m>신호가 로우가 되어 내부 어드레스 MSB까지는 내부 어드레스로 인식하게 된다.
또한, 그 반대의 경우 해당 어드레스인 내부 마지막 어드레스 ADD<m>가 리셋되면 코드신호 Code<m>신호가 하이가 되어 이 어드레스를 외부 어드레스로 인식하게 된다.
도 11은 도 6의 코드 제어부(130)에 관한 상세 구성도이다.
코드 제어부(130)는 외부 어드레스 ADD<n>와 단위 코드 셀로부터 인가되는 코드신호 Code_n를 앤드연산하는 앤드게이트 AD1과, 내부 어드레스 ADD<m>와 단위 코드 셀로부터 인가되는 코드신호 Code_m를 앤드연산하는 앤드게이트 AD2를 구비한다. 오아게이트 OR는 앤드게이트 AD1,AD2로부터 인가되는 신호를 오아연산하여 내부 어드레스 유효 신호 ADD_Valid를 출력한다.
앤드게이트 AD3는 내부 어드레스 유효 신호 ADD_Valid와 인버터 IV6에 의해 반전된 덤프 테스트 제어 신호 DTC를 앤드연산하여 덤프 모드 제어신호 DMC를 출력한다.
이러한 구성을 갖는 코드 제어부(130)의 동작 과정을 설명하면 다음과 같다.
먼저, 덤프 테스트 제어신호 DTC가 0인 정상 동작 모드일 경우, 코드신호 Code_m가 0이면 내부 어드레스 ADD<m>로 어느 신호가 입력되더라도 내부 어드레스 유효 신호 ADD_Valid는 0이 된다. 이때, 덤프 모드 제어신호 DMC도 0이 되어 내부 메모리 모드에서 동작하게 된다.
그리고, 코드신호 Code_m가 1인 상태에서 내부 어드레스 ADD<m>가 0일 경우 덤프 모드 제어신호 DMC가 0이 되어 내부 메모리 모드에서 동작하게 된다. 또한, 내부 어드레스 ADD<m>가 1이면 덤프 모드 제어신호 DMC가 1이 되어 외부 메모리 모드에서 동작하게 된다.
한편, 덤프 테스트 제어신호 DTC가 하이로써 내부 메모리 덤프 모드일 경우, 코드신호 Code_m 및 내부 어드레스 ADD<m>와 상관없이 모든 경우에, 덤프 모드 제어신호 DMC가 0이 된다. 따라서, 모든 메모리 어드레스가 내부 어드레스 모드로동작함으로써 내부 메모리 데이타를 외부 I/O포트로 정상적으로 덤프할 수 있도록 제어한다.
이상에서 설명한 바와 같이, 본 발명은 덤프 모드시 외부 메모리 영역을 모두 내부 메모리 영역으로 할당하여 처리함으로써 데이타 입/출력 포트를 통해 모든 내부 어드레스가 정상적으로 출력될 수 있도록 한다.
또한, 메모리 어드레스 사이즈를 FRAM 코드 셀을 이용하여 프로그램할 수 있도록 하여 메모리 사이즈를 외부에서 쉽게 변경할 수 있도록 함으로써 공정 비용을 줄일 수 있도록 하는 효과를 제공한다.

Claims (31)

  1. 내부 메모리의 사이즈를 결정하기 위한 상위 어드레스와, 코드 프로그램 신호 및 덤프 테스트 제어신호를 출력하고, 덤프 모드 제어신호에 따라 내부 메모리 영역에 해당하는 내부 어드레스 및 내부/외부 어드레스 제어신호를 출력하는 중앙처리장치;
    상기 내부 메모리의 덤프 모드시 상기 덤프 테스트 제어신호에 따라 외부 메모리 영역을 외부 메모리 영역으로 할당하기 위한 덤프 모드 제어신호를 출력하는 덤프 모드 제어부; 및
    강유전체 메모리를 상기 내부 메모리로 사용하고, 상기 내부/외부 어드레스 제어신호에 따라 상기 내부 어드레스에 해당하는 내부 메모리 데이타를 데이타 버스를 통해 입/출력 포트로 출력시키도록 제어하는 내부 FRAM 메모리 어레이를 구비함을 특징으로 하는 불휘발성 강유전체 메모리 제어 장치.
  2. 제 1 항에 있어서, 상기 덤프 모드 제어부는
    상기 내부 메모리의 사이즈를 저장하기 위한 상기 코드 프로그램 신호와, 파워 온 리셋신호와, 상기 덤프 테스트 제어신호에 따라 FRAM 코드 셀을 코딩하기 위한 제어신호들을 출력하는 코드 프로그램 제어부;
    상기 제어신호들의 상태에 따라 상기 내부 메모리의 사이즈를 상기 FRAM 코드 셀에 저장하기 위한 코드신호들을 출력하는 FRAM 코드셀 어레이; 및
    상기 덤프 테스트 제어신호의 상태에 따라 상기 덤프 모드 제어신호를 선택적으로 출력하는 코드 제어부를 구비함을 특징으로 하는 불휘발성 강유전체 메모리 제어 장치.
  3. 제 2 항에 있어서,
    상기 제어신호들은 셀 플레이트 제어신호, 풀업 인에이블 신호, 풀다운 인에이블 신호, 이퀄라이징 신호, 라이트 인에이블신호임을 특징으로 하는 불휘발성 강유전체 메모리 제어 장치.
  4. 제 3 항에 있어서,
    상기 FRAM 코드셀 어레이는 복수개의 단위 코드 셀들을 구비하고, 상기 복수개의 단위 코들 셀들은 상기 제어신호들의 상태에 따라 상기 상위 어드레스에 대응되는 코드신호들을 각각 출력함을 특징으로 하는 불휘발성 강유전체 메모리 제어 장치.
  5. 제 4 항에 있어서, 상기 복수개의 단위 코들 셀들은
    상기 풀업 인에이블 신호에 따라 셀의 양단에 전원전압을 인가시키는 풀업 구동부;
    셀 양단에 크로스 커플드 구조로 연결되는 PMOS트랜지스터쌍 및 NMOS트랜지스터쌍;
    상기 이퀄라이징 신호에 따라 상기 셀의 양단 전압을 이퀄라이징시키는 이퀄라이징부;
    상기 상위 어드레스와 상기 라이트 인에이블 신호를 논리연산하는 논리 제어부;
    상기 논리 제어부의 결과에 따라 상기 셀의 양단에 선택적인 전압을 인가시키는 전압 구동부;
    상기 셀 플레이트 제어신호에 따라 셀 양단에 전압 차를 발생시키는 강유전체 캐패시터부; 및
    상기 풀다운 인에이블 신호에 따라 셀의 양단에 접지전압을 인가시키는 풀다운 구동부를 구비함을 특징으로 하는 불휘발성 강유전체 메모리 제어 장치.
  6. 제 5 항에 있어서, 상기 이퀄라이징부는
    상기 셀의 양단 노드와 접지단 사이에 각각 연결되어 게이트를 통해 상기 이퀄라이징 신호가 인가되는 제 1 및 제 2NMOS트랜지스터; 및
    상기 셀의 양단 사이에 연결되어 게이트를 통해 상기 이퀄라이징 신호가 인가되는 제 3NMOS트랜지스터를 구비함을 특징으로 하는 불휘발성 강유전체 메모리 제어 장치.
  7. 제 5 항에 있어서, 상기 논리 제어부는
    상기 상위 어드레스와 상기 라이트 인에이블 신호를 낸드연산하는 제 1낸드게이트;
    상기 라이트 인에이블 신호와 제 1인버터에 의해 반전된 상기 상위 어드레스를 낸드연산하는 제 2낸드게이트;
    상기 제 1낸드게이트의 출력을 반전하여 출력하는 제 2인버터; 및
    상기 제 2낸드게이트의 출력을 반전하여 출력하는 제 3인버터를 구비함을 특징으로 하는 불휘발성 강유전체 메모리 제어 장치.
  8. 제 7 항에 있어서, 상기 전압 구동부는
    상기 셀의 제 1노드와 접지단 사이에 연결되어 게이트를 통해 상기 제 2인버터의 출력신호가 인가되는 제 4NMOS트랜지스터;
    상기 셀의 제 2노드와 전원전압단 사이에 연결되어 게이트를 통해 상기 제 1낸드게이트의 출력신호가 인가되는 제 1PMOS트랜지스터;
    상기 셀의 제 1노드와 전원전압단 사이에 연결되어 상기 제 2낸드게이트의 출력신호가 인가되는 제 2PMOS트랜지스터; 및
    상기 셀의 제 2노드와 접지단 사이에 연결되어 게이트를 통해 제 3인버터의 출력신호가 인가되는 제 5NMOS트랜지스터를 구비함을 특징으로 하는 불휘발성 강유전체 메모리 제어 장치.
  9. 제 5 항에 있어서,
    상기 강유전체 캐패시터부는 그 일단이 상기 셀의 양단과 각각 연결되고 다른 일단을 통해 상기 플레이트 제어신호가 공통으로 인가되는 제 1 및 제 2강유전체 캐패시터를 구비함을 특징으로 하는 불휘발성 강유전체 메모리 제어 장치.
  10. 제 9 항에 있어서,
    상기 강유전체 캐패시터부는 상기 셀의 양단과 접지전압단 사이에 각각 연결되는 제 3 및 제 4강유전체 캐패시터를 더 구비함을 특징으로 하는 불휘발성 강유전체 메모리 제어 장치.
  11. 제 4 항에 있어서,
    상기 FRAM 코드셀 어레이는 상기 내부 어드레스의 최상위 비트 내에 있는 어드레스에 해당되는 단위 코드 셀의 출력과, 외부 어드레스에 해당되는 단위 코드 셀의 출력이 상이하게 출력되도록 단위 코드 셀 데이타를 세트시킴을 특징으로 하는 불휘발성 강유전체 메모리 제어 장치.
  12. 제 2 항에 있어서, 상기 코드 제어부는
    상기 상위 어드레스와 각각 대응되는 상기 코드신호들을 논리연산하는 제 1논리부;
    상기 제 1논리부의 출력을 논리연산하여 내부 어드레스 유효신호를 출력하는 제 2논리부; 및
    상기 내부 어드레스 유효신호와 반전된 상기 덤프 테스트 제어신호를 논리연산하여 상기 덤프 모드 제어신호를 출력하는 제 3논리부를 구비함을 특징으로 하는 불휘발성 강유전체 메모리 제어 장치.
  13. 제 12 항에 있어서,
    상기 제 1논리부는 해당하는 내부 어드레스와 대응하는 코드신호를 앤드연산하는 복수개의 앤드게이트를 구비함을 특징으로 하는 불휘발성 강유전체 메모리 제어 장치.
  14. 제 12 항에 있어서,
    상기 제 2논리부는 오아게이트를 구비함을 특징으로 하는 불휘발성 강유전체 메모리 제어 장치.
  15. 제 12 항에 있어서,
    상기 제 3논리부는 앤드게이트 소자를 구비함을 특징으로 하는 불휘발성 강유전체 메모리 제어 장치.
  16. 불휘발성 강유전체 레지스터를 구비하고 내부 어드레스와 외부 어드레스 영역의 설정시 상기 불휘발성 강유전체 레지스터를 프로그래밍하여 저장된 어드레스 사이즈를 변경함으로써 유효한 내부 어드레스를 설정하는 프로그램밍 수단을 구비함을 특징으로 하는 불휘발성 강유전체 메모리 제어 장치.
  17. 제 16 항에 있어서, 상기 프로그래밍 수단은
    내부 메모리의 사이즈를 저장하기 위해 상위 어드레스에 대응되는 코드신호들을 각각 출력하는 FRAM 코드셀 어레이; 및
    상기 상위 어드레스 및 상기 상위 어드레스와 각각 대응되는 상기 코드신호들을 논리연산하여 유효한 내부 어드레스 영역을 설정하는 내부 어드레스 유효신호를 출력하고, 제 1제어신호의 입력시 상기 내부 어드레스 유효신호와 상관없이 그 출력신호를 로우 레벨로 고정시켜 출력하는 코드 제어부를 구비함을 특징으로 하는 불휘발성 강유전체 메모리 제어 장치.
  18. 제 17 항에 있어서,
    상기 제 1제어신호는 덤프 모드 테스트시 인에이블되는 덤프 테스트 제어신호임을 특징으로 하는 불휘발성 강유전체 메모리 제어 장치.
  19. 제 17 항에 있어서,
    상기 FRAM 코드셀 어레이는 복수개의 단위 코드 셀들을 구비하고, 상기 복수개의 단위 코들 셀들은 제 2제어신호들의 상태에 따라 상기 상위 어드레스에 대응되는 코드신호들을 각각 출력함을 특징으로 하는 불휘발성 강유전체 메모리 제어 장치.
  20. 제 19 항에 있어서,
    상기 제 2제어신호들은 셀 플레이트 제어신호, 풀업 인에이블 신호, 풀다운 인에이블 신호, 이퀄라이징 신호, 라이트 인에이블신호임을 특징으로 하는 불휘발성 강유전체 메모리 제어 장치.
  21. 제 20 항에 있어서, 상기 복수개의 단위 코들 셀들은
    상기 풀업 인에이블 신호에 따라 셀의 양단에 전원전압을 인가시키는 풀업 구동부;
    셀 양단에 크로스 커플드 구조로 연결되는 PMOS트랜지스터쌍 및 NMOS트랜지스터쌍;
    상기 이퀄라이징 신호에 따라 상기 셀의 양단 전압을 이퀄라이징시키는 이퀄라이징부;
    상기 상위 어드레스와 상기 라이트 인에이블 신호를 논리연산하는 논리 제어부;
    상기 논리 제어부의 결과에 따라 상기 셀의 양단에 선택적인 전압을 인가시키는 전압 구동부;
    상기 셀 플레이트 제어신호에 따라 셀 양단에 전압 차를 발생시키는 강유전체 캐패시터부; 및
    상기 풀다운 인에이블 신호에 따라 셀의 양단에 접지전압을 인가시키는 풀다운 구동부를 구비함을 특징으로 하는 불휘발성 강유전체 메모리 제어 장치.
  22. 제 21 항에 있어서, 상기 이퀄라이징부는
    상기 셀의 양단 노드와 접지단 사이에 각각 연결되어 게이트를 통해 상기 이퀄라이징 신호가 인가되는 제 1 및 제 2NMOS트랜지스터; 및
    상기 셀의 양단 사이에 연결되어 게이트를 통해 상기 이퀄라이징 신호가 인가되는 제 3NMOS트랜지스터를 구비함을 특징으로 하는 불휘발성 강유전체 메모리 제어 장치.
  23. 제 21 항에 있어서, 상기 논리 제어부는
    상기 상위 어드레스와 상기 라이트 인에이블 신호를 낸드연산하는 제 1낸드게이트;
    상기 라이트 인에이블 신호와 제 1인버터에 의해 반전된 상기 상위 어드레스를 낸드연산하는 제 2낸드게이트;
    상기 제 1낸드게이트의 출력을 반전하여 출력하는 제 2인버터; 및
    상기 제 2낸드게이트의 출력을 반전하여 출력하는 제 3인버터를 구비함을 특징으로 하는 불휘발성 강유전체 메모리 제어 장치.
  24. 제 21 항에 있어서, 상기 전압 구동부는
    상기 셀의 제 1노드와 접지단 사이에 연결되어 게이트를 통해 상기 제 2인버터의 출력신호가 인가되는 제 4NMOS트랜지스터;
    상기 셀의 제 2노드와 전원전압단 사이에 연결되어 게이트를 통해 상기 제 1낸드게이트의 출력신호가 인가되는 제 1PMOS트랜지스터;
    상기 셀의 제 1노드와 전원전압단 사이에 연결되어 상기 제 2낸드게이트의 출력신호가 인가되는 제 2PMOS트랜지스터; 및
    상기 셀의 제 2노드와 접지단 사이에 연결되어 게이트를 통해 제 3인버터의 출력신호가 인가되는 제 5NMOS트랜지스터를 구비함을 특징으로 하는 불휘발성 강유전체 메모리 제어 장치.
  25. 제 21 항에 있어서,
    상기 강유전체 캐패시터부는 그 일단이 상기 셀의 양단과 각각 연결되고 다른 일단을 통해 상기 플레이트 제어신호가 공통으로 인가되는 제 1 및 제 2강유전체 캐패시터를 구비함을 특징으로 하는 불휘발성 강유전체 메모리 제어 장치.
  26. 제 25 항에 있어서,
    상기 강유전체 캐패시터부는 상기 셀의 양단과 접지전압단 사이에 각각 연결되는 제 3 및 제 4강유전체 캐패시터를 더 구비함을 특징으로 하는 불휘발성 강유전체 메모리 제어 장치.
  27. 제 19 항에 있어서,
    상기 FRAM 코드셀 어레이는 상기 내부 어드레스의 최상위 비트 내에 있는 어드레스에 해당되는 단위 코드 셀의 출력과, 외부 어드레스에 해당되는 단위 코드 셀의 출력이 상이하게 출력되도록 단위 코드 셀 데이타를 세트시킴을 특징으로 하는 불휘발성 강유전체 메모리 제어 장치.
  28. 제 17 항에 있어서, 상기 코드 제어부는
    상기 상위 어드레스와 각각 대응되는 상기 코드신호들을 논리연산하는 제 1논리부;
    상기 제 1논리부의 출력을 논리연산하여 상기 내부 어드레스 유효신호를 출력하는 제 2논리부; 및
    상기 내부 어드레스 유효신호와 반전된 상기 제 1제어신호를 논리연산하여 상기 덤프 모드 제어신호를 출력하는 제 3논리부를 구비함을 특징으로 하는 불휘발성 강유전체 메모리 제어 장치.
  29. 제 28 항에 있어서,
    상기 제 1논리부는 해당하는 내부 어드레스와 대응하는 코드신호를 앤드연산하는 복수개의 앤드게이트를 구비함을 특징으로 하는 불휘발성 강유전체 메모리 제어 장치.
  30. 제 28 항에 있어서,
    상기 제 2논리부는 오아게이트를 구비함을 특징으로 하는 불휘발성 강유전체메모리 제어 장치.
  31. 제 28 항에 있어서,
    상기 제 3논리부는 앤드게이트 소자를 구비함을 특징으로 하는 불휘발성 강유전체 메모리 제어 장치.
KR10-2002-0051931A 2002-08-30 2002-08-30 불휘발성 강유전체 메모리 제어 장치 KR100482998B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR10-2002-0051931A KR100482998B1 (ko) 2002-08-30 2002-08-30 불휘발성 강유전체 메모리 제어 장치
JP2002381453A JP4197939B2 (ja) 2002-08-30 2002-12-27 不揮発性強誘電体メモリ制御装置
US10/331,350 US6781863B2 (en) 2002-08-30 2002-12-31 Nonvolatile ferroelectric memory control device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0051931A KR100482998B1 (ko) 2002-08-30 2002-08-30 불휘발성 강유전체 메모리 제어 장치

Publications (2)

Publication Number Publication Date
KR20040020337A true KR20040020337A (ko) 2004-03-09
KR100482998B1 KR100482998B1 (ko) 2005-04-15

Family

ID=31973586

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0051931A KR100482998B1 (ko) 2002-08-30 2002-08-30 불휘발성 강유전체 메모리 제어 장치

Country Status (3)

Country Link
US (1) US6781863B2 (ko)
JP (1) JP4197939B2 (ko)
KR (1) KR100482998B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100691384B1 (ko) * 2006-03-27 2007-03-12 삼성전자주식회사 절연막의 열화를 완화시키는 구조의 셀스트링을 가지는불휘발성 반도체 메모리 장치

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6952376B2 (en) * 2003-12-22 2005-10-04 Intel Corporation Method and apparatus to generate a reference value in a memory array
TWI524080B (zh) * 2014-01-29 2016-03-01 新唐科技股份有限公司 應用於積體電路的運作記錄電路及其運作方法
US10310857B2 (en) 2014-04-29 2019-06-04 Ampere Computing Llc Systems and methods facilitating multi-word atomic operation support for system on chip environments
EP3242422B1 (en) * 2014-12-30 2023-07-05 Solid, Inc. Monitoring apparatus of distributed antenna system
WO2017019054A1 (en) * 2015-07-29 2017-02-02 Applied Micro Circuits Corporation Systems and methods facilitating multi-word atomic operation support for system on chip environments
JP7491125B2 (ja) * 2020-07-29 2024-05-28 セイコーエプソン株式会社 回路装置及びリアルタイムクロック装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05151369A (ja) * 1991-02-19 1993-06-18 Nippon Steel Corp 集積回路
US5818771A (en) * 1996-09-30 1998-10-06 Hitachi, Ltd. Semiconductor memory device
JP2001027953A (ja) * 1999-07-15 2001-01-30 Mitsubishi Electric Corp 半導体記憶装置
KR100443147B1 (ko) * 2000-11-30 2004-08-04 엘지전자 주식회사 시스템 온 칩에서의 어드레스 처리 장치
KR20020082282A (ko) * 2001-04-20 2002-10-31 삼성전자 주식회사 메모리 내장 마이크로 컨트롤러

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100691384B1 (ko) * 2006-03-27 2007-03-12 삼성전자주식회사 절연막의 열화를 완화시키는 구조의 셀스트링을 가지는불휘발성 반도체 메모리 장치

Also Published As

Publication number Publication date
JP2004094908A (ja) 2004-03-25
KR100482998B1 (ko) 2005-04-15
US20040042251A1 (en) 2004-03-04
JP4197939B2 (ja) 2008-12-17
US6781863B2 (en) 2004-08-24

Similar Documents

Publication Publication Date Title
JP3647996B2 (ja) 不揮発性半導体メモリ装置とその読出及びプログラム方法
KR100506448B1 (ko) 불휘발성 강유전체 메모리를 이용한 인터리브 제어 장치
US20070133254A1 (en) Test mode control device using nonvolatile ferroelectric memory
US7609540B2 (en) Serial bus controller using nonvolatile ferroelectric memory
KR100482998B1 (ko) 불휘발성 강유전체 메모리 제어 장치
KR100492800B1 (ko) 불휘발성 강유전체 메모리 제어 장치
KR100492774B1 (ko) 라이트 보호 영역을 구비한 비휘발성 메모리 장치
KR100487919B1 (ko) 불휘발성 강유전체 메모리 제어 장치
JP4799811B2 (ja) 特性調整装置を備えたメモリ装置
JP2004185790A (ja) 拡張メモリ部を備えた強誘電体メモリ装置
KR100483028B1 (ko) 강유전체 메모리 셀 및 이를 이용한 메모리 장치
JP2007004888A (ja) 半導体記憶装置及びその制御方法
JP2004348939A (ja) 不揮発性強誘電体レジスタを利用した入出力バイト制御装置
JP2004342170A (ja) 強誘電体記憶装置および強誘電体記憶装置のデータ初期化方法
JP2005310197A (ja) 半導体集積回路装置及びそのデータ書き込み方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120323

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee