KR100691384B1 - 절연막의 열화를 완화시키는 구조의 셀스트링을 가지는불휘발성 반도체 메모리 장치 - Google Patents

절연막의 열화를 완화시키는 구조의 셀스트링을 가지는불휘발성 반도체 메모리 장치 Download PDF

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Abstract

절연막의 열화를 완화시키는 구조의 셀스트링을 가지는 불휘발성 반도체 메모리 장치가 게시된다. 본 발명의 불휘발성 반도체 메모리 장치에서는, 셀스트링의 양끝에 배치되는 노말 메모리셀들과 선택 트랜지스터 사이에, 상기 노말 메모리셀과 같은 모스 트래지스터 구조의 2개씩의 더미셀들이 배치된다. 그리고, 상기 셀스트링의 끝의 상기 노말 메모리셀과 선택 트랜지스터 사이에 배치되는 더미셀들은, 상기 노말 메모리셀의 노말 워드라인의 전압레벨과 상기 선택 트랜지스터를 게이팅하는 선택신호의 전압레벨 사이에서, 순서적인 전압레벨로 제어된다. 본 발명의 불휘발성 반도체 메모리 장치에 의하면, 인접하는 워드라인 또는 선택신호 사이의 전압차가 현저히 감소되어, 노말 메모리셀, 더미셀 및 트랜지스터의 게이트를 분리하는 절연막의 열화 현상도 현저히 완화하게 된다.
더미셀, 메모리셀, 스트링, 불휘발성, 반도체, 메모리

Description

절연막의 열화를 완화시키는 구조의 셀스트링을 가지는 불휘발성 반도체 메모리 장치{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE HAVING CELL STRING WITH THE STRUCTURE FOR PREVENTING THE DEGRATION OF DIELECTRIC}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 불휘발성 반도체 메모리 장치에서의 셀스트링을 나타내는 도면이다.
도 2 및 도 3은 각각 도 1의 셀스트링에서 한쪽 끝의 메모리셀을 선택하여 프로그램하는 동작 중에 인가되는 전압을 설명하기 위한 회로도 및 단면도이다.
도 5는 본 발명의 일실시예에 따른 불휘발성 반도체 메모리 장치를 개략적으로 나타내는 도면이다.
도 6은 도 5의 셀스트링의 예를 구체적으로 나타내는 도면이다.
도 7 및 도 8은 각각 도 6의 셀스트링에서 한쪽 끝의 노말 메모리셀을 선택하여 프로그램하는 동작 중에 인가되는 전압을 설명하기 위한 회로도 및 단면도이다.
도 9는 도 6의 셀스트링에서 다른 한쪽 끝의 노말 메모리셀을 선택하여 프로 그램하는 동작 중에 인가되는 전압을 설명하기 위한 도면이다.
도 10은 도 6의 셀스트링에서 데이터를 독출하는 동작 중에 인가되는 전압을 설명하기 위한 도면이다.
도 11은 도 6의 셀스트링에서 데이터를 소거하는 동작 중에 인가되는 전압을 설명하기 위한 도면이다.
* 도면의 주요부분에 대한 부호의 설명 *
MC1~MC32: 노말 메모리셀 DC1~DC4: 더미셀
WL1~WL32: 노말 워드라인 DWL1~DWL4: 더미 워드라인
GST: 그라운드 선택 트랜지스터 SST: 스트링 선택 트랜지스터
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 외부로부터 전원의 공급이 차단되더라도 저장된 데이터를 유효하게 보존할 수 있는 불휘발성 반도체 메모리 장치에 관한 것이다.
불휘발성 반도체 메모리 장치에서는, 플로팅 게이트와 제어 게이트를 가지는 모스 트랜지스터 구조의 메모리셀들이 대개 사용된다. NAND 타입의 불휘발성 반도체 메모리 장치에서는, 복수개의 메모리셀들이 직렬적으로 연결되어 셀스트링을 형 성한다. 이때, 데이터의 프로그램(program) 또는 소거(erase)는 제어 게이트와 채널 사이에 소정의 전압차가 인가됨으로써 수행된다. 이와 같이 인가되는 전압에 의하여, 터널링 전류의 형태로 채널로부터 플로팅 게이트 상으로 전자가 주입되거나, 플로팅 게이트로부터 채널 상으로 전자가 인출된다. 이 경우, 플로팅 게이트의 전위는, 제어 게이트와 플로팅 게이트 사이의 캐패시턴스 및 플로팅 게이트와 채널 사이의 캐패시턴스의 전기용량의 비에 의하여 결정된다.
도 1은 종래의 불휘발성 반도체 메모리 장치에서의 셀스트링을 나타내는 도면이다. 도 1을 참조하면, 한쪽 끝의 메모리셀(MC32)은 그라운드 선택 트랜지스터(GST)를 통하여 소스라인(SL)에 연결되며, 다른 쪽 끝의 메모리셀(MC31)은 스트링 선택 트랜지스터(SST)를 통하여 비트라인(BL)에 연결된다. 이때, 불휘발성 반도체 메모리 장치가 고집적화되어 감에 따라, 셀스트링 내의 이웃하는 메모리셀들(MC1~MC32) 간의 거리는 점점 짧아지고 있다. 이로 인하여, 메모리셀의 플로팅 게이트의 전압레벨은, 메모리셀의 채널 영역에 커플링되는 캐패시턴스 뿐만 아니라, 이웃하는 메모리셀의 플로팅 및 제어 게이트에 커플링되는 캐패시턴스에서도 상당한 영향을 받게 된다.
그런데, 종래의 불휘발성 반도체 메모리 장치의 셀스트링에서, 선택 트랜지스터(GST, SST)에 인접하여 위치하는 메모리셀(MC1, MC32)을 살펴보면, 한쪽은 메모리셀(MC2, MC31)이며, 다른 한쪽은 선택 트랜지스터(GST, SST)이다. 그리고, 선택 트랜지스터(GST, SST)는 구조의 측면에서 메모리셀(MC1~MC32)과 상이하다. 그러므로, 종래의 불휘발성 반도체 메모리 장치에서, 선택 트랜지스터들(GST, SST)에 인접하는 메모리셀들(MC1, MC32)은, 나머지 메모리셀들(MC2 ~ MC31)에 대하여, 커플링되는 캐패시턴스의 크기가 상이하게 된다.
따라서, 종래의 불휘발성 반도체 메모리 장치에서, 선택 트랜지스터들(GST, SST)에 인접하는 메모리셀들(MC1, MC32)이 나머지 메모리셀들(MC2 ~ MC31)과 상이한 구조를 가지게 되고, 이에 따라 상이한 동작 특성을 나타내게 되는 문제점이 발생된다.
또한, 종래의 불휘발성 반도체 메모리 장치의 경우, 양쪽 끝의 메모리셀(MC1, MC32)과 선택 트랜지스터들(GST, SST)의 게이트 사이의 절연막이 열화(劣化)될 수 있다.
예를 들어, 도 2에 도시되는 바와 같이, 한쪽 끝의 메모리셀(MC1)을 선택하여 프로그램하는 경우의 특정시점에서, 메모리셀(MC1)을 게이팅하는 워드라인(WL1)은 프로그램 전압(Vpgm)(예; 24V)으로 제어되는 반면에, 상기 그라운드 선택신호(GSL)는 접지전압(VSS)으로 제어된다. 이때, 상기 워드라인(WL1)과 상기 그라운드 선택신호(GSL) 사이에 큰 전압차로 인하여, 도 3에 도시되는 바와 같이, 상기 그라운드 선택 트랜지스터(GST)의 게이트(G)와 상기 메모리셀(MC1)의 제어게이트(CG) 사이의 절연막이 열화(劣化)될 수 있다.
또한, 도 4에서와 같이, 다른 한쪽 끝의 메모리셀(MC32)을 선택하여 프로그램하는 경우에도, 다른 한쪽 끝의 메모리셀(MC32)의 게이팅하는 워드라인(WL32)의 전압레벨과 상기 스트링 선택 트랜지스터(SST)를 게이팅하는 스트링 선택신호(GSL) 사이에 큰 전압차가 발생되며, 이에 따라, 상기 스트링 선택 트랜지스터(SST)의 게 이트와 상기 메모리셀(MC32)의 제어게이트 사이의 절연막이 열화(劣化)될 수 있다.
따라서, 본 발명의 목적은 모든 메모리셀들에 대하여 이웃하는 메모리셀들의 구조적 특성을 동일하게 하며, 또한, 이웃한 메모리셀 또는 트랜지스터 사이의 게이팅 전압차를 감소하여, 게이트들 사이의 절연막의 열화를 완화하는 불휘발성 반도체 메모리 장치를 제공하는 데 있다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 불휘발성 반도체 메모리 장치에 관한 것이다. 본 발명의 불휘발성 반도체 메모리 장치는 셀스트링을 포함하는 메모리 어레이로서, 상기 셀스트링은 직렬적으로 연결되는 다수개의 노말 메모리셀들과, 궁극적으로 상기 노말 메모리셀들에 소스전압을 제공하기 위하여 게이팅되는 그라운드 선택 트랜지스터와, 한쪽 끝의 상기 노말 메모리셀과 상기 그라운드 선택 트랜지스터 사이에 직렬적으로 연결되는 적어도 2개의 더미셀들을 포함하는 상기 메모리 어레이로서, 상기 노말 메모리셀들은 불휘발성이고 데이터를 저장하는 기능을 가지며, 상기 더미셀은 상기 데이터의 저장에서 배제되는 상기 메모리 어레이; 및 상기 메모리 어레이의 상기 노말 메모리셀들을 게이팅하는 노말 워드라인들 및 상기 더미셀들을 게이팅하는 더미 워드라인들을 제어하는 워드라인 선택블락을 구비한다. 그리고, 상기 적어도 2개의 더미셀들의 더미 워드라인들은 상기 한쪽 끝의 노말 메모리셀이 선택되는 프로그램 동작에서, 상기 그라운드 선택 트랜지스터를 게이팅하는 신호의 전압 레벨과 상기 한쪽 끝의 노말 메모리셀을 게이팅하는 노말 워드라인의 전압 레벨 사이에 순서적인 전압 레벨로 제어된다.
상기와 같은 다른 기술적 과제를 달성하기 위한 본 발명의 다른 일면도 불휘발성 반도체 메모리 장치에 관한 것이다. 본 발명의 불휘발성 반도체 메모리 장치는 셀스트링을 포함하는 메모리 어레이로서, 상기 셀스트링은 직렬적으로 연결되는 다수개의 노말 메모리셀들과, 궁극적으로 상기 노말 메모리셀들을 비트라인에 연결하기 위하여 게이팅되는 스트링 선택 트랜지스터와, 한쪽 끝의 상기 노말 메모리셀과 상기 스트링 선택 트랜지스터 사이에 직렬적으로 연결되는 적어도 2개의 더미셀들을 포함하는 상기 메모리 어레이로서, 상기 노말 메모리셀들은 불휘발성이고 상기 노말 메모리셀은 데이터를 저장하는 기능을 가지며, 상기 더미셀은 상기 데이터의 저장에서 배제되는 상기 메모리 어레이; 및 상기 메모리 어레이의 상기 노말 메모리셀들을 게이팅하는 노말 워드라인들 및 상기 더미셀들을 게이팅하는 더미 워드라인들을 제어하는 워드라인 선택블락을 구비한다. 그리고, 상기 적어도 2개의 더미셀들의 더미 워드라인들은 상기 한쪽 끝의 노말 메모리셀이 선택되는 프로그램 동작에서, 상기 스트링 선택 트랜지스터를 게이팅하는 신호의 전압 레벨과 상기 한쪽 끝의 노말 메모리셀을 게이팅하는 노말 워드라인의 전압 레벨 사이에 순서적인 전압 레벨로 제어된다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도 면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.
도 5는 본 발명의 일실시예에 따른 불휘발성 반도체 메모리 장치를 개략적으로 나타내는 도면이다. 메모리 어레이(100)에는 일정한 간격으로 배열되는 다수개의 비트라인(BL)들, 그리고, 대응하는 비트라인(BL)들에 연결되는 다수개의 셀스트링(110)들이 내장된다. 도 5에는, 설명의 편의를 위하여, 메모리 어레이(100) 내에 하나의 셀스트링(110)만이 도시되어 있다.
페이지 버퍼 블락(200)은 대응하는 메모리 어레이(100)의 비트라인(BL)에 연결되는 다수개의 페이지 버퍼들(미도시)이 내장된다. 상기 페이지 버퍼들 각각은 대응하는 비트라인(BL)의 데이터를 감지하는 감지회로로서 작용하기도 하며, 비트라인(BL)과 송수신되는 데이터를 래치하는 데이터 래치로서도 작용한다.
그리고, 상기 메모리 어레이(100)의 노말 워드라인들(WL1~WL32) 및 더미 워드라인들(DWL1~DWL4)은, 워드라인 선택블락(300)에 의하여 선택되어 드라이빙된다.
계속하여, 본 발명의 일실시예에 따른 불휘발성 반도체 메모리 장치에서의 셀스트링(110)의 구조가 보다 구체적으로 기술된다. 도 6은 도 5의 셀스트링의 예를 구체적으로 나타내는 도면이다.
도 6을 참조하면, 상기 셀스트링(110)에는, 다수개의 노말 메모리셀들(MC1~MC32), 그라운드 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST)와, 제1 내지 제4 더미셀(DC1 내지 DC4)이 포함된다.
이때, 상기 노말 메모리셀들(MC1~MC32)과 상기 제1 내지 제4 더미셀(DC1 내지 DC4)은, 통상적인 불휘발성 반도체 메모리 장치에서의 메모리셀과 마찬가지로, 제어 게이트 및 플로팅 게이트 구조를 가지는 모스 트랜지스터의 형태로 구현될 수 있다. 그리고, 상기 노말 메모리셀들(MC1~MC32)과 상기 제1 내지 제4 더미셀(DC1 내지 DC4)은, 전기적으로 프로그램 및 소거 가능하며, 또한, 외부로부터의 전원공급이 차단되더라도 프로그램된 데이터를 유효하게 보존한다.
상기 노말 메모리셀들(MC1~MC32)은 직렬적으로 연결된다. 그리고, 상기 그라운드 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)는 상기 노말 메모리셀들(MC1~MC32)을 포함하는 셀스트링(110)의 양쪽 끝에 각각 직렬적으로 연결된다. 즉, 상기 스트링 선택 트랜지스터(SST)는, 스트링 선택신호(SSL)에 응답하여, 상기 노말 메모리셀들(MC1~MC32)을 상기 비트라인(BL)에 전기적으로 연결한다. 그리고, 상기 그라운드 선택 트랜지스터(GST)는, 그라운드 선택신호(GSL)에 응답하여, 상기 노말 메모리셀들(MC1~MC32)을 상기 소스라인(SL)에 전기적으로 연결한다.
참고로, 상기 그라운드 및 스트링 선택 트랜지스터(GST, SST)는 상기 메모리셀들(MC1~MC32)을 형성하는 트랜지스터보다 게이트 폭이 크게 설계되는 것이 일반적이다.
상기 제1 내지 제4 더미셀(DC1 내지 DC4)은 데이터의 저장을 위한 사용에서 배제된다. 상기 제1 및 제2 더미셀(DC1, DC2)은, 상기 그라운드 선택 트랜지스터(GST)와 한쪽 끝의 상기 노말 메모리셀(MC1) 사이에 각기 삽입된다. 상기 제3 및 제4 더미셀(DC3, DC4)은, 상기 스트링 선택 트랜지스터(SST)와 다른 한쪽 끝의 상기 노말 메모리셀(MC32) 사이에 각기 삽입된다.
상기와 같은 본 발명의 불휘발성 반도체 메모리 장치에서의 셀스트링에서는, 양쪽 끝의 노말 메모리셀들(MC1, MC32)도, 가운데의 노말 메모리셀들(MC2~MC31)과 마찬가지로, 좌우의 배치되는 트랜지스터의 대칭성이 향상된다.
따라서, 본 발명과 같은 셀스트링 구조를 가지는 불휘발성 반도체 메모리 장치에서는, 모든 노말 메모리셀들(MC1~MC32)에 대하여, 이웃하는 노말 메모리셀들의 조건이 동일하게 된다. 그러므로, 본 발명의 불휘발성 반도체 메모리 장치에 의하면, 모든 노말 메모리셀들(MC1~MC32)에 대하여 구조적 특성이 동일하게 된다.
도 7은 도 6의 셀스트링에서 한쪽 끝의 노말 메모리셀(MC1)을 선택하여 프로그램하는 동작 중에 인가되는 전압을 설명하기 위한 도면이다. 도 7을 참조하면, 제1 및 제2 더미 워드라인들(DWL1, DWL2)은, 상기 한쪽 끝의 노말 메모리셀(MC1)이 선택되는 프로그램 동작에서, 상기 그라운드 선택 트랜지스터(GST)를 게이팅하는 그라운드 선택신호(GSL)의 전압 레벨과 상기 한쪽 끝의 노말 메모리셀(MC1)을 게이팅하는 노말 워드라인(WL1)의 전압 레벨 사이에 순서적인 전압 레벨로 제어된다.
구체적으로, 한쪽 끝의 상기 노말 메모리셀(MC1)이 선택되어 프로그램되는 특정 시점의 전압레벨은 다음과 같다. 즉, 상기 노말 메모리셀(MC1)을 게이팅하는 노말 워드라인(WL1)이 프로그램 전압(Vpgm)(예를 들어, 24V 정도로 고전압임)으로 제어될 때, 상기 그라운드 선택 트랜지스터(GST)를 게이팅하는 그라운드 선택신호(GSL)는 접지전압(VSS)으로 제어된다. 이때, 상기 제1 더미 워드라인(DWL1)은 제1 버퍼 전압(Vbuf1)으로 제어되며, 상기 제2 더미 워드라인(DWL2)은 제2 버퍼 전압(Vbuf2)으로 제어된다. 여기서, 상기 제1 및 제2 버퍼 전압(Vbuf1, Vbuf2)은 (수학식 1)과 같은 관계를 가진다.
(수학식 1)
Vpgm>Vbuf1>Vbuf2>VSS
이와 같이, 상기 제1 및 제2 더미 워드라인(DWL1, DWL2)은, 상기 노말 워드라인(WL1)의 프로그램 전압(Vpgm)과 상기 그라운드 선택신호(GSL)의 접지전압(VSS) 사이에서 순서적인 레벨의 제1 및 제2 버퍼 전압(Vbuf1, Vbuf2)으로 제어된다. 이에 따라, 인접하는 워드라인(WL1, DWL1, DWL2) 또는 선택신호(GSL) 사이의 전압차는, 도 8에 도시되는 바와 같이, 현저히 감소된다. 그러므로, 노말 메모리셀(MC1), 더미셀(DC1, DC2) 및 트랜지스터(GST)의 게이트 간에 인가되는 전압차도 현저히 감소되며, 이들 게이트를 분리하는 절연막의 열화 현상도 현저히 완화하게 된다.
바람직하기로는, 상기 제1 및 제2 버퍼 전압(Vbuf1, Vbuf2)은 상기 노말 워드라인(WL1)의 전압 레벨과 상기 그라운드 선택신호(GSL)의 전압레벨 사이에 순차적인 전압레벨로 제어되어, (수학식 2)를 만족한다.
(수학식 2)
Vpgm-Vbuf1=Vbuf1-Vbuf2=Vbuf2-VSS
이 경우, 최악 조건(worst case)에서의 각 게이트간의 전압차가 최소화되어, 절연막의 열화 현상은 더욱 완화하게 된다.
한편, 한쪽 끝의 노말 메모리셀(MC1)의 노말 워드라인(WL1)이 프로그램 전압(Vpgm)으로 제어되는 동안에(즉, 상기 다른 한쪽 끝의 노말 메모리셀(MC32)이 비선택되는 프로그램 동작에서), 제3 및 제4 더미 워드라인(DWL3, DWL4)은, 나머지 노말 워드라인(WL2~WL32)과 마찬가지로, 패스전압(Vpass)으로 제어될 수 있다. 이 경우, 상기 제3 및 제4 더미 워드라인(DWL3, DWL4)에 대한 제어가 상대적으로 용이하다.
여기서, 상기 패스전압(Vpass)은 약 10V 정도로, 상기 노말 메모리셀들 및 상기 더미셀들을 턴온(turn-on)시키나, 프로그램시키지는 않는 정도의 전압레벨이다.
또한, 한쪽 끝의 노말 메모리셀(MC31)의 노말 워드라인(WL31)이 프로그램 전압(Vpgm)으로 제어되는 동안에(즉, 상기 한쪽 끝의 노말 메모리셀(MC32)이 비선택되는 프로그램 동작에서), 제3 및 제4 더미 워드라인(DWL3, DWL4)은, 상기 노말 워드라인(WL32)의 패스전압(Vpass)과 상기 그라운드 선택신호(GSL)의 전원 사이에서 순서적인 레벨로 제어될 수 있다. 이 경우, 각 게이트간의 절연막의 열화 현상은 추가적으로 완화될 수 있다.
도 9는 도 6의 셀스트링에서 다른 한쪽 끝의 노말 메모리셀(MC32)을 선택하여 프로그램하는 동작 중에 인가되는 전압을 설명하기 위한 도면이다. 도 9를 참조하면, 상기 제3 및 제4 더미 워드라인들(DWL3, DWL4)은, 상기 다른 한쪽 끝의 노말 메모리셀(MC32)이 선택되는 프로그램 동작에서, 상기 스트링 선택 트랜지스터(SST) 를 게이팅하는 스트링 선택신호(SSL)의 전압 레벨과 상기 다른 한쪽 끝의 노말 메모리셀(MC32)을 게이팅하는 노말 워드라인(WL32)의 전압 레벨 사이에 순서적인 전압 레벨로 제어된다.
구체적으로, 다른 한쪽 끝의 상기 노말 메모리셀(MC32)이 선택되어 프로그램되는 특정 시점의 전압레벨은 다음과 같다. 즉, 상기 노말 메모리셀(MC32)을 게이팅하는 노말 워드라인(WL32)이 프로그램 전압(Vpgm)으로 제어될 때, 상기 스트링 선택 트랜지스터(SST)를 게이팅하는 스트링 선택신호(SSL)는 전원전압(VCC)으로 제어된다. 이때, 상기 제3 더미 워드라인(DWL3)은 제3 버퍼 전압(Vbuf3)으로 제어되며, 상기 제4 더미 워드라인(DWL4)은 제4 버퍼 전압(Vbuf4)으로 제어된다. 여기서, 상기 제3 및 제4 버퍼 전압(Vbuf3, Vbuf4)은 (수학식 3)과 같은 관계를 가진다.
(수학식 3)
Vpgm>Vbuf3>Vbuf4>VCC
이와 같이, 상기 제3 및 제4 더미 워드라인(DWL3, DWL4)은, 상기 노말 워드라인(WL32)의 프로그램 전압(Vpgm)과 상기 스트링 선택신호(SSL)의 전원전압(VCC) 사이에서 순서적인 레벨의 제3 및 제4 버퍼 전압(Vbuf3, Vbuf4)으로 제어된다. 이에 따라, 인접하는 워드라인(WL32, DWL3, DWL4) 또는 선택신호(SSL) 사이의 전압차는 현저히 감소된다. 그러므로, 노말 메모리셀(MC32), 더미셀(DC3, DC4) 및 트랜지스터(SST)의 게이트 간에 인가되는 전압차도 현저히 감소되며, 이들 게이트를 분리하는 절연막의 열화 현상도 현저히 완화하게 된다.
바람직하기로는, 상기 제3 및 제4 버퍼 전압(Vbuf3, Vbuf4)은 스트링 선택신 호(SSL)의 전압 레벨과 상기 노말 워드라인(WL32)의 전압 레벨 사이에 순차적인 전압레벨로 제어되어, (수학식 4)를 만족한다.
(수학식 4)
Vpgm-Vbuf3=Vbuf3-Vbuf4=Vbuf4-VCC
이 경우, 최악 조건(worst case)에서의 각 게이트간의 전압차가 최소화되어, 절연막의 열화 현상은 더욱 완화하게 된다.
한편, 다른 한쪽 끝의 노말 메모리셀(MC32)의 노말 워드라인(WL32)이 프로그램 전압(Vpgm)으로 제어되는 동안에(즉, 상기 한쪽 끝의 노말 메모리셀(MC1)이 비선택되는 프로그램 동작에서), 제1 및 제2 더미 워드라인(DWL1, DWL2)은, 나머지 노말 워드라인(WL1~WL31)과 마찬가지로, 패스전압(Vpass)으로 제어될 수 있다. 이 경우, 상기 제1 및 제2 더미 워드라인(DWL1, DWL2)에 대한 제어가 상대적으로 용이하다.
또한, 다른 한쪽 끝의 노말 메모리셀(MC32)의 노말 워드라인(WL32)이 프로그램 전압(Vpgm)으로 제어되는 동안에(즉, 상기 한쪽 끝의 노말 메모리셀(MC1)이 비선택되는 프로그램 동작에서), 제1 및 제2 더미 워드라인(DWL1, DWL2)은, 상기 노말 워드라인(WL1)의 패스전압(Vpass)과 상기 그라운드 선택신호(GSL)의 전원 사이에서 순서적인 레벨로 제어될 수 있다. 이 경우, 각 게이트간의 절연막의 열화 현상은 추가적으로 완화될 수 있다.
도 10은 도 6의 셀스트링에서 데이터를 독출하는 동작 중에 인가되는 전압을 설명하기 위한 도면이다. 도 10을 참조하면, 선택되는 노말 메모리셀(MC31)의 노말 워드라인(WL31)은 기준전압(VR)으로 제어되며, 이때, 상기 제1 내지 제4 더미셀(DC1~DC4)의 더미 워드라인(DWL1~DWL4)은, 상기 노말 메모리셀들(MC1~MC32)의 노말 워드라인(WL1~WL32)와 마찬가지로, 독출전압(Vread)으로 제어된다.
여기서, 상기 기준전압(VR)은 상기 노말 메모리셀(MC31)의 프로그램 여부를 확인할 수 있는 전압레벨이다. 즉, 상기 기준전압(VR)은, 프로그램된 상태의 상기 노말 메모리셀(MC31)의 문턱전압 보다는 높은 레벨이며, 소거된 상태의 상기 노말 메모리셀(MC31)의 문턱전압 보다는 낮은 레벨이다. 그리고, 상기 독출전압(Vread)은 프로그램 여부에 관계없이 상기 노말 메모리셀(MC31)을 턴온시키는 전압레벨이다.
도 11은 도 6의 셀스트링에서 데이터를 소거하는 동작 중에 인가되는 전압을 설명하기 위한 도면이다. 도 11을 참조하면, 상기 제1 내지 제4 더미셀(DC1~DC4)의 더미 워드라인(DWL1~DWL4)은 상기 노말 메모리셀들(MC1~MC32)의 노말 워드라인(WL1~WL32)와 마찬가지로, 플로팅(floating) 상태로 제어되며, 벌크(bulk)에는, 소거전압(Verase)이인가된다.
본 명세서에는, 상기 그라운드 선택 트랜지스터(GST) 및 한쪽 끝의 노말 메모리셀(MC1) 사이와 상기 스트링 선택 트랜지스터(SST) 및 한쪽 끝의 노말 메모리셀(MC32) 사이 모두에, 2개씩의 더미셀이 배치되는 실시예가 도시되고 기술되었다.
그러나, 상기 그라운드 선택 트랜지스터(GST) 및 한쪽 끝의 노말 메모리셀(MC1) 사이 및 상기 스트링 선택 트랜지스터(SST) 및 한쪽 끝의 노말 메모리셀(MC32) 사이 중의 어느 하나에만 2개의 더미셀이 배치되는 실시예에 의해서도, 본 발명의 기술적 사상에 따른 상당한 효과가 획득될 수 있음은 당업자에게는 자명한 사실이다.
다시 도 5를 참조하면, 상기 워드라인 선택블락(300)은 노말 워드라인 선택회로(310) 및 더미 워드라인 선택회로(330)를 구비한다. 상기 노말 워드라인 선택회로(310)는 로우 어드레스(row address)의 한 파트인 노말 워드라인 어드레스(NWADD)에 응답하여, 상기 노말 워드라인들(WL1~WL32)을 선택적으로 구동한다. 그리고, 더미 워드라인 선택회로(330)는 로우 어드레스의 다른 한 파트인 더미 워드라인 어드레스(DWADD)에 응답하여, 상기 더미 워드라인들(DWL1~DWL32)을 선택적으로 구동한다.
계속 도 5를 참조하면, 바람직한 실시예에 따른 본 발명의 불휘발성 반도체 메모리 장치는 전압 발생블락(400)을 더 구비한다.
상기 전압 발생블락(400)은 본 발명의 불휘발성 반도체 메모리 장치의 동작 모드에 따라 요구되는 다양한 전압을 발생한다. 즉, 상기 전압 발생블락(400)은 프로그램 전압(Vpgm), 패스전압(Vpass), 기준전압(Vr), 독출전압(Vread), 소거전압(Verase), 그리고, 제1 내지 제4 버퍼 전압(Vbuf1 내지 Vbuf4)을 생성하여, 상기 노말 워드라인 선택회로(310) 및/또는 상기 더미 워드라인 선택회로(330)로 제공한다.
상기와 같은 본 발명의 불휘발성 반도체 메모리 장치에서는, 셀스트링의 양 끝에 배치되는 노말 메모리셀들과 선택 트랜지스터 사이에, 상기 노말 메모리셀과 같은 모스 트래지스터 구조의 더미셀들이 배치된다. 그러므로, 셀스트링의 양끝에 배치되는 노말 메모리셀도 나머지 메모리셀들과 동일한 구조의 이웃하는 메모리셀들을 가지게 되며, 그 결과 모든 메모리셀들은 동일한 캐패시턴스의 이웃하는 메모리셀들을 가지게 된다. 따라서, 본 발명의 불휘발성 반도체 메모리 장치에 의하면, 하나의 셀스트링에 포함되는 모든 메모리셀들의 동작 특성의 동일성이 향상된다.
또한, 본 발명의 불휘발성 반도체 메모리 장치에서는, 셀스트링의 끝의 상기 노말 메모리셀과 선택 트랜지스터 사이에 배치되는 2개의 더미셀은, 상기 노말 메모리셀의 노말 워드라인의 전압레벨과 상기 선택 트랜지스터를 게이팅하는 선택신호의 전압레벨 사이에서, 순서적인 전압레벨로 제어된다. 본 발명의 불휘발성 반도체 메모리 장치에 의하면, 인접하는 워드라인 또는 선택신호 사이의 전압차가 현저히 감소되어, 노말 메모리셀, 더미셀 및 트랜지스터의 게이트를 분리하는 절연막의 열화 현상도 현저히 완화하게 된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.
본 명세서에서는, 1개의 셀스트링에 32개의 메모리셀들이 포함되는 것으로 도시되고 기술된다. 하지만, 1개의 셀스트링에 포함되는 메모리셀의 수는 16개, 64개 등으로 다양하게 변형될 수 있다.
또한, 본 실시예에서, 셀스트링의 한쪽 끝의 노말 메모리셀과 그라운드 선택 트랜지스터 사이와, 다른 한쪽 끝의 노말 메모리셀과 스트링 선택 트랜지스터 사이에는, 각각 2개씩의 더미셀들이 배치되는 것으로 도시되고 기술되었으나, 각각 3개 이상으로 확대될 수 있다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (13)

  1. 불휘발성 반도체 메모리 장치에 있어서,
    셀스트링을 포함하는 메모리 어레이로서, 상기 셀스트링은 직렬적으로 연결되는 다수개의 노말 메모리셀들과, 궁극적으로 상기 노말 메모리셀들에 소스전압을 제공하기 위하여 게이팅되는 그라운드 선택 트랜지스터와, 한쪽 끝의 상기 노말 메모리셀과 상기 그라운드 선택 트랜지스터 사이에 직렬적으로 연결되는 적어도 2개의 더미셀들을 포함하는 상기 메모리 어레이로서, 상기 노말 메모리셀들은 불휘발성이고 데이터를 저장하는 기능을 가지며, 상기 더미셀은 상기 데이터의 저장에서 배제되는 상기 메모리 어레이; 및
    상기 메모리 어레이의 상기 노말 메모리셀들을 게이팅하는 노말 워드라인들 및 상기 더미셀들을 게이팅하는 더미 워드라인들을 제어하는 워드라인 선택블락을 구비하며,
    상기 적어도 2개의 더미셀들의 더미 워드라인들은
    상기 한쪽 끝의 노말 메모리셀이 선택되는 프로그램 동작에서, 상기 그라운드 선택 트랜지스터를 게이팅하는 신호의 전압 레벨과 상기 한쪽 끝의 노말 메모리셀을 게이팅하는 노말 워드라인의 전압 레벨 사이에 순서적인 전압 레벨로 제어되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 더미 워드라인들은
    상기 한쪽 끝의 노말 메모리셀이 비선택되는 프로그램 동작에서, 상기 한쪽 끝의 노말 메모리셀을 게이팅하는 노말 워드라인의 전압 레벨과 동일한 전압 레벨로 제어되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  3. 제1 항에 있어서, 상기 적어도 2개의 더미셀들의 더미 워드라인들은
    상기 한쪽 끝의 노말 메모리셀이 비선택되는 프로그램 동작에서, 상기 그라운드 선택 트랜지스터를 게이팅하는 신호의 전압 레벨과 상기 한쪽 끝의 노말 메모리셀을 게이팅하는 노말 워드라인의 전압 레벨 사이에 순서적인 전압 레벨로 제어되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  4. 제1 항에 있어서, 상기 더미 워드라인들은
    소거 동작에서, 상기 노말 메모리셀들의 노말 워드라인의 전압 레벨과 동일한 전압 레벨로 제어되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  5. 제1 항에 있어서, 상기 더미 워드라인들은
    독출 동작에서, 비선택되는 상기 노말 메모리셀들의 노말 워드라인의 전압 레벨과 동일한 전압 레벨로 제어되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  6. 제1 항에 있어서, 상기 워드라인 선택블락은
    상기 노말 워드라인들을 선택하는 노말 워드라인 선택회로; 및
    상기 더미 워드라인들을 선택하는 더미 워드라인 선택회로를 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  7. 불휘발성 반도체 메모리 장치에 있어서,
    셀스트링을 포함하는 메모리 어레이로서, 상기 셀스트링은 직렬적으로 연결되는 다수개의 노말 메모리셀들과, 궁극적으로 상기 노말 메모리셀들을 비트라인에 연결하기 위하여 게이팅되는 스트링 선택 트랜지스터와, 한쪽 끝의 상기 노말 메모리셀과 상기 스트링 선택 트랜지스터 사이에 직렬적으로 연결되는 적어도 2개의 더미셀들을 포함하는 상기 메모리 어레이로서, 상기 노말 메모리셀들은 불휘발성이고 상기 노말 메모리셀은 데이터를 저장하는 기능을 가지며, 상기 더미셀은 상기 데이터의 저장에서 배제되는 상기 메모리 어레이; 및
    상기 메모리 어레이의 상기 노말 메모리셀들을 게이팅하는 노말 워드라인들 및 상기 더미셀들을 게이팅하는 더미 워드라인들을 제어하는 워드라인 선택블락을 구비하며,
    상기 적어도 2개의 더미셀들의 더미 워드라인들은
    상기 한쪽 끝의 노말 메모리셀이 선택되는 프로그램 동작에서, 상기 스트링 선택 트랜지스터를 게이팅하는 신호의 전압 레벨과 상기 한쪽 끝의 노말 메모리셀을 게이팅하는 노말 워드라인의 전압 레벨 사이에 순서적인 전압 레벨로 제어되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  8. 제7 항에 있어서, 상기 더미 워드라인들은
    상기 한쪽 끝의 노말 메모리셀이 비선택되는 프로그램 동작에서, 상기 한쪽 끝의 노말 메모리셀을 게이팅하는 노말 워드라인의 전압 레벨과 동일한 전압 레벨로 제어되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  9. 제7 항에 있어서, 상기 적어도 2개의 더미셀들의 더미 워드라인들은
    상기 한쪽 끝의 노말 메모리셀이 비선택되는 프로그램 동작에서, 상기 스트링 선택 트랜지스터를 게이팅하는 신호의 전압 레벨과 상기 한쪽 끝의 노말 메모리셀을 게이팅하는 노말 워드라인의 전압 레벨 사이에 순서적인 전압 레벨로 제어되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  10. 제7 항에 있어서, 상기 더미 워드라인들은
    소거 동작에서, 상기 노말 메모리셀들의 노말 워드라인의 전압 레벨과 동일한 전압 레벨로 제어되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  11. 제7 항에 있어서, 상기 더미 워드라인들은
    독출 동작에서, 비선택되는 상기 노말 메모리셀들의 노말 워드라인의 전압 레벨과 동일한 전압 레벨로 제어되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  12. 불휘발성 반도체 메모리 장치에 있어서,
    셀스트링을 포함하는 메모리 어레이로서, 상기 셀스트링은 직렬적으로 연결되는 다수개의 노말 메모리셀들과, 궁극적으로 상기 노말 메모리셀들에 소스전압을 제공하기 위하여 게이팅되는 그라운드 선택 트랜지스터와, 한쪽 끝의 상기 노말 메모리셀과 상기 그라운드 선택 트랜지스터 사이에 직렬적으로 연결되는 제1 및 제2 더미셀들과, 궁극적으로 상기 노말 메모리셀들을 비트라인에 연결하기 위하여 게이팅되는 스트링 선택 트랜지스터와, 다른 한쪽 끝의 상기 노말 메모리셀과 상기 스트링 선택 트랜지스터 사이에 직렬적으로 연결되는 제3 및 제4 더미셀들을 포함하 는 상기 메모리 어레이로서, 상기 노말 메모리셀들 및 상기 제1 내지 제4 더미셀들은 불휘발성이고 데이터를 저장하는 기능을 가지며, 상기 제1 내지 제4 더미셀들은 상기 데이터의 저장에서 배제되는 상기 메모리 어레이; 및
    상기 메모리 어레이의 상기 노말 메모리셀들을 게이팅하는 노말 워드라인들 및 상기 제1 내지 제4 더미셀들을 게이팅하는 제1 내지 제4 더미 워드라인들을 제어하는 워드라인 선택블락을 구비하며,
    상기 제1 및 제2 더미 워드라인들은
    상기 한쪽 끝의 노말 메모리셀이 선택되는 프로그램 동작에서, 상기 그라운드 선택 트랜지스터를 게이팅하는 신호의 전압 레벨과 상기 한쪽 끝의 노말 메모리셀을 게이팅하는 노말 워드라인의 전압 레벨 사이에 순서적인 전압 레벨로 제어되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  13. 제11 항에 있어서, 상기 제3 및 제4 더미 워드라인들은
    상기 다른 한쪽 끝의 노말 메모리셀이 선택되는 프로그램 동작에서, 상기 스트링 선택 트랜지스터를 게이팅하는 신호의 전압 레벨과 상기 다른 한쪽 끝의 노말 메모리셀을 게이팅하는 노말 워드라인의 전압 레벨 사이에 순서적인 전압 레벨로 제어되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
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