KR20110102735A - 워드 라인들 사이의 간섭을 줄이기 위한 불휘발성 메모리 장치 및 그것의 동작 방법 - Google Patents

워드 라인들 사이의 간섭을 줄이기 위한 불휘발성 메모리 장치 및 그것의 동작 방법 Download PDF

Info

Publication number
KR20110102735A
KR20110102735A KR1020100021899A KR20100021899A KR20110102735A KR 20110102735 A KR20110102735 A KR 20110102735A KR 1020100021899 A KR1020100021899 A KR 1020100021899A KR 20100021899 A KR20100021899 A KR 20100021899A KR 20110102735 A KR20110102735 A KR 20110102735A
Authority
KR
South Korea
Prior art keywords
word line
voltage
dummy word
dummy
memory device
Prior art date
Application number
KR1020100021899A
Other languages
English (en)
Inventor
김성훈
송재혁
최용준
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020100021899A priority Critical patent/KR20110102735A/ko
Priority to US13/044,683 priority patent/US8488386B2/en
Publication of KR20110102735A publication Critical patent/KR20110102735A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells

Landscapes

  • Read Only Memory (AREA)

Abstract

본 발명은 불휘발성 메모리 장치 및 그것의 동작 방법에 관한 것이다. 본 발명의 실시 예에 따른 불휘발성 메모리 장치는 스트링 선택 라인; 접지 선택 라인; 상기 접지 선택 라인에 인접하는 더미 워드 라인; 상기 더미 워드 라인에 인접하는 제 1 워드 라인; 상기 스트링 선택 라인과 상기 제 1 워드 라인 사이에 위치하는 제 2 워드 라인을 포함한다. 상기 제 1 워드 라인에 연결되는 메모리 셀을 프로그램하는 경우, 상기 제 2 워드 라인에 인가되는 전압보다 낮은 레벨의 제 1 더미 워드 라인 전압이 상기 더미 워드 라인에 인가된다. 반면에, 상기 제 2 워드 라인에 연결되는 메모리 셀을 프로그램하는 경우, 상기 제 1 워드 라인에 인가되는 전압과 상기 제 1 더미 워드 라인 전압 사이의 제 2 더미 워드 라인 전압이 상기 더미 워드 라인에 인가된다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치 및 그것의 동작 방법에 의하면, 프로그램 동작시 선택 워드 라인에 따라 더미 워드 라인에 인가되는 전압을 달리하여 더미 워드 라인에 인접하는 워드 라인에 연결되는 메모리 셀의 전하 손실(charge loss)을 줄일 수 있다.

Description

워드 라인들 사이의 간섭을 줄이기 위한 불휘발성 메모리 장치 및 그것의 동작 방법{NONVOLATILE MEMORY DEVICE FOR REDUCING INTERFERENCE BETWEEN WORD LINES AND OPERATION METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로 불휘발성 메모리 장치 및 그것의 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리 장치는 크게 노어형(NOR-type)과 낸드형(NAND-type)으로 구분된다.
플래시 메모리 장치의 집적도가 향상됨에 따라 워드 라인들 사이의 간격이 점점 좁아지고 있다. 이로 인해 워드 라인 사이의 커플링으로 인한 오동작이 문제될 수 있다. 따라서, 플래시 메모리 장치의 메모리 셀 어레이는 워드 라인 사이의 간격을 넓히기 위해 더미 워드 라인을 포함할 수 있다.
본 발명의 목적은 프로그램 동작시 더미 워드 라인과 이에 인접하는 워드 라인 사이의 간섭을 줄이기 위한 불휘발성 메모리 장치 및 그것의 동작 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 스트링 선택 라인; 접지 선택 라인; 상기 접지 선택 라인에 인접하는 더미 워드 라인; 상기 더미 워드 라인에 인접하는 제 1 워드 라인; 상기 스트링 선택 라인과 상기 제 1 워드 라인 사이에 위치하는 제 2 워드 라인을 포함한다. 상기 제 1 워드 라인에 연결되는 메모리 셀을 프로그램하는 경우, 상기 제 2 워드 라인에 인가되는 전압보다 낮은 레벨의 제 1 더미 워드 라인 전압이 상기 더미 워드 라인에 인가된다. 반면에, 상기 제 2 워드 라인에 연결되는 메모리 셀을 프로그램하는 경우, 상기 제 1 워드 라인에 인가되는 전압과 상기 제 1 더미 워드 라인 전압 사이의 제 2 더미 워드 라인 전압이 상기 더미 워드 라인에 인가된다.
실시 예에 있어서, 상기 제 1 워드 라인에 연결되는 메모리 셀을 프로그램하는 경우, 상기 더미 워드 라인에 연결되는 더미 셀이 프로그램되는 것을 방지하기 위해, 상기 접지 선택 라인에 인가되는 접지 전압과 상기 제 1 더미 워드 라인 전압의 차이가 기준 레벨 이하로 유지된다.
실시 예에 있어서, 상기 제 2 워드 라인에 연결되는 메모리 셀을 프로그램하는 경우, 패스 전압이 상기 제 1 워드 라인에 인가되고, 상기 제 1 워드 라인에 나타나는 전압이 감소하는 것을 완화하기 위해, 상기 패스 전압과 상기 제 2 더미 워드 라인 전압의 차이가 기준 레벨 이하로 유지된다.
실시 예에 있어서, 상기 제 1 워드 라인에 연결되는 메모리 셀을 프로그램하는 경우에 상기 제 2 워드 라인에 인가되는 전압과 상기 제 2 워드 라인에 연결되는 메모리 셀을 프로그램하는 경우에 상기 제 1 워드 라인에 인가되는 전압은 서로 같은 레벨을 갖는다.
본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치는 복수의 워드 라인들; 접지 선택 라인; 상기 접지 선택 라인에 인접하는 더미 워드 라인; 및 상기 더미 워드 라인에 연결되는 더미 워드 라인 드라이버를 포함한다. 상기 더미 워드 라인 드라이버는, 프로그램 동작시, 상기 복수의 워드 라인들 중 선택 워드 라인이 상기 더미 워드 라인에 인접하는 경우, 상기 복수의 워드 라인들 중 비선택 워드 라인들에 인가되는 패스 전압보다 낮은 레벨의 제 1 더미 워드 라인 전압을 상기 더미 워드 라인에 인가한다. 반면에, 상기 복수의 워드 라인들 중 선택 워드 라인이 상기 더미 워드 라인에 인접하지 않는 경우, 상기 제 1 더미 워드 라인 전압과 상기 패스 전압 사이의 제 2 더미 워드 라인 전압을 상기 더미 워드 라인에 인가한다.
실시 예에 있어서, 상기 복수의 워드 라인들 중 선택 워드 라인이 상기 더미 워드 라인에 인접하는 경우, 상기 더미 워드 라인에 연결되는 더미 셀이 프로그램되는 것을 방지하기 위해, 상기 접지 선택 라인에 인가되는 접지 전압과 상기 제 1 더미 워드 라인 전압의 차이가 기준 레벨 이하로 유지된다.
실시 예에 있어서, 상기 복수의 워드 라인들 중 선택 워드 라인이 상기 더미 워드 라인에 인접하지 않는 경우, 상기 더미 워드 라인에 인접하는 비선택 워드 라인에 연결되는 메모리 셀의 전하 손실을 방지하기 위해, 상기 더미 워드 라인에 인접하는 비선택 워드 라인에 인가되는 패스 전압과 상기 제 2 더미 워드 라인 전압의 차이가 기준 레벨 이하로 유지된다.
본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 장치는 접지 선택 라인; 및 상기 접지 선택 라인에 인접하는 더미 워드 라인; 상기 더미 워드 라인에 인접하는 제 1 워드 라인; 상기 제 1 워드 라인에 인접하는 제 2 워드 라인; 및 상기 제 2 워드 라인에 인접하는 제 3 워드 라인을 포함한다.
그리고, 상기 제 1 워드 라인에 프로그램 전압이 인가되고 상기 제 2 및 제 3 워드 라인에 패스 전압이 인가되는 경우, 상기 패스 전압보다 낮은 레벨의 제 1 더미 워드 라인 전압이 상기 더미 워드 라인에 인가된다.
상기 제 2 워드 라인에 상기 프로그램 전압이 인가되고 상기 제 1 및 제 3 워드 라인에 상기 패스 전압이 인가되는 경우, 상기 패스 전압과 상기 제 1 더미 워드 라인 전압 사이의 제 2 더미 워드 라인 전압이 상기 더미 워드 라인에 인가된다.
상기 제 3 워드 라인에 상기 프로그램 전압이 인가되고 상기 제 2 및 제 3 워드 라인에 상기 패스 전압이 인가되는 경우, 상기 제 2 더미 워드 라인 전압과 같거나 그보다 높은 레벨의 제 3 더미 워드 라인 전압이 상기 더미 워드 라인에 인가된다.
실시 예에 있어서, 상기 제 3 더미 워드 라인 전압은 상기 패스 전압보다 낮은 레벨을 갖는다.
실시 예에 있어서, 상기 불휘발성 메모리 장치는 스트링 선택 라인; 및 상기 스트링 선택 라인과 상기 제 3 워드 라인 사이에 위치하는 제 4 워드 라인을 더 포함할 수 있다. 그리고, 상기 제 4 워드 라인에 상기 프로그램 전압이 인가되고 상기 제 1 내지 제 3 워드 라인에 상기 패스 전압이 인가되는 경우, 상기 제 3 더미 워드 라인 전압과 같거나 그보다 높은 레벨의 제 4 더미 워드 라인 전압이 상기 더미 워드 라인에 인가된다.
실시 예에 있어서, 상기 제 4 더미 워드 라인 전압은 상기 패스 전압보다 낮은 레벨을 갖는다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치의 동작 방법은 프로그램 동작시 복수의 워드 라인들 중 선택 워드 라인이 더미 워드 라인에 인접하는지 여부를 판단하는 단계; 상기 복수의 워드 라인들 중 선택 워드 라인이 상기 더미 워드 라인에 인접하는 경우, 패스 전압보다 낮은 레벨의 제 1 더미 워드 라인 전압을 상기 더미 워드 라인에 인가하는 단계; 및 상기 복수의 워드 라인들 중 선택 워드 라인이 상기 더미 워드 라인에 인접하지 않는 경우, 상기 제 1 더미 워드 라인 전압과 상기 패스 전압 사이의 제 2 더미 워드 라인 전압을 상기 더미 워드 라인에 인가하는 단계를 포함한다.
실시 예에 있어서, 상기 동작 방법은 상기 패스 전압을 상기 복수의 워드 라인들 중 비선택 워드 라인들에 인가하고, 상기 패스 전압보다 높은 레벨의 프로그램 전압을 상기 복수의 워드 라인들 중 선택 워드 라인에 인가하는 단계를 더 포함할 수 있다.
실시 예에 있어서, 상기 제 1 더미 워드 라인 전압은 접지 전압과의 차이가 기준 레벨 이하로 유지되도록 상기 더미 워드 라인에 인가된다.
실시 예에 있어서, 상기 제 2 더미 워드 라인 전압은 상기 패스 전압과의 차이가 기준 레벨 이하로 유지되도록 상기 더미 워드 라인에 인가된다.
실시 예에 있어서, 상기 불휘발성 메모리 장치는 낸드형 플래시 메모리 장치인 것을 특징으로 한다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치 및 그것의 동작 방법에 의하면, 프로그램 동작시 선택 워드 라인에 따라 더미 워드 라인에 인가되는 전압을 달리하여 더미 워드 라인에 인접하는 워드 라인에 연결되는 메모리 셀의 전하 손실(charge loss)을 줄일 수 있다.
도 1은 본 발명의 실시 예에 따른 플래시 메모리 장치를 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 플래시 메모리 장치의 메모리 셀 어레이를 보여주는 회로도이다.
도 3은 프로그램된 메모리 셀들에 대한 문턱 전압의 산포를 나타내는 그래프이다.
도 4는 본 발명의 실시 예에 따른 프로그램 동작시 선택 워드 라인에 따른 더미 워드 라인들을 나타내는 표이다.
도 5는 본 발명의 다른 실시 예에 따른 프로그램 동작시 선택 워드 라인에 따른 더미 워드 라인들을 나타내는 표이다.
도 6은 본 발명의 실시 예에 따른 플래시 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 7은 본 발명의 실시 예에 따른 플래시 메모리 장치를 사용하는 메모리 시스템을 보여주는 블록도이다.
도 8은 본 발명의 실시 예에 따른 플래시 메모리 장치를 포함하는 메모리 카드를 보여주는 블록도이다.
도 9는 도 8에 도시된 메모리 카드의 내부 구성 및 호스트와의 연결 관계를 보여주는 블록도이다.
도 10은 본 발명의 실시 예에 따른 플래시 메모리 장치를 솔리드 스테이트 드라이브(SSD)로 구현한 예를 보여주는 블록도이다.
도 11은 도 10에 도시된 SSD 컨트롤러의 구성을 예시적으로 보여주는 블록도이다.
도 12는 본 발명의 실시 예에 따른 플래시 메모리 장치를 전자 장치로 구현한 예를 보여주는 블록도이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명한다.
간결한 설명을 위하여, 플래시 메모리 장치를 참조하여 본 발명의 실시 예가 설명된다. 그러나, 본 발명의 실시 예에 따른 플래시 메모리 장치는 플래시 메모리 장치인 것으로 한정되지 않는다. 예시적으로, 본 발명의 기술적 사상은 ROM, PROM, EPROM, EEPROM, MRAM, PRAM, RRAM, FRAM 등과 같은 불휘발성 메모리 장치에 적용 및 응용될 수 있다.
도 1은 본 발명의 실시 예에 따른 플래시 메모리 장치를 보여주는 블록도이다. 도 1을 참조하면, 플래시 메모리 장치(100)는 메모리 셀 어레이(memory cell array: 110), 어드레스 디코더(address decoder: 120), 읽기/쓰기 회로(read/write circuit: 130), 데이터 입출력 회로(data I/O circuit: 140), 전압 발생기(voltage generator, 150) 및 제어 로직 회로(control logic circuit: 160)를 포함한다.
메모리 셀 어레이(110)는 워드 라인들(WLs) 및 더미 워드 라인(DWL)을 통해 어드레스 디코더(120)에 연결되고, 비트 라인들(BLs)을 통해 읽기/쓰기 회로(130)에 연결된다. 메모리 셀 어레이(110)는 매트릭스 형태로 배열되는 복수의 메모리 셀들을 포함한다. 어드레스 디코더(120)에 의해 선택된 워드 라인 및 읽기/쓰기 회로(130)에 의해 선택된 비트 라인에 대응하는 메모리 셀에서 데이터가 기입 및 독출될 것이다. 메모리 셀 어레이(110)는 이하의 도 2를 참조하여 더욱 상세하게 설명될 것이다.
어드레스 디코더(120)는 제어 로직 회로(160)의 제어에 응답하여 동작한다. 어드레스 디코더(120)는 워드 라인 드라이버(word line driver, 121) 및 더미 워드 라인 드라이버(dummy word line driver, 122)를 포함한다. 또한, 어드레스 디코더(120)는 어드레스 버퍼, 행 어드레스 디코더, 그리고 열 어드레스 디코더 등과 같이 잘 알려진 구성 요소들을 포함할 수 있다. 어드레스 디코더(120)는 외부로부터 어드레스(ADDR)를 제공받는다. 어드레스 디코더(120)는 외부로부터 제공되는 어드레스(ADDR) 중 행 어드레스 및 열 어드레스를 디코딩한다. 어드레스 디코더(120)는 디코딩된 행 어드레스에 따라 워드 라인들(WLs) 및 더미 워드 라인(DWL)을 선택한다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기/쓰기 회로(130)에 제공한다.
워드 라인 드라이버(121)는 전압 발생기(150)에서 제공하는 프로그램 전압(Vpgm) 및 패스 전압(Vpass) 등과 같은 워드 라인 전압들을 대응하는 워드 라인들에 전달한다. 더미 워드 라인 드라이버(122)는 전압 발생기(150)에서 제공하는 더미 워드 라인 전압들을 더미 워드 라인(DWL)에 전달한다.
읽기/쓰기 회로(130)는 비트 라인들(BLs)을 통해 메모리 셀 어레이(110)에 연결되고, 데이터 라인들(DLs)을 통해 데이터 입출력 회로(140)에 연결된다. 읽기/쓰기 회로(130)는 감지 증폭기, 페이지 버퍼 및 열 선택 회로 등과 같이 잘 알려진 구성 요소들을 포함할 수 있다. 읽기/쓰기 회로(130)는 제어 로직 회로(160)의 제어에 응답하여 동작한다. 읽기/쓰기 회로(130)는 어드레스 디코더(120)로부터 전달되는 디코딩된 열 어드레스에 따라 비트 라인들(BLs)을 선택한다.
예시적으로, 읽기/쓰기 회로(130)는 데이터 입출력 회로(140)로부터 데이터 라인들(DLs)을 통해 전달되는 데이터를 메모리 셀 어레이(110)에 기입할 것이다. 또한, 읽기/쓰기 회로(130)는 메모리 셀 어레이(110)로부터 읽어진 데이터를 데이터 라인들(DLs)을 통해 데이터 입출력 회로(140)에 전달할 것이다. 다른 예로서, 읽기/쓰기 회로(130)는 메모리 셀 어레이(110)의 제 1 저장 영역으로부터 읽어진 데이터를 메모리 셀 어레이(120)의 제 2 저장 영역에 기입할 것이다 (카피-백 동작, copy-back operation).
데이터 입출력 회로(140)는 데이터 라인들(DLs)을 통해 읽기/쓰기 회로(130)에 연결된다. 데이터 입출력 회로(140)는 데이터 버퍼 등과 같이 잘 알려진 구성 요소를 포함할 수 있다. 데이터 입출력 회로(140)는 외부로부터 전달받은 데이터(DATA)를 읽기/쓰기 회로(130)에 제공한다. 데이터 입출력 회로(140)는 읽기/쓰기 회로(130)로부터 제공되는 데이터(DATA)를 외부에 전달한다. 데이터 입출력 회로(140)는 제어 로직 회로(150)의 제어에 응답하여 동작한다.
전압 발생기(150)는 프로그램 전압(Vpgm) 및 패스 전압(Vpass) 등과 같은 워드 라인 전압들을 워드 라인 드라이버(121)에 제공한다. 또한, 서로 다른 전압 레벨의 더미 워드 라인 전압들을 더미 워드 라인 드라이버(122)에 제공한다. 전압 발생기(150)는 제어 로직 회로(160)의 제어에 응답하여 동작한다.
제어 로직 회로(160)는 어드레스 디코더(120), 읽기/쓰기 회로(130), 데이터 입출력 회로(140) 및 전압 발생기(150)에 연결된다. 제어 로직 회로(160)는 플래시 메모리 장치(100)의 주요 동작을 제어한다. 제어 로직 회로(160)는 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 동작한다.
본 발명의 실시 예에 따른 플래시 메모리 장치(100)는 프로그램 동작시 선택 워드 라인에 따라 더미 워드 라인(DWL)에 인가되는 전압을 가변한다. 예시적으로, 플래시 메모리 장치(100)는 더미 워드 라인(DWL)에 인접하는 워드 라인이 선택되는 경우, 패스 전압(Vpass)보다 낮은 레벨의 제 1 더미 워드 라인 전압을 더미 워드 라인(DWL)에 인가한다. 반면에, 플래시 메모리 장치(100)는 더미 워드 라인(DWL)에 인접하는 워드 라인이 선택되지 않는 경우, 제 1 더미 워드 라인 전압과 패스 전압(Vpass) 사이의 제 2 더미 워드 라인 전압을 더미 워드 라인(DWL)에 인가한다. 이는 이하의 도 4 내지 6에서 더욱 상세하게 설명된다.
도 2는 본 발명의 실시 예에 따른 플래시 메모리 장치의 메모리 셀 어레이를 보여주는 회로도이다. 간결한 설명을 위하여, 메모리 셀 어레이(110)의 복수의 메모리 블록들 중 하나의 메모리 블록이 도시된다. 또한, 메모리 셀 어레이(110)는 낸드형 메모리 셀 어레이 구조라고 가정한다.
도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 스트링들을 포함한다. 각각의 스트링은 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 복수의 메모리 셀들(MC1~MCn) 및 더미 셀(DMC)로 구성된다. 여기서, 더미 셀(DMC)은 접지 선택 트랜지스터(GST)에 인접하여 연결된다. 복수의 메모리 셀들(MC1~MCn)은 스트링 선택 트랜지스터(SST)와 더미 셀(DMC) 사이에 연결된다.
스트링 선택 트랜지스터들(SST)의 드레인/소스는 대응하는 비트 라인들(BL1~BLm)에 연결된다. 스트링 선택 트랜지스터들(SST)의 게이트는 스트링 선택 라인(SSL)에 연결된다. 접지 선택 트랜지스터들(GST)의 소스/드레인은 공통 소스 라인(CSL)에 연결된다. 접지 선택 트랜지스터들(GST)의 게이트는 접지 선택 라인(GSL)에 연결된다. 메모리 셀들(MC1~MCn)의 게이트는 대응하는 워드 라인들(WL1~WLn)에 연결된다. 더미 셀들(DMC)의 게이트는 더미 워드 라인(DWL)에 연결된다.
불휘발성 메모리 장치의 집적도가 향상됨에 따라 워드 라인들 사이의 간격이 점점 좁아지고 있다. 이로 인해, 워드 라인들 사이의 커플링(coupling)에 의한 동작 오류가 문제된다. 이때, 커플링에 의한 동작 오류는 서로 인접하는 워드 라인 각각에 인가되는 전압의 레벨 차이가 크면 클수록 심해질 것이다. 따라서, 불휘발성 메모리 장치의 안정적인 동작을 위해 인접하는 워드 라인 사이의 커플링을 완화하는 것이 필요하다.
예를 들면, 더미 워드 라인(DWL)은 접지 선택 라인(GSL)과 인접하는 워드 라인 사이의 간격을 넓혀줌으로써 커플링을 완화하는 역할을 한다. 다만, 프로그램 동작시 비선택 워드 라인들처럼 더미 워드 라인(DWL)에 패스 전압(Vpass)이 인가되는 경우, 접지 선택 라인(GSL)에 인가되는 전압과 패스 전압(Vpass)의 레벨 차이로 인해 더미 셀(DMC)이 프로그램될 수 있다. 이는 더미 셀(DMC)의 문턱 전압이 높아질 수 있음을 의미한다.
더미 셀(DMC)의 문턱 전압이 높아지면, 프로그램 동작시 채널이 충분하게 형성되지 못하여 프로그램 속도가 감소하거나 프로그램 오류가 발생할 수 있다. 이를 방지하기 위해 패스 전압(Vpass)보다 낮은 더미 워드 라인 전압이 더미 워드 라인(DWL)에 인가된다.
그러나, 패스 전압(Vpass)보다 지나치게 낮은 더미 워드 라인 전압이 더미 워드 라인(DWL)에 인가되면, 더미 워드 라인(DWL)과 이에 인접하는 제 1 워드 라인(WL1) 사이의 커플링이 문제될 수 있다.
예를 들면, 프로그램 동작시 패스 전압(Vpass)이 제 1 워드 라인(WL1)에 인가되고 프로그램 전압(Vpgm)이 제 2 워드 라인(WL2)에 인가된다고 가정한다. 또한, 패스 전압(Vpass)보다 낮은 레벨의 더미 워드 라인 전압이 더미 워드 라인(DWL)에 인가된다고 가정한다. 이때, 더미 워드 라인(DWL)과 제 1 워드 라인(WL1) 사이의 커플링으로 인해 제 1 워드 라인(WL1)에 인가되는 전압이 패스 전압(Vpass)보다 낮아질 수 있다. 프로그램 동작시 제 1 및 제 2 워드 라인(WL1, WL2) 사이의 전압 차이가 일정 레벨 이상으로 커지면, 제 1 워드 라인(WL1)에 연결되는 메모리 셀들에서 전하 손실(charge loss)이 발생할 수 있다.
즉, 제 1 워드 라인(WL1)에 연결되는 제 1 메모리 셀(MC1)이 이미 프로그램되어 있다고 가정하면, 제 1 및 제 2 워드 라인(WL1, WL2) 사이의 전계에 의해 제 1 메모리 셀(MC1)의 전하 저장층에 트랩되어 있던 전자들이 외부로 누설될 수 있다. 이러한 전하 손실로 인해 제 1 메모리 셀(MC1)의 문턱 전압이 낮아져서 제 1 메모리 셀(MC1)에 저장된 데이터가 변경될 수 있다.
도 3은 프로그램된 메모리 셀들에 대한 문턱 전압의 산포를 나타내는 그래프이다. 도 3을 참조하면, 제 1 라인(L1)은, 더미 워드 라인(DWL, 도 2 참조)과 이에 인접하는 제 1 워드 라인(WL1, 도 2 참조) 사이의 커플링으로 인해 제 1 워드 라인(WL1)에 연결되는 메모리 셀들에서 전하 손실이 발생할 경우, 메모리 셀들에 대한 문턱 전압의 산포를 나타낸다. 제 2 라인(L2)은, 제 1 워드 라인(WL1)에 연결되는 메모리 셀들에서 전하 손실이 발생하지 않는 경우, 메모리 셀들에 대한 문턱 전압의 산포를 나타낸다.
제 1 라인(L1)이 나타내는 문턱 전압의 산포를 살펴보면 전하 손실로 인해 문턱 전압이 낮아진 메모리 셀들의 수가 증가한 것을 알 수 있다. 반면에, 제 2 라인(L2)이 나타내는 문턱 전압의 산포는 폭이 좁은 대칭 구조를 이루고 있다.
본 발명의 실시 예에 따른 플래시 메모리 장치는 프로그램 동작시 더미 워드 라인(DWL)과 제 1 워드 라인(WL1) 사이의 커플링이 최소화되도록 선택 워드 라인에 따라 더미 워드 라인(DWL)에 인가되는 전압의 레벨을 조절한다. 따라서, 반복적인 프로그램 동작이 수행되더라도 제 2 라인(L2)이 나타내는 문턱 전압의 산포가 유지될 수 있다. 이때, 제 2 라인(L2)이 나타내는 문턱 전압의 산포를 유지하기 위해 선택 워드 라인에 따른 더미 워드 라인 전압들은 반복적인 실험을 통해 결정될 수 있다.
도 4는 본 발명의 실시 예에 따른 프로그램 동작시 선택 워드 라인에 따른 더미 워드 라인 전압들을 나타내는 표이다. 도 4를 참조하면, 제 1 워드 라인(WL1)이 선택되는 경우, 워드 라인 드라이버(121, 도 1 참조)는 프로그램 전압(Vpgm)을 제 1 워드 라인(WL1)에 전달하고, 패스 전압(Vpass)을 제 2 내지 제 n 워드 라인(WL2~WLn)에 전달한다.
이때, 더미 워드 라인 드라이버(122, 도 1 참조)는 제 1 더미 워드 라인 전압(VD1)을 더미 워드 라인(DWL)에 전달한다. 상술한 바와 같이, 패스 전압(Vpass)이 더미 워드 라인(DWL)에 인가되면, 접지 선택 라인(GSL)에 인가되는 전압과 패스 전압(Vpass)의 레벨 차이로 인해 의도하지 않게 더미 셀(DMC)이 프로그램될 수 있다. 이를 방지하기 위해, 더미 워드 라인 드라이버(122)는 패스 전압(Vpass)보다 낮은 레벨의 제 1 더미 워드 라인 전압(VD1)을 더미 워드 라인(DWL)에 전달한다.
이후, 제 2 내지 제 n 워드 라인(WL2~WLn)이 선택되는 경우, 워드 라인 드라이버(121)는 프로그램 전압(Vpgm)을 선택 워드 라인에 전달하고, 패스 전압을(Vpass)을 비선택 워드 라인들에 전달한다. 이때, 더미 워드 라인 드라이버(122)는 제 2 더미 워드 라인 전압(VD2)을 더미 워드 라인(DWL)에 전달한다.
여기서, 제 2 더미 워드 라인 전압(VD2)은 더미 워드 라인(DWL)과 제 1 워드 라인(WL1) 사이의 커플링이 최소화되도록 제 1 더미 워드 라인 전압(VD1)과 패스 전압(Vpass) 사이의 레벨을 가질 것이다. 그리고, 제 2 더미 워드 라인 전압(VD2)은 반복적인 실험을 통해 결정될 수 있다.
즉, 제 2 내지 제 n 워드 라인(WL2~WLn)이 선택되는 경우, 더미 워드 라인 드라이버(122)는 제 1 더미 워드 라인 전압(VD1)과 패스 전압(Vpass) 사이의 제 2 더미 워드 라인 전압(VD2)을 더미 워드 라인(DWL)에 전달한다.
이와 같이, 본 발명의 실시 예에 따른 플래시 메모리 장치에 의하면, 프로그램 동작시 선택 워드 라인에 따라 더미 워드 라인 전압을 조절하여 더미 워드 라인과 이에 인접하는 워드 라인 사이의 커플링을 최소화할 수 있다. 이로 인해, 더미 워드 라인에 인접하는 워드 라인에 연결되는 메모리 셀들에서 발생하는 전하 손실을 방지할 수 있다. 따라서, 프로그램된 메모리 셀들에 대한 문턱 전압의 산포가 일정하게 유지될 수 있다.
도 5는 본 발명의 다른 실시 예에 따른 프로그램 동작시 선택 워드 라인에 따른 더미 워드 라인 전압들을 나타내는 표이다. 도 5를 참조하면, 제 1 워드 라인(WL1)이 선택되는 경우, 워드 라인 드라이버(121, 도 1 참조)는 프로그램 전압(Vpgm)을 제 1 워드 라인(WL1)에 전달하고, 패스 전압(Vpass)을 제 2 내지 제 n 워드 라인(WL2~WLn)에 전달한다.
이때, 더미 워드 라인 드라이버(122, 도 1 참조)는 제 1 더미 워드 라인 전압(VD1)을 더미 워드 라인(DWL)에 전달한다. 상술한 바와 같이, 패스 전압(Vpass)이 더미 워드 라인(DWL)에 인가되면, 접지 선택 라인(GSL)에 인가되는 전압과 패스 전압(Vpass)의 레벨 차이로 인해 의도하지 않게 더미 셀(DMC)이 프로그램될 수 있다. 이를 방지하기 위해, 더미 워드 라인 드라이버(122)는 패스 전압(Vpass)보다 낮은 레벨의 제 1 더미 워드 라인 전압(VD1)을 더미 워드 라인(DWL)에 전달한다.
이후, 제 2 내지 제 n 워드 라인(WL2~WLn)이 선택되는 경우, 워드 라인 드라이버(121)는 프로그램 전압(Vpgm)을 선택 워드 라인에 전달하고, 패스 전압을(Vpass)을 비선택 워드 라인들에 전달한다. 이때, 더미 워드 라인 드라이버(122)는 선택되는 제 2 내지 제 n 워드 라인(WL2~WLn)에 따라 제 2 내지 제 n 더미 워드 라인 전압(VD2~VDn)을 더미 워드 라인(DWL)에 전달한다.
워드 라인 사이의 간격이 더욱 좁아지면, 더미 워드 라인(DWL)과 이에 인접하는 제 1 워드 라인(WL1)뿐만 아니라 다른 워드 라인들(WL2~WLn) 사이의 커플링이 고려될 수 있다.
여기서, 제 2 내지 제 n 더미 워드 라인 전압(VD2~VDn)은 더미 워드 라인(DWL)과 복수의 워드 라인들(WL1~WLn) 사이의 커플링이 최소화되도록 제 1 더미 워드 라인 전압(VD1)과 패스 전압(Vpass) 사이의 레벨을 각각 가질 것이다. 그리고, 제 2 내지 제 n 더미 워드 라인 전압(VD2~VDn)은 반복적인 실험을 통해 결정될 수 있다.
다만, 제 2 내지 제 n 더미 워드 라인 전압(VD2~VDn)은 서로 다른 레벨을 갖는 것으로 한정되지 않는다. 제 3 내지 제 n 더미 워드 라인 전압(VD3~VDn) 각각은 이전의 더미 워드 라인 전압(VD2~VDn-1)과 같거나 그보다 클 수 있다. 이러한 조건하에, 선택 워드 라인에 따른 더미 워드 라인 전압들(VD1~VDn)은 다양한 패턴으로 더미 워드 라인(DWL)에 인가될 수 있다.
이와 같이, 본 발명의 실시 예에 따른 플래시 메모리 장치에 의하면, 프로그램 동작시 선택 워드 라인에 따라 더미 워드 라인 전압을 조절하여 더미 워드 라인과 이에 인접하는 워드 라인들 사이의 커플링을 최소화할 수 있다. 이로 인해, 더미 워드 라인에 인접하는 워드 라인들에 연결되는 메모리 셀들에서 발생하는 전하 손실을 방지할 수 있다. 따라서, 프로그램된 메모리 셀들에 대한 문턱 전압의 산포가 일정하게 유지될 수 있다.
도 6은 본 발명의 실시 예에 따른 플래시 메모리 장치의 동작 방법을 설명하기 위한 순서도이다. 도 6을 참조하면, 프로그램 동작시 워드 라인 드라이버(121, 도 1 참조)는 제어 로직 회로(160, 도 1 참조)의 제어에 응답하여 프로그램 전압(Vpgm)을 선택 워드 라인에 전달하고, 패스 전압(Vpass)을 비선택 워드 라인들에 전달한다(S110).
제어 로직 회로(160)는 더미 워드 라인(DWL)에 인가되는 전압을 결정하기 위해 더미 워드 라인(DWL)에 인접하는 워드 라인이 선택되는지 여부를 판단한다(S120).
만약, 선택 워드 라인이 더미 워드 라인(DWL)에 인접하는 경우, 더미 워드 라인 드라이버(122, 도 1 참조)는 제어 로직 회로의 제어에 응답하여 패스 전압(Vpass)보다 낮은 레벨의 제 1 더미 워드 라인 전압(VD1)을 더미 워드 라인(DWL)에 전달한다(S130). 이는 접지 선택 라인(GSL, 도 2 참조)에 인가되는 전압과 패스 전압(Vpass)의 레벨 차이로 인해 더미 셀(DMC, 도 2 참조)이 프로그램되는 것을 방지하기 위함이다.
반면에, 선택 워드 라인이 더미 워드 라인(DWL)에 인접하지 않는 경우, 더미 워드 라인 드라이버(122)는 제어 로직 회로의 제어에 응답하여 제 1 더미 워드 라인 전압(VD1)과 패스 전압(Vpass) 사이의 제 2 더미 워드 라인 전압(VD2)을 더미 워드 라인(DWL)에 전달한다(S140). 이는 제 2 더미 워드 라인 전압(VD2)은 더미 워드 라인(DWL)과 이에 인접하는 워드 라인 사이의 커플링을 완화하기 위함이다.
이후, 플래시 메모리 장치(110, 도 1 참조)는 선택 메모리 셀들에 대한 프로그램 동작을 수행한다(S150).
이와 같이, 본 발명의 실시 예에 따른 플래시 메모리 장치에 의하면, 프로그램 동작시 선택 워드 라인에 따라 더미 워드 라인 전압을 조절하여 더미 워드 라인과 이에 인접하는 워드 라인 사이의 커플링을 최소화할 수 있다. 이로 인해, 더미 워드 라인에 인접하는 워드 라인에 연결되는 메모리 셀들에서 발생하는 전하 손실을 방지할 수 있다. 따라서, 프로그램된 메모리 셀들에 대한 문턱 전압의 산포가 일정하게 유지될 수 있다.
본 발명의 실시 예에 따른 플래시 메모리 장치는 여러 가지 제품에 적용 또는 응용될 수 있다. 본 발명의 실시 예에 따른 플래시 메모리 장치는 퍼스널 컴퓨터, 디지털 카메라, 캠코더, 휴대 전화, MP3, PMP, PSP, PDA 등과 같은 전자 장치들뿐만 아니라, 메모리 카드, USB 메모리, 솔리드 스테이트 드라이브(Solid State Drive, 이하 SSD라 함) 등과 같은 저장 장치로 구현될 수 있다.
도 7은 본 발명의 실시 예에 따른 플래시 메모리 장치를 사용하는 메모리 시스템을 보여주는 블록도이다. 도 7을 참조하면, 메모리 시스템(1000)은 플래시 메모리 장치(1100) 및 메모리 컨트롤러(1200)를 포함한다.
플래시 메모리 장치(1100) 및 메모리 컨트롤러(1200)는 하나의 저장 장치 내에 포함될 수 있다. 이러한 저장 장치에는 USB 메모리 및 메모리 카드(MMC, SD 카드, xD 카드, CF 카드, SIM 카드 등) 등과 같은 이동식 저장 장치도 포함된다. 또한, 이러한 저장 장치는 컴퓨터, 노트북, 디지털 카메라, 휴대폰, MP3 플레이어, PMP, 게임기 등과 같은 호스트(Host)에 접속되어 사용될 수 있다.
플래시 메모리 장치(1100)는 메모리 컨트롤러(1200)의 제어에 따라 소거, 쓰기 및 읽기 동작을 수행할 수 있다. 특히, 플래시 메모리 장치(1100)는 프로그램 동작시 선택 워드 라인에 따라 더미 워드 라인(DWL)에 인가되는 전압을 가변한다.
예시적으로, 플래시 메모리 장치(1100)는 더미 워드 라인(DWL)에 인접하는 워드 라인이 선택되는 경우, 패스 전압(Vpass)보다 낮은 레벨의 제 1 더미 워드 라인 전압(VD1)을 더미 워드 라인(DWL)에 인가한다. 반면에, 플래시 메모리 장치(1100)는 더미 워드 라인(DWL)에 인접하는 워드 라인이 선택되지 않는 경우, 제 1 더미 워드 라인 전압(VD1)과 패스 전압(Vpass) 사이의 제 2 더미 워드 라인 전압(VD2)을 더미 워드 라인(DWL)에 인가한다.
메모리 컨트롤러(1200)는 플래시 인터페이스(1210), 호스트 인터페이스(1220), ECC 회로(1230), 중앙처리장치(CPU, 1240), 그리고 버퍼 메모리(1250)를 포함한다.
플래시 인터페이스(1210)는 플래시 메모리 장치(1100)와 커맨드, 어드레스, 데이터 등을 주고 받는데 사용된다. 즉, 플래시 인터페이스(1210)는 읽기 동작 시에는 읽기 커맨드 및 어드레스를 제공하고, 쓰기 동작 시에는 쓰기 커맨드, 어드레스, 그리고 데이터를 제공한다. 호스트 인터페이스(1220)는 호스트로부터 쓰기나 읽기 등의 요청을 받거나, 호스트의 요청에 응답하여 데이터를 제공하는 데 사용된다.
ECC 회로(1230)는 플래시 메모리 장치(1100)로 전송되는 데이터를 이용하여, 패러티 비트 (또는 ECC 데이터)를 생성한다. 이렇게 생성된 패러티 비트는 플래시 메모리 장치(1100)의 스페어 영역(spare area)에 저장된다. ECC 회로(1230)는 플래시 메모리 장치(1100)로부터 읽혀진 데이터의 에러를 검출한다. 만약 검출된 에러가 정정 범위 내이면, ECC 회로(1230)는 검출된 에러를 정정한다. 한편, ECC 회로(1230)는 메모리 시스템(1000)에 따라, 메모리 컨트롤러(1200) 내에 위치하거나 밖에 위치할 수 있다.
중앙처리장치(1240)는 호스트의 요청에 응답하여 플래시 메모리 장치(1100)의 읽기 또는 쓰기 동작 등을 제어하도록 구성된다. 버퍼 메모리(1250)는 플래시 메모리 장치(1100)로부터 읽혀진 데이터 또는 호스트로부터 제공되는 데이터를 임시로 저장할 수 있다. 또한, 버퍼 메모리(1250)는 플래시 변환 레이어(Flash Translation Layer; FTL)와 같은 펌웨어를 구동하는 데 사용될 수도 있다. 플래시 변환 레이어(FTL)는 중앙처리장치(1240)에 의해 운용된다. 버퍼 메모리(1250)는 DRAM, SRAM 등으로 구현될 수 있다.
한편, 버퍼 메모리(1250)는 읽기 에러 정보를 관리하는 데 필요한 테이블 정보를 저장할 수 있다. 이 테이블 정보는 메타(meta) 데이터로, 중앙처리장치(1240) 제어 하에 플래시 메모리 장치(1100)의 메타 영역에 저장된다. 이 테이블 정보는 파워 업 시에 메타 영역으로부터 버퍼 메모리(1250)로 복사된다. 비록 도면에는 도시되지 않았지만, 메모리 시스템(1000)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM이 더 포함될 수 있다.
도 8은 본 발명의 실시 예에 따른 플래시 메모리 장치를 포함하는 메모리 카드를 보여주는 블록도이다. 도 8은 메모리 카드 중에서 SD 카드의 외형을 보여준다. 도 8을 참조하면, SD 카드는 9개의 핀으로 구성되어 있다. SD 카드는 4개의 데이터 핀(예를 들면, 1, 7, 8, 9), 한 개의 커맨드 핀(예를 들면, 2), 한 개의 클록 핀(예를 들면, 5), 3개의 전원 핀(예를 들면, 3, 4, 6)을 갖는다.
여기서, 커맨드 핀(핀 번호 2)을 통해 커맨드(command) 및 응답 신호(response)가 전달된다. 일반적으로, 커맨드(command)는 호스트로부터 메모리 카드로 전송되고, 응답 신호(response)는 메모리 카드로부터 호스트로 전송된다.
본 발명의 실시 예에 따른 메모리 시스템(1000)은 SD 카드 등과 같은 이동식 저장장치로 구현될 수 있다. 메모리 시스템(1000)은 플래시 메모리 장치(1100) 및 플래시 메모리 장치(1100)를 제어하기 위한 메모리 컨트롤러(1200)를 포함할 수 있다.
플래시 메모리 장치(1100)는 메모리 컨트롤러(1200)의 제어에 따라 소거, 쓰기 및 읽기 동작을 수행할 수 있다. 특히, 플래시 메모리 장치(1100)는 프로그램 동작시 선택 워드 라인에 따라 더미 워드 라인(DWL)에 인가되는 전압을 가변한다.
예시적으로, 플래시 메모리 장치(1100)는 더미 워드 라인(DWL)에 인접하는 워드 라인이 선택되는 경우, 패스 전압(Vpass)보다 낮은 레벨의 제 1 더미 워드 라인 전압(VD1)을 더미 워드 라인(DWL)에 인가한다. 반면에, 플래시 메모리 장치(1100)는 더미 워드 라인(DWL)에 인접하는 워드 라인이 선택되지 않는 경우, 제 1 더미 워드 라인 전압(VD1)과 패스 전압(Vpass) 사이의 제 2 더미 워드 라인 전압(VD2)을 더미 워드 라인(DWL)에 인가한다.
도 9는 도 8에 도시된 메모리 카드의 내부 구성 및 호스트와의 연결 관계를 보여주는 블록도이다. 메모리 카드 시스템(2000)은 호스트(2100)와 메모리 카드(2200)를 포함한다. 호스트(2100)는 호스트 컨트롤러(2110) 및 호스트 접속 유닛(2120)을 포함한다. 메모리 카드(2200)는 카드 접속 유닛(2210), 카드 컨트롤러(2220), 그리고 메모리(2230)를 포함한다.
호스트 접속 유닛(2120) 및 카드 접속 유닛(2210)은 복수의 핀으로 구성된다. 이들 핀에는 커맨드 핀, 데이터 핀, 클록 핀, 전원 핀 등이 포함되어 있다. 핀의 수는 메모리 카드(2200)의 종류에 따라 달라진다. 예시적으로, SD 카드는 9개의 핀을 갖는다.
호스트(2100)는 메모리 카드(2200)에 데이터를 쓰거나, 메모리 카드(2200)에 저장된 데이터를 읽는다. 호스트 컨트롤러(2110)는 커맨드(예를 들면, 쓰기 커맨드), 호스트(2100) 내의 클록 발생기(도시되지 않음)에서 발생한 클록 신호(CLK), 그리고 데이터(DAT)를 호스트 접속 유닛(2120)을 통해 메모리 카드(2200)로 전송한다.
카드 컨트롤러(2220)는 카드 접속 유닛(2210)을 통해 수신된 쓰기 커맨드에 응답하여, 카드 컨트롤러(2220) 내에 있는 클록 발생기(도시되지 않음)에서 발생한 클록 신호(CLK)에 동기하여 데이터를 메모리(2230)에 저장한다. 메모리(2230)는 호스트(2100)로부터 전송된 데이터를 저장한다. 예를 들어, 호스트(2100)가 디지털 카메라인 경우에는 영상 데이터를 저장한다.
본 발명의 실시 예에 따른 메모리 시스템(1000)은 메모리 카드 시스템(2000)으로 구현될 수 있다. 메모리 시스템(1000)은 플래시 메모리 장치(1100) 및 메모리 컨트롤러(1200)를 포함한다. 여기서, 플래시 메모리 장치(1100)는 메모리(2230)로 구현되고, 메모리 컨트롤러(1200)는 카드 컨트롤러(2220)로 구현될 수 있다.
플래시 메모리 장치(1100)는 메모리 컨트롤러(1200)의 제어에 따라 소거, 쓰기 및 읽기 동작을 수행할 수 있다. 특히, 플래시 메모리 장치(1100)는 프로그램 동작시 선택 워드 라인에 따라 더미 워드 라인(DWL)에 인가되는 전압을 가변한다.
예시적으로, 플래시 메모리 장치(1100)는 더미 워드 라인(DWL)에 인접하는 워드 라인이 선택되는 경우, 패스 전압(Vpass)보다 낮은 레벨의 제 1 더미 워드 라인 전압(VD1)을 더미 워드 라인(DWL)에 인가한다. 반면에, 플래시 메모리 장치(1100)는 더미 워드 라인(DWL)에 인접하는 워드 라인이 선택되지 않는 경우, 제 1 더미 워드 라인 전압(VD1)과 패스 전압(Vpass) 사이의 제 2 더미 워드 라인 전압(VD2)을 더미 워드 라인(DWL)에 인가한다.
도 10은 본 발명의 실시 예에 따른 플래시 메모리 장치를 솔리드 스테이트 드라이브(SSD)로 구현한 예를 보여주는 블록도이다. 도 10을 참조하면, SSD 시스템(3000)은 호스트(3100)와 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(signal connector, 3231)를 통해 호스트(3100)와 신호를 주고 받으며, 전원 커넥터(power connector, 3221)를 통해 전원을 입력받는다. SSD(3200)는 복수의 불휘발성 메모리 장치(3201~320n), SSD 컨트롤러(3210), 그리고 보조 전원 장치(3220)를 포함한다.
복수의 불휘발성 메모리 장치(3201~320n)는 SSD(3200)의 저장 매체로서 사용된다. 복수의 불휘발성 메모리 장치(3201~320n)는 대용량의 저장 능력을 가지는 플래시 메모리 장치로 구현될 수 있다. SSD(3200)는 주로 플래시 메모리를 사용하고 있으나, 플래시 메모리 이외에도 PRAM, MRAM, ReRAM, FRAM 등의 불휘발성 메모리 장치가 사용될 수도 있다.
복수의 불휘발성 메모리 장치(3201~320n)는 복수의 채널(CH1~CHn)을 통해 SSD 컨트롤러(3210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 메모리 장치들은 동일한 데이터 버스에 연결될 수 있다.
SSD 컨트롤러(3210)는 신호 커넥터(3231)를 통해 호스트(3100)와 신호(SGL)를 주고 받는다. 여기에서, 신호(SGL)에는 커맨드, 어드레스, 데이터 등이 포함될 수 있다. SSD 컨트롤러(3210)는 호스트(3100)의 커맨드에 따라 해당 메모리 장치에 데이터를 쓰거나 해당 메모리 장치로부터 데이터를 읽어낸다. SSD 컨트롤러(3210)의 내부 구성은 이하의 도 10을 참조하여 상세하게 설명될 것이다.
보조 전원 장치(3220)는 전원 커넥터(3221)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3220)는 호스트(3100)로부터 입력되는 전력(PWR)을 충전할 수 있다. 한편, 보조 전원 장치(3220)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수 있다. 예를 들면, 보조 전원 장치(3220)는 메인 보드에 위치하고, SSD(3200)에 보조 전원을 제공할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템(1000)은 SSD 시스템(3000)으로 구현될 수 있다. 메모리 시스템(1000)은 플래시 메모리 장치(1100) 및 플래시 메모리 장치(1100)를 제어하기 위한 메모리 컨트롤러(1200)를 포함할 수 있다. 여기서, 플래시 메모리 장치(1100)는 복수의 불휘발성 메모리 장치(3201~320n)로 구현되고, 메모리 컨트롤러(1200)는 SSD 컨트롤러(3210)로 구현될 수 있다.
플래시 메모리 장치(1100)는 메모리 컨트롤러(1200)의 제어에 따라 소거, 쓰기 및 읽기 동작을 수행할 수 있다. 특히, 플래시 메모리 장치(1100)는 프로그램 동작시 선택 워드 라인에 따라 더미 워드 라인(DWL)에 인가되는 전압을 가변한다.
예시적으로, 플래시 메모리 장치(1100)는 더미 워드 라인(DWL)에 인접하는 워드 라인이 선택되는 경우, 패스 전압(Vpass)보다 낮은 레벨의 제 1 더미 워드 라인 전압(VD1)을 더미 워드 라인(DWL)에 인가한다. 반면에, 플래시 메모리 장치(1100)는 더미 워드 라인(DWL)에 인접하는 워드 라인이 선택되지 않는 경우, 제 1 더미 워드 라인 전압(VD1)과 패스 전압(Vpass) 사이의 제 2 더미 워드 라인 전압(VD2)을 더미 워드 라인(DWL)에 인가한다.
도 11은 도 10에 도시된 SSD 컨트롤러의 구성을 예시적으로 보여주는 블록도이다. 도 11을 참조하면, SSD 컨트롤러(3210)는 NVM 인터페이스(3211), 호스트 인터페이스(3212), ECC 회로(3213), 중앙 처리 장치(CPU, 3214), 그리고 버퍼 메모리(3215)를 포함한다.
NVM 인터페이스(3211)는 버퍼 메모리(3215)로부터 전달된 데이터를 각각의 채널들(CH1~CHn)로 스캐터링(Scattering)한다. 그리고 NVM 인터페이스(3211)는 불휘발성 메모리 장치(3201~320n)로부터 읽은 데이터를 버퍼 메모리(3215)로 전달한다. 여기서, NVM 인터페이스(3211)는 낸드 플래시 메모리의 인터페이스 방식을 사용할 수 있다. 즉, SSD 컨트롤러(3210)는 낸드 플래시 메모리 인터페이스 방식에 따라 프로그램, 읽기 및 소거 동작 등을 수행할 수 있다.
호스트 인터페이스(3212)는 호스트(Host)의 프로토콜에 대응하여 SSD(3200)와의 인터페이싱을 제공한다. 호스트 인터페이스(3212)는 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등을 이용하여 호스트(Host)와 통신할 수 있다. 또한, 호스트 인터페이스(3212)는 호스트(Host)가 SSD(3200)를 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(Disk Emulation) 기능을 수행할 수 있다.
ECC 회로(3213)는 불휘발성 메모리(3201~320n)로 전송되는 데이터를 이용하여, 패러티 비트를 생성한다. 이렇게 생성된 패러티 비트는 불휘발성 메모리(3201~320n)의 스페어 영역(spare area)에 저장된다. ECC 회로(3213)는 불휘발성 메모리(3201~320n)로부터 읽혀진 데이터의 에러를 검출한다. 만약 검출된 에러가 정정 범위 내이면, ECC 회로(3213)는 검출된 에러를 정정한다.
중앙 처리 장치(3214)는 호스트(Host)로부터 입력된 신호(SGL)를 분석하고 처리한다. 중앙 처리 장치(3214)는 호스트 인터페이스(3212)나 NVM 인터페이스(3211)를 통해 호스트(Host)나 불휘발성 메모리(3201~320n)를 제어한다. 중앙 처리 장치(3214)는 SSD(3200)을 구동하기 위한 펌웨어에 따라서 불휘발성 메모리 장치(3201~320n)의 동작을 제어한다.
버퍼 메모리(3215)는 호스트(Host)로부터 제공되는 쓰기 데이터 또는 불휘발성 메모리 장치로부터 읽은 데이터를 임시로 저장한다. 또한, 버퍼 메모리(3215)는 불휘발성 메모리 장치(3201~320n)에 저장될 메타 데이터나 캐시 데이터를 저장할 수 있다. 서든 파워 오프 동작 시에, 버퍼 메모리(3215)에 저장된 메타 데이터나 캐시 데이터는 불휘발성 메모리 장치(3201~320n)에 저장된다. 버퍼 메모리(3215)에는 DRAM, SRAM 등이 포함될 수 있다.
도 12는 본 발명의 실시 예에 따른 플래시 메모리 장치를 전자 장치로 구현한 예를 보여주는 블록도이다. 여기에서, 전자 장치(4000)는 퍼스널 컴퓨터(PC)로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(Personal Digital Assistant), 그리고 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
도 12를 참조하면, 전자 장치(4000)는 메모리 시스템(4100), 전원 장치(4200), 보조 전원 장치(4250), 중앙처리장치(4300), 램(4400), 그리고 사용자 인터페이스(4500)를 포함한다. 메모리 시스템(4100)은 플래시 메모리(4110) 및 메모리 컨트롤러(4120)를 포함한다.
본 발명의 실시 예에 따른 메모리 시스템(1000)은 전자 장치(4000)의 메모리 시스템(4100)으로 구현될 수 있다. 메모리 시스템(1000)은 플래시 메모리 장치(1100) 및 플래시 메모리 장치(1100)를 제어하기 위한 메모리 컨트롤러(1200)를 포함할 수 있다. 여기서, 플래시 메모리 장치(1100)는 전자 장치(4000)의 플래시 메모리(4110)로 구현되고, 메모리 컨트롤러(1200)는 전자 장치(4000)의 메모리 컨트롤러(4120)로 구현될 수 있다.
플래시 메모리 장치(1100)는 메모리 컨트롤러(1200)의 제어에 따라 소거, 쓰기 및 읽기 동작을 수행할 수 있다. 특히, 플래시 메모리 장치(1100)는 프로그램 동작시 선택 워드 라인에 따라 더미 워드 라인(DWL)에 인가되는 전압을 가변한다.
예시적으로, 플래시 메모리 장치(1100)는 더미 워드 라인(DWL)에 인접하는 워드 라인이 선택되는 경우, 패스 전압(Vpass)보다 낮은 레벨의 제 1 더미 워드 라인 전압(VD1)을 더미 워드 라인(DWL)에 인가한다. 반면에, 플래시 메모리 장치(1100)는 더미 워드 라인(DWL)에 인접하는 워드 라인이 선택되지 않는 경우, 제 1 더미 워드 라인 전압(VD1)과 패스 전압(Vpass) 사이의 제 2 더미 워드 라인 전압(VD2)을 더미 워드 라인(DWL)에 인가한다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
100: 플래시 메모리 장치 110: 메모리 셀 어레이
120: 어드레스 디코더 121: 워드 라인 드라이버
122: 더미 워드 라인 드라이버 130: 읽기/쓰기 회로
140: 데이터 입출력 회로 150: 전압 발생기
160: 제어 로직 회로

Claims (10)

  1. 스트링 선택 라인;
    접지 선택 라인;
    상기 접지 선택 라인에 인접하는 더미 워드 라인;
    상기 더미 워드 라인에 인접하는 제 1 워드 라인;
    상기 스트링 선택 라인과 상기 제 1 워드 라인 사이에 위치하는 제 2 워드 라인을 포함하고,
    상기 제 1 워드 라인에 연결되는 메모리 셀을 프로그램하는 경우, 상기 제 2 워드 라인에 인가되는 전압보다 낮은 레벨의 제 1 더미 워드 라인 전압이 상기 더미 워드 라인에 인가되며,
    상기 제 2 워드 라인에 연결되는 메모리 셀을 프로그램하는 경우, 상기 제 1 워드 라인에 인가되는 전압과 상기 제 1 더미 워드 라인 전압 사이의 제 2 더미 워드 라인 전압이 상기 더미 워드 라인에 인가되는 불휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 워드 라인에 연결되는 메모리 셀을 프로그램하는 경우, 상기 더미 워드 라인에 연결되는 더미 셀이 프로그램되는 것을 방지하기 위해, 상기 접지 선택 라인에 인가되는 접지 전압과 상기 제 1 더미 워드 라인 전압의 차이가 기준 레벨 이하로 유지되는 불휘발성 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제 2 워드 라인에 연결되는 메모리 셀을 프로그램하는 경우, 패스 전압이 상기 제 1 워드 라인에 인가되고, 상기 제 1 워드 라인에 나타나는 전압이 감소하는 것을 완화하기 위해, 상기 패스 전압과 상기 제 2 더미 워드 라인 전압의 차이가 기준 레벨 이하로 유지되는 불휘발성 메모리 장치.
  4. 복수의 워드 라인들;
    접지 선택 라인;
    상기 접지 선택 라인에 인접하는 더미 워드 라인; 및
    상기 더미 워드 라인에 연결되는 더미 워드 라인 드라이버를 포함하고,
    상기 더미 워드 라인 드라이버는, 프로그램 동작시, 상기 복수의 워드 라인들 중 선택 워드 라인이 상기 더미 워드 라인에 인접하는 경우, 상기 복수의 워드 라인들 중 비선택 워드 라인들에 인가되는 패스 전압보다 낮은 레벨의 제 1 더미 워드 라인 전압을 상기 더미 워드 라인에 인가하며,
    상기 복수의 워드 라인들 중 선택 워드 라인이 상기 더미 워드 라인에 인접하지 않는 경우, 상기 제 1 더미 워드 라인 전압과 상기 패스 전압 사이의 제 2 더미 워드 라인 전압을 상기 더미 워드 라인에 인가하는 불휘발성 메모리 장치.
  5. 제 4 항에 있어서,
    상기 복수의 워드 라인들 중 선택 워드 라인이 상기 더미 워드 라인에 인접하는 경우, 상기 더미 워드 라인에 연결되는 더미 셀이 프로그램되는 것을 방지하기 위해, 상기 접지 선택 라인에 인가되는 접지 전압과 상기 제 1 더미 워드 라인 전압의 차이가 기준 레벨 이하로 유지되는 불휘발성 메모리 장치.
  6. 제 4 항에 있어서,
    상기 복수의 워드 라인들 중 선택 워드 라인이 상기 더미 워드 라인에 인접하지 않는 경우, 상기 더미 워드 라인에 인접하는 비선택 워드 라인에 연결되는 메모리 셀에 축적된 전하량이 감소하는 것을 방지하기 위해, 상기 더미 워드 라인에 인접하는 비선택 워드 라인에 인가되는 패스 전압과 상기 제 2 더미 워드 라인 전압의 차이가 기준 레벨 이하로 유지되는 불휘발성 메모리 장치.
  7. 접지 선택 라인; 및
    상기 접지 선택 라인에 인접하는 더미 워드 라인;
    상기 더미 워드 라인에 인접하는 제 1 워드 라인;
    상기 제 1 워드 라인에 인접하는 제 2 워드 라인; 및
    상기 제 2 워드 라인에 인접하는 제 3 워드 라인을 포함하고,
    상기 제 1 워드 라인에 프로그램 전압이 인가되고 상기 제 2 및 제 3 워드 라인에 패스 전압이 인가되는 경우, 상기 패스 전압보다 낮은 레벨의 제 1 더미 워드 라인 전압이 상기 더미 워드 라인에 인가되며,
    상기 제 2 워드 라인에 상기 프로그램 전압이 인가되고 상기 제 1 및 제 3 워드 라인에 상기 패스 전압이 인가되는 경우, 상기 패스 전압과 상기 제 1 더미 워드 라인 전압 사이의 제 2 더미 워드 라인 전압이 상기 더미 워드 라인에 인가되고,
    상기 제 3 워드 라인에 상기 프로그램 전압이 인가되고 상기 제 2 및 제 3 워드 라인에 상기 패스 전압이 인가되는 경우, 상기 제 2 더미 워드 라인 전압과 같거나 그보다 높은 레벨의 제 3 더미 워드 라인 전압이 상기 더미 워드 라인에 인가되는 불휘발성 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제 3 더미 워드 라인 전압은 상기 패스 전압보다 낮은 레벨을 갖는 불휘발성 메모리 장치.
  9. 불휘발성 메모리 장치의 동작 방법에 있어서:
    프로그램 동작시 복수의 워드 라인들 중 선택 워드 라인이 더미 워드 라인에 인접하는지 여부를 판단하는 단계;
    상기 복수의 워드 라인들 중 선택 워드 라인이 상기 더미 워드 라인에 인접하는 경우, 패스 전압보다 낮은 레벨의 제 1 더미 워드 라인 전압을 상기 더미 워드 라인에 인가하는 단계; 및
    상기 복수의 워드 라인들 중 선택 워드 라인이 상기 더미 워드 라인에 인접하지 않는 경우, 상기 제 1 더미 워드 라인 전압과 상기 패스 전압 사이의 제 2 더미 워드 라인 전압을 상기 더미 워드 라인에 인가하는 단계를 포함하는 동작 방법.
  10. 제 9 항에 있어서,
    상기 패스 전압을 상기 복수의 워드 라인들 중 비선택 워드 라인들에 인가하고, 상기 패스 전압보다 높은 레벨의 프로그램 전압을 상기 복수의 워드 라인들 중 선택 워드 라인에 인가하는 단계를 더 포함하는 동작 방법.
KR1020100021899A 2010-03-11 2010-03-11 워드 라인들 사이의 간섭을 줄이기 위한 불휘발성 메모리 장치 및 그것의 동작 방법 KR20110102735A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020100021899A KR20110102735A (ko) 2010-03-11 2010-03-11 워드 라인들 사이의 간섭을 줄이기 위한 불휘발성 메모리 장치 및 그것의 동작 방법
US13/044,683 US8488386B2 (en) 2010-03-11 2011-03-10 Nonvolatile memory device for reducing interference between word lines and operation method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100021899A KR20110102735A (ko) 2010-03-11 2010-03-11 워드 라인들 사이의 간섭을 줄이기 위한 불휘발성 메모리 장치 및 그것의 동작 방법

Publications (1)

Publication Number Publication Date
KR20110102735A true KR20110102735A (ko) 2011-09-19

Family

ID=44559845

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100021899A KR20110102735A (ko) 2010-03-11 2010-03-11 워드 라인들 사이의 간섭을 줄이기 위한 불휘발성 메모리 장치 및 그것의 동작 방법

Country Status (2)

Country Link
US (1) US8488386B2 (ko)
KR (1) KR20110102735A (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150117152A (ko) * 2014-04-09 2015-10-19 삼성전자주식회사 낸드형 플래쉬 메모리 장치 및 낸드형 플래쉬 메모리 장치의 프로그램 방법
KR102197070B1 (ko) 2014-04-14 2020-12-30 삼성전자 주식회사 메모리 장치, 메모리 시스템 및 메모리 장치의 동작 방법
KR102292642B1 (ko) 2015-03-13 2021-08-23 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
CN105632534A (zh) * 2015-03-24 2016-06-01 上海磁宇信息科技有限公司 一种混合使用dram和mram的固态硬盘
KR20160135055A (ko) * 2015-05-15 2016-11-24 에스케이하이닉스 주식회사 더미 메모리 셀들을 포함하는 반도체 메모리 장치 및 그것의 동작 방법
US9460805B1 (en) * 2015-10-19 2016-10-04 Sandisk Technologies Llc Word line dependent channel pre-charge for memory
KR102513505B1 (ko) * 2016-01-29 2023-03-24 에스케이하이닉스 주식회사 비휘발성 메모리 장치, 그것을 포함하는 데이터 저장 장치의 동작 방법
US10121552B1 (en) * 2017-04-24 2018-11-06 Sandisk Technologies Llc Reducing charge loss in data memory cell adjacent to dummy memory cell
US9887002B1 (en) * 2017-05-02 2018-02-06 Sandisk Technologies Llc Dummy word line bias ramp rate during programming
US10008271B1 (en) * 2017-09-01 2018-06-26 Sandisk Technologies Llc Programming of dummy memory cell to reduce charge loss in select gate transistor
US10741250B1 (en) * 2019-06-05 2020-08-11 Macronix International Co., Ltd. Non-volatile memory device and driving method thereof
WO2021114014A1 (en) * 2019-12-09 2021-06-17 Yangtze Memory Technologies Co., Ltd. Method and memory used for reducing program disturbance by adjusting voltage of dummy word line

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100680485B1 (ko) 2004-11-30 2007-02-08 주식회사 하이닉스반도체 비휘발성 메모리 소자
DE102005058601A1 (de) 2004-12-27 2006-07-06 Hynix Semiconductor Inc., Icheon Flash-Speicherbauelement
KR100691384B1 (ko) * 2006-03-27 2007-03-12 삼성전자주식회사 절연막의 열화를 완화시키는 구조의 셀스트링을 가지는불휘발성 반도체 메모리 장치
KR101297283B1 (ko) * 2006-07-10 2013-08-19 삼성전자주식회사 낸드형 셀 스트링을 가지는 비휘발성 기억 장치
JP4960050B2 (ja) 2006-09-19 2012-06-27 株式会社東芝 不揮発性半導体記憶装置、及び不揮発性半導体記憶装置のデータ書き込み方法
US7489548B2 (en) * 2006-12-29 2009-02-10 Sandisk Corporation NAND flash memory cell array with adaptive memory state partitioning
US7489547B2 (en) * 2006-12-29 2009-02-10 Sandisk Corporation Method of NAND flash memory cell array with adaptive memory state partitioning
KR100882205B1 (ko) 2007-06-27 2009-02-06 삼성전자주식회사 글로벌 워드라인 디코더의 레이아웃 면적을 줄이는비휘발성 메모리 장치 및 그 동작 방법

Also Published As

Publication number Publication date
US20110222339A1 (en) 2011-09-15
US8488386B2 (en) 2013-07-16

Similar Documents

Publication Publication Date Title
KR101678907B1 (ko) 리드 디스터번스를 줄일 수 있는 불휘발성 메모리 장치 및 그것의 읽기 방법
KR101891164B1 (ko) 프로그램 스케줄러를 포함하는 플래시 메모리 장치
US8488386B2 (en) Nonvolatile memory device for reducing interference between word lines and operation method thereof
KR102190694B1 (ko) 불휘발성 메모리 시스템 및 그것의 동작 방법
KR101616097B1 (ko) 불휘발성 메모리 장치의 프로그램 방법
CN111104059B (zh) 存储器控制器及操作该存储器控制器的方法
KR101716716B1 (ko) 플래그 셀들을 갖는 플래시 메모리 장치 및 그것의 프로그램 동작 방법
KR102154499B1 (ko) 불휘발성 메모리 장치 및 그것의 동작 방법
KR20150131449A (ko) 불휘발성 메모리 장치 및 그것을 포함하는 스토리지 장치의 동작 방법
US11289165B2 (en) Memory device and method of operating the same
US20110216602A1 (en) Flash memory devices with selective bit line discharge paths and methods of operating the same
KR20120056113A (ko) 불휘발성 메모리 장치 및 그것의 프로그램 방법, 그리고 불휘발성 메모리 장치를 포함하는 메모리 시스템
KR102182804B1 (ko) 메모리 장치의 독출 방법
US8659945B2 (en) Nonvolatile memory device and method of operating same
KR20100045739A (ko) 불휘발성 메모리 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템
KR20220020732A (ko) 메모리 장치 및 그 동작 방법
KR102461751B1 (ko) 메모리 장치 및 이의 동작 방법
KR20140028718A (ko) 반도체 메모리 장치 및 이의 동작 방법
KR20230000731A (ko) 메모리 장치 및 메모리 장치의 동작 방법
KR20220077679A (ko) 메모리 장치 및 그 동작 방법
CN114242144A (zh) 存储装置
CN112447234A (zh) 存储器控制器及其操作方法
US20150029792A1 (en) Semiconductor memory device and method of operating the same
KR102110844B1 (ko) 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
US11581050B2 (en) Memory device and method of operating the memory device

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid