KR101392431B1

KR101392431B1 - 더미 셀을 갖는 플래시 메모리 장치 및 그것의 소거 방법

Info

Publication number: KR101392431B1
Application number: KR1020070081830A
Authority: KR
Inventors: 이창현; 최정달; 최병인
Original assignee: 삼성전자주식회사
Priority date: 2007-08-14
Filing date: 2007-08-14
Publication date: 2014-05-08
Also published as: US8699274B2; US20090046505A1; CN101447229B; US20130100735A1; US8315103B2; TW200907981A; KR20090017237A; US7924622B2; US20110222340A1; CN101447229A

Abstract

본 발명에 따른 플래시 메모리 장치는, 더미 셀; 및 소거 동작시, 상기 더미 셀이 소프트 소거(Soft erase)되도록 소거 바이어스 전압들을 제공하는 전압 공급부를 포함한다.

이상의 구성을 통한 본 발명의 플래시 메모리 장치는 소거 동작 동안 더미 셀들의 문턱 전압을 소거 스트레스 없이 리셋할 수 있다.

Description

더미 셀을 갖는 플래시 메모리 장치 및 그것의 소거 방법{FLASH MEMORY DEVICE HAVING A DUMMY CELL AND ERASE METHOD THEREOF}

본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 플래시 메모리 장치 및 그것의 소거 방법에 관한 것이다.

일반적으로, 반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(Volatile semiconductor memory device)와 불휘발성 반도체 메모리 장치(Non-volatile semiconductor memory device)로 구분된다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 외부 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에 불휘발성 반도체 메모리 장치는 외부 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로, 불휘발성 반도체 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다. 불휘발성 반도체 메모리 장치로는 마스크 롬(Mask read-only memory, MROM), 프로그램 가능한 롬(Programmable read-only memory, PROM), 소거 및 프로그램 가능한 롬(Erasable programmable read-only memory, EPROM), 전기적으로 소거 및 프로그램 가능한 롬(Electrically erasable programmable read-only memory, EEPROM) 등 이 있다.

일반적으로, MROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유롭지 못해 일반 사용자들이 기억 내용을 갱신하기가 용이하지 않다. 이에 반해 EEPROM은 전기적으로 소거 및 쓰기가 가능하기 때문에, 계속적인 갱신이 필요한 시스템 프로그래밍(System programming)이나 보조 기억 장치로의 응용이 확대되고 있다. 특히 플래시(Flash) EEPROM(이하, 플래시 메모리 장치)은 기존의 EEPROM에 비해 집적도가 높아, 대용량 보조 기억 장치로의 응용에 매우 유리하다. 플래시 EEPROM 중에서도 낸드형(NAND-type) 플래시 EEPROM(이하, 낸드형 플래시 메모리)은 다른 플래시 EEPROM에 비해 집적도가 매우 높은 장점을 가진다.

상술한 EEPROM 기술을 기반으로 하는 플래시 메모리 장치는 고용량의 정보를 저장할 수 있으며 원할 때 정보를 독출할 수 있는 집적 회로이다. 고용량화의 요구에 따라, 플래시 메모리 장치는 메모리 셀들의 집적도를 높이거나 하나의 메모리 셀에 멀티-비트의 데이터를 저장하기 위한 노력들이 이루어지고 있다. 메모리 셀들 각각은 1-비트 데이터 또는 멀티-비트 데이터를 저장한다. 하나의 메모리 셀에 1-비트 데이터를 저장하는 경우, 메모리 셀은 2개의 문턱 전압 분포들, 즉 데이터 "1"과 데이터 "0" 중 어느 하나에 대응되는 문턱 전압 분포를 갖는다. 이에 반해서, 하나의 메모리 셀에 2-비트 데이터를 저장하는 경우, 메모리 셀은 4개의 문턱 전압 분포들 중 어느 하나에 속하는 문턱 전압을 갖는다. 또한, 하나의 메모리 셀에 3-비트 데이터를 저장하는 경우, 메모리 셀은 8개의 문턱 전압 분포들 중 어느 하나에 포함되는 문턱 전압을 갖는다. 최근에는, 하나의 메모리 셀에 4-비트 데이터를 저장하기 위한 다양한 기술들이 활발히 연구되고 있는 실정이다. 집적도를 높이기 위해서는 단위 면적당 더 많은 수의 메모리 셀들을 포함시키고 있다. 예를 들면, 셀 스트링(Cell string)에 포함되는 메모리 셀들의 수를 증가시킬 수 있다.

도 1은 종래 기술에 따른 낸드 플래시 메모리 장치의 셀 스트링 구조를 보여주는 회로도이다. 도 1을 참조하면, 하나의 셀 스트링에는 n 개의 메모리 셀들(MC<0>~MC<n-1>)이 직렬로 연결되어 있다. 각각의 메모리 셀들의 게이트에는 워드 라인들(WL<0> ~WL<n-1>)이 연결되어 있다. 셀 스트링을 선택하기 위한 선택 트랜지스터들(SST, GST)은 각각 비트 라인(BL)과 공통 소스 라인(Common Source Line; CSL)에 연결되어 있다. 스트링 선택 트랜지스터(SST)의 게이트에는 스트링 선택 라인(String Selection Line; SSL)이 연결되어 있고, 접지 선택 트랜지스터(GST)의 게이트에는 접지 선택 라인(Ground Selection Line; GSL)이 연결되어 있다. 스트링 선택 트랜지스터(SST)와 메모리 셀(MC<n-1>) 사이에는 더미 셀(DMC<0>)이 연결되어 있고, 접지 선택 트랜지스터(GST)와 메모리 셀(MC<0>) 사이에는 더미 셀(DMC<1>)이 연결되어 있다. 더미 셀들(DMC<0>, DMC<1>)의 게이트에는 각각 더미 워드 라인들(DWL<0>, DWL<1>)이 연결되어 있다. 즉, 더미 워드 라인(DWL<0>)에 연결되는 더미 셀들(10)과 더미 워드 라인(DWL<1>)에 연결된 더미 셀들(20)은 메모리 셀들, 선택 트랜지스터들(GST, SST)과 함께 메모리 블록을 구성한다.

상술한 더미 셀을 포함하는 메모리 장치에 대한 기술이 U.S. Publication No. 2004/0113199에 " NONVOLATILE SEMICONDUCTOR MEMORY DEVICE"라는 제목으로, U.S. Publication No. 2004/0152262에 "NONVOLATILE SEMICONDUCTOR MEMORY , FABRICATION METHOD FOR THE SAME , SEMICONDUCTOR INTEGRATED CIRCUITS AND SYSTEMS"라는 제목으로 각각 기재되어 있으며, 이 출원의 레퍼런스에 포함된다.

상술한 레퍼런스에서 기술되는 더미 셀들은 메모리 셀들(MC<0>~MC<n-1>)과 동일한 구조를 가진다. 그러나 더미 셀들(DMC<O>, DMC<1>)은 메모리 셀들과 달리 데이터를 저장하는 데이터 저장 소자로 사용되지 않는다. 프로그램 동작시, 더미 워드 라인들(DWL<0>, DWL<1>)로는 비선택된 워드 라인들과 동일한 패스 전압(Vpass)이 제공된다. 읽기 동작시, 더미 워드 라인들(DWL<0>, DWL<1>)로는 비선택 워드 라인에 제공되는 읽기 전압(Vread, 약 4.5V)이 제공된다. 소거 동작시, 더미 워드 라인들(DWL<0>, DWL<1>)은 플로팅(floating) 되거나, 기타 워드 라인 전압들과 같이 0V를 제공받을 수 있다.

도 2는 상술한 더미 셀들을 메모리 셀들과 동일한 바이어스 조건 하에서 반복적으로 소거하는 경우에 발생하는 문제를 보여주는 도면이다. 도 2를 참조하면, 생산 직후의 더미 셀의 전류 곡선(30)과 프로그램/소거 사이클의 반복에 따라 열화된 더미 셀의 전류 곡선(40)이 각각 도시되어 있다. 더미 셀을 메모리 셀들의 소거 동작 동안 소거하는 경우, 더미 셀들은 메모리 셀들과 동일한 소거 스트레스(Erase stress)를 받는다. 따라서, 더미 셀들의 산화막에서의 계면 상태(Interface state) 및 차지 트랩(Charge trap)의 발생에 의하여 소자의 열화가 진행된다. 이 경우, 게이트 전압(Vg)에 대한 채널 전류(Id)의 변화가 생산 직후와 달라진다. 도시된 바와 같이, 열화된 이후 더미 셀의 채널에 흐르는 전류(40)는 열화되기 이전의 채널 전류(30)에 비하여 감소된다. 즉, 전류-전압 특성이 왜곡된다. 이러한 영향은 메모리 셀의 읽기 마진(Read margin)을 감소시켜 신뢰성을 저하시킨다.

도 3은 더미 셀들을 소거하지 않는 예들의 경우 발생하는 문제를 보여주는 도면이다. 도 3을 참조하면, 메모리 블록의 소거 동작시 더미 셀들의 게이트는 플로팅(Floating) 상태로 바이어스된다. 소거 전압(Vers)이 메모리 셀의 벌크 영역에 인가되면, 플로팅 상태로 바어어스된 더미 셀의 게이트 전위는 벌크 영역의 소거 전압에 육박하게 된다. 게이트와 채널간의 전위차는 F-N 터널링을 유발키지 못하게 되며, 결국 메모리 셀의 소거는 금지(Erase inhibit)된다. 이후, 실장 환경에서 더미 셀들은 생산 직후의 문턱 전압 레벨을 유지하게 된다. 그러나, 생산 단계에서 플라즈마 공정과 같은 전하의 주입에 의하여 바람직하지 못한 문턱 전압을 가진 상태로 출하되는 더미 셀들이 존재할 수 있다. 메모리 셀들의 경우, 프로그램과 소거 동작을 통해서 비정상적으로 충전된 전하들이 제거될 수 있다. 반면에, 더미 셀들에 있어서는 최초 가지고 있는 문턱 전압 레벨이 지속적으로 유지된다. 비정상적으로 높은 문턱 전압을 가진 상태로 출하되었다면, 더미 셀은 이러한 문턱 전압 상태를 지속적으로 유지하게 될 것이다. 그리고 메모리 셀들이 프로그램되는 경우, 더미 셀들의 워드 라인으로는 비선택 워드 라인과 동일한 패스 전압(Vpass)이 지속적으로 인가된다. 따라서, 더미 셀들은 소프트 프로그램(Soft program) 현상에 따라 그 문턱 전압이 상승할 수 있다. 도면에는 출하된 초기의 더미 셀들의 문턱 전압 분포(50)와 메모리 셀들의 프로그램에 따라 변화하는 더미 셀들의 문턱 전압 분포(60)가 각각 도시되어 있다. 그리고 각각의 분포에서 우측으로 확장된 꼬리 분포들(Tailed distribuition)은 모두 비정상적인 문턱 전압을 갖는 더미 셀들이 포함되는 분포이다. 이러한 분포는 읽기 동작시 메모리 셀들의 정상적인 읽기 동작을 방해하여 에러를 유발한다.

따라서, 플래시 메모리 장치에서 더미 셀의 문턱 전압 변화로 인하여 발생하는 읽기 에러를 차단할 수 있는 기술이 절실히 요구되고 있는 실정이다.

상기 목적을 달성하기 위한 본 발명의 플래시 메모리 장치는, 더미 셀; 및 소거 동작시, 상기 더미 셀이 소프트 소거(Soft erase)되도록 소거 바이어스 전압들을 제공하는 전압 공급부를 포함한다.

상기 목적을 달성하기 위한 본 발명의 플래시 메모리 장치는, 각각 직렬 연결되는 복수의 메모리 셀들; 상기 복수의 메모리 셀들에 직렬 연결되는 하나 또는 그 이상의 더미 셀; 및 소거 동작시, 상기 복수의 메모리 셀들의 게이트로 제공되는 제 1 전압과 상기 더미 셀의 게이트로 제공되며 상기 제 1 전압보다 높은 제 2 전압을 생성하는 전압 공급부를 포함하되, 상기 제 2 전압은 상기 소거 동작시 플로팅된 상기 더미 라인에 형성되는 플로팅 전압보다 낮은 것을 특징으로 한다.

상기 목적을 달성하기 위한 본 발명에 따른 플래시 메모리 장치는, 포켓 P-웰 상에 형성되며, 각각이 직렬로 연결되는 복수의 메모리 셀들; 상기 포켓 P-웰 상에 형성되며, 상기 복수의 메모리 셀들에 직렬 연결되는 복수의 더미 셀들; 상기 더미 셀들에 직렬 연결되는 복수의 선택 트랜지스터들; 및 소거 동작시, 상기 포켓 P-웰로는 소거 전압을 인가하고 상기 복수의 메모리 셀들 각각의 워드 라인으로는 제 1 전압을, 상기 복수의 더미 셀들 각각의 게이트에 연결되는 더미 라인들로는 상기 제 1 전압보다 높은 제 2 전압을 제공하는 전압 공급부를 포함한다.

상기 목적을 달성하기 위한 본 발명의 플래시 메모리 장치의 소거 방법은, 하나 또는 그 이상의 더미 셀과 복수의 메모리 셀들의 벌크로 제공될 소거 전압과, 상기 복수의 메모리 셀들의 제어 게이트로 제공될 제 1 전압과, 그리고 상기 더미 셀의 제어 게이트로 제공되며 상기 제 1 전압보다 높은 제 2 전압을 생성하는 단계; 및 상기 제 1 전압을 상기 복수의 메모리 셀들의 제어 게이트에, 상기 제 2 전압을 상기 더미 셀의 제어 게이트에, 그리고 상기 소거 전압을 상기 벌크에 인가하는 단계를 포함한다. 상기 제 2 전압은 상기 소거 전압이 인가되는 동안 플로팅된 상기 더미 셀의 제어 게이트에 형성되는 플로팅 전압보다 낮다.

상기 목적을 달성하기 위한 본 발명의 메모리 시스템은, 각각 직렬 연결되는 복수의 메모리 셀들; 상기 복수의 메모리 셀들에 직렬 연결되는 하나 또는 그 이상의 더미 셀; 및 소거 동작시, 상기 복수의 메모리 셀들의 게이트로 제공되는 제 1 전압과 상기 더미 셀의 게이트로 제공되며 상기 제 1 전압보다 높은 제 2 전압을 생성하는 전압 공급부를 포함하되, 상기 제 2 전압은 상기 소거 동작시 플로팅된 상기 더미 라인에 형성되는 플로팅 전압보다 낮은 것을 특징으로 하는 플래시 메모리 장치; 및 상기 플래시 메모리 장치를 제어하기 위한 메모리 컨트롤러를 포함한다.

상기 목적을 달성하기 위한 본 발명의 메모리 시스템은, 포켓 P-웰 상에 형성되며, 각각이 직렬로 연결되는 복수의 메모리 셀들; 상기 포켓 P-웰 상에 형성되며, 상기 복수의 메모리 셀들에 직렬 연결되는 복수의 더미 셀들; 상기 더미 셀들 에 직렬 연결되는 복수의 선택 트랜지스터들; 및 소거 동작시, 상기 포켓 P-웰로는 소거 전압을 인가하고 상기 복수의 메모리 셀들 각각의 워드 라인으로는 제 1 전압을, 상기 복수의 더미 셀들 각각의 게이트에 연결되는 더미 라인들로는 상기 제 1 전압보다 높은 제 2 전압을 제공하는 전압 공급부를 포함하는 메모리 장치; 및 상기 플래시 메모리 장치를 제어하기 위한 메모리 컨트롤러를 포함한다.

결론적으로, 소거 전압 스트레스 없이 더미 셀들의 문턱 전압을 최적 레벨로 리셋할 수 있어 읽기 에러를 최소화하는 고신뢰도의 플래시 메모리 장치를 제공할 수 있다.

앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다. 이하에서는, 낸드형(NAND type) 플래시 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 그리고 더미 셀들의 제어 게이트에 연결되는 신호 라인은 더미 선택 라인 또는 더미 라인 등으로 기술될 수 있으나, 이하에서는 더미 워드 라인으로 기재될 것이다.

도 4는 본 발명에 따른 플래시 메모리 장치의 구성을 간략히 보여주는 블록 도이다. 도 4를 참조하면, 본 발명에 따른 플래시 메모리 장치는 더미 셀들에 의한 읽기 에러를 차단하기 위한 소거 동작을 수행하기 위한 고전압 발생기(110) 및 드라이버(120), 그리고 더미 셀들을 포함하는 셀 어레이(140)를 포함한다. 소거 동작시, 고전압 발생기(110)에 의해서 생성되는 더미 라인 전압(VDL)이 더미 워드 라인들(DWL<0>, DWL<1>)로 제공된다. 더미 라인 전압(VDL)에 의하여 더미 셀들의 문턱 전압은 매 소거 동작시마다 소거 스트레스 없이 최적 레벨로 리셋(Reset) 될 수 있다.

고전압 발생기(110)는 제어부(160)의 제어에 응답하여 셀 어레이(140)에 제공되는 제반 전압들을 생성한다. 고전압 발생기(110)는 프로그램 동작시에는 선택 워드 라인(Selected word line)으로 제공되는 프로그램 전압(Vpgm)과 비선택 워드 라인(Unselected word line)으로 제공되는 패스 전압(Vpass)을 생성한다. 그리고 고전압 발생기(110)는 더미 워드 라인들(DWL<0>, DWL<1>)과 선택 라인(SSL, GSL)으로 제공되는 전압들도 생성한다. 프로그램 동작시, 더미 워드 라인에 제공되는 전압은 일반적으로 비선택 워드 라인에 제공되는 전압과 동일하다. 소거 동작시, 고전압 발생기(110)는 셀 어레이(140)의 벌크 영역으로 제공되는 소거 전압(Vers)을 생성한다. 소거 전압(Vers)은 일반적으로 프로그램 동작시와는 반대 방향의 F-N 터널링을 유발할 수 있는 전압(약 20V의 고전압)이다. 그리고 소거 동작시, 고전압 발생기(110)는 본 발명에 따른 더미 라인 전압(VDL)을 생성한다. 본 발명의 더미 라인 전압(VDL)의 인가에 따라, 더미 셀들의 반복적인 프로그램/소거 사이클에 의한 열화가 차단될 수 있다. 또한, 소거 동작시 인가되는 더미 라인 전압(VDL)에 의 하여 프로그램 동작에 의해서 소프트 프로그램된 더미 셀들의 문턱 전압이 최적 문턱 전압으로 리셋될 수 있다.

드라이버(120)는 제어부(160)의 제어에 따라 고전압 발생기(110)로부터 생성된 더미 라인 전압(VDL), 선택 라인 전압(VSL) 및 워드 라인 전압들(VWL)을 메모리 셀로 전달한다. 프로그램 동작시, 더미 워드 라인들(DWL<0>, DWL<1>)으로는 비선택 워드 라인과 동일한 전압을 공급한다. 예를 들면, 드라이버(120)는 선택 워드 라인으로 프로그램 전압(Vpgm)을 인가하는 동안 더미 워드 라인(DWL)으로는 패스 전압(Vpass)을 인가한다. 검증(Verify) 동작 시, 드라이버(120)는 선택 워드 라인으로는 검증 전압(Vvfy)을, 더미 워드 라인(DWL)으로는 리드 전압(Vread)을 인가한다. 읽기 독출 동작에서도 드라이버(120)는 비선택 워드 라인과 동일한 전압을 더미 워드 라인들(DWL<0>, DWL<1>)으로 인가한다. 그러나, 소거 동작시 드라이버(120)는 더미 셀들의 에러를 차단할 수 있는 더미 라인 전압(VDL)을 더미 라인들(DWL<0>, DWL<1>)로 전달한다.

패스 게이트(130)는 고전압인 워드 라인 전압을 셀 어레이(140)로 전달하기 위한 스위치이다. 패스 게이트(130)는 블록 선택 신호(BWL)에 응답하여 스위칭되며, 드라이버(120)로부터 제공되는 워드 라인 전압과 선택 라인 전압 그리고 더미 라인 전압들을 셀 어레이(140)의 라인들로 전달한다.

셀 어레이(140)는 더미 워드 라인들(DWL<0>, DWL<1>)을 포함하는 스트링 구조의 블록들을 포함한다. 도면에서는 하나의 블록에 포함되는 스트링들의 경우에 한하여 도시하였으나, 셀 어레이(140)에 포함되는 모든 블록들은 도시된 블록과 동 일한 셀 스트링 구조를 갖게 될 것이다. 더미 워드 라인들(DWL<0>, DWL<1>) 각각에는 더미 셀들(DMC<0>, DMC<1>)의 게이트가 연결된다. 소거 동작시, 셀 어레이(140)의 벌크 영역으로는 고전압 발생기(110)에서 생성된 소거 전압(Vers)이 인가된다. 그리고 선택 트랜지스터들(SST, GST)의 게이트는 플로팅 상태로 바이어스(Bias)된다. 워드 라인들(WL<0>~WL<n-1>)로는 0V, 더미 워드 라인들(DWL<0>, DWL<1>)로는 더미 라인 전압(VDL)이 제공된다. 이때, 메모리 셀들은 워드 라인과 벌크 간의 전위차에 의하여 소거된다. 반면, 더미 셀들의 게이트에는 더미 라인 전압(VDL)이 인가됨으로써, 벌크와 게이트 간의 전위차에 의하여 약하게 소거(이하 소프트 소거, Soft erase)된다. 특히, 이러한 소프트 소거에 따라 프로그램이나 읽기 동작시 소프트 프로그램 현상에 의하여 상승된 더미 셀들의 문턱 전압은 바람직한 레벨로 약하게 소거될 수 있다. 따라서, 매 소거 동작시 더미 셀들의 문턱 전압은 더미 라인 전압에 의해서 최적의 레벨로 점차 리셋되는 효과를 갖는다.

페이지 버퍼(150)는 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작한다. 프로그램 동작시 페이지 버퍼(150)는 비트 라인으로 프로그램 데이터를 로드한다. 페이지 버퍼(150)는 셀 어레이(140)의 비트 라인들 각각에 대응하는 래치(미도시됨)를 포함한다. 읽기 동작 동안, 페이지 버퍼(150)는 선택된 셀들의 비트 라인을 통해서 메모리 셀에 저장된 데이터를 감지한다.

제어부(160)는 더미 라인 전압(VDL)을 포함하는 소거 동작시 소요되는 제반 전압들을 생성하도록 고전압 발생기(110)로 모드 신호(ERS)를 제공한다. 제어부(160)는 소거 모드시 상술한 고전압 발생기(110)로부터 제공되는 전압들을 셀 어 레이(140)의 대응하는 워드 라인들(WL<0>~WL<n-1>)과 선택 라인들(SSL, GSL) 그리고 더미 워드 라인들(DWL<0>, DWL<1>)에 전달되도록 드라이버(120)를 제어한다.

이상에서 설명된 본 발명에 따른 플래시 메모리 장치에 따르면, 소거 동작시 더미 셀들에 더미 라인 전압(VDL)이 인가된다. 따라서, 프로그램 동작시 더미 셀들에 인가되는 패스 전압(Vpass)으로 인한 더미 셀들의 소프트 프로그램 효과를 보상할 수 있다. 그리고, 출하 당시 비정상적인 문턱 전압을 갖는 더미 셀들을 리페어할 수 있다. 더불어, 상술한 바이어스 조건에 따라 소거 전압 스트레스를 차단할 수 있어, 더미 셀들의 열화를 최소화할 수 있다. 여기서, 더미 셀들(DMC<0>, DMC<1>)의 위치는 선택 트랜지스터들(GST, SST)과 인접한 실시예들에 대하여 설명하였으나 본 발명은 이에 국한되지 않음은 이 분야에서 통상의 지식을 습득한 자들에게는 자명하다. 즉, 더미 셀들 및 더미 워드 라인들이 메모리 셀들(MC<0>~MC<n-1>) 및 워드 라인들(WL<0>~WL<n-1>) 사이에 형성되는 실시예에 있어서도 적용될 수 있다. 또한, 메모리 셀(MC<n-1>)과 스트링 선택 트랜지스터(SST) 사이에 하나의 더미 셀(DMC<0>)이 존재하는 것으로 설명되었으나, 2개 이상의 더미 셀들이 메모리 셀(MC<n-1>)과 스트링 선택 트랜지스터(SST) 사이에 위치하는 경우에도 동일하게 적용될 수 있다. 메모리 셀(MC<0>)과 접지 선택 트랜지스터(GST) 사이에도 2개 이상의 더미 셀들이 위치할 수 있음은 이 분야에서 통상의 지식을 습득한 자들에게는 자명한 사항이다.

도 5는 더미 라인 전압(VDL)을 제공하기 위한 고전압 발생기(110)의 일 실시예를 간략히 보여주는 블록도이다. 도 5를 참조하면, 본 발명의 고전압 발생 기(110)는 더미 셀들(DMC<0>, DMC<1>)의 게이트로 제공되는 더미 라인 전압(VDL)을 생성하기 위한 별도의 더미 라인 전압 발생기(112)를 더 포함한다. 고전압 발생기(110)는 제어부(160)로부터 전달되는 모드 신호(ERS)에 응답하여 소거 동작에 사용되는 전압들을 생성한다.

워드 라인 전압 발생기(111)는 소거 동작시 벌크 영역에 인가되는 소거 전압(Vers)과 약 20V의 전위차를 갖는 워드 라인 전압(VWL)을 생성한다. 만일 벌크 영역에 인가되는 소거 전압(Vers)이 20V 라면, 워드 라인 전압 발생기(111)는 0V의 워드 라인 전압(VWL)을 생성하게 될 것이다.

더미 라인 전압 발생기(112)는 소거 동작시 벌크 영역에 인가되는 소거 전압(Vers)에 대하여 더미 셀들의 전압 스트레스를 완화할 수 있는 더미 라인 전압(VDL)을 생성한다. 더미 라인 전압(VDL)은 소거 동작시 발생하는 전압 스트레스를 완화할 뿐 아니라, 프로그램 동작시 반복적으로 인가되는 패스 전압(Vpass)에 의해서 발생하는 소프트 프로그램된 더미 셀들을 약하게 소거할 수 있다. 따라서, 플라즈마 공정 등에서 플로팅 게이트에 주입된 전하에 의해 비정상적으로 문턱 전압이 높아진 더미 셀들 치유가 가능하다.

소거 전압 발생기(113)는 벌크 영역에 인가되는 소거 전압(Vers)을 생성한다. 소거 전압 발생기(113)는 소거 동작 동안 상대적으로 고전압(약 20V)인 소거 전압(Vers)을 생성하는 전하 펌프 회로를 포함한다. 여기서, 소거 전압(Vers)의 전압 크기는 다양하게 변형될 수 있음은 이 분야에서 통상의 지식을 습득한 자들에게는 자명하다. 즉, 소거 전압(Vers)의 레벨은 워드 라인이 연결되는 메모리 셀들의 제어 게이트(Control gate)와 채널(Channel) 간에 F-N 터널링이 발생할 수 있는 크기의 전위차를 제공할 수 있어야 한다.

선택 라인 전압 발생기(114)는 소거 동작시 선택 라인들(SSL, GSL)로 제공되는 전압을 생성한다. 소거 동작시, 본 발명의 선택 라인들은 플로팅 상태로 유지된다.

소거 동작시, 제어부(160)로부터의 모드 신호(ERS)에 응답하여 본 발명의 고전압 발생기(110)는 더미 라인 전압(VDL)과 소거 전압(Vers)을 생성한다. 그리고 생성된 더미 라인 전압(VDL)과 소거 전압(Vers)에 따라 더미 셀들이 바이어스된다. 더미 라인 전압(VDL)과 소거 전압(Vers)에 의하여 더미 셀들은 소거 전압에 의한 고전압 스트레스로부터 차단될 수 있고, 프로그램 동작시 발생될 수 있는 소프트 프로그램 효과를 보상할 수 있다. 따라서, 본 발명의 플래시 메모리 장치(100)는 더미 셀들로부터 발생하는 읽기 에러를 차단할 수 있다.

도 6은 본 발명의 고전압 발생기(110)의 다른 실시예를 보여주는 블록도이다. 도 6을 참조하면, 본 발명의 고전압 발생기(110)는 더미 셀들(DMC<0>, DMC<1>)의 게이트로 제공되는 더미 라인 전압(VDL)을 생성하기 위한 별도의 수단을 포함하지 않는다. 즉, 소거 동작시 더미 라인으로 인가되는 더미 라인 전압(VDL)은 기존의 워드 라인 전압 발생기(115)에서 제공되는 패스 전압(Vpass) 또는 읽기 전압(Vread)을 사용한다.

워드 라인 전압 발생기(115)는 소거 동작시 벌크 영역에 인가되는 소거 전압(Vers)과 약 20V의 전위차를 갖는 워드 라인 전압(VWL)을 생성한다. 만일 벌크 영역에 인가되는 소거 전압(Vers)이 20V 라면, 워드 라인 전압 발생기(115)는 0V의 워드 라인 전압(VWL)을 생성하게 될 것이다. 또한, 워드 라인 전압 발생기(115)는 소거 동작시 벌크 영역에 인가되는 소거 전압(Vers)에 대하여 더미 셀들의 전압 스트레스를 완화할 수 있는 더미 라인 전압(VDL)을 생성한다. 더미 라인 전압(VDL)은 소거 동작시 발생하는 전압 스트레스를 완화할 뿐 아니라, 프로그램 동작시 반복적으로 인가되는 패스 전압(Vpass)에 의해서 발생하는 소프트 프로그램된 더미 셀들을 약하게 소거할 수 있다. 따라서, 플라즈마 공정에서 주입된 전하에 의해서 비정상적으로 문턱 전압이 높아진 더미 셀들도 본 발명에 따른 소거 동작에 따라 리셋될 수 있다. 여기서, 더미 라인 전압(VDL)은 프로그램 동작 또는 읽기 동작시 비선택 워드 라인들로 제공되는 패스 전압(Vpass) 또는 읽기 전압(Vread)과 동일한 레벨로 사용될 수 있다. 따라서, 모드 신호(ERS)에 따라 패스 전압(Vpass) 또는 읽기 전압(Vread)을 생성하는 차지 펌프(미도시됨)로부터 생성된 고전압은 더미 라인 전압(VDL)으로 사용될 것이다. 이러한 구조를 통해서 차지 펌프의 추가적인 구성없이 본 발명의 소거 동작을 구현할 수 있다.

소거 전압 발생기(116)는 벌크 영역에 인가되는 소거 전압(Vers)을 생성한다. 소거 전압 발생기(116)는 소거 동작 동안 상대적으로 고전압(약 20V)인 소거 전압(Vers)을 생성하는 전하 펌프 회로를 포함한다. 여기서, 소거 전압(Vers)의 전압 크기는 다양하게 변형될 수 있음은 이 분야에서 통상의 지식을 습득한 자들에게는 자명하다. 즉, 소거 전압(Vers)의 레벨은 워드 라인이 연결되는 메모리 셀들의 제어 게이트(Control gate)와 채널(Channel) 간에 F-N 터널링이 발생할 수 있는 크 기의 전위차를 제공할 수 있어야 할 것이다.

선택 라인 전압 발생기(117)는 소거 동작시 선택 라인들(SSL, GSL)로 제공되는 전압을 생성한다. 소거 동작시, 본 발명의 선택 라인들은 플로팅 상태로 유지된다.

도 6에 도시된 고전압 발생기(110)에 따르면, 소거 동작시 더미 라인 전압(VDL)을 제공하기 위한 추가적인 차지 펌프의 구성없이 본 발명의 목적을 충분히 달성할 수 있다. 이상의 도 5 및 도 6에서 기술된 고전압 발생기(110)의 구성에 따르면, 고전압 발생기(110)는 동작 모드 신호(ERS)에 응답하여 더미 라인 전압(VDL)과 소거 전압(Vers)을 생성할 수 있다. 더미 라인 전압(VDL)과 소거 전압(Vers)에 따라 본 발명의 플래시 메모리 장치(100)는 더미 셀들로부터 발생하는 읽기 에러를 차단할 수 있다.

도 7은 상술한 도 5 및 도 6의 고전압 발생기(110)의 구성을 통해서 생성되는 전압에 의거, 소거 동작시 셀 어레이의 바이어스 조건을 보여주는 테이블이다. 도 7을 참조하면, 벌크 영역에 인가되는 소거 전압(Vers)이 약 20V인 실시예 1의 경우와 벌크 영역에 인가되는 소거 전압(Vers)이 약 10V인 실시예 2 각각의 경우를 보여준다. 그리고, 용도에 따라 가변적인 값으로 결정될 수 있는 소거 전압(Vwell) 하에서의 예들을 포괄하는 실시예 3의 경우를 보여준다.

실시예 1에 따르면, 더미 라인 전압(VDL)을 제외하면 바이어스 전압들은 통상적인 낸드형 플래시 메모리 장치의 소거 동작과 동일하다. 더미 라인 전압이 약 8V로 도시되었으나, 이는 실시예 1에 국한된 레벨일 뿐, 본 발명은 이에 국한되지 않는다. 즉, 소거 동작시 더미 워드 라인들(DWL<0>, DWL<1>)에 제공되는 더미 라인 전압(VDL)은 더미 셀들의 전압 스트레스를 최소화하면서 소프트 프로그램된 더미 셀들은 적정한 문턱 전압을 갖도록 리셋할 수 있는 크기로 설정된다. 이러한 더미 라인 전압(VDL)은 테스트를 통하여 최적의 레벨을 도출할 수 있다. 벌크 영역(또는, 포켓 P-Well)에 20V의 소거 전압(Vers)이 인가될 때 워드 라인들(WL<0>~WL<n-1>)은 0V가 인가된다. 따라서, 메모리 셀들의 제어 게이트와 벌크 간에는 20V의 전위차가 발생한다. 그리고 전위차에 의해서 형성되는 전계에 의해서 전하 저장층에 주입된 전자들은 F-N 터널링에 의해서 채널로 이탈된다. 그러나, 더미 셀들의 게이트는 약 8V의 더미 라인 전압(VDL)으로 바이어스됨에 따라 메모리 셀들보다 작은 세기의 전계가 형성된다. 따라서 더미 셀들의 플로팅 게이트에 소프트 프로그램에 의한 소량의 전자가 주입된 경우, 주입된 전자는 약 12V의 전위차에 의해서 채널로 이탈할 수 있다. 이러한 소거 바이어스 조건에서 더미 셀들은 결국 약하게 소거된다고 볼 수 있다. 이러한 약한 소거에 의해, 더미 셀들은 지속적으로 최적의 문턱 전압을 갖도록 유지될 수 있다. 또한, 더미 셀들을 메모리 셀들과 동일하게 소거하는 경우에 비하여 전압 스트레스는 비약적으로 감소하게 되어 더미 셀의 열화는 최소화된다.

실시예 2를 살펴보면, 벌크 영역에 인가되는 소거 전압(Vers)이 약 10V인 경우 워드 라인 및 더미 라인의 바이어스 전압들을 보여준다. 메모리 셀의 소거 동작을 위해서는, 메모리 셀의 채널과 제어 게이트 간의 전계는 채널로부터 제어 게이트로 향하는 충분한 세기를 갖는 양의 전계가 형성되어야 한다. 따라서, 벌크 영역 이 약 10V로 바이어스되면, 워드 라인으로는 음의 고전압이 인가되어야 할 것이다. 즉, 실시예 2의 바이어스 조건에서 워드 라인들은 약 -10V의 워드 라인 전압(VWL)을 제공받게 될 것이다. 또한, 더미 셀들도 상술한 소거 전압(Vers) 하에서 약하게 소거되기 위한 더미 라인 전압(VDL)을 제공받게 될 것이다. 예를 들면, 더미 라인 전압(VDL)은 도시된 레벨과 같이 약 0V 내지 필요에 따라 음의 전압(약 -2V)으로 제공될 수 있을 것이다. 상술한 조건에서, 메모리 셀들의 전하 저장층에 주입된 전자들은 F-N 터널링에 의해서 채널로 이탈된다. 그러나, 더미 셀들의 게이트는 약 0V의 더미 라인 전압(VDL)으로 바이어스된다. 더미 셀들의 제어 게이트와 채널간에는 메모리 셀들보다 작은 세기의 전계가 형성된다. 더미 셀들의 플로팅 게이트에 소프트 프로그램에 의한 소량의 전자가 주입된 경우, 주입된 전자는 약 10V의 전위차에 의해서 채널로 이탈할 수 있다. 이러한 소거 바이어스 조건에서 더미 셀들은 약하게 소거된다. 이러한 효과에 의해, 더미 셀들은 매 소거 동작마다 최적의 문턱 전압을 갖도록 리셋된다. 또한, 더미 셀들을 메모리 셀들과 동일하게 소거하는 경우에 비하여 전압 스트레스는 비약적으로 감소하게 되어 더미 셀의 열화를 최소화할 수 있다.

실시예 3에 따르면, 벌크에 인가되는 소거 전압(Vers)이 임의의 전압(Vwell)이라 가정할 때, 더미 라인 전압(VDL)과 워드 라인 전압(VWL)을 보여준다. 즉, 소거 동작시 더미 워드 라인들(DWL<0>, DWL<1>)에 제공되는 더미 라인 전압은 프로그램 동작이나 읽기 동작에서 사용되는 읽기 전압(Vread)이나 패스 전압(Vpass)을 사용하여 제공될 수 있음을 보여준다. 이 경우, 별도의 차지 펌프를 구비할 필요가 없다. 또한, 실시예 3은 임의의 전압(Vwell)이 벌크에 공급되는 시점에, 더미 라인 전압의 적절한 선택을 통해서 소거 동작시 더미 셀들을 소프트 소거(Soft erase)될 수 있는 제반 바이어스 조건들을 포괄한다. 이러한 소프트 소거에 의해, 더미 셀들은 지속적으로 최적의 문턱 전압을 갖도록 유지될 수 있다. 또한, 더미 셀들을 메모리 셀들과 동일하게 소거하는 경우에 비하여 전압 스트레스는 비약적으로 감소하게 되어 더미 셀의 열화는 최소화된다.

테이블에 기재된 각 실시예들에 따른 더미 라인 전압(VDL)은 상술한 기재에 국한되지 않으며 다양한 변형이 가능하다. 결국, 벌크 영역에 인가되는 소거 전압(Vers)과의 상대적인 전위차를 유지할 수 있는 전압들로 변형될 수 있다. 결국, 소거 동작시 더미 워드 라인들(DWL<0>, DWL<1>)에 제공되는 더미 라인 전압(VDL)은 더미 셀들의 전압 스트레스를 최소화하면서 소프트 프로그램된 더미 셀들은 적정한 문턱 전압을 갖도록 소거될 수 있는 크기로 설정된다.

도 8은 본 발명의 플래시 메모리 장치에서 수행되는 소거 방법을 보여주는 순서도이다. 도 8을 참조하면, 더미 워드 라인들(DWL<0>, DWL<1>), 워드 라인 및 벌크에 제공되는 전압들에 의한 소거 동작이 간략하게 기술된다.

제어부(160, 도 4 참조)로부터 모드 신호(ERS)가 제공되면, 고전압 발생기(110)는 소거 동작에 필요한 전압들을 생성한다. 고전압 발생기(110)는 벌크에 제공되기 위한 소거 전압(Vers)과 소거되는 메모리 셀들의 워드 라인에 제공되기 위한 워드 라인 전압(VWL)을 생성한다. 고전압 발생기(110)는 선택 라인(SSL, GSL)에 제공될 선택 라인 전압(VSL)과 더미 워드 라인들(DWL<0>, DWL<1>)에 제공되는 더미 라인 전압(VDL)을 생성한다. 여기서, 더미 워드 라인들(DWL<0>, DWL<1>)에 제공되는 더미 라인 전압(VDL)은 프로그램 동작시 생성되는 패스 전압(Vpass) 또는 읽기 동작시 생성되는 읽기 전압(Vread)으로 대체될 수 있음은 상술한 도 6의 설명에서 이미 기술된바 있다(S10). 소거 동작에 소요되는 전압들의 생성이 완료되면, 생성된 전압들은 셀 어레이의 각 영역들에 제공된다. 소거 전압(Vers)은 메모리 블록의 벌크 또는 P-Well로, 워드 라인 전압(VWL)은 소거되는 셀들의 워드 라인으로 제공된다. 그리고, 더미 라인 전압(VDL)은 더미 셀들의 게이트와 연결되는 더미 워드 라인들(DWL<0>, DWL<1>)로, 선택 라인 전압(VSL)은 선택 라인들(SSL, GSL)로 공급된다. 이러한 조건에서, F-N 터널링 효과에 의해 메모리 셀들의 플로팅 게이트에 주입된 전자들이 벌크로 이탈된다. 그러나, 더미 셀들의 게이트는 더미 라인 전압(VDL)에 의해서 전위가 고정된다. 따라서, 정상적인 문턱 전압 레벨을 갖는 더미 셀들의 문턱 전압은 일정하게 유지된다. 그러나, 비정상적으로 높은 문턱 전압을 갖는 더미 셀들은 더미 라인 전압(VDL)과 소거 전압(Vers)에 의해서 형성되는 게이트와 채널간 전계에 의해서 약하게 소거될 수 있다. 따라서 본 발명의 소거 방법에 따르면, 비정상적인 문턱 전압을 갖는 더미 셀들의 문턱 전압은 매 소거 동작 때마다 리셋(Reset)되는 효과를 갖는다. 또한 더미 셀들은 더미 라인 전압(VDL)에 의하여 소거 전압(Vers)에 의한 소거 스트레스로부터 차단될 수 있다(S20). 소거를 위한 전압들의 인가가 완료되면, 메모리 셀들의 소거 동작에 대한 소거 검증(Erase verify) 동작이 수행된다(S30). 모든 메모리 셀들의 소거가 완료되지 못한 것으로 판정되면, 절차는 재소거를 위하여 단계 (S10)으로 이동한다. 그러나 소거 검증 동 작에 따라 정상적인 소거로 판정되면, 선택된 메모리 단위(예를 들면, 메모리 블록)에 대한 소거 동작은 종료된다(S40).

이상에서 기술된 소거 방법은 소거 동작이 수행되는 때마다 수행된다. 따라서, 더미 셀들의 문턱 전압이 소거 스트레스 없이 바람직한 레벨로 지속적인 유지될 수 있다.

도 9는 본 발명의 플래시 메모리 장치를 구비하는 메모리 카드(200)의 일예를 간략히 도시한 블록도이다. 도 9를 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(200)는 본 발명에 따른 플래시 메모리 장치(210)를 장착한다. 본 발명에 따른 메모리 카드(200)는 호스트(Host)와 플래시 메모리 장치(210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(220)를 포함한다.

SRAM(221)은 프로세싱 유닛(222)의 동작 메모리로써 사용된다. 호스트 인터페이스(223)는 메모리 카드(200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(224)은 멀티 비트 플래시 메모리 장치(210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(225)는 본 발명의 플래시 메모리 장치(210)와 인터페이싱 한다. 프로세싱 유닛(222)은 메모리 컨트롤러(220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.

이상의 본 발명의 플래시 메모리 장치 및 메모리 카드 또는 메모리 시스템에 따르면, 더미 셀들의 소거 특성이 개선된 플래시 메모리 장치(210)를 통해서 신뢰성 높은 메모리 시스템을 제공할 수 있다. 특히, 최근 활발히 진행되는 반도체 디스크 장치(Solid State Disk:이하 SSD) 장치와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 제공될 수 있다. 이 경우, 더미 셀로로부터 야기되는 읽기 에러를 차단함으로써 신뢰성 높은 메모리 시스템을 구현할 수 있다.

도 10은 본 발명에 따른 플래시 메모리 시스템(310)을 장착하는 정보 처리 시스템(300)을 간략히 보여주는 블록도이다. 도 10을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(310)이 장착된다. 본 발명에 따른 정보 처리 시스템(300)은 플래시 메모리 시스템(310)과 각각 시스템 버스(360)에 전기적으로 연결된 모뎀(320), 중앙처리장치(330), 램(340), 유저 인터페이스(350)를 포함한다. 플래시 메모리 시스템(310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(310)에는 중앙처리장치(330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(300)은 대용량의 데이터를 플래시 메모리 시스템(310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.

또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.

이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

도 1은 더미 셀을 포함하는 셀 어레이를 보여주는 회로도;

도 2는 열화에 의해 진행되는 더미 셀의 전류 특성을 보여주는 도면;

도 3은 더미 셀의 소프트 프로그램의 영향을 보여주는 도면;

도 4는 본 발명의 플래시 메모리 장치를 보여주는 블록도;

도 5는 도 4의 고전압 발생기의 일 실시예를 보여주는 블록도;

도 6은 도 4의 고전압 발생기의 다른 실시예를 보여주는 블록도;

도 7은 본 발명에 따른 더미 셀들의 소거 조건을 보여주는 테이블;

도 8은 본 발명에 따른 소거 방법을 보여주는 순서도;

도 9는 본 발명에 따른 메모리 시스템을 보여주는 블록도; 및

도 10은 본 발명에 따른 정보 처리 시스템의 구성을 보여주는 블록도.

*도면의 주요 부분에 대한 부호의 설명*

110 : 고전압 발생기 111, 115 : 워드 라인 전압 발생기

112 : 더미 라인 전압 발생기 113, 116 : 소거 전압 발생기

114, 117 : 선택 라인 전압 발생기 120 : 드라이버

130 : 패스 게이트 140 : 셀 어레이

150 : 페이지 버퍼 160 : 제어부

210 : 플래시 메모리 장치 220 : 메모리 컨트롤러

221 : 에스램 222 : 프로세싱 유닛

223 : 호스트 인터페이스 224 : 에러 정정 블록

225 : 메모리 인터페이스 310 : 메모리 시스템

320 : 모뎀 330 : 중앙처리장치

340 : 램 350 : 유저 인터페이스

360: 시스템 버스

Claims

더미 셀;

상기 더미 셀과 연결되는 메모리 셀; 그리고

소거 동작시, 상기 메모리 셀과 상기 더미 셀의 벌크로 소거 전압을, 상기 더미 셀의 게이트로는 더미 라인 전압을 제공하는 전압 공급부를 포함하되,

상기 소거 동작시, 상기 더미 라인 전압과 상기 소거 전압과의 전위차는 상기 메모리 셀의 게이트와 벌크 간 전위차보다 작은 것을 특징으로 하는 플래시 메모리 장치.
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제 1 항에 있어서,

상기 소거 동작시, 상기 더미 셀의 게이트로 제공되는 더미 라인 전압은 상기 더미 셀의 게이트에 대응하는 더미 라인의 플로팅 현상시 형성되는 게이트 전압보다 낮은 것을 특징으로 하는 플래시 메모리 장치.
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각각 직렬 연결되는 복수의 메모리 셀들;

상기 복수의 메모리 셀들에 직렬 연결되는 하나 또는 그 이상의 더미 셀들; 및

소거 동작시, 상기 복수의 메모리 셀들의 게이트로 제공되는 제 1 전압과 상기 더미 셀들의 게이트로 제공되며 상기 제 1 전압보다 높은 제 2 전압과, 그리고 상기 복수의 메모리 셀들과 상기 더미 셀들의 벌크로 제공되는 소거 전압을 생성하는 전압 공급부를 포함하되,

상기 제 2 전압은 상기 소거 동작시 플로팅된 상기 더미 셀들의 게이트에 형성되는 플로팅 전압보다 낮고, 상기 더미 셀들의 게이트와 상기 벌크 간의 전위차는 상기 복수의 메모리 셀들의 게이트와 벌크 간 전위차보다 작은 것을 특징으로 하는 플래시 메모리 장치.
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제 5 항에 있어서,

상기 제 2 전압은 프로그램 동작시 상기 복수의 메모리 셀들 중 비선택된 셀들로 제공되는 패스 전압(Vpass) 또는 읽기 동작시 상기 비선택된 셀들로 제공되는 읽기 전압(Vread)과 동일한 것을 특징으로 하는 플래시 메모리 장치.
제 5 항에 있어서,

상기 플로팅 전압은 상기 소거 전압이 제공되는 시점에서 상기 더미 셀들의 게이트들이 연결되는 더미 라인들이 플로팅 상태로 바이어스될 때 상기 더미 라인들이 부스팅되는 전압인 것을 특징으로 하는 플래시 메모리 장치.
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포켓 P-웰 상에 형성되며, 각각이 직렬로 연결되는 복수의 메모리 셀들;

상기 포켓 P-웰 상에 형성되며, 상기 복수의 메모리 셀들에 직렬 연결되는 복수의 더미 셀들;

상기 더미 셀들에 직렬 연결되는 복수의 선택 트랜지스터들; 및

소거 동작시, 상기 포켓 P-웰로는 소거 전압을 인가하고 상기 복수의 메모리 셀들 각각의 워드 라인으로는 제 1 전압을, 상기 복수의 더미 셀들 각각의 게이트에 연결되는 더미 라인들로는 상기 제 1 전압보다 높은 제 2 전압을 제공하는 전압 공급부를 포함하되,

상기 제 2 전압은 프로그램 동작시 상기 복수의 메모리 셀들 중 비선택된 셀들로 제공되는 패스 전압(Vpass) 또는 읽기 동작시 상기 비선택된 셀들로 제공되는 읽기 전압(Vread)으로 제공되는 플래시 메모리 장치.
제 14 항에 있어서,

상기 제 1 전압은 상기 복수의 메모리 셀들의 전하 저장층에 주입된 전자를 이탈시키기 위한 전압인 것을 특징으로 하는 플래시 메모리 장치.
제 15 항에 있어서,

상기 제 2 전압은 상기 소거 전압의 인가시에 플로팅되는 상기 더미 라인들에 형성되는 전압보다 낮은 것을 특징으로 하는 플래시 메모리 장치.
제 14 항에 있어서,

상기 소거 전압은 양의 고전압인 것을 특징으로 하는 플래시 메모리 장치.
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제 14 항에 있어서,

상기 소거 전압은 양의 고전압, 상기 제 1 전압은 음의 고전압인 것을 특징으로 하는 플래시 메모리 장치.
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제 14 항에 있어서,

상기 전압 공급부는,

상기 소거 전압 및 상기 제 1 내지 제 2 전압을 생성하는 고전압 발생기;

상기 고전압 발생기로부터 제공되는 상기 소거 전압 및 상기 제 1 내지 제 2 전압을 상기 워드 라인들 및 상기 더미 라인들로 제공하는 드라이버를 더 포함하는 플래시 메모리 장치.
제 22 항에 있어서,

상기 고전압 발생기는 상기 제 1 전압을 생성하기 위한 부전압 차지 펌프(Negative charge pump)를 더 포함하는 플래시 메모리 장치.
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