KR101022666B1 - 메모리 소자 및 그 제조 방법 - Google Patents

메모리 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR101022666B1
KR101022666B1 KR1020080083988A KR20080083988A KR101022666B1 KR 101022666 B1 KR101022666 B1 KR 101022666B1 KR 1020080083988 A KR1020080083988 A KR 1020080083988A KR 20080083988 A KR20080083988 A KR 20080083988A KR 101022666 B1 KR101022666 B1 KR 101022666B1
Authority
KR
South Korea
Prior art keywords
line
film
lines
dummy
gate electrode
Prior art date
Application number
KR1020080083988A
Other languages
English (en)
Other versions
KR20100025282A (ko
Inventor
이남재
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080083988A priority Critical patent/KR101022666B1/ko
Priority to US12/413,427 priority patent/US8253185B2/en
Publication of KR20100025282A publication Critical patent/KR20100025282A/ko
Application granted granted Critical
Publication of KR101022666B1 publication Critical patent/KR101022666B1/ko
Priority to US13/597,141 priority patent/US8530309B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region

Abstract

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 상세히는 메모리 소자 및 그 제조 방법에 관한 것이다. 본 발명은 메모리 소자에 있어서, 기판 상에 형성되어 스트링을 구성하는 다수의 게이트 라인 및 선택 라인; 및 상호 인접한 상기 선택 라인들 사이의 갭영역에 형성되는 적어도 두 개의 더미 라인을 포함한다. 본 발명에 따르면, 패턴 밀도의 균일성을 향상시킴으로써 선택 라인의 폭을 감소시킬 수 있다. 따라서, 메모리 소자의 집적도를 향상시키고 제조 단가를 낮출 수 있다. 또한, 상호 인접한 더미 라인들 사이의 갭영역에 더미 라인들과 접하도록 소스라인을 형성함으로써, 콘택홀 형성을 위한 포토리소그라피 공정에서 마진을 확보할 수 있고, 콘택 저항을 감소시킬 수 있다.
선택 라인, 소스 라인

Description

메모리 소자 및 그 제조 방법{MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 상세히는 메모리 소자 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자로서, 데이터 저장 방식에 따라 플로팅 게이트 전극형 또는 전하트랩형으로 구분된다.
여기서, 플로팅 게이트 전극형 비휘발성 메모리 소자는 기판 상에 터널 절연막, 플로팅 게이트 전극, 전하차단막 및 콘트롤 게이트 전극을 구비하며, 상기 플로팅 게이트 전극 내에 전하를 저장하거나 소거하여 데이터를 저장한다.
전하 트랩형 비휘발성 메모리 소자는 기판 상에 터널 절연막, 전하트랩막, 전하차단막 및 게이트 전극을 구비하며, 상기 전하트랩막 내의 깊은 준위 트랩 사이트(deep level trap site)에 전하를 저장하거나 소거하여 데이터를 저장한다.
이하, 도면을 참조하여 종래기술에 따른 비휘발성 메모리 소자의 구조 및 그 문제점을 상세히 살펴보도록 한다.
도 1은 종래기술에 따른 비휘발성 메모리 소자의 레이아웃도이다.
도시된 바와 같이, 필드 영역(102)에 형성된 라인 형태의 소자분리막에 의해 액티브 영역(101)이 정의된다. 기판 상에는 제1방향(A-A')으로 비트 라인(BL)이 구비되고, 상기 제1방향과 교차하는 제2방향(B-B')으로 다수의 소스 선택 라인(SSL) 및 드레인 선택 라인(DSL)이 구비되며, 소스 선택 라인(SSL)과 드레인 선택 라인(DSL) 사이에는 다수의 워드라인들(WL)이 구비된다.
여기서, 소스 선택 라인(SSL)은 소스 선택 트랜지스터들의 게이트 전극을 연결한 것을 말하며, 소스 선택 라인(SSL) 사이의 접합 영역에는 공통 소스라인(CSL)이 구비된다. 또한, 드레인 선택 라인(DSL)은 드레인 선택 트랜지스터들의 게이트 전극을 연결한 것을 말하며, 드레인 선택 라인(DSL) 사이의 접합 영역에는 드레인 콘택 플러그(DCT)가 형성된다.
도 2a 내지 도 2d는 종래기술에 따른 비휘발성 메모리 소자의 제조 공정을 설명하기 위한 공정 단면도로서, 도 1의 제1방향(A-A') 단면도이다.
도 2a에 도시된 바와 같이, 기판(200) 상에, 터널절연막(210), 플로팅 게이트 전극(220), 전하차단막(230) 및 콘트롤 게이트 전극(140)의 적층 구조로 이루어지는 게이트 패턴을 형성한다. 여기서, 게이트 패턴은 메모리 셀의 게이트 전극을 연결시키는 게이트 라인으로 사용되거나, 선택 트랜지스터의 게이트 전극을 연결시키는 선택 라인(select line;SL)으로 사용된다.
여기서, 터널절연막(210)은 전하의 터널링에 따른 에너지 장벽막으로 제공되는 것으로서, 산화막으로 이루어지고, 플로팅 게이트 전극(220)은 전하를 저장하거나 소거함으로써 데이터를 저장한다. 전하차단막(230)은 전하가 플로팅 게이트 전극(220)을 통과하여 위쪽으로 이동하는 것을 방지하기 위한 것으로, 산화막, 질화막 및 산화막이 적층된 ONO막으로 이루어진다. 단, 선택 트랜지스터는 정상적인 트랜지스터 동작을 위하여 전하차단막(230)의 일부가 절단되어 플로팅 게이트 전극(220)과 콘트롤 게이트 전극(240)을 연결시킨다. 콘트롤 게이트 전극(240)은 폴리실리콘으로 이루어진다.
여기서, 선택 라인(SL) 사이의 갭영역에는 후속 공정에 의해 제2방향(B-B')으로 연장되는 공통 소스 라인(CSL)이 형성된다. 따라서, 공통 소스 라인(CSL)이 형성될 영역 즉, 공통 소스 라인 예정 영역(CSL')을 확보하기 위하여, 선택 라인(SL) 사이의 갭영역의 폭(W1)은 게이트 라인 사이의 갭영역의 폭(W2)에 비해 큰 값을 갖는다.
그러나, 패턴의 밀도차가 있는 경우, 마이크로 로딩 효과(micro loading effect)에 의해 상대적으로 식각 면적이 넓은 곳에서의 식각 속도가 증가하게 된다. 따라서, 종래기술은 게이트 라인에 비해 선택 라인(SL)의 폭(W3)을 크게 형성함으로써, 패턴의 밀도차에 의한 마이크로 로딩 효과를 방지하고자 한다. 그러나, 이러한 선택 라인(SL)의 폭(W3) 증가는 셀의 면적을 증가시키기 때문에, 메모리 소 자의 집적도 향상을 저해하게 된다.
도 2b에 도시된 바와 같이, 게이트 패턴이 형성된 결과물의 전면에 스페이서용 산화막을 형성한 후, 상기 스페이서용 산화막을 스페이서 식각하여 게이트 패턴의 측벽에 스페이서(250)를 형성한다. 이때, 게이트 라인들 사이의 갭 영역은 폭(W2)이 좁기 때문에 스페이서(250)에 의해 매립된다. 반면에, 선택 라인(SL)들 사이의 갭영역은 폭(W1)이 넓기 때문에 갭영역의 일부만이 스페이서(250)에 의해 매립되고 중심은 오픈된다.
이어서, 스페이서(250)가 형성된 결과물의 전면에 질화막으로 이루어진 식각정지막(260)을 형성한다. 이때, 선택 라인(SL)들 사이의 오픈된 중심 영역 내에 식각정지막(260)이 형성된다. 즉, 선택 라인(SL)의 측벽에 형성된 스페이서(250) 상에 식각정지막(260)이 형성되며, 이는 후속, 층간절연막 식각시 식각 베리어로서 역할을 하여 콘택홀의 면적을 감소시키게 된다.
도 2c에 도시된 바와 같이, 식각정지막(260)이 형성된 결과물의 전체 구조 상에 층간절연막(270)을 형성한다. 이어서, 층간절연막(270) 상에 공통 소스 라인 예정 영역(CSL')을 노출시키면서 제2방향으로 연장되는 라인형의 포토레지스트 패턴(280)을 형성한다.
도 2d에 도시된 바와 같이, 포토레지스트 패턴(280)을 식각 베리어로 절연막(270)을 식각하여 선택 라인(SL) 사이 갭영역 저면의 기판(200)을 노출시키는 콘택홀을 형성한다. 이때, 절연막(270)의 식각 과정에서 선택 라인(SL)의 측벽에 형성된 식각정지막(260)에 의해 자기정렬 식각이 이루어지며, 그에 따라 콘택홀의 폭(W4)이 감소하게 된다.
이어서, 상기 콘택홀에 도전막을 매립하여 공통 소스 라인(CSL;290)을 형성한다. 이때, 식각정지막(260)에 의한 콘택홀의 폭(W4) 감소에 의해 공통 소스 라인(290)의 폭이 감소하게 되며, 이는 공통 소스라인의 콘택 저항을 증가시키게 된다. 특히, 전술한 바와 같은 공정에 따르면, 포토리소그라피 공정의 마진을 확보하기 어렵기 때문에, 포토레지스트 패턴(280)이 공통 소스 라인 예정 영역(CSL')과 어긋나게 형성되는 경우, 공통 소스 라인(290)의 폭이 더욱 감소하게 된다.
본 명세서에서는 플로팅 게이트 전극형 비휘발성 메모리 소자의 구조 및 그 문제점을 설명하였으나, 이는 설명의 편의를 위한 것일 뿐이며, 전술한 바와 같은 문제점은 스트링을 구성하는 다수의 게이트 라인 및 선택 라인을 구비하는 모든 비휘발성 메모리 소자에 대하여 동일하게 적용된다.
본 발명은 상기 문제점을 해결하기 위해 제안된 것으로, 선택 라인들 사이의 갭영역에 적어도 두 개의 더미 라인을 구비하는 비휘발성 메모리 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명이 속한 기술 분야에서 통상의 지식을 가진 자는 본 명세서의 도면, 발명의 상세한 설명 및 특허청구범위로부터 본 발명의 다른 목적 및 장점을 쉽게 인식할 수 있다.
이러한 목적을 달성하기 위해 제안된 본 발명은 비휘발성 메모리 소자에 있어서, 기판 상에 형성되어 스트링을 구성하는 다수의 게이트 라인 및 선택 라인; 및 상호 인접한 상기 선택 라인들 사이의 갭영역에 형성되는 적어도 두 개의 더미 라인을 포함하는 것을 일 특징으로 한다.
또한, 본 발명은 비휘발성 메모리 소자 형성 방법에 있어서, 기판 상에 터널절연막, 플로팅 게이트 전극용 도전막, 전하차단막 및 콘트롤 게이트 전극용 도전막을 형성하는 단계; 및 상기 콘트롤 게이트 전극용 도전막, 전하차단막 및 플로팅 게이트 전극용 도전막을 선택적으로 식각하여, 스트링을 구성하는 다수의 게이트 라인, 선택 라인 및 상호 인접한 상기 선택 라인들 사이의 갭영역에 위치하는 적어 도 두 개의 더미 라인을 형성하는 단계를 포함하는 것을 다른 특징으로 한다.
본 발명에 따르면, 상호 인접한 선택 라인들 사이의 갭영역에 적어도 두 개의 더미 라인을 형성하여 패턴 밀도의 균일성을 향상시킴으로써 선택 라인의 폭을 감소시킬 수 있다. 따라서, 메모리 소자의 집적도를 향상시키고 제조 단가를 낮출 수 있다.
또한, 상호 인접한 더미 라인들 사이의 갭영역에 소스라인을 형성함으로써, 콘택홀 형성을 위한 포토리소그라피 공정에서 마진을 확보할 수 있고, 콘택 저항을 감소시킬 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 과장될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 3은 종래기술에 따른 비휘발성 메모리 소자의 레이아웃도이다.
도시된 바와 같이, 필드 영역(302)에 형성된 라인 형태의 소자분리막에 의해 액티브 영역(301)이 정의된다. 기판 상에는 제1방향(A-A')으로 비트 라인(BL)이 구비되고, 상기 제1방향과 교차하는 제2방향(B-B')으로 다수의 소스 선택 라인(SSL) 및 드레인 선택 라인(DSL)이 구비되며, 소스 선택 라인(SSL)과 드레인 선택 라인(DSL) 사이에는 다수의 워드라인들(WL)이 구비된다.
여기서, 소스 선택 라인(SSL)은 소스 선택 트랜지스터들의 게이트 전극을 연결한 것을 말하며, 소스 선택 라인(SSL) 사이의 접합 영역에는 공통 소스라인(CSL)이 구비된다. 또한, 드레인 선택 라인(DSL)은 드레인 선택 트랜지스터들의 게이트 전극을 연결한 것을 말하며, 드레인 선택 라인(DSL) 사이의 접합 영역에는 드레인 콘택 플러그(DCT)가 형성된다.
도 4a 내지 도 4d는 종래기술에 따른 비휘발성 메모리 소자의 제조 공정을 설명하기 위한 공정 단면도로서, 도 4의 제1방향(A-A') 단면도이다.
도 4a에 도시된 바와 같이, 기판(400) 상에, 터널절연막, 플로팅 게이트 전극용 도전막, 전하차단막 및 콘트롤 게이트 전극용 도전막을 형성한 후, 이를 선택적으로 식각하여 터널절연막(410), 플로팅 게이트 전극(420), 전하차단막(430) 및 콘트롤 게이트 전극(440)으로 이루어지는 게이트 패턴을 형성한다.
여기서, 터널절연막(410)은 전하의 터널링에 따른 에너지 장벽막으로 제공되는 것으로서, 산화막으로 이루어지는 것이 바람직하다. 플로팅 게이트 전극(420)은 전하를 저장하거나 소거하여 데이터를 저장하며, 폴리실리콘막으로 이루어지는 것이 바람직하다.
또한, 전하차단막(430)은 전하가 플로팅 게이트 전극(220)을 통과하여 위쪽으로 이동하는 것을 방지하기 위한 것으로, 산화막, 질화막 및 산화막이 적층된 ONO막으로 이루어지는 것이 바람직하다. 단, 선택 트랜지스터는 정상적인 트랜지스터 동작을 위하여 전하차단막(430)의 일부가 절단되어 플로팅 게이트 전극(420)과 콘트롤 게이트 전극(440)을 연결시킨다. 콘트롤 게이트 전극(440)은 폴리실리콘막, 텅스텐막 또는 금속 실리사이드막으로 이루어지는 것이 바람직하다.
전술한 바와 같은 게이트 패턴은 메모리 셀의 게이트 전극을 연결시키는 게이트 라인으로 사용되거나, 선택 트랜지스터의 게이트 전극을 연결시키는 선택 라인(select line;SL)으로 사용될 수 있다. 여기서, 게이트 라인 및 선택 라인은 낸드 플래시 메모리 소자의 스트링을 구성하게 된다.
특히, 상호 인접한 선택 라인들 사이의 갭영역에 위치하는 게이트 라인은 더미 라인(dummy line;DL)으로 사용되는데, 적어도 두 개의 더미 라인(DL)이 형성되는 것이 바람직하다. 여기서, 상호 인접한 더미 라인(DL)들 사이의 갭영역은 후속 공정에 의해 공통 소스 라인이 형성될 영역 즉, 공통 소스 라인 예정 영역(CSL')이 된다.
이때, 상호 인접한 선택 라인(SL) 사이의 갭영역에 더미 라인(DL)이 형성되기 때문에, 패턴의 밀도가 고르게 분포하게 된다. 따라서, 마이크로 로딩 효과(micro loading effect)를 방지할 수 있으므로, 종래에 비해 선택 라인(SL)의 폭(W5)을 감소시킬 수 있다.
도 4b에 도시된 바와 같이, 게이트 패턴이 형성된 결과물의 전면에 스페이서 용 산화막을 형성한 후, 상기 스페이서용 산화막을 스페이서 식각하여 게이트 패턴의 측벽에 스페이서(450)를 형성한다.
이때, 상호 인접한 선택 라인(SL)과 더미 라인(DL) 사이의 갭영역 및 상호 인접한 더미 라인(DL)들 사이의 갭영역은 폭이 좁기 때문에, 스페이서(450)에 의해 매립된다. 따라서, 공통 소스 라인 예정 영역(CSL')이 스페이서에 의해 매립된다.
이어서, 스페이서(450)가 형성된 결과물의 전면에 식각정지막(460)을 형성한다. 여기서, 식각정지막(460)은 질화막으로 이루어지는 것이 바람직하다. 이때, 선택 라인(SL)과 더미 라인(DL) 사이의 갭영역 및 상호 인접한 더미 라인(DL) 사이의 갭영역이 모두 스페이서(450)에 의해 매립되어 있으므로, 상호 인접한 더미 라인(DL) 사이의 갭영역 내에는 식각정지막(460)이 형성되지 않는다. 즉, 공통 소스 라인 예정 영역(CSL')에 식각정지막(460)이 형성되지 않는다. 따라서, 후속 콘택홀 형성시 식각정지막으로 인한 콘택홀 폭 감소를 방지할 수 있다.
도 4c에 도시된 바와 같이, 식각정지막(460)이 형성된 결과물의 전체 구조 상에 층간절연막(470)을 형성한다. 여기서, 층간절연막(470)은 HDP(High Density Plasma) 산화막으로 이루어지는 것이 바람직하다.
이어서, 층간절연막(470) 상에 공통 소스 라인 예정 영역(CSL')을 노출시키면서 제2방향으로 연장되는 라인형의 포토레지스트 패턴(480)을 형성한다.
이때, 후속 콘택홀 형성 공정에서, 더미 라인(DL)에 의한 자기정렬 식각이 가능하므로, 포토레지스트 패턴(480)의 스페이스 폭(W6)은 공통 소스 라인 예정 영역(CSL')의 폭에 비해 크게 형성될 수 있다. 즉, 포토리소그래피 공정의 마진을 확 보할 수 있다.
도 4d에 도시된 바와 같이, 포토레지스트 패턴(480)을 식각 베리어로 층간절연막(470), 식각정지막(460) 및 스페이서(450)를 식각하여 공통 소스 라인 예정 영역(CSL')을 오픈시키는 콘택홀을 형성한다. 여기서, 콘택홀은 더미 라인(DL)들 사이의 갭영역 저면의 기판(400)을 노출시킨다. 이어서, 콘택홀에 도전막을 매립하여 공통 소스 라인(CSL;490)을 형성한다.
여기서, 공통 소스 라인(490)은 더미 라인(DL)과 접하도록 형성되는 것이 바람직하다. 이러한 경우, 공통 소스 라인(490)은 더미 라인과 병렬로 연결되기 때문에, 공통 소스 라인(490)의 저항을 감소시킬 수 있다. 이때, 주변회로 영역의 NMOS 형성을 위한 불순물 주입 공정시, 더미 라인(DL) 영역도 함께 오픈하여 더미 라인(DL) 양측의 기판(400) 내에 불순물 영역을 형성하는 것이 바람직하다. 이를 통해, 소스 라인에 0V의 전압이 인가되는 경우, 더미 라인이 트랜지스터로서 동작하는 것을 방지할 수 있다.
본 명세서에서는 플로팅 게이트 형 비휘발성 메모리 소자 및 그 제조 방법에 대하여 설명하였으나, 이는 설명의 편의를 위한 것일 뿐 본 발명이 이에 한정되는 것은 아니며, 본 발명은 모든 메모리 소자에 대하여 적용 가능하다. 예를 들어, 전하트랩형 비휘발성 메모리 소자와 같이 스트링을 구성하는 게이트 라인 및 선택 라인을 포함하는 메모리 소자에 대하여 적용 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었 으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래기술에 따른 비휘발성 메모리 소자의 레이아웃도.
도 2a 내지 도 2d는 종래기술에 따른 비휘발성 메모리 소자의 제조 공정을 설명하기 위한 공정 단면도.
도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 레이아웃도.
도 4a 내지 도 4d는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 공정을 설명하기 위한 공정 단면도.
[도면의 주요 부분에 대한 부호의 설명]
400: 기판, 410: 터널절연막, 420: 플로팅 게이트 전극, 430: 전하차단막, 440: 콘트롤 게이트 전극, 450:스페이서, 460: 식각정지막, 470: 층간 절연막, 480: 포토레지스트 패턴, 490: 공통 소스 라인

Claims (14)

  1. 삭제
  2. 기판 상에 형성되어 스트링을 구성하는 다수의 게이트 라인 및 선택 라인;
    상호 인접한 상기 선택 라인들 사이의 갭영역에 형성되는 적어도 두 개의 더미 라인; 및
    상호 인접한 상기 더미 라인들 사이에 형성되는 소스 라인
    을 포함하는 메모리 소자.
  3. 제 2 항에 있어서,
    상기 더미 라인은 상기 소스 라인과 접하도록 형성되어, 소스 라인의 저항을 감소시키는 메모리 소자.
  4. 제 3 항에 있어서,
    상기 게이트 라인, 선택 라인 및 더미 라인은 기판 상에 형성된 터널절연막, 플로팅 게이트 전극, 전하차단막 및 콘트롤 게이트 전극으로 이루어지는 메모리 소자.
  5. 제 4 항에 있어서,
    상기 콘트롤 게이트 전극은 폴리실리콘막, 텅스텐막 또는 금속실리사이드막으로 이루어지는 메모리 소자.
  6. 제 3 항에 있어서,
    상기 더미 라인은 상기 더미 라인의 양측 기판 내에 형성된 불순물 영역에 의해, 트랜지스터로서 동작하지 않는 메모리 소자.
  7. 삭제
  8. 기판 상에 터널절연막, 플로팅 게이트 전극용 도전막, 전하차단막 및 콘트롤 게이트 전극용 도전막을 형성하는 단계;
    상기 콘트롤 게이트 전극용 도전막, 전하차단막 및 플로팅 게이트 전극용 도전막을 선택적으로 식각하여, 스트링을 구성하는 다수의 게이트 라인, 선택 라인 및 상호 인접한 상기 선택 라인들 사이의 갭영역에 위치하는 적어도 두 개의 더미 라인을 형성하는 단계:
    상기 게이트 라인, 선택 라인 및 더미 라인이 형성된 결과물의 전체 구조 상에 절연막을 형성하는 단계;
    상기 절연막을 선택적으로 식각하여, 상기 더미 라인 사이의 갭영역 저면의 기판을 노출시키는 콘택홀을 형성하는 단계; 및
    상기 콘택홀 내에 도전막을 매립하여 소스 라인을 형성하는 단계
    를 더 포함하는 메모리 소자 제조 방법.
  9. 제 8 항에 있어서,
    상기 콘택홀을 형성하는 단계는,
    상기 절연막 상에 소스 라인 예정 영역을 노출시키는 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 식각 베리어로 상기 절연막을 식각하여 상기 콘택홀을 형성하는 단계를 포함하는 메모리 소자 제조 방법.
  10. 제 9 항에 있어서,
    상기 포토레지스트 패턴 간의 스페이스 폭은 상기 더미 라인 사이의 갭영역 폭에 비해 큰 값을 갖는 메모리 소자 제조 방법.
  11. 제 10 항에 있어서,
    상기 더미 라인은 상기 소스 라인과 접하도록 형성되어 상기 소스 라인의 저항을 감소시키는 메모리 소자 제조 방법.
  12. 제 11 항에 있어서,
    상기 콘트롤 게이트 전극은 폴리실리콘막, 텅스텐막 또는 금속실리사이드막으로 이루어지는 메모리 소자 제조 방법.
  13. 제 8 항에 있어서,
    상기 절연막 형성 단계는,
    상기 게이트 라인, 선택 라인 및 더미 라인의 측벽에 스페이서를 형성하여 상호 인접한 상기 더미 라인들 사이의 갭영역을 매립시키는 단계;
    상기 스페이서가 형성된 결과물의 전면에 식각정지막을 형성하는 단계; 및
    상기 스페이서가 형성된 결과물의 전체 구조상에 층간절연막을 형성하는 단계를 포함하는 메모리 소자 제조 방법.
  14. 제 13 항에 있어서,
    상기 스페이서는 산화막으로 이루어지고, 상기 식각정지막은 질화막으로 이루어지는 메모리 소자 제조 방법.
KR1020080083988A 2008-08-27 2008-08-27 메모리 소자 및 그 제조 방법 KR101022666B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020080083988A KR101022666B1 (ko) 2008-08-27 2008-08-27 메모리 소자 및 그 제조 방법
US12/413,427 US8253185B2 (en) 2008-08-27 2009-03-27 Memory device and method for fabricating the same
US13/597,141 US8530309B2 (en) 2008-08-27 2012-08-28 Memory device and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080083988A KR101022666B1 (ko) 2008-08-27 2008-08-27 메모리 소자 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20100025282A KR20100025282A (ko) 2010-03-09
KR101022666B1 true KR101022666B1 (ko) 2011-03-22

Family

ID=41724011

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080083988A KR101022666B1 (ko) 2008-08-27 2008-08-27 메모리 소자 및 그 제조 방법

Country Status (2)

Country Link
US (2) US8253185B2 (ko)
KR (1) KR101022666B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9324382B2 (en) 2014-01-03 2016-04-26 Samsung Electronics Co., Ltd. Resistive memory device capable of improving sensing margin of data

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4969707B2 (ja) * 2010-07-08 2012-07-04 パナソニック株式会社 不揮発性半導体記憶装置およびその製造方法
CN102412233A (zh) * 2011-05-23 2012-04-11 上海华力微电子有限公司 一种有效的测试浅沟槽隔离填充能力的测试结构
US9548310B2 (en) * 2014-07-01 2017-01-17 Kabushiki Kaisha Toshiba Semiconductor device
US9768182B2 (en) 2015-10-20 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method for forming the same
DE102016114807B4 (de) 2015-10-20 2020-06-25 Taiwan Semiconductor Manufacturing Company, Ltd. Halbleiterstruktur und Verfahren zum Bilden einer Halbleiterstruktur
KR101917540B1 (ko) 2017-12-11 2018-11-09 성균관대학교산학협력단 수직형 터널링 랜덤 액세스 메모리
KR102111526B1 (ko) * 2018-10-19 2020-06-04 성균관대학교산학협력단 셀렉터 포함 메모리 소자

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006286697A (ja) 2005-03-31 2006-10-19 Toshiba Corp 半導体集積回路装置
KR100691384B1 (ko) 2006-03-27 2007-03-12 삼성전자주식회사 절연막의 열화를 완화시키는 구조의 셀스트링을 가지는불휘발성 반도체 메모리 장치
KR100761409B1 (ko) * 2006-09-29 2007-09-27 주식회사 하이닉스반도체 플래시 메모리 소자 및 그 제조방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100655433B1 (ko) * 2005-04-14 2006-12-08 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조방법
US7773429B2 (en) 2007-02-22 2010-08-10 Hynix Semiconductor Inc. Non-volatile memory device and driving method thereof
US7440327B1 (en) * 2007-04-25 2008-10-21 Sandisk Corporation Non-volatile storage with reduced power consumption during read operations
KR101274205B1 (ko) * 2007-07-13 2013-06-14 삼성전자주식회사 비휘발성 메모리 소자의 동작 방법
KR101192359B1 (ko) * 2007-12-17 2012-10-18 삼성전자주식회사 Ｎａｎｄ 플래시 메모리 소자 및 그 제조 방법
KR101274202B1 (ko) * 2007-12-17 2013-06-14 삼성전자주식회사 웰 전위 제어용 콘택을 가지는 ｎａｎｄ 플래시 메모리소자
US7994565B2 (en) * 2008-04-02 2011-08-09 Sandisk Technologies Inc. Non-volatile storage having a connected source and well
KR101060868B1 (ko) * 2009-05-25 2011-08-31 주식회사 하이닉스반도체 불휘발성 메모리 소자 및 그 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006286697A (ja) 2005-03-31 2006-10-19 Toshiba Corp 半導体集積回路装置
KR100691384B1 (ko) 2006-03-27 2007-03-12 삼성전자주식회사 절연막의 열화를 완화시키는 구조의 셀스트링을 가지는불휘발성 반도체 메모리 장치
KR100761409B1 (ko) * 2006-09-29 2007-09-27 주식회사 하이닉스반도체 플래시 메모리 소자 및 그 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9324382B2 (en) 2014-01-03 2016-04-26 Samsung Electronics Co., Ltd. Resistive memory device capable of improving sensing margin of data

Also Published As

Publication number Publication date
US20100052031A1 (en) 2010-03-04
KR20100025282A (ko) 2010-03-09
US20120319186A1 (en) 2012-12-20
US8530309B2 (en) 2013-09-10
US8253185B2 (en) 2012-08-28

Similar Documents

Publication Publication Date Title
CN111403409B (zh) 三维nand存储器件结构及其制备方法
KR101022666B1 (ko) 메모리 소자 및 그 제조 방법
KR100632634B1 (ko) 플래시 메모리 소자 및 그 제조 방법
KR100849852B1 (ko) 비휘발성 반도체 집적 회로 장치 및 이의 제조 방법
KR101149044B1 (ko) 비휘발성 메모리 소자 및 그 제조 방법
JP2006186378A (ja) ツインビットセル構造のｎｏｒ型フラッシュメモリ素子及びその製造方法
US9214470B2 (en) Non-volatile memory device with vertical memory cells and method for fabricating the same
KR100483588B1 (ko) 난드형 플래시 메모리 소자의 셀렉트 라인 형성 방법
US7394696B2 (en) NAND type non-volatile memory device and method of forming the same
KR20070049731A (ko) 플래시 메모리 및 그 제조방법
US7041555B2 (en) Method for manufacturing flash memory device
US8476694B2 (en) Memory cell, memory device and method for manufacturing memory cell
US20080099821A1 (en) Flash memory device and method of manufacturing the same
US20080203458A1 (en) Semiconductor Memory Device and Method of Fabricating the Same
US20070196983A1 (en) Method of manufacturing non-volatile memory device
WO2006090477A1 (ja) 半導体装置及びその製造方法
KR20130022534A (ko) 비휘발성 메모리 장치 및 그 제조 방법
KR100789610B1 (ko) 플래시 메모리 소자의 제조 방법
KR100645197B1 (ko) Ｎａｎｄ형 플래쉬 메모리 소자의 제조 방법
KR20080061151A (ko) 플래시 메모리 소자의 제조 방법
KR20080004305A (ko) 플래시 메모리 소자의 제조방법
KR100528470B1 (ko) 플래시 기억 소자 및 그 제조방법
KR20080022950A (ko) 반도체 메모리 소자 및 그것의 제조 방법
KR100939411B1 (ko) 반도체 소자의 콘택 플러그 및 그의 제조 방법
KR20100079382A (ko) 플래시 메모리 소자 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee