DE102016114807B4

DE102016114807B4 - Halbleiterstruktur und Verfahren zum Bilden einer Halbleiterstruktur

Info

Publication number: DE102016114807B4
Application number: DE102016114807.5A
Authority: DE
Inventors: Chiang-Ming Chuang; Chien-Hsuan Liu; Chih-Ming Lee; Kun-Tsang Chuang; Hung-Che Liao; Hsin-Chi Chen
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2015-10-20
Filing date: 2016-08-10
Publication date: 2020-06-25
Anticipated expiration: 2036-08-11
Also published as: DE102016114807A1

Abstract

Halbleiterstruktur, umfassend:ein Halbleitersubstrat (210);mindestens ein erhabenes Dummy-Merkmal (DF), das auf dem Halbleitersubstrat (210) vorhanden ist, wobei das erhabene Dummy-Merkmal (DF) eine Zellregion (CR) auf dem Halbleiterbereich einkreist;mindestens eine Speicherzelle (MC), die auf der Zellregion (CR) vorhanden ist; undmindestens eine Wortleitung, die benachbart zur Speicherzelle (MC) vorhanden ist.

Description

ALLGEMEINER STAND DER TECHNIK
Vorrichtungen, die aus Halbleitermaterialien hergestellt sind, werden verwendet, um Speicherschaltungen in elektrischen Komponenten und Systemen zu erzeugen. Speicherschaltungen sind das Grundgerüst solcher Vorrichtungen, da Daten und Anweisungssätze darin gespeichert werden. Eine Maximierung der Anzahl von Speicherelementen pro Einheitsbereich auf solchen Schaltungen minimiert ihre Kosten und bringt somit Schwung in die Entwicklung solcher Schaltungen.
Halbleiterstrukturen des Standes der Technik sind beschrieben in US 2008/0106934 A1 , US 2005/0139905 A1 , US 2007/0241386 A1 und US 2010/0052031 A1 .
Die Erfindung sieht eine Halbleiterstruktur gemäß Anspruch 1, eine Halbleiterstruktur gemäß Anspruch 9 und ein Verfahren gemäß Anspruch 11 vor. Ausgestaltungen sind in den abhängigen Ansprüchen angegeben.
Figurenliste
Aspekte der vorliegenden Offenbarung sind am besten aus der folgenden ausführlichen Beschreibung zu verstehen, wenn diese mit den beiliegenden Figuren zu lesen sind. Es sei klargestellt, dass gemäß der Standardpraxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. In der Tat können die Abmessungen der verschiedenen Merkmale willkürlich erhöht oder reduziert werden.

1 ist ein Flussdiagramm eines Verfahrens zum Bilden einer Halbleiterstruktur gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
2A bis 2E und 2G bis 2L sind Querschnittsansichten einer Halbleiterstruktur bei mehreren Zwischenstufen des Verfahrens zum Bilden der Halbeiterstruktur gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
2F ist eine schematische Draufsicht der Halbleiterstruktur aus 2E.
3A ist eine Draufsicht einer Halbleiterstruktur gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
3B ist eine Querschnittsansicht entlang der Linie 3B-3B aus 3A.
4 ist eine Draufsicht einer Halbleiterstruktur gemäß einigen Ausführungsformen der vorliegenden Offenbarung.

AUSFÜHRLICHE BESCHREIBUNG
Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zur Implementierung unterschiedlicher Merkmale des bereitgestellten Gegenstands bereit. Spezifische Beispiele von Komponenten und Anordnungen sind nachstehend zur Vereinfachung der vorliegenden Offenbarung beschrieben. Diese sind natürlich reine Beispiele und sollen nicht einschränkend sein. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der nun folgenden Beschreibung Ausführungsformen beinhalten, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen beinhalten, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet sind, sodass das erste und das zweite Merkmal nicht in direktem Kontakt stehen. Zudem kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und schreibt selbst keine Beziehung zwischen den verschiedenen erläuterten Ausführungsformen und/oder Konfigurationen vor.
Ferner können räumliche Begriffe wie „unterhalb“, „unter“, „unterer“, „über“, „oberer“ und dergleichen hierin zur Erleichterung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element(en) oder Merkmal(en), die in den Figuren veranschaulicht sind, zu beschreiben. Die räumlichen Ausdrücke sollen neben den in den Figuren dargestellten Ausrichtungen andere Ausrichtungen der Vorrichtung umfassen, die verwendet wird oder in Betrieb ist. Die Vorrichtung kann anderweitig ausgerichtet sein (um 90 Grad oder in anderen Ausrichtungen gedreht sein) und die hierin verwendeten räumlichen Deskriptoren können gleichermaßen entsprechend interpretiert werden.
1 ist ein Flussdiagramm eines Verfahrens 100 zum Bilden einer Halbleiterstruktur gemäß einigen Ausführungsformen der vorliegenden Offenbarung. 2A bis 2E und 2G bis 2L sind Querschnittsansichten der Halbleiterstruktur 200 bei mehreren Zwischenstufen des Verfahrens 100 zum Bilden der Halbleiterstruktur 200 gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Es versteht sich, dass zusätzliche Schritte vor, während oder nach dem Verfahren 100 implementiert werden können und einige der beschriebenen Schritte durch andere Ausführungsformen des Verfahrens 100 ersetzt oder beseitigt werden können. Die Halbleiterstruktur 200 und das zugehörige Herstellungsverfahren 100 werden zusammen unter Bezugnahme auf die verschiedenen Figuren beschrieben.
Unter Bezugnahme auf 1 und 2A beginnt das Verfahren 100 bei Schritt 102 durch Bilden mindestens einer Isolierstruktur 212 in einem Substrat 210. In einigen Ausführungsform ist das Substrat 210 ein Siliciumsubstrat. In einigen anderen Ausführungsformen kann das Substrat 210 aus anderen Materialien hergestellt ein, darunter Silicium, Kohlenstoff, Germanium, Gallium, Arsen, Stickstoff, Aluminium, Indium und/oder Phosphor. Das Substrat 210 kann auch ein Bulksubstrat sein oder eine Halbleiter-auf-Isolator-(Semiconductor-On-Isolator = SOI)-Struktur aufweisen.
Die Isolierstruktur 212 wie eine flache Grabenisolation (Shallow Trench Isolation = STI) oder eine lokale Oxidation von Silicium (Local Oxidation Of Silicon = LOCOS) kann in dem Substrat 210 angeordnet sein, um mindestens eine aktive Region AR elektrisch zu isolieren. In einigen Ausführungsformen kann die Bildung eines STI-Merkmals das Trockenätzen eines Grabens in dem Substrat 210 und das Füllen des Grabens mit mindestens einem Isoliermaterial wie Siliciumoxid, Siliciumnitrid oder Siliciumoxynitrid beinhalten. Der gefüllte Graben kann eine mehrschichtige Struktur wie eine thermische Oxid-Innenisolierung aufweisen, die mit Siliciumnitrid oder Siliciumoxid gefüllt ist. In einigen Ausführungsformen kann die STI-Struktur unter Verwendung einer Verarbeitungssequenz wie: Züchten eines Pad-Oxids, Bilden einer chemischen Niederdruck-Dampfabscheidungs-(Low Pressure Chemical Vapor Deposition = LPCVD)-Nitridschicht, Strukturieren einer STI-Öffnung mittels Photoresist und Maskierung, Ätzen eines Grabens in das Substrat, wahlweise Züchten einer thermischen Oxidgraben-Innenisolierung, um die Grabengrenzfläche zu verbessern, Füllen des Grabens mit chemischem Dampfphasenabscheidungs-(Chemical Vapor Deposition = CVD)-Oxid unter Verwendung einer chemisch-mechanischen Polier-(CMP)-Bearbeitung zum Zurückätzen und Planarisieren und Anwenden eines Nitridabscheidungsprozesses, um das Siliciumnitrid zu entfernen.
Falls das Substrat 210 eine Halbleiter-auf-Isolator-(SOI)-Struktur aufweist, kann der Graben tief genug sein, um die vergrabene Oxidschicht zu erreichen, sodass die anschließend gebildeten Vorrichtungen in dielektrischen Materialien eingeschlossen sind und somit der Leckstrom reduziert wird.
Das Verfahren 100 geht weiter zu Schritt 104, indem mindestens eine Speicherzelle und mindestens ein Dummy-Merkmal auf dem Substrat 210 gebildet wird. 2B bis 2F veranschaulichen die Bildung der Speicherzellen MC und der Dummy-Merkmale DF. 2F ist eine schematische Draufsicht der Halbleiterstruktur 200 aus 2E.
Unter Bezugnahme auf 2B werden nacheinander eine Durchtunnelungsschicht 220, eine Floating-Gate-Schicht 230, eine Sperrschicht 240, eine Steuer-Gate-Schicht 250, eine erste Deckschicht 260 und eine zweite Deckschicht 270 auf dem Substrat 210 gebildet.
Die Durchtunnelungsschicht 220 kann eine Oxidschicht sein, die durch einen beliebigen Oxidprozess wie thermische Nass- oder Trockenoxidation oder durch einen In-situ-Dampferzeugungs-(In-Situ Steam Generation = ISSG)-Prozess in einer Umgebung, die H₂O, NO oder eine Kombination davon umfasst, oder durch eine chemische Dampfphasenabscheidungs-(CVD)-Technik gebildet wird, bei der Tetra-Ethyl-Ortho-Silikat (TEOS) und Sauerstoff als Vorläufer verwendet werden. Die Durchtunnelungsschicht 220 kann auch mindestens ein „high-k“-dielektrisches Material wie Hafniumdioxid (HfO₂), Siliciumnitrid, Siliciumoxynitrid oder dergleichen enthalten. In einigen Ausführungsformen ist die Durchtunnelungsschicht 220 weniger als etwa 200 Angström dick. Man wird jedoch zu schätzen wissen, dass die in der Spezifikation zitierten Abmessungen Beispiele sind und dass sich diese Abmessungen mit der Skalierung von integrierten Schaltungen ändern.
Die Floating-Gate-Schicht 230, die manchmal auch als eine Speicherschicht bezeichnet wird, ist auf der Durchtunnelungsschicht 220 ausgebildet. In einigen Ausführungsformen ist die Floating-Gate-Schicht 230 eine dielektrische Schicht mit einer hohen Haftstellendichte, die Nitrid enthalten kann. Ladungen werden in der Floating-Gate-Schicht 230 um Haftstellen gespeichert. Als Alternative weist die Floating-Gate-Schicht 230 mindestens ein leitfähiges Material wie Polysilicium, amorphes Silicium oder dergleichen auf.
Die Sperrschicht 240 kann ein dielektrisches Material mit niedrigem Leckstrom wie HfO₂ oder andere dielektrische Materialien wie Siliciumoxid enthalten. Die Sperrschicht 240 kann zum Beispiel durch physikalische Dampfphasenabscheidung (PVD), chemische Atomschicht-Dampfphasenabscheidung (Atomic Layer Chemical Vapor Deposition = ALCVD), metallorganische CVD (MOCVD) oder dergleichen gebildet werden. Die effektive Oxiddicke der Sperrschicht 240 kann weniger als etwa 170 Angström betragen.
In einigen Ausführungsformen enthält die Steuer-Gate-Schicht 250 dotiertes Polysilicium. Zum Beispiel kann die Steuer-Gate-Schicht 250 stark mit Phosphor, Arsen oder Bor dotiert sein. Das Verfahren zum Bilden der Steuer-Gate-Schicht 250 kann zum Beispiel die PVD beinhalten. Die erste Deckschicht 260 ist eine dielektrische Schicht und kann aus einem dielektrischen Material wie Oxid, Nitrid, Oxynitrid oder Kombinationen davon gebildet sein. Die zweite Deckschicht 270 ist eine dielektrische Schicht und kann aus Siliciumnitrid hergestellt sein.
Die Sperrschicht 240, die Steuer-Gate-Schicht 250, die erste Deckschicht 260 und die zweite Deckschicht 270 werden dann strukturiert. Es wird auf 2C Bezug genommen. 2C veranschaulicht eine resultierende Struktur nach dem Strukturieren der Struktur, die in 2B dargestellt ist. Die Sperrschichten 240a, die Steuer-Gate-Schichten 250a, die ersten Deckschichten 260a und die zweiten Deckschichten 270a werden gebildet und als der Stapel ST1 gestapelt und die Sperrschichten 240b, die Steuer-Gate-Schichten 250b, die ersten Deckschichten 260b und die zweiten Deckschichten 270b werden gebildet und als der Stapel ST2 gestapelt. Wenngleich dies nicht dargestellt ist, umgeben die Stapel ST2 die Stapel ST1. Die Stapel ST1 und ST2 sind jeweilige Abschnitte von Speicherzellen und Dummy-Merkmalen, die in nachfolgenden Prozessen gebildet werden.
Es wird auf 2D Bezug genommen. Mehrere erste Seitenwandabstandshalter 282 werden an Seitenwänden der Stapel ST1 und der Stapel ST2 gebildet. Die ersten Seitenwandabstandshalter 282 können aus Nitrid, Siliciumnitrid und/oder anderen dielektrischen Materialien hergestellt sein.
Es wird auf 2E Bezug genommen. Die Floating-Gate-Schicht 230 (unter Bezugnahme auf 2D) wird strukturiert, um die Floating-Gate-Schichten 230a und 230b zu bilden. Hierin kann ein Trockenätzprozess ausgeführt werden. Die zweiten Deckschichten 270a, die zweiten Deckschichten 270b und die ersten Seitenwandabstandshalter 282 werden als Masken verwendet, um ein Wegätzen der Steuer-Gate-Schichten 250a und der Steuer-Gate-Schichten 250b zu verhindern.
Nach dem Strukturierungsprozess werden mindestens eine Speicherzelle MC und mindestens ein Dummy-Merkmal DF auf dem Substrat 210 gebildet. Wie in 2E dargestellt, weist jede der Speicherzellen MC einen Stapel aus, von unten nach oben, der Floating-Gate-Schicht 230a, der Sperrschicht 240a, der Steuer-Gate-Schicht 250a, der ersten Deckschicht 260a und der zweiten Deckschicht 270a auf. Jedes der Dummy-Merkmale DF weist einen Stapel aus, von unten nach oben, der Floating-Gate-Schicht 230b, der Sperrschicht 240b, der Steuer-Gate-Schicht 250b, der ersten Deckschicht 260b und der zweiten Deckschicht 270b auf.
Nach der Bildung der Speicherzellen MC und der Dummy-Merkmale DF wird mindestens eine Source-Region SR in dem Substrat 210 zwischen mindestens einem Paar der Speicherzellen MC gebildet. In einigen Ausführungsformen kann die Source-Region SR durch einen oder mehrere Ionenimplantationsprozesse gebildet werden. Als Alternative kann die Source-Region SR Abschnitte einer Epitaxieschicht sein. Wenngleich dies nicht dargestellt ist, kann sich die Source-Region SR in einigen Ausführungsformen unterhalb von Randabschnitten der Floating-Gate-Schichten 230a erstrecken.
Es wird auf 2E und 2F Bezug genommen. 2F ist eine Draufsicht der Halbleiterstruktur 200 gemäß einigen Ausführungsformen der vorliegenden Offenbarung, wohingegen 2E die Querschnittsansicht entlang der Linie 2E-2E aus 2F ist. In 2F sind die Isolierstrukturen 212 als die Region dargestellt, die durch die gestrichelten Linien angegeben ist, und die Speicherzellen MC und die Dummy-Merkmale DF sind als schraffierte Strukturen dargestellt.
Die Dummy-Merkmale DF umgeben die Speicherzellen MC. Zur Verdeutlichung definiert mindestens eines der Dummy-Merkmale DF eine Zellregion CR und eine Nicht-Zellregion NR des Substrats 210. Die mehreren Speicherzellen MC sind auf der Zellregion CR für eine Flash-Speichervorrichtung angeordnet. Andere Nicht-Speichervorrichtungen wie Kernvorrichtungen können auf der Nicht-Zellregion NR ausgebildet sein. In den vorliegenden Ausführungsformen umkreisen die Dummy-Merkmale DF die Speicherzellen MC. Genauer bilden die Vorsprünge der Dummy-Merkmale DF auf dem Substrat 210 geschlossene Graphen wie Rechtecke, welche die Vorsprünge der Speicherzellen MC auf dem Substrat 210 umschließen. In einigen Ausführungsformen können die geschlossenen Graphen Kreise, Quadrate oder Trapeze sein, die keine Rechtecke sind, dargestellt in 2F. Wenngleich dies nicht dargestellt ist, können die Vorsprünge der Dummy-Merkmale DF auf dem Substrat 210 die geschlossenen Graphen nicht bilden, sondern die Speicherzellen MC können von den Dummy-Merkmalen teilweise umgeben sein.
Hierin sind die Speicherzellen MC von zwei Dummy-Merkmalen DF umgeben, wobei eines der Dummy-Merkmale DF auf der Isolierstruktur 212 ausgebildet ist und das andere der Dummy-Merkmale DF weg von der Isolierstruktur 212 ausgebildet ist. Allerdings sollen die Anzahl und die Positionen der Dummy-Merkmale DF verschiedene Ausführungsformen der vorliegenden Offenbarung nicht einschränken. In einigen Ausführungsformen sind die Speicherzellen MC von einem Dummy-Merkmal DF umgeben. In einigen Ausführungsformen können die Dummy-Merkmale DF alle auf der Isolierstruktur 212 oder alle weg von der Isolierstruktur 212 und außerhalb der aktiven Region AR gebildet sein.
In 2F sind mehrere vorbestimmte Regionen DR' benachbart zu den Speicherzellen MC vorhanden, die als die Regionen beschrieben sind, die durch gestrichelte Linien und mit einem Punktmuster gefüllt angegeben sind. Die vorbestimmten Regionen DR' zeigen Position von mehreren Drain-Regionen an, die in den anschließenden Prozessen gebildet werden sollen. Die Konfiguration der hierin dargestellten gemeinsamen Source-Regionen SR soll verschiedene Ausführungsformen der vorliegenden Offenbarung nicht einschränken. In einigen Ausführungsformen kann mindestens eine gemeinsame Drain-Region zwischen mindestens einem Paar der Speicherzellen angeordnet sein und Source-Regionen sind jeweils benachbart zu den Speicherzellen angeordnet.
Unter Bezugnahme auf 2G sind nach einer Ionenimplantation mehrere zweite Seitenwandabstandshalter 284 benachbart zu den ersten Seitenwandabstandshaltern 282 auf den Seitenwänden der Speicherzellen MC und den Dummy-Merkmalen DF ausgebildet. Die zweiten Seitenwandabstandshalter 284 können aus Oxid, der Kombination von Oxid, Nitrid und Oxid (ONO) und/oder anderen dielektrischen Materialien hergestellt sein.
Hierin haben die zweiten Seitenwandabstandshalter 284 auf den gegenüberliegenden Seitenwänden der Dummy-Merkmale DF die gleiche Struktur, während die zweiten Seitenwandabstandshalter 284 auf den gegenüberliegenden Seitenwänden der Speicherzellen MC jeweils unterschiedliche Strukturen aufweisen. Zum Beispiel weisen die zweiten Seitenwandabstandshalter 284 benachbart zu den Dummy-Merkmalen DF und einer der zweiten Seitenwandabstandshalter 284 benachbart zu den Speicherzellen MC eine dickere Dicke benachbart zu der Steuer-Gate-Schicht 250a und 250b eine dickere Dicke und benachbart zu der Floating-Gate-Schicht 230a bzw. 230b eine dünnere Dicke auf. Der andere der zweiten Seitenwandabstandshalter 284 benachbart zu den Speicherzellen MC weist eine gleichmäßigere Dicke auf als diejenige der zweiten Seitenwandabstandshalter 284 benachbart zu den Dummy-Merkmalen DF.
Wenngleich dies nicht dargestellt ist, können in einigen anderen Ausführungsformen die zweiten Seitenwandabstandshalter 284 benachbart zu den Dummy-Merkmalen DF die gleichen sein wie die jeweiligen zweiten Seitenwandabstandshalter 284 benachbart zu den Speicherzellen MC. Als Alternative können die zweiten Seitenwandabstandshalter 284 benachbart zu den Dummy-Merkmalen DF unterschiedliche Strukturen von einem der zweiten Seitenwandabstandshaltern 284 benachbart zu den Speicherzellen MC aufweisen.
Unter Bezugnahme auf 1 und 2H geht das Verfahren 100 durch Bilden einer Gate-Elektrodenschicht 290 auf den Speicherzellen MC und den Dummy-Merkmalen DF weiter zu Schritt 106. Unter Bezugnahme auf 2H wird die Gate-Elektrodenschicht 290 über dem Substrat 210 und über den Speicherzellen MC und den Dummy-Merkmalen DF liegend gebildet. Die Gate-Elektrodenschicht 290 kann aus Polysilicium hergestellt sein. Als Alternative kann die Gate-Elektrodenschicht 290 dotiertes Polysilicium, amorphes Silicium, andere geeignete leitfähige Materialien oder Kombinationen davon sein. Die Gate-Elektrodenschicht 290 kann durch CVD, plasmagestützte chemische Dampfphasenabscheidung (Plasma-Enhanced CVD = PECVD), LPCVD oder andere geeignete Prozesse gebildet werden.
Hierin weist die Gate-Elektrodenschicht 290 obere Abschnitte 292, obere Abschnitte 294, versenkte Abschnitte 296 und mindestens einen versenkten Abschnitt 298 auf. Die oberen Abschnitte 292 sind auf den Dummy-Merkmalen DF angeordnet. Die oberen Abschnitte 294 sind auf den Speicherzellen MC angeordnet. Die versenkten Abschnitte 296 sind zwischen den Dummy-Merkmalen DF und/oder den Speicherzellen MC angeordnet. Der versenkte Abschnitt 298 ist außerhalb des äußersten Dummy-Merkmals DF angeordnet. Die oberen Abschnitte 292, die oberen Abschnitte 294, die versenkten Abschnitte 296 und die versenkten Abschnitte 298 können im Wesentlichen die gleiche Dicke aufweisen. Die obere Oberfläche S2 der Gate-Elektrodenschicht 290 kann sich an diejenige der resultierenden Struktur aus 2F anpassen, sodass Vorsprünge der oberen Abschnitte 292 der Gate-Elektrodenschicht 290 auf dem Substrat 210 ein Profil aufweisen, das dem der geschlossenen Graphen der Dummy-Merkmale DF in 2F ähnlich ist, und die Gate-Elektrodenschicht 290 kann mindestens eine Aussparung R1 darin bilden.
Unter Bezugnahme auf 1 und 2I geht das Verfahren 100 durch Aufbringen eines fließfähigen Materials 300 auf die Gate-Elektrodenschicht 290 weiter zu Schritt 108.
In Abwesenheit der Dummy-Merkmale DF kann die Gate-Elektrodenschicht 290 in der Nicht-Zellregion NR flach sein und das darauf aufgebrachte fließfähige Material 300 kann weg von dem Substrat 210 strömen (zum Beispiel weg von der Zellregion CR), sodass das fließfähige Material 300, das auf die Gate-Elektrodenschicht 290 beschichtet ist, zu dünn auf den versenkten Abschnitten 296 sein kann. Das dünne fließfähige Material 300 stellt wenig Schutz gegen die nachfolgenden Ätzprozesse bereit.
In einigen Ausführungsformen schränken die Dummy-Merkmale DF, welche die Speicherzellen MC umgeben, den Fluss des fließfähigen Materials 300 ein. Einerseits ist das fließfähige Material 300, das auf die Gate-Elektrodenschicht 290 aufgebracht wird, mindestens teilweise in den Aussparungen R1 durch die oberen Abschnitte 292 begrenzt. Andererseits erhöht die Konfiguration der Dummy-Merkmale DF die Kontaktfläche zwischen dem fließfähigen Material 300 und der Gate-Elektrodenschicht 290, weshalb eine Adhäsionskraft dazwischen verbessert wird und die Strömungsrate des fließfähigen Materials 300 verringert werden kann. Daher wird verhindert, dass das fließfähige Material 300 weg von der Zellregion CR fließt. Durch die Konfiguration wird das fließfähige Material 300 auf den versenkten Abschnitten 296 verdickt. Zum Beispiel weist das fließfähige Material 300 auf den versenkten Abschnitten 296 eine dickere Dicke T1 als eine Dicke T2 des fließfähigen Materials 300 auf dem versenkten Abschnitt 298 auf, der sich außerhalb des äußersten Dummy-Merkmals DF in der Nicht-Zellregion NR befindet.
Zudem verändert sich unter dem Einfluss der Schwerkraft die Dicke des fließfähigen Materials 300 allmählich basierend auf der Variation der Höhen der Gate-Elektrodenschicht 290. Um genau zu sein, kann das fließfähige Material 300 eine Dicke T3 auf den oberen Abschnitten 292 und 294 der Gate-Elektrodenschicht 290 aufweisen, wobei die Dicke T1 auf den versenkten Abschnitten 296 der Gate-Elektrodenschicht 290 dicker als die Dicke T3 ist.
Aufgrund der Variation der Dicke des fließfähigen Materials 300 ist die obere Oberfläche S1 des fließfähigen Materials 300 gleichmäßiger als die obere Oberfläche S2 der 1 Gate-Elektrodenschicht 290. Das heißt, die obere Oberfläche S1 der Halbleiterstruktur 200 in 2I ist gleichmäßiger als die obere Oberfläche S2 der Halbleiterstruktur 200 in 2H.
In einigen Ausführungsformen weist das fließfähige Material 300 eine niedrige Viskosität in einem Bereich von 1 Mikropascal-Sekunde bis 300 Pascal-Sekunden auf. In einigen Ausführungsformen ist das fließfähige Material 300 eine untere Antireflexionsbeschichtung (BARC), die anorganisches oder organisches Material enthält. In einigen Ausführungsformen enthält das fließfähige Material 300 organisches Material, das lichthärtbar ist. Zum Beispiel kann das fließfähige Material 300 ein Photoresist sein. Als Alternative kann das fließfähige Material 300 andere entfernbare Materialien sein. Das fließfähige Material 300 kann mittels geeigneter Aufschleudertechniken gebildet werden.
Unter Bezugnahme auf 1, 2I und. 2J geht das Verfahren 100 durch Entfernen des fließfähigen Materials 300 und mindestens eines Abschnitts der Gate-Elektrodenschicht 290 über den Speicherzellen MC und den Dummy-Merkmalen DF weiter zu Schritt 110.
Hierin wird ein Rückätzprozess ausgeführt. Der Rückätzprozess kann ohne Maskieren der Regionen zwischen den Dummy-Merkmalen DF und/oder den Speicherzellen MC ausgeführt werden. Der Rückätzprozess verringert die Höhe der oberen Oberfläche S1 der Halbleiterstruktur 200 und kann stoppen, wenn die oberen Oberflächen der Speicherzellen MC freigelegt werden. Aufgrund des Schutzes des fließfähigen Materials 300 mit variierender Dicke kann der Rückätzprozess das fließfähige Material 300, die oberen Abschnitte 292 und die oberen Abschnitte 294 entfernen, während mindestens Abschnitte der versenkten Abschnitte 296 und der versenkten Abschnitte 298 der Gate-Elektrodenschicht 290 zurückgelassen werden. Daher bleibt, wie in 2J dargestellt, die restliche Gate-Elektrodenschicht 290' zurück.
Mit anderen Worten, da die Konfiguration der Dummy-Merkmale DF das fließfähige Material 300 über den versenkten Abschnitten 296 verdickt und die obere Oberfläche der Halbleiterstruktur 200 gleichmäßiger macht (z. B. die Oberfläche S1 gleichmäßiger ist als die Oberfläche S2), kann die restliche Gate-Elektrodenschicht 290' verdickt sein und auch eine gleichmäßige obere Oberfläche S3 aufweisen.
Hier kann die Dicke der restlichen Gate-Elektrodenschicht 290' mit Ätzraten der Gate-Elektrodenschicht 290 und des fließfähigen Materials 300 und einer Differenz zwischen der Dicke T3 und der Dicke T1 des fließfähigen Materials 300 in Beziehung stehen. In einigen Ausführungsformen wird die resultierende obere Oberfläche S3 der restlichen Gate-Elektrodenschicht 290' unter den oberen Oberflächen der Speicherzellen MC und den Dummy-Merkmalen eingestellt. Wenngleich nicht dargestellt, kann als Alternative in einigen Ausführungsformen die resultierende obere Oberfläche S3 der restlichen Gate-Elektrodenschicht 290' mit den oberen Oberflächen der Speicherzellen MC und den Dummy-Merkmalen im Wesentlichen ausgerichtet sein.
Unter Bezugnahme auf 1, 2J und 2K geht das Verfahren 100 durch Strukturieren der restlichen Gate-Elektrodenschicht 290' zur Bildung von Wortleitungen 290a und einem Lösch-Gate 290b weiter zu Schritt 108. Wie in 2K dargestellt, ist mindestens eine der Wortleitungen 290a benachbart zu der Floating-Gate-Schicht 230a und der Steuer-Gate-Schicht 250a einer der Speicherzellen MC gebildet und das Lösch-Gate 290b ist zwischen mindestens einem Paar der Speicherzellen MC und benachbart zu den Floating-Gate-Schichten 230a und den Steuer-Gate-Schichten 250a des Paars der Speicherzellen MC gebildet. Da durch die Konfiguration der Dummy-Merkmale DF die restliche Gate-Elektrodenschicht 290' (unter Bezugnahme auf 2J) verdickt ist und die obere Oberfläche S3 aufweist (unter Bezugnahme auf 2J), wie oben erläutert, wird verhindert, dass das Substrat 210 während der Strukturierung der restlichen Gate-Elektrodenschicht 290' überätzt wird.
Hierin wird die restliche Gate-Elektrodenschicht 290' benachbart zu den Dummy-Merkmalen DF nicht entfernt. In einigen Ausführungsformen kann die restliche Gate-Elektrodenschicht 290' benachbart zu den Dummy-Merkmalen DF während der Bildung der Wortleitungen 290a entfernt werden.
Unter Bezugnahme auf 1 und 2L können nach der Bildung der Wortleitungen 290a und des Lösch-Gates 290b die Drain-Regionen RD in dem Substrat 210 benachbart zu den Speicherzellen MC gebildet werden. Die Drain-Regionen DR können durch einen oder mehrere Ionenimplantationsprozesse gebildet werden. Als Alternative können die Drain-Regionen DR Abschnitte einer Epitaxieschicht sein. Die Drain-Regionen DR können sich unterhalb der Randabschnitte der Wortleitungen 290a erstrecken bzw. diffundieren und werden mit Wortleitungen eines anderen Paars der Speicherzellen geteilt (nicht dargestellt).
Die Halbleiterstruktur 200 wird mit den mehreren Speicherzellen MC gebildet, wobei jede der Speicherzellen MC durch Anlegen verschiedener Spannungen an die verschiedenen Abschnitte für die Speicherzelle MC (d. h. die Wortleitung 290a, das Lösch-Gate 290b, die Drain-Regionen DR, die Source-Regionen SR und die Steuer-Gate-Schicht 250a, die mit der Speicherzelle MC verknüpft ist) gelöscht, programmiert und gelesen werden kann. Hierin werden die Arbeitsabläufe einer ausgewählten Speicherzelle MC kurz erläutert.
In einigen Ausführungsformen der vorliegenden Offenbarung findet ein Programmiervorgang (auch als ein Schreibvorgang bezeichnet) in einer Kanalregion CR zwischen der Worteleitung 290a und der Floating-Gate-Schicht 230a der ausgewählten Speicherzelle MC durch eine effiziente Heiße-Elektronen-Einspritzung statt. Die Wortleitungen 290a werden auch als Auswahl-Gates bezeichnet, die den Abschnitt der Kanalregion CR unter den Wortleitungen 290a ein- oder abschalten kann. Während des Programmiervorgangs der ausgewählten Speicherzelle MC wird die Kanalregion CR unter der Wortleitungen 290a eingeschaltet, eine mittlere Spannung wird an die Source-Region SR angelegt, um die heißen Elektronen zu erzeugen, und die Steuer-Gate-Schicht 250a kann auf eine hohe Spannung geladen werden. Durch die Konfigurationen fließen Elektronen aus der Source-Region SR in die Kanal-Region CR und springen danach von der Kanal-Region CR hoch und werden in der Floating-Gate-Schicht 230a gespeichert.
Während eines Löschvorgangs der ausgewählten Speicherzelle MC wird ein elektrisches Feld zwischen der Floating-Gate-Schicht 230a und dem Lösch-Gate 290b aufgebaut, sodass sich Elektronen in der Floating-Gate-Schicht 230a zum Lösch-Gate 290b bewegen. In einigen Beispielen ist in dem Betrieb der ausgewählten Speicherzelle MC die Steuer-Gate-Schicht 250a entweder geerdet oder negativ geladen, das Lösch-Gate 290b ist positiv geladen und die Wortleitung 290a und die Drain-Region DR können massefrei sein. Da eine Kombination des ersten Seitenwandabstandshalters 282 und des zweiten Seitenwandabstandshalters 284 zwischen der Floating-Gate-Schicht 230a der ausgewählten Speicherzelle MC und dem Lösch-Gate dünner als eine Kombination des ersten Seitenwandabstandshalters 282 und des zweiten Seitenwandabstandshalters 284 zwischen der Steuer-Gate-Schicht 250a der ausgewählten Speicherzelle MC und dem Lösch-Gate 290b ist, können Ladungen aus der Floating-Gate-Schicht 230a zum Lösch-Gate 290b gelöscht werden.
Während eines Lesevorgangs wird eine Spannung an die Wortleitung 290a der ausgewählten Speicherzelle MC angelegt, um den Abschnitt der Kanalregion CR unter der Wortleitung 290a einzuschalten. Falls die Floating-Gate-Schicht 230a der ausgewählten Speicherzelle MC mit Elektronen programmiert ist, ist der Abschnitt der Kanalregion CR unter der Floating-Gate-Schicht 230a nicht leitend oder stellt nur eine geringe Leitfähigkeit bereit. Falls die Floating-Gate-Schicht 230a der ausgewählten Speicherzelle MC nicht mit Elektronen programmiert ist (in einem gelöschten Zustand, ist die Kanalregion CR unter der Floating-Gate-Schicht 230a nicht leitfähig. Die Leitfähigkeit der Kanalregion CR wird erfasst, um zu bestimmen, ob die Floating-Gate-Schicht 230a mit Elektronen programmiert ist oder nicht.
Hierin werden die Speicherzellen MC und die Dummy-Merkmale DF durch im Wesentlichen die gleichen Schritte gebildet, wobei die Stapelschichten der Speicherzellen MC im Wesentlichen die gleichen wie diejenigen der Dummy-Merkmale DF sein können. Der Fachmann wird erkennen, dass die Lehren auch für andere Halbleiterstrukturen gelten.
3A ist eine Draufsicht einer Halbleiterstruktur 200 gemäß einigen Ausführungsformen der vorliegenden Offenbarung. 3B ist eine Querschnittsansicht entlang der Linie 3B-3B aus 3A. Die Halbleiterstruktur 200 aus 3A und 3B ist der Halbleiterstruktur 200 aus 2L ähnlich, wobei der Unterschied zwischen der Halbleiterstruktur 200 aus 3A und 3B und der Halbleiterstruktur 200 aus 2L Folgendes umfasst: Das Dummy-Merkmal DF ist auf der aktiven Region AR angeordnet, die durch die Isolierstruktur 212 definiert ist. Hierin weist die Zellregion CR einen Bereich auf, der kleiner als derjenige der aktiven Region AR ist.
Wie oben dargestellt, umgibt das Dummy-Merkmal DF die Speicherzellen MC, und daher begrenzt das Dummy-Merkmal das fließfähige Material 300 (das sich auf das fließfähige Material300 in 2I bezieht), um in der Zellregion CR zu bleiben. Durch die Konfiguration während der Bildung der Wortleitungen 290a und des Lösch-Gates 290b wird verhindert, dass das Substrat 210 überätzt wird. Andere Details der Ausführungsformen aus 3A und 3B sind denjenigen der Ausführungsformen aus 2L ähnlich und werden daher hierin nicht wiederholt.
4 ist eine Draufsicht einer Halbleiterstruktur 200 gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Die Halbleiterstruktur 200 aus 4 ist der Halbleiterstruktur 200 aus 2L ähnlich, wobei der Unterschied zwischen der Halbleiterstruktur 200 aus 4 und der Halbleiterstruktur 200 aus 2L Folgendes umfasst: Das Dummy-Merkmal DF weist mindestens eine Öffnung 01 auf, die die Zellregion CR und die Nicht-Zellregion NR verbindet. Darüber hinaus liegen die Dummy-Merkmale DF in 4 nicht außerhalb der aktiven Region AR und entfernt von der Isolierstruktur 212. Das heißt, die Zellregion CR weist einen Bereich auf, der größer als derjenige der aktiven Region AR ist.
In einigen Ausführungsformen umgeben die Dummy-Merkmale DF teilweise die Speicherzellen MC. Durch die Konfiguration wird verhindert, dass das Substrat 210 in dem Strukturierungsprozess (der Bildung der Wortleitungen und des Lösch-Gates) überätzt wird. Andere Details der Ausführungsformen aus 4 sind denjenigen der Ausführungsformen aus 2L ähnlich und werden daher hierin nicht wiederholt.
In verschiedenen Ausführungsformen der vorliegenden Offenbarung ist das fließfähige Material durch die Konfiguration der Dummy-Merkmale begrenzt und es wird verhindert, dass es aus dem Substrat fließt, selbst wenn das fließfähige Material eine niedrige Viskosität aufweist, sodass verhindert wird, dass das Substrat in dem anschließenden Strukturierungsprozess überätzt wird. Darüber hinaus ist in einigen Ausführungsformen der vorliegenden Offenbarung die Struktur des Dummy-Merkmals im Wesentlichen die gleiche wie die Struktur der Speicherzelle, weshalb keine zusätzlichen Schritte zur Bildung des Dummy-Merkmals unternommen werden. Der Herstellungsprozess des Dummy-Merkmals ist in den Herstellungsprozess der Speicherzelle wohl integriert.
Gemäß einigen Ausführungsformen der vorliegenden Offenbarung weist die Halbleiterstruktur ein Halbleitersubstrat, mindestens ein -erhabenes Dummy-Merkmal, mindestens eine Speicherzelle und mindestens eine Wortleitung auf. Das erhabene Dummy-Merkmal ist auf dem Halbleitersubstrat vorhanden und definiert eine Zellregion auf dem Halbleitersubstrat. Die Speicherzelle ist auf der Zellregion vorhanden. Die Wortleitung ist benachbart zur Speicherzelle vorhanden.
Gemäß einigen Ausführungsformen der vorliegenden Offenbarung weist die Halbleiterstruktur ein Halbleitersubstrat, mindestens eine Speicherzelle, eine Wortleitung und mindestens ein erhabenes Dummy-Merkmal auf. Das Halbleitersubstrat weist eine Zellregion darauf auf. Die Speicherzelle ist auf der Zellregion vorhanden. Die Wortleitung ist benachbart zur Speicherzelle vorhanden. Das erhabene Dummy-Merkmal ist außerhalb der Zellregion vorhanden, wobei das erhabene Dummy-Merkmal eine Dummy-Steuer-Gate-Schicht darin aufweist, die Speicherzelle eine Steuer-Gate-Schicht darin aufweist und die Dummy-Steuer-Gate-Schicht des erhabenen Dummy-Merkmals und die Steuer-Gate-Schicht der Speicherzelle im Wesentlichen aus dem gleichen Material hergestellt sind.
Gemäß einigen Ausführungsformen der vorliegenden Offenbarung beinhaltet ein Verfahren zum Bilden einer Halbleiterstruktur die folgenden Schritte: Bilden mindestens einer Speicherzelle und mindestens eines erhabenen Dummy-Merkmals, das die Speicherzelle auf einem Halbleitersubstrat umgibt; Bilden einer Gate-Elektrodenschicht auf der Speicherzelle und dem erhabenen Dummy-Merkmal, wobei die Gate-Elektrodenschicht mindestens einen oberen Abschnitt auf dem erhabenen Dummy-Merkmal und mindestens einen inneren versenkten Abschnitt aufweist, der von dem oberen Abschnitt umgeben ist; und Aufbringen eines fließfähigen Materials auf der Gate-Elektrodenschicht, wobei das fließfähige Material mindestens teilweise von dem oberen Abschnitt der Gate-Elektrodenschicht begrenzt wird.

Claims

Halbleiterstruktur, umfassend: ein Halbleitersubstrat (210); mindestens ein erhabenes Dummy-Merkmal (DF), das auf dem Halbleitersubstrat (210) vorhanden ist, wobei das erhabene Dummy-Merkmal (DF) eine Zellregion (CR) auf dem Halbleiterbereich einkreist; mindestens eine Speicherzelle (MC), die auf der Zellregion (CR) vorhanden ist; und mindestens eine Wortleitung, die benachbart zur Speicherzelle (MC) vorhanden ist.
Halbleiterstruktur nach Anspruch 1, wobei das erhabene Dummy-Merkmal (DF) eine Dummy-Steuer-Gate-Schicht (250) darin aufweist, wobei die Speicherzelle (MC) eine Steuer-Gate-Schicht (250) darin aufweist und die Dummy-Steuer-Gate-Schicht (250) des erhabenen Dummy-Merkmals (DF) und die Steuer-Gate-Schicht (250) der Speicherzelle (MC) aus dem gleichen Material hergestellt sind.
Halbleiterstruktur nach Anspruch 1 oder 2, wobei das erhabene Dummy-Merkmal (DF) eine Dummy-Floating-Gate-Schicht darin aufweist, wobei die Speicherzelle (MC) eine Floating-Gate-Schicht darin aufweist und die Dummy-Floating-Gate-Schicht des erhabenen Dummy-Merkmals (DF) und die Floating-Gate-Schicht der Speicherzelle (MC) aus dem gleichen Material hergestellt sind.
Halbleiterstruktur nach Anspruch 1, 2 oder 3, wobei das erhabene Dummy-Merkmal (DF) einen Dummy-Speicherstapel darin aufweist, wobei die Speicherzelle (MC) einen Speicherstapel darin aufweist und der Dummy-Speicherstapel des erhabenen Dummy-Merkmals (DF) und der Speicherstapel der Speicherzelle (MC) aus den gleichen Materialien hergestellt sind.
Halbleiterstruktur nach einem der vorhergehenden Ansprüche, wobei das erhabene Dummy-Merkmal (DF) mindestens eine Öffnung aufweist, welche die Zellregion (CR) mit einer Nicht-Zellregion (NR) außerhalb der Zellregion (CR) verbindet.
Halbleiterstruktur nach einem der vorhergehenden Ansprüche, ferner umfassend: mindestens eine Isolierstruktur, die in dem Halbleitersubstrat (210) vorhanden ist, um mindestens eine aktive Region (AR) zu definieren, wobei die Speicherzelle (MC) auf der aktiven Region (AR) vorhanden ist und das erhabene Dummy-Merkmal (DF) außerhalb der aktiven Region (AR) vorhanden ist.
Halbleiterstruktur nach einem der vorhergehenden Ansprüche, ferner umfassend: mindestens eine Isolierstruktur, die in dem Halbleitersubstrat (210) vorhanden ist, um mindestens eine aktive Region (AR) zu definieren, wobei die Speicherzelle (MC) auf der aktiven Region (AR) vorhanden ist und das erhabene Dummy-Merkmal (DF) auf der Isolierstruktur vorhanden ist.
Halbleiterstruktur nach einem der Ansprüche 1 bis 5, ferner umfassend: mindestens eine Isolierstruktur, die in dem Halbleitersubstrat (210) vorhanden ist, um mindestens eine aktive Region (AR) zu definieren, wobei die Speicherzelle (MC) und das erhabene Dummy-Merkmal (DF) auf der aktiven Region (AR) vorhanden sind.
Halbleiterstruktur, umfassend: ein Halbleitersubstrat (210) mit einer Zellregion (CR) darauf; mindestens eine Speicherzelle (MC), die auf der Zellregion (CR) vorhanden ist; mindestens eine Wortleitung, die benachbart zur Speicherzelle (MC) vorhanden ist; und mindestens ein erhabenes Dummy-Merkmal (DF), das außerhalb der Zellregion (CR) vorhanden ist und die Zellregion (CR) umgibt, wobei das erhabene Dummy-Merkmal (DF) eine Dummy-Steuer-Gate-Schicht (250) darin aufweist, die Speicherzelle (MC) eine Steuer-Gate-Schicht (250) darin aufweist und die Dummy-Steuer-Gate-Schicht (250) des erhabenen Dummy-Merkmals (DF) und die Steuer-Gate-Schicht (250) der Speicherzelle (MC) aus dem gleichen Material hergestellt sind.
Halbleiterstruktur nach Anspruch 9, wobei das erhabene Dummy-Merkmal (DF) mindestens eine Öffnung aufweist, welche die Zellregion (CR) mit einer Nicht-Zellregion (NR) außerhalb der Zellregion (CR) verbindet.
Verfahren zum Bilden einer Halbleiterstruktur, wobei das Verfahren Folgendes umfasst: Bilden mindestens einer Speicherzelle (MC) und mindestens eines erhabenen Dummy-Merkmals (DF), das die Speicherzelle (MC) auf einem Halbleitersubstrat (210) umgibt; Bilden einer Gate-Elektrodenschicht (290) auf der Speicherzelle (MC) und dem erhabenen Dummy-Merkmal (DF), wobei die Gate-Elektrodenschicht (290) mindestens einen oberen Abschnitt auf dem erhabenen Dummy-Merkmal (DF) und mindestens einen inneren versenkten Abschnitt aufweist, der von dem oberen Abschnitt umgeben ist; und Aufbringen eines fließfähigen Materials (300) auf der Gate-Elektrodenschicht (290), wobei das fließfähige Material (300) mindestens teilweise von dem oberen Abschnitt der Gate-Elektrodenschicht (290) begrenzt wird.
Verfahren nach Anspruch 11, wobei der obere Abschnitt der Gate-Elektrodenschicht (290) eine Zellregion (CR) definiert, der innere versenkte Abschnitt in der Zellregion (CR) vorhanden ist, die Gate-Elektrodenschicht (290) ferner einen äußeren versenkten Abschnitt aufweist, der außerhalb der Zellregion (CR) vorhanden ist, und das fließfähige Material (300) auf dem inneren versenkten Abschnitt eine Dicke aufweist, die dicker als eine Dicke des fließfähigen Materials (300) auf dem äußeren versenkten Abschnitt ist.
Verfahren nach Anspruch 11 oder 12, ferner umfassend: Entfernen des fließfähigen Materials (300) und mindestens eines Abschnitts der Gate-Elektrodenschicht (290).
Verfahren nach Anspruch 13, ferner umfassend: Strukturieren der verbleibenden Gate-Elektrodenschicht (290) nach dem Entfernen, um mindestens eine Wortleitung benachbart zu der Speicherzelle (MC) zu bilden.
Verfahren nach einem der Ansprüche 11 bis 14, wobei die Speicherzelle (MC) und das erhabene Dummy-Merkmal (DF) durch den gleichen Schritt gebildet werden.
Verfahren nach einem der Ansprüche 11 bis 15, ferner umfassend: Bilden mindestens einer Isolierstruktur, die in dem Halbleitersubstrat (210) vorhanden ist, um mindestens eine aktive Region (AR) zu definieren, wobei das Bilden der Speicherzelle (MC) und des erhabenen Dummy-Merkmals (DF) auf der Isolierstruktur Folgendes umfasst: Bilden der Speicherzelle (MC) auf der aktiven Region (AR) und Bilden des erhabenen Dummy-Merkmals (DF) außerhalb der aktiven Region (AR).
Verfahren nach einem der Ansprüche 11 bis 16, ferner umfassend: Bilden mindestens einer Isolierstruktur, die in dem Halbleitersubstrat (210) vorhanden ist, um mindestens eine aktive Region (AR) zu definieren, wobei das Bilden der Speicherzelle (MC) und des erhabenen Dummy-Merkmals (DF) auf der Isolierstruktur Folgendes umfasst: Bilden der Speicherzelle (MC) auf der aktiven Region (AR) und Bilden des erhabenen Dummy-Merkmals (DF) auf der Isolierstruktur.
Verfahren nach einem der Ansprüche 11 bis 15, ferner umfassend: Bilden mindestens einer Isolierstruktur, die in dem Halbleitersubstrat (210) vorhanden ist, um mindestens eine aktive Region (AR) zu definieren, wobei das Bilden der Speicherzelle (MC) und des erhabenen Dummy-Merkmals (DF) auf der Isolierstruktur Folgendes umfasst: Bilden der Speicherzelle (MC) und des erhabenen Dummy-Merkmals (DF) auf der aktiven Region (AR).