DE102012210675B4 - Speicher-Vorrichtung mit Rippenstruktur und doppeltem Gate und Verfahren zu deren Herstellung - Google Patents

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Abstract

Verfahren, das die folgenden Schritte umfasst:Schaffen einer Rippenstruktur (207) auf einem Substrat (201);Bilden einer dielektrischen Schicht (205) nach dem Schaffen der Rippenstruktur (207), sodass die dielektrische Schicht (205) seitlich von der Rippenstruktur (207) auf dem Substrat angeordnet ist;Schaffen eines Speicher-Gate-Stapels (209) über der dielektrischen Schicht (205) benachbart zu einer ersten Seitenfläche der Rippenstruktur (207);Schaffen eines Auswahl-Gates (211) über der dielektrischen Schicht (205) benachbart zu einer zweiten Seitenfläche der Rippenstruktur (207);Schaffen eines ersten Kanalbereichs (215) unter dem Speicher-Gate-Stapel (209); undSchaffen eines zweiten Kanalbereichs (217) unter dem Auswahl-Gate (211), wobei der erste Kanalbereich (215) dem Programmieren und/oder dem Löschen dient und der zweite Kanalbereich (217) dem Lesen dient.

Description

  • Die Erfindung betrifft das Gebiet der Flash-Speichervorrichtungen mit verbesserter Datenspeicherung und Zellenbeständigkeit und insbesondere Flash-Speichervorrichtungen für die 32-Nanometer-Technik (32-nm-Technik) und darüber hinaus.
  • Die Flash-Technik mit geteiltem Gate ist in Anwendungen mit mittlerer bis niedriger Dichte umfassend verwendet worden. Die herkömmlichen Flash-Speicherstrukturen mit geteiltem Gate sind jedoch entwickelt worden, um denselben Kanal für die Lese-, Lösch- und Programmier- (oder Schreib-)operationen gemeinsam zu benutzen, was ernste Zuverlässigkeitsprobleme aufwirft, wie z. B. bezüglich der Datenspeicherung und der Zellenbeständigkeit. Es sind Anstrengungen unternommen worden, um die Datenspeicherung zu verbessern und die Beständigkeitseigenschaften zu verbessern. Die in 1A veranschaulichte Struktur, die einen Source-Bereich 101, die Drain-Bereiche 103 und 105, ein Grabendielektrikum 107, die Kanalbereiche 109 und 111, ein schwebendes Gate 113 und ein Steuer-Gate 115 enthält, verwendet z. B. getrennte Kanalbereiche 109 und 111 für das Lesen und das Programmieren. Wie in den 1B und 1C gezeigt ist, verwendet eine Leseoperation den linken Transistor, während eine Programmieroperation den rechten Transistor verwendet. Folglich ist die Struktur weniger anfällig für eine Verschlechterung, weil auf die Tunneloxidschicht keine Programmierbelastung bezüglich des für das Lesen bestimmten Kanalbereichs ausgeübt wird, wobei sie folglich eine bessere Datenspeicherung und Beständigkeit im Vergleich zu den herkömmlichen Strukturen bietet.
  • Dieser Zugang hat sich in verschiedener Hinsicht als problematisch erwiesen. Wie z. B. in 1D gezeigt ist, verwenden die Löschoperationen beide Transistoren. Im Ergebnis werden die Lösch- und Leseoperationen in demselben Kanal ausgeführt, was den für das Lesen bestimmten Kanalbereich der durch das Löschen verursachten Verschlechterung unterwirft. Der für das Schreiben bestimmte Kanal kann während der Leseoperation außerdem eine Gate-Störung erfahren, was aufgrund des durch Belastung verursachten Leckstroms (SILC) einen unerwünschten Datenverlust verursacht. Außerdem erzeugt die in 1A veranschaulichte Struktur ein niedriges Gate-Kopplungsverhältnis (z. B. CFG/CTOT) während des Programmierens (z. B. aufgrund der doppelten Kanäle, die zu einem Anstieg in eTOT führen), was einen verringerten Programmierungswirkungsgrad angibt.
  • Die Druckschrift US 2008 / 0 230 824 A1 sowie die Druckschrift US 2004 / 0 227 180 A1 beschreiben Konzepte für Speichertransistoren, gleiche grundlegende Architekturen betreffen, in der ein isolierendes Material unter einem Halbleiterstreifen oder einer Rippenstruktur vorgesehen ist, um eine Speicherstruktur zu schaffen. Dies hat jedoch Auswirkungen auf die geeignete Einstellung des kapazitiven Verhaltens der Speichertransistoren.
  • Die Druckschrift US 7 442 987 B2 beschreibt Gate-Elektrodenstrukturen für dreidimensionale Transistoren bzw. Steg-Transistoren, die entlang eines einzelnen Stegs so hergestellt sind, dass eine Speichereinrichtung mit zwei Informationsbits entsteht. Die Gate-Elektrodenstrukturen werden an den Seitenflächen und einer Oberseitenfläche der Stegstruktur hergestellt. Daher ist die jede Gate-Elektrodenstruktur symmetrisch in Bezug auf eine Längsrichtung des Stegs.
  • Die Druckschrift US 2007 / 0 054 448 A1 einen dazu sehr ähnlichen Aufbau.
  • In der Druckschrift US 2007 / 0 296 033 A1 findet sich eine Speicherzelle mit vier Informationsbits, die auf Grundlage von Transistoren mit FIN- bzw. Steg-Architektur hergestellt sind, wobei die jeweiligen Gate-Elektrodenstrukturen auf den äußeren Seitenflächen zweier benachbarter Stege hergestellt sind.
  • Deshalb besteht ein Bedarf an Flash-Speichervorrichtungen, die eine verbesserte Datenspeicherung und Zellenbeständigkeit zeigen, und an einer ermöglichenden Methodologie.
  • Der Erfindung liegt daher die Aufgabe zugrunde, ein Verfahren zum Herstellen einer Speichervorrichtung, die eine verbesserte Datenspeicherung und Zellenbeständigkeit zeigt, und eine Speichervorrichtung, die eine verbesserte Datenspeicherung und Zellenbeständigkeit zeigt, zu schaffen.
  • Diese Aufgabe wird erfindungsgemäß gelöst durch ein Verfahren nach Anspruch 1, eine Vorrichtung nach Anspruch 9 und ein Verfahren nach Anspruch 16. Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
  • Ein Aspekt der Offenbarung ist ein Verfahren zum Herstellen einer Speichervorrichtung, die eine verbesserte Datenspeicherung und Zellenbeständigkeit zeigt.
  • Ein weiterer Aspekt der Offenbarung ist eine Speichervorrichtung, die eine verbesserte Datenspeicherung und Zellenbeständigkeit zeigt.
  • Weitere Aspekte und andere Merkmale der Offenbarung werden in der folgenden Beschreibung dargelegt.
  • Das Verfahren nach Anspruch 1 beinhaltet u.a.: Schaffen einer Rippenstruktur auf einem Substrat; Schaffen eines Speicher-Gate-Stapels unmittelbar bei einer ersten Seitenfläche der Rippenstruktur; und Schaffen eines Auswahl-Gates unmittelbar bei einer zweiten Seitenfläche der Rippenstruktur.
  • Ferner beinhaltet das Verfahren nach Anspruch 1: Schaffen eines ersten Kanalbereichs unter dem Speicher-Gate-Stapel; und Schaffen eines zweiten Kanalbereichs unter dem Auswahl-Gate. Der erste Kanalbereich dient dem Programmieren und/oder dem Löschen, während der zweite Kanalbereich dem Lesen dient.
  • In einer Ausführungsvariante werden der Speicher-Gate-Stapel und das Auswahl-Gate auf gegenüberliegenden Seitenflächen der Rippenstruktur geschaffen. Weitere Ausführungsformen enthalten das Schaffen der Rippenstruktur durch das Ätzen des Substrats. Die Ausführungsformen enthalten insbesondere: Ätzen, um die Rippenstruktur zu bilden, die eine Oberfläche besitzt; Schaffen des Speicher-Gate-Stapels und des Auswahl-Gate-Stapels durch: Abscheiden des Materials eines schwebenden Gates auf der ersten Seitenfläche der Rippenstruktur; Abscheiden des Auswahl-Gate-Materials auf der zweiten Seitenfläche der Rippenstruktur; Planarisieren des Materials des schwebenden Gates und des Auswahl-Gate-Materials, damit sie im Wesentlichen mit der Oberfläche der Rippenstruktur koplanar sind; und Abscheiden des Steuer-Gate-Materials unmittelbar bei einer Seitenfläche des Materials des schwebenden Gates. Weitere Ausführungsformen enthalten das Oxidieren der ersten und der zweiten Seitenfläche der Rippenstruktur vor dem Abscheiden des Materials des schwebenden Gates und des Auswahl-Gate-Materials; und das Bilden einer dielektrischen Schicht auf einer Seitenfläche des Materials des schwebenden Gates vor dem Abscheiden des Steuer-Gate-Materials. In bestimmten Ausführungsformen kann das Material des schwebenden Gates von dem Auswahl-Gate-Material verschieden sein. In weiteren Ausführungsformen kann das Material des schwebenden Gates das gleiche wie das Auswahl-Gate-Material sein.
  • Weitere Ausführungsformen enthalten: Schaffen einer zweiten Rippenstruktur unmittelbar bei dem Auswahl-Gate; Schaffen eines zweiten Speicher-Gate-Stapels unmittelbar bei einer Seitenfläche der zweiten Rippenstruktur dem Auswahl-Gate gegenüberliegend. Weitere Ausführungsformen enthalten: Schaffen eines zweiten Speicher-Gate-Stapels auf dem Substrat unmittelbar bei, aber getrennt von dem Auswahl-Gate; Schaffen einer zweiten Rippenstruktur unmittelbar beim zweiten Speicher-Gate-Stapel; und Schaffen eines zweiten Auswahl-Gates unmittelbar bei der zweiten Rippenstruktur dem zweiten Speicher-Gate-Stapel gegenüberliegend.
  • Die erfindungsgemäße Vorrichtung enthält: eine Rippenstruktur auf einem Substrat; einen Speicher-Gate-Stapel unmittelbar bei einer ersten Seitenfläche der Rippenstruktur; und ein Auswahl-Gate unmittelbar bei einer zweiten Seitenfläche der Rippenstruktur. Ferner sind in der Vorrichtung ein erster Kanalbereich unter dem Speicher-Gate-Stapel und ein zweiter Kanalbereich unter dem Auswahl-Gate vorgesehen. Der erste Kanalbereich dient dem Programmieren und/oder dem Löschen, während der zweite Kanalbereich dem Lesen dient.
  • In weiteren Ausführungsformen der Vorrichtung sind der Speicher-Gate-Stapel und das Auswahl-Gate auf gegenüberliegenden Seitenflächen der Rippenstruktur vorgesehen. Weitere Ausführungsformen enthalten das Vorhandensein des Speicher-Gate-Stapels, der umfasst: ein schwebendes Gate unmittelbar bei der Rippenstruktur; und ein Steuer-Gate unmittelbar bei dem schwebenden Gate. Die Ausführungsformen enthalten das Vorhandensein eines Oxids zwischen dem Auswahl-Gate und der Rippenstruktur und zwischen dem schwebenden Gate und der Rippenstruktur. Weitere Ausführungsformen enthalten das Vorhandensein einer dielektrischen Schicht zwischen dem schwebenden Gate und dem Steuer-Gate.
  • Weitere Ausführungsformen enthalten eine zweite Rippenstruktur unmittelbar bei dem Auswahl-Gate; und einen zweiten Speicher-Gate-Stapel unmittelbar bei einer Seitenfläche der zweiten Rippenstruktur dem Auswahl-Gate gegenüberliegend. Weitere Ausführungsformen enthalten: einen zweiten Speicher-Gate-Stapel auf dem Substrat unmittelbar bei, aber getrennt von dem Auswahl-Gate; eine zweite Rippenstruktur unmittelbar bei dem zweiten Speicher-Gate-Stapel; und ein zweites Auswahl-Gate unmittelbar bei der zweiten Rippenstruktur dem zweiten Speicher-Gate-Stapel gegenüberliegend.
  • Das erfindungsgemäße Verfahren nach Anspruch 16 enthält: Ätzen eines Substrats, um eine erste Rippenstruktur und eine zweite Rippenstruktur getrennt von der ersten Rippenstruktur zu bilden; Bilden eines Oxids über dem Substrat; zeitgesteuertes Ätzen des Oxids, um einen oberen Abschnitt der ersten und der zweiten Rippenstruktur freizulegen; Oxidieren des freigelegten oberen Abschnitts der ersten und der zweiten Rippenstruktur; Abscheiden des Auswahl-Gate-Materials zwischen den oxidierten Abschnitten der ersten und der zweiten Rippenstruktur unmittelbar bei einer ersten Seitenfläche sowohl der ersten als auch der zweiten Rippenstruktur; Abscheiden des Materials des schwebenden Gates unmittelbar bei den oxidierten Abschnitten einer zweiten Seitenfläche sowohl der ersten als auch der zweiten Rippenstruktur; Planarisieren des Auswahl-Gate-Materials, des Materials des schwebenden Gates und der ersten und der zweiten Rippenstruktur, damit sie im Wesentlichen koplanar sind; Bilden einer ersten dielektrischen Schicht unmittelbar bei einer Seitenfläche des Materials des schwebenden Gates unmittelbar bei der ersten Rippenstruktur und einer zweiten dielektrischen Schicht unmittelbar bei einer Seitenfläche des Materials des schwebenden Gates unmittelbar bei der zweiten Rippenstruktur; Abscheiden des Steuer-Gate-Materials unmittelbar bei der ersten und der zweiten dielektrischen Schicht; Schaffen eines ersten Kanalbereichs unter dem Speicher-Gate-Stapel; und Schaffen eines zweiten Kanalbereichs unter dem Auswahl-Gate, wobei der erste Kanalbereich dem Programmieren und/oder dem Löschen dient und der zweite Kanalbereich dem Lesen dient.
  • Weitere Merkmale und Vorteile der Erfindung werden deutlich beim Lesen der folgenden Beschreibung bevorzugter Ausführungsformen, die auf die Zeichnung Bezug nehmen; es zeigen:
    • 1A bis 1D schematisch einen nichtflüchtigen Speicher mit geteiltem Gate mit den zugeordneten Stromlaufplänen gemäß dem Stand der Technik;
    • 2 und 3 schematisch eine dreidimensionale Ansicht bzw. eine zweidimensionale Ansicht einer Struktur mit geteiltem Gate mit einer Rippenstruktur zwischen einem Speicher-Gate-Stapel und einem Auswahl-Gate gemäß einer Ausführungsform der Offenbarung;
    • 4A bis 4C schematisch eine Konfiguration einer Speicheranordnung zusammen mit den zugeordneten Layouts gemäß den Ausführungsformen der Offenbarung;
    • 5A bis 5K schematisch zweidimensionale Ansichten eines Prozessablaufs zum Schaffen einer Struktur mit geteiltem Gate mit einer Rippenstruktur zwischen einem Speicher-Gate-Stapel und einem Auswahl-Gate gemäß einer Ausführungsform der Offenbarung; und
    • 6A bis 6C schematisch dreidimensionale Ansichten, die jeweils den 5I bis 5K entsprechen.
  • In der folgenden Beschreibung sind zum Zweck der Erklärung zahlreiche spezifische Einzelheiten dargelegt, um ein umfassendes Verständnis der beispielhaften Ausführungsformen zu schaffen. In anderen Fällen sind wohlbekannte Strukturen und Vorrichtungen in der Form eines Blockschaltplans gezeigt, um ein unnötiges Verbergen der beispielhaften Ausführungsformen zu vermeiden.
  • Die Offenbarung beschäftigt sich mit dem und löst das aktuelle Problem der Lese-/Programmierstörungen und der Zellenverschlechterung, die die herkömmlichen Flash-Speichervorrichtungen begleiten, insbesondere die Flash-Speichervorrichtungen mit geteiltem Gate. Die Offenbarung beschäftigt sich mit derartigen und löst derartige Probleme u. a. durch das Schaffen einer Rippenstruktur zwischen einem Speicher-Gate-Stapel und einem Auswahl-Gate, um die Leseoperationen von den Programmier-/Löschoperationen zu trennen. Die Ausführungsformen enthalten das Schaffen eines ersten Kanalbereichs unter dem Speicher-Gate-Stapel und eines zweiten Kanalbereichs unter dem Auswahl-Gate. Der erste Kanalbereich kann z. B. den Programmier- und/oder Löschoperationen dienen, während der zweite Kanalbereich den Leseoperationen dienen kann, wobei dadurch ein getrennter Kanal für die Leseoperationen geschaffen wird. Im Ergebnis sind die Datenspeicherung und Beständigkeit der Vorrichtung verbessert.
  • 2 veranschaulicht schematisch eine dreidimensionale Ansicht und 3 veranschaulicht schematisch eine entsprechende zweidimensionale Ansicht einer Struktur mit geteiltem Gate mit einer Rippenstruktur zwischen einem Speicher-Gate-Stapel und einem Auswahl-Gate. Die in 2 gezeigte Struktur mit geteiltem Gate enthält ein Substrat 201, eine Wanne 203, eine dielektrische Schicht 205, eine Rippenstruktur 207, einen Speicher-Gate-Stapel 209, ein Auswahl-Gate 211, eine erste Tunneloxidschicht 213, die Kanalbereiche 215 und 217, eine Auswahlleitung 219 und eine Bitleitung 221. Der Speicher-Gate-Stapel 209 umfasst ein Steuer-Gate 223, eine dielektrische Schicht 225 (z. B. ein Interpolationsdielektrikum), ein schwebendes Gate 227 und eine zweite Tunneloxidschicht 229. Die Source-/Drain-Bereiche (die für die Zweckmäßigkeit der Veranschaulichung nicht gezeigt sind) befinden sich an den gegenüberliegenden Enden der Rippenstruktur 207.
  • Es ist festgestellt worden, dass das Trennen der Leseoperationen von den Programmier-/Löschoperationen über getrennte Kanäle beträchtliche Vorrichtungsverschlechterungen vermeidet, wie z. B. durch durch Einfang verursachte Oxiddichten-Grenzflächen-Kriechverluste und Beweglichkeitsverschlechterung. Der Kanalbereich 215 kann z. B. der Programmierer-/Löschkanal sein, während der Kanalbereich 217 der Lesekanal sein kann. Als solcher ist der Lesekanal außerdem von der Verschlechterung während der Programmier-/Löschoperationen isoliert. Außerdem bleibt der Speicherzustand während der Leseoperationen unbeeinflusst, weil die Grenzflächen-Einfangdichte der Tunneloxidschicht 213 bei dem Programmier-/Löschkanal ungefüllt bleibt (im Gegensatz dazu, wenn sie elektrisch aktiv ist). Der Datenverlust von dem schwebenden Gate 227 wird außerdem verhindert, weil die Leseoperationen nicht in den Programmier-/Löschkanal ausgeführt werden, während die Gate-Störung, die sich aus den Leseoperationen ergibt, im Programmier-/Löschkanal vermieden wird. Außerdem ist aufgrund eines höheren Kopplungsverhältnisses im Vergleich zu der Struktur in 1A der Programmierungswirkungsgrad vergrößert. Folglich zeigt die in den 2 und 3 veranschaulichte Struktur eine verbesserte Datenspeicherung, bessere Beständigkeitseigenschaften und einen vergrößerten Programmierungswirkungsgrad.
  • Die 4A und 4C veranschaulichen schematisch eine erfindungsgemäße Konfiguration einer Speicheranordnung zusammen mit den zugeordneten Layouts. 4A veranschaulicht die Konfiguration einer Speicheranordnung, die die Steuer-Gates 401, die Auswahl-Gates 403, die Source-Leitungen 405 und die Bitleitungen 407 enthält, auf denen die Layouts in den 4B und 4C basieren können. In dem in 4B veranschaulichten Layout, das zusätzlich zu den Komponenten, auf die in 4A hingewiesen wird, ferner die schwebenden Gates 409 und die Rippenstrukturen 411 enthält, sind die Auswahl-Gates 403 als getrennte Knoten vorgesehen, wobei dadurch die Kontaktfleckanforderungen gelockert werden. Ferner sorgt das Layout für eine verringerte Zellengröße im Vergleich zu den herkömmlichen Konstruktionen. In dem in 4C veranschaulichten Layout sind die Auswahl-Gates als gemeinsame Knoten vorgesehen, was eine kompaktere Konstruktion bietet.
  • Die 5A bis 5K veranschaulichen schematisch zweidimensionale Ansichten eines anschaulichen Prozessablaufs zum Schaffen einer erfindungsgemäßen Struktur mit geteiltem Gate mit einer Rippenstruktur zwischen einem Speicher-Gate-Stapel und einem Auswahl-Gate. In 5A wird ein Hartmaskenmaterial (z. B. Siliciumnitrid) über einem Substrat 501 abgeschieden, um eine Hartmaskenschicht 503 zu bilden, gefolgt von der Strukturierung eines Photoresists, um die Photoresist-Muster 505 zu bilden. 5B veranschaulicht das Ätzen der Hartmaskenschicht 503 und des Substrats 501 basierend auf den Photoresist-Mustern 505, um eine Rippenstruktur 507, z. B. mit einer Höhe von 30 nm bis 150 nm, zu bilden. 5C veranschaulicht die Oxidabscheidung, z. B. von Siliciumoxid (SiO2), über dem Substrat 501, um eine Oxidschicht 509 zu bilden. Wie in 5D veranschaulicht ist, wird die Planarisierung, wie durch chemisch-mechanisches Polieren (CMP), ausgeführt, so dass die Oberfläche der Hartmaskenschicht 503 und der Oxidschicht 509 im Wesentlichen koplanar sind.
  • In 5E wird die Oxidschicht 509 anschließend zeitgesteuert geätzt, gefolgt von dem Entfernen der Hartmaskenschicht 503. Das Ätzen kann z. B. durch das Trocken-/Nassätzen während 1 min bis 20 min ausgeführt werden. Wie in 5F veranschaulicht ist, werden die Standardisolation und die Wannenimplantation 510 ausgeführt, wobei dadurch eine Wanne 511 gebildet wird. Wie in 5G veranschaulicht ist, wird die Rippenstruktur 507 anschließend oxidiert, wobei eine Oxidschicht 513 (z. B. SiO2) mit einer Dicke von 6,0 nm bis 15,0 nm gebildet wird. Dem Oxidationsschritt folgt das Abscheiden des Materials des schwebenden Gates und des Auswahl-Gate-Materials. Das Material des schwebenden Gates kann das gleiche wie das Auswahl-Gate-Material sein (z. B. das Material des schwebenden Gates/das Auswahl-Gate-Material 515) (z. B. Polysilicium). Wie in 5H veranschaulicht ist, wird die Planarisierung abermals ausgeführt, z. B. durch CMP, die die Oxidschicht 513 in die Tunneloxidschichten 517 trennt und ein schwebendes Gate 519 und ein Auswahl-Gate 521 bildet. Außerdem wird die Planarisierung so ausgeführt, dass die Oberflächen der Rippenstruktur 507, der Tunneloxidschichten 517, des schwebenden Gates 519 und des Auswahl-Gates 521 im Wesentlichen koplanar sind.
  • Wie in 5I veranschaulicht ist, werden ein Hartmaskenmaterial und eine Maske des schwebenden Gates abgeschieden, wobei die Hartmaske und das schwebende Gate geätzt werden, was eine Hartmaskenschicht 523 und ein schwebendes Gate 519 mit einer verringerten Größe von 50 nm bis 100 nm zurücklässt. 5J veranschaulicht das Abscheiden des dielektrischen Materials über einer Seitenwand des schwebenden Gates 519, um eine dielektrische Schicht 525 zu bilden (z. B. ein Interpolationsdielektrikum, wie z. B. SiO2 oder ONO), und das Abscheiden des Steuer-Gate-Materials, z. B. Polysilizium, unmittelbar bei der dielektrischen Schicht 525. Das Steuer-Gate-Material wird planarisiert, was bei der Hartmaske 523 anhält, und über eine Maske geätzt, um das Steuer-Gate 527 zu bilden. Dann können Abstandshalter (die für die Zweckmäßigkeit der Veranschaulichung nicht gezeigt sind) gebildet werden, wobei die Standard-Source/Drain-Implantation ausgeführt werden kann. 5K veranschaulicht weitere Schritte, wie z. B. das schnelle thermische Glühen (RTA) und das Entfernen der Hartmaskenschicht 523, die auf eine herkömmliche Art ausgeführt werden können. Dann kann die herkömmliche Verarbeitung weitergehen. 6A bis 6C veranschaulichen schematisch jeweils dreidimensionale Ansichten, den die 5I bis 5K entsprechen.
  • Erfindungsgemäß werden mehrere technische Wirkungen erreicht, einschließlich der verbesserten Datenspeicherung, der überragenden Zellenbeständigkeit, des vergrößerten Programmierungswirkungsgrades und der verringerten Zellengröße. Die Erfindung hat einen Nutzen in verschiedenen industriellen Anwendungen, z. B. in Mikroprozessoren, Smartphones, Mobiltelephonen, Handys, Set-Top-Boxen, DVD-Recordern und -Spielern, der Kraftfahrzeugnavigation, Druckern und Peripheriegeräten, Netz- und Telephonausrüstung, Spielsystemen und digitalen Kameras. Die Offenbarung gewinnt deshalb industrielle Anwendbarkeit in vielen verschiedenen Typen von Halbleitervorrichtungen.

Claims (16)

  1. Verfahren, das die folgenden Schritte umfasst: Schaffen einer Rippenstruktur (207) auf einem Substrat (201); Bilden einer dielektrischen Schicht (205) nach dem Schaffen der Rippenstruktur (207), sodass die dielektrische Schicht (205) seitlich von der Rippenstruktur (207) auf dem Substrat angeordnet ist; Schaffen eines Speicher-Gate-Stapels (209) über der dielektrischen Schicht (205) benachbart zu einer ersten Seitenfläche der Rippenstruktur (207); Schaffen eines Auswahl-Gates (211) über der dielektrischen Schicht (205) benachbart zu einer zweiten Seitenfläche der Rippenstruktur (207); Schaffen eines ersten Kanalbereichs (215) unter dem Speicher-Gate-Stapel (209); und Schaffen eines zweiten Kanalbereichs (217) unter dem Auswahl-Gate (211), wobei der erste Kanalbereich (215) dem Programmieren und/oder dem Löschen dient und der zweite Kanalbereich (217) dem Lesen dient.
  2. Verfahren nach Anspruch 1, gekennzeichnet durch das Schaffen des Speicher-Gate-Stapels (209) und des Auswahl-Gates (211) auf gegenüberliegenden Seitenflächen der Rippenstruktur (207).
  3. Verfahren nach Anspruch 2, gekennzeichnet durch das Schaffen der Rippenstruktur (207) durch das Ätzen des Substrats (201).
  4. Verfahren nach Anspruch 3, gekennzeichnet durch die folgenden Schritte: Ätzen, um die Rippenstruktur (207) zu bilden, die eine Oberfläche besitzt; Schaffen des Speicher-Gate-Stapels (209) und des Auswahl-Gates (211) durch: Abscheiden des Materials eines schwebenden Gates (227) auf der ersten Seitenfläche der Rippenstruktur (207); Abscheiden des Auswahl-Gate-Materials auf der zweiten Seitenfläche der Rippenstruktur (207); Planarisieren des Materials des schwebenden Gates (227) und des Auswahl-Gate-Materials, damit sie mit der Oberfläche der Rippenstruktur (207) koplanar sind; und Abscheiden des Steuer-Gate-Materials benachbart zu einer Seitenfläche des Materials des schwebenden Gates (227).
  5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass das Material des schwebenden Gates (227) das gleiche wie das Auswahl-Gate-Material ist.
  6. Verfahren nach Anspruch 5, gekennzeichnet durch die folgenden Schritte: Oxidieren der ersten und der zweiten Seitenfläche der Rippenstruktur (207) vor dem Abscheiden des Materials des schwebenden Gates und des Auswahl-Gate-Materials; und Bilden einer dielektrischen Schicht (225) auf einer Seitenfläche des Materials des schwebenden Gates (227) vor dem Abscheiden des Steuer-Gate-Materials.
  7. Verfahren nach Anspruch 2, gekennzeichnet durch die folgenden Schritte: Schaffen einer zweiten Rippenstruktur (207) benachbart zu dem Auswahl-Gate (211); Schaffen eines zweiten Speicher-Gate-Stapels (209) benachbart zu einer Seitenfläche der zweiten Rippenstruktur (207) dem Auswahl-Gate (211) gegenüberliegend.
  8. Verfahren nach Anspruch 2, gekennzeichnet durch die folgenden Schritte: Schaffen eines zweiten Speicher-Gate-Stapels (209) auf dem Substrat (201) benachbart zu, aber getrennt von dem Auswahl-Gate (211); Schaffen einer zweiten Rippenstruktur (207) benachbart zum zweiten Speicher-Gate-Stapel (209); und Schaffen eines zweiten Auswahl-Gates (211) benachbart zu der zweiten Rippenstruktur (207) dem zweiten Speicher-Gate-Stapel (209) gegenüberliegend.
  9. Vorrichtung, die umfasst: eine Rippenstruktur (207) auf einem Substrat (201); eine dielektrische Schicht (205), die seitlich von der Rippenstruktur (207) auf dem Substrat angeordnet ist; einen Speicher-Gate-Stapel (209), der über der dielektrischen Schicht (205) benachbart zu einer ersten Seitenfläche der Rippenstruktur (207) angeordnet ist; ein Auswahl-Gate (211), das über der dielektrischen Schicht (205) benachbart zu einer zweiten Seitenfläche der Rippenstruktur (207) angeordnet ist; einen ersten Kanalbereich (215) unter dem Speicher-Gate-Stapel (209); und einen zweiten Kanalbereich (217) unter dem Auswahl-Gate (211), wobei der erste Kanalbereich (215) dem Programmieren und/oder dem Löschen dient und der zweite Kanalbereich (217) dem Lesen dient.
  10. Vorrichtung nach Anspruch 9, dadurch gekennzeichnet, dass sie den Speicher-Gate-Stapel (209) und das Auswahl-Gate (211) auf gegenüberliegenden Seitenflächen der Rippenstruktur (207) aufweist.
  11. Vorrichtung nach Anspruch 10, dadurch gekennzeichnet, dass der Speicher-Gate-Stapel (209) umfasst: ein schwebendes Gate (227) benachbart zu der Rippenstruktur (207); und ein Steuer-Gate (223) benachbart zu dem schwebenden Gate (227).
  12. Vorrichtung nach Anspruch 11, gekennzeichnet durch ein Oxid (213) zwischen dem Auswahl-Gate (211) und der Rippenstruktur (207) und zwischen dem schwebenden Gate (227) und der Rippenstruktur (207).
  13. Vorrichtung nach Anspruch 12, gekennzeichnet durch eine dielektrische Schicht (225) zwischen dem schwebenden Gate (227) und dem Steuer-Gate (223).
  14. Vorrichtung nach Anspruch 9, gekennzeichnet durch: eine zweite Rippenstruktur (207) benachbart zu dem Auswahl-Gate (211); und einen zweiten Speicher-Gate-Stapel (209) benachbart zu einer Seitenfläche der zweiten Rippenstruktur (207) gegenüber dem Auswahl-Gate (211).
  15. Vorrichtung nach Anspruch 9, gekennzeichnet durch: einen zweiten Speicher-Gate-Stapel (209) auf dem Substrat (201) benachbart zu, aber getrennt von dem Auswahl-Gate (211); eine zweite Rippenstruktur (207) benachbart zu dem zweiten Speicher-Gate-Stapel; und ein zweites Auswahl-Gate (211) benachbart zu der zweiten Rippenstruktur (207) dem zweiten Speicher-Gate-Stapel gegenüberliegend.
  16. Verfahren, gekennzeichnet durch die folgenden Schritte: Ätzen eines Substrats (501), um eine erste Rippenstruktur (507) und eine zweite Rippenstruktur (507) getrennt von der ersten Rippenstruktur (507) zu bilden; Bilden eines Oxids (509) über dem Substrat (501); zeitgesteuertes Ätzen des Oxids (509), um einen oberen Abschnitt der ersten und der zweiten Rippenstruktur (507) freizulegen; Oxidieren des freigelegten oberen Abschnitts der ersten und der zweiten Rippenstruktur (507); Abscheiden des Auswahl-Gate-Materials zwischen den oxidierten Abschnitten der ersten und der zweiten Rippenstruktur (507) benachbart zu einer ersten Seitenfläche sowohl der ersten als auch der zweiten Rippenstruktur (507); Abscheiden des Materials des schwebenden Gates (519) benachbart zu den oxidierten Abschnitten einer zweiten Seitenfläche sowohl der ersten als auch der zweiten Rippenstruktur (507); Planarisieren des Auswahl-Gate-Materials, des Materials des schwebenden Gates (519) und der ersten und der zweiten Rippenstruktur (507), damit sie koplanar sind; Bilden einer ersten dielektrischen Schicht (525) benachbart zu einer Seitenfläche des Materials des schwebenden Gates (519) benachbart zu der ersten Rippenstruktur (507) und einer zweiten dielektrischen Schicht (525) benachbart zu einer Seitenfläche des Materials des schwebenden Gates (519) benachbart zu der zweiten Rippenstruktur (507); Abscheiden des Steuer-Gate-Materials benachbart zu der ersten und der zweiten dielektrischen Schicht (525); Schaffen eines ersten Kanalbereichs (215) unter dem Speicher-Gate-Stapel (209); und Schaffen eines zweiten Kanalbereichs (217) unter dem Auswahl-Gate (211), wobei der erste Kanalbereich (215) dem Programmieren und/oder dem Löschen dient und der zweite Kanalbereich (217) dem Lesen dient.
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