DE102006058185B4

DE102006058185B4 - EEPROM und Herstellungsverfahren

Info

Publication number: DE102006058185B4
Application number: DE102006058185A
Authority: DE
Inventors: Young-Ho Hwaseong Kim; Yong-Tae Yogin Kim; Weon-ho Suwon Park; Kyoung-Hwan Hwaseong Kim; Ji-Hoon Park
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2005-12-09
Filing date: 2006-11-29
Publication date: 2010-01-07
Anticipated expiration: 2026-11-30
Also published as: DE102006058185A1; US20070132005A1; CN1979814A; JP2007165882A; KR100673018B1

Abstract

Verfahren zur Herstellung eines EEPROMs mit einem Zellenfeldbereich (CAR) und einem peripheren Schaltkreisbereich, das die folgenden Schritte umfasst:
– Bilden von Isolationsstrukturen (110), die aktive Bereiche (ACT) in einem Substrat (100) im Zellenfeldbereich (CAR) definieren, der einen Speichertransistorbereich (MTR) mit Speichertransistoren und einen Auswahltransistorbereich (STR) mit Auswahltransistoren beinhaltet,
– Bilden einer Gateisolationsschicht (120) auf den aktiven Bereichen (ACT),
– Bilden einer leitfähigen Schicht (130) auf dem Substrat (100) einschließlich auf der Gateisolationsschicht (120) und
– Strukturieren der leitfähigen Schicht (130) zur Bildung von Öffnungen (1350, 1351), welche die Isolationsstrukturen (110) bereichsweise freilegen,
dadurch gekennzeichnet, dass
– das Strukturieren der leitfähigen Schicht (130) derart durchgeführt wird, dass ein lateraler Abstand zwischen einer jeweiligen Öffnung (1350, 1351) im Zellenfeldbereich und dem zu einem der Speichertransistoren oder zu einem der Auswahltransistoren gehörigen aktiven Bereich (ACT) benachbart zu der Öffnung verbleibt, der in Abhängigkeit von einer Breite der...

Description

Die Erfindung bezieht sich auf einen elektrisch löschbaren und programmierbaren Festwertspeicher (EEPROM) und ein Verfahren zur Herstellung desselben.
Ein EEPROM ist eine Art von nichtflüchtigem Speicherbauelement, das Daten bei Fehlen einer Leistungsversorgungsspannung hält und die gespeicherten Daten elektrisch ändern kann. Der EEPROM kann allgemein als ein Flash-Speicherbauelement oder ein Speicherbauelement vom Typ mit Tunneloxid für ein floatendes Gate (FLOTOX) kategorisiert werden. Eine Einheitsspeicherzelle eines EEPROMs kann einen Speichertransistor zum Speichern von Daten und einen Auswahltransistor zum Steuern des Zugriffs auf den Speichertransistor beinhalten.
Mit einer Zunahme der Integrationsdichte eines FLOTOX und/oder anderer Typen von EEPROMs können technische Probleme auftreten. Zum Beispiel können Unterschiede in physikalischen, optischen und chemischen Effekten, die durch einen Unterschied in der Strukturdichte verursacht werden, die elektrischen Eigenschaften von Speicherzellen ungleichmäßig machen. Im Folgenden werden technische Probleme aufgrund des Unterschieds in der Strukturdichte unter Bezugnahme auf die 1A bis 1D weiter beschrieben, die einen Teil eines Zellenfeldes eines herkömmlichen EEPROMs darstellen.
Bezugnehmend auf die 1A bis 1D sind Isolationsstrukturen 20 in vorgegebenen Bereichen eines Halbleitersubstrats 10 angeordnet, um aktive Bereiche ACT zu definieren. Das Halbleitersubstrat 10 beinhaltet einen Zellenfeldbereich CAR und einen peripheren Schaltkreisbereich. Außerdem beinhaltet der Zellenfeldbereich CAR einen Speichertransistorbereich MTR, in dem Speichertransistoren angeordnet sind, und einen Auswahltransistorbereich STR, in dem Auswahltransistoren angeordnet sind.
Gatestrukturen sind auf den aktiven Bereichen ACT über die Isolationsstrukturen 20 hinweg angeordnet. Die Gatestrukturen beinhalten eine erste leitfähige Struktur 51, eine Zwischengatedielektrikumstruktur 52 und eine zweite leitfähige Struktur 53, die sequentiell gestapelt sind. Außerdem beinhalten die Gatestrukturen Speichergatestrukturen MG, die in dem Speichertransistorbereich MTR angeordnet sind, und Auswahlgatestrukturen SG, die in dem Auswahltransistorbereich STR angeordnet sind.
Die erste leitfähige Struktur 51 der Speichergatestruktur MG ist von ihren benachbarten leitfähigen Strukturen elektrisch isoliert, da sie als eine floatende Gatestruktur zum Speichern von Daten verwendet wird. Um eine effektive Isolation bereitzustellen, ist die erste leitfähige Struktur 51 der Speichergatestruktur MG von ihren benachbarten leitfähigen Strukturen durch Öffnungen 40 räumlich separiert, welche Oberseiten der Isolationsstrukturen 20 freilegen, wie in 1A gezeigt. Als ein Ergebnis beinhaltet die Speichergatestruktur MG eine Mehrzahl von isolierten ersten leitfähigen Strukturen 51, die mit der Zwischengatedielektrikumstruktur 52 bedeckt sind. Im Vergleich dazu beinhaltet die Auswahlgatestruk tur SG lediglich eine erste leitfähige Struktur 51, welche über die Isolationsstrukturen 20 quert.
Eine Gateisolationsschicht 30 ist unter den Gatestrukturen angeordnet. Die Gateisolationsschicht 30, die unter der Speichergatestruktur MG angeordnet ist, beinhaltet einen Tunnelbereich TR mit einer relativ geringen Dicke. Bei einem Schreibvorgang entsteht in dem Tunnelbereich TR ein Tunnelphänomen, so dass elektrische Ladung in die floatenden Gatestrukturen injiziert wird. Da die Menge an elektrischer Ladung, die in die floatende Gatestruktur injiziert wird, ein elektrisches Kanalpotential des Speichertransistors beeinflusst, bestimmt sie Daten, die in dem Speichertransistor gespeichert werden.
Ein Tunnelstörstellenbereich 60T ist unter dem Tunnelbereich TR vorgesehen, und Störstellenbereiche 60SD, die für Source- und Drainelektroden des Speichers verwendet werden, sowie Auswahltransistoren sind in dem aktiven Bereich ACT auf beiden Seiten der Gatestruktur vorgesehen. Ein Halo-Bereich (nicht gezeigt), im Allgemeinen von einem Leitfähigkeitstyp, der sich vom Störstellenbereich 60SD unterscheidet, kann außerdem auf einer Seite des Störstellenbereichs 60SD vorgesehen sein. Der Halo-Bereich ist typischerweise ausgebildet, um das Auftreten eines Durchschlags in Transistoren zu reduzieren oder zu verhindern, die in dem peripheren Schaltkreisbereich angeordnet sind, er kann jedoch auch in dem Zellenfeldbereich CAR ausgebildet sein. Der Störstellenbereich 60SD und der Halo-Bereich können mittels eines Ionenimplantationsprozesses 90 unter Verwendung der Gatestrukuren als Ionenimplantationsmaske erhalten werden.
Die Bildung der Isolationsstrukturen 20 beinhaltet anisotropes Ätzen des Halbleitersubstrats 10, um Gräben 15 zu bilden, und das Bilden einer Isolationsschicht, um die Gräben 15 zu füllen. In diesem Fall können Seitenwände der Gräben 15 infolge von Unterschieden in physikalischen und chemischen Effekten, die durch einen Unterschied in der Strukturdichte (d. h. einen Belastungseffekt) verursacht werden, unterschiedliche Neigungen aufweisen. Zum Beispiel kann die Seitenwand des Grabens 15 eine größere Neigung in einem Bereich, in dem die Isolationsstruktur 20 breit ist (im Folgenden ein äußerer Bereich OR), als in einem Bereich aufweisen, in dem die Isolationsstruktur 20 schmal ist (im Folgenden ein innerer Bereich IR) (d. h. θ₁ > θ₂). Da die Seitenwand des Grabens 15 in dem äußeren Bereich OR eine größere Neigung aufweist, nimmt die Länge eines Pfades ab, durch den Störstellen während des Ionenimplantationsprozesses zur Bildung des Störstellenbereichs 60SD und des Halo-Bereichs in den aktiven Bereich ACT implantiert werden, was zu Variationen in den elektrischen Eigenschaften der Zellen führen kann.
Außerdem beinhaltet die Bildung der ersten leitfähigen Struktur 51 einen Öffnungsbildungsvorgang zur Bildung einer ersten leitfähigen Schicht, um den aktiven Bereich ACT zu bedecken, und zur Strukturierung der ersten leitfähigen Schicht, um die Öffnungen 40 zu bilden, welche die Oberseiten der Isolationsstrukturen 20 freilegen, sowie einen Gatestrukturierungsvorgang zur Strukturierung der ersten leitfähigen Schicht wiederum mit den Öffnungen 40. Da jedoch der Gatestrukturierungsvorgang durch Ätzen der Isolationsstrukturen 20 ausgeführt wird, die durch die Öffnungen 40 freigelegt sind, können Vertiefungsbereiche 25 gebildet werden, wie in 1D gezeigt. Die Vertiefungsbereiche 25 können des Weiteren Längen d1 und d2 von Pfaden verringern, durch welche die Störstellen diffundieren, was die Variationen in den elektrischen Eigenschaften der Zellen verschlimmern kann.
2 zeigt graphisch eine Variation in den elektrischen Eigenschaften von EEPROM-Zellen des Standes der Technik, die durch die Diffusion von Störstellen verursacht wird. Bezugnehmend auf 2 wurden Betriebsspannungen von EEPROM-Zellen gemessen, die gemäß einer herkömmlichen Technik gefertigt wurden. Wenn Betriebsspannungen Lvcc von 8 Zellen gemessen wurden (siehe D1), die mit einer Wortleitung verbunden waren, betrug der Mittelwert der Betriebsspannungen Lvcc 1,544 V. Im Vergleich dazu betrug der Mittelwert der Betriebsspannungen Lvcc 1,456 V, wenn Betriebsspannungen Lvcc von 7 anderen Zellen als einer Zelle gemessen wurden (siehe D2), die benachbart zu dem äußeren Bereich (OR) ist (im Folgenden Kantenzelle). Als ein Ergebnis ist ersichtlich, dass sich die Kantenzelle in einer Betriebsspannungscharakteristik sehr von den anderen Zellen unterscheiden kann. Im Hinblick auf einen Strukturunterschied zwischen der Kantenzelle und den anderen Zellen kann eine Variation in der elektrischen Eigenschaft der Kantenzelle von der Diffusion von Störstellen herrühren, was in dem vorstehend beschriebenen Unterschied in der Neigung der Seitenwand des Grabens 15 begründet sein kann, der durch den Unterschied in der Strukturdichte verursacht wird, und kann außerdem in der Abnahme der Länge des Pfades infolge des Vertiefungsbereichs 25 begründet sein, durch den die Störstellen diffundieren.
Die Patentschrift US 5 946 230 A offenbart einen EEPROM und ein zugehöriges Herstellungsverfahren, bei denen am Rand eines Speicherzel lenfeldbereichs an der Grenze zu einem peripheren Schaltkreisbereich gebildete Zellenstrukturen als Dummy-Zellen fungieren, wobei vorgeschlagen wird, eine Gateisolationsschicht für die Dummy-Zellen mit größerer Dicke zu bilden als für die übrigen, normalen Speicherzellen des Speicherzellenfeldbereichs, und wobei die Dummy-Zellen keine Bitleitungsanbindung haben. Mit diesen Maßnahmen wird dort versucht, ungünstige Einflüsse eines Strukturunterschieds im Grenzgebiet zwischen Speicherzellenfeldbereich und peripherem Schaltkreisbereich zu unterdrücken.
Weitere herkömmliche EEPROM-Bauelemente und zugehörige Herstellungsverfahren, die unter anderem Isolationsstrukturen zum Definieren aktiver Bereiche sowie Öffnungen zum bereichsweisen Freilegen der Isolationsstrukturen beinhalten, sind z. B. in den Offenlegungsschriften US 2002/0022311 A1 und US 2002/0080659 A1 offenbart.
Der Erfindung liegt als technisches Problem die Bereitstellung eines EEPROMs und eines Verfahrens zur Herstellung desselben zugrunde, die in der Lage sind, die oben erwähnten Schwierigkeiten des Standes der Technik zu reduzieren oder zu vermeiden, und die insbesondere die Erzielung von ziemlich gleichmäßigen elektrischen Eigenschaften über alle Zellen eines Zellenfeldes des EEPROMs hinweg ermöglichen.
Die Erfindung löst dieses Problem durch die Bereitstellung eines Herstellungsverfahrens mit den Merkmalen des Anspruchs 1 oder 3 und eines EEPROMs mit den Merkmalen des Anspruchs 10 oder 16. Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Vorteilhafte Ausführungsformen der Erfindung werden im Folgenden beschrieben und sind in den Zeichnungen gezeigt, die außerdem das oben zum besseren Verständnis der Erfindung erläuterte herkömmliche Ausführungsbeispiel darstellen. Hierbei zeigen:
1A eine Draufsicht auf einen Teil eines Zellenfeldes eines herkömmlichen EEPROMs,
1B bis 1D Querschnittansichten entlang von gestrichelten Linien I-I', II-II' beziehungsweise III-III' von 1A,
2 eine graphische Darstellung, die den Einfluss der Strukturdichte auf die elektrischen Eigenschaften von herkömmlichen EEPROM-Zellen zeigt,
3A bis 6A Draufsichten auf einen Teil eines Zellenfeldbereichs, die Verfahren zur Herstellung eines EEPROM-Bauelements gemäß der Erfindung und ein derart hergestelltes EEPROM-Bauelement veranschaulichen,
3B bis 6B jeweilige Querschnittansichten entlang gestrichelter Linien I-I' der 3A bis 6A,
3C bis 6C jeweilige Querschnittansichten entlang gestrichelter Linien II-II' der 3A bis 6A und
7 eine Draufsicht auf ein EEPROM gemäß der Erfindung.
Die Erfindung wird im Folgenden detailliert unter Bezugnahme auf die begleitenden 3A bis 7 beschrieben, in denen beispielhafte Ausführungsformen der Erfindung gezeigt sind. In den Zeichnungen können die Abmessung und relativen Abmessungen von Schichten und Bereichen zwecks Klarheit übertrieben dargestellt sein. Gleiche Bezugszeichen beziehen sich überall auf gleiche Elemente. Es versteht sich, dass wenn ein Element oder eine Schicht als ”auf”, ”verbunden” und/oder ”gekoppelt” mit einem anderen Element oder einer anderen Schicht bezeichnet wird, dieses/diese direkt auf, verbunden oder gekoppelt mit dem anderen Element oder der anderen Schicht sein kann oder zwischenliegende Elemente oder Schichten vorhanden sein können. Im Gegensatz dazu sind keine zwischenliegenden Elemente oder Schichten vorhanden, wenn ein Element oder eine Schicht als ”direkt auf”, ”direkt verbunden” und/oder ”direkt gekoppelt” mit einem anderen Element oder einer anderen Schicht bezeichnet wird.
Bezugnehmend auf die 3A bis 3C werden Isolationsstrukturen 110 in vorgegebenen Bereichen eines Substrats, wie eines Halbleitersubstrats 100 gebildet, um aktive Bereiche ACT zu definieren. Das Halbleitersubstrat 100 kann ein Halbleitersubstrat aus einem einzelnen Element und/oder ein Halbleitersubstrat aus einer Verbindung beinhalten, wie ein Substrat aus monokristallinem Silicium, und kann eine oder mehrere epitaxiale und/oder andere leitfähige/isolierende Schichten darauf beinhalten. Das Halbleitersubstrat 100 beinhaltet einen Zellenfeldbereich CAR und einen peripheren Schaltkreisbereich. Der Zellenfeldbereich CAR beinhaltet einen Speichertransistorbereich MTR, in dem Speichertransistoren zum Speichern von Daten angeordnet sind, und einen Auswahltransistorbereich STR, in dem Auswahltransistoren zum Steuern des Zugangs zu den Speichertransistoren angeordnet sind.
Die Isolationsstrukturen 110 können unter Verwendung einer Isolationstechnik mit flachem Graben (STI-Technik) gebildet werden. Spezieller kann die Bildung der Isolationsstrukturen 110 das Bilden von Gräben 105 zur Definition der aktiven Bereiche ACT und das Bilden einer Isolationsschicht zum Füllen der Gräben 105 beinhalten. In diesem Fall beinhaltet die Bildung der Gräben 105 das Bilden einer Grabenmaskenstruktur (nicht gezeigt) zur Definition der aktiven Bereiche ACT und das anisotrope Ätzen des Halbleitersubstrats 100 unter Verwendung der Gra benmaskenstruktur als Ätzmaske. Danach wird die Isolationsschicht geätzt, bis die Oberseite der Grabenmaskenstruktur freigelegt ist, wodurch die Isolationsstruktur 110 fertiggestellt wird. Dann wird die Grabenmaskenstruktur entfernt, um den aktiven Bereich ACT freizulegen.
Wie vorstehend beschrieben, können die Seitenwände der Gräben 105 jedoch aufgrund von Unterschieden in physikalischen und chemischen Effekten, die durch einen Unterschied in der Strukturdichte verursacht werden (d. h. einen Belastungseffekt), verschiedene Neigungen aufweisen. Zum Beispiel kann die Seitenwand des Grabens 105 oder der Isolationsstruktur 110 in einem Bereich, in dem der Graben 105 breit ist, eine größere Neigung als in einem Bereich aufweisen, in dem der Graben 105 schmal ist. Gemäß einigen Ausführungsformen der vorliegenden Erfindung beinhaltet der Zellenfeldbereich CAR eine Mehrzahl von Blöcken BL, die durch die Isolationsstrukturen 110 separiert sind, da der Zellenfeldbereich CAR aus einer Mehrzahl von Zellen besteht. Da sich ein Hilfsbereich AR, wie ein Bereich zum Verbinden von Zwischenverbindungsleitungen (z. B. ein Gatekontaktbereich), zwischen den Blöcken BL befindet, ist die in dem Hilfsbereich AR ausgebildete Isolationsstruktur 110 in diesem Fall breiter als jene der in jedem der Blöcke BL ausgebildeten Isolationsstruktur 110. Als ein Ergebnis ist eine Neigung θ1 der Seitenwand der in dem Hilfsbereich AR ausgebildeten Isolationsstruktur 110 größer als eine Neigung θ2 der Seitenwand der in dem Block BL ausgebildeten Isolationsstruktur 110 (d. h. θ₁ > θ₂).
Gemäß der Erfindung ist der aktive Bereich ACT benachbart zu dem Hilfsbereich AR (im Folgenden ein äußerer aktiver Bereich) in dem Auswahltransistorbereich STR breiter als in dem Speichertransistorbereich MTR. Im Vergleich zu dem äußeren aktiven Bereich kann der aktive Bereich ACT, der von dem Hilfsbereich AR beabstandet ist (d. h. entfernt ist) und in dem Block BL angeordnet ist (im Folgenden ein innerer aktiver Bereich), die gleiche Breite sowohl in dem Speichertransistorbereich MTR als auch dem Auswahltransistorbereich STR aufweisen, siehe 7. Die Abhängigkeit der variablen Breite des aktiven Bereichs ACT von einem Abstand von dem Hilfsbereich AR kann die Gleichmäßigkeit der elektrischen Eigenschaften der Zellen erhöhen, wie nachstehend detaillierter beschrieben wird.
Eine Gateisolationsschicht 120 wird auf der resultierenden Struktur mit dem aktiven Bereich ACT gebildet. Die Bildung der Gateisolationsschicht 120 beinhaltet die Bildung einer ersten Gateisolationsschicht auf dem aktiven Bereich ACT, das Strukturieren der ersten Gateisolationsschicht, um einen Tunnelbereich TR zu bilden, der den aktiven Bereich ACT freilässt, zum Beispiel wenigstens einen Teil einer Oberseite des aktiven Bereichs ACT freilässt, und das Bilden einer zweiten Gateisolationsschicht auf dem aktiven Bereich ACT, der durch den Tunnelbereich TR freigelegt ist. Der Tunnelbereich TR ist in dem Speichertransistorbereich MTR vorgesehen und weist eine Fläche auf, die kleiner als die Fläche eines Bereichs ist, in dem der Speichertransistorbereich MTR mit dem aktiven Bereich ACT überlappt.
Die erste Gateisolationsschicht kann durch thermisches Oxidieren des aktiven Bereichs ACT erhalten werden. Somit kann die erste Gateisolationsschicht aus einer Siliciumoxidschicht gebildet werden. Die Bildung der zweiten Gateisolationsschicht kann das sequentielle Bilden einer Siliciumoxidschicht und einer Siliciumoxynitridschicht auf dem durch den Tunnelbereich TR freigelegten aktiven Bereich ACT beinhalten. In weiteren Ausführungsformen können eine Siliciumoxidschicht oder eine Siliciumoxynitridschicht gebildet werden. Die Siliciumoxidschicht für die zweite Gateisolationsschicht kann durch einen thermischen Oxidationsprozess erhalten werden, und die Siliciumoxynitridschicht für die zweite Gateisolationsschicht kann durch einen thermischen Oxidationsprozess unter Verwendung von Prozessgasen erhalten werden, die O₂ und N₂ enthalten. Da die zweite Gateisolationsschicht durch den thermischen Oxi dationsprozess gebildet wird, kann sie auch auf der verbliebenen ersten Gateisolationsschicht außerhalb des Tunnelbereichs gebildet werden.
Wenn die Gateisolationsschicht 120 gebildet wird, wie vorstehend beschrieben, kann die Gateisolationsschicht 120 in dem Tunnelbereich TR dünner als außerhalb des Tunnelbereichs TR sein, wie in 3B gezeigt. Die Gateisolationsschicht 120 in dem Tunnelbereich TR wird mit einer geringen Dicke von etwa 1 nm bis etwa 10 nm gebildet, so dass ein Tunnelphänomen unter gewünschten Spannungsbedingungen für einen Schreibvorgang des EEPROMs effektiv auftreten kann.
Des Weiteren kann vor der Bildung der zweiten Gateisolationsschicht ein vorgegebener Ionenimplantationsprozess ausgeführt werden, um Tunnelstörstellenbereiche 210 zu bilden. Der Ionenimplantationsprozess kann unter Verwendung einer vorgegebenen Ionenimplantationsmaske derart ausgeführt werden, dass die Tunnelstörstellenbereiche 210 unter den Tunnelbereichen TR in dem aktiven Bereich ACT bereitgestellt werden. Die Ionenimplantationsmaske kann die gleiche wie die Ätzmaske sein, die zur Definition des Tunnelbereichs TR verwendet wird, die zwei Masken können sich jedoch auch unterscheiden. Außerdem kann der Tunnelstörstellenbereich 210 mit einem Leitfähigkeitstyp gebildet werden, der sich von jenem des Halbleitersubstrats 100 unterscheidet.
Bezugnehmend auf die 4A bis 4C wird eine erste leitfähige Schicht 130 auf der resultierenden Struktur mit der Gateisolationsschicht 120 gebildet. Die erste leitfähige Schicht 130 kann eine polykristalline Silicium(Poly-Si)-Schicht sein, die durch einen Depositionsprozess erhalten wird. Die erste leitfähige Schicht 130 wird zur Bildung einer floatenden Gateelektrode für den Speichertransistor und einer Gateelektrode für den Auswahltransistor in nachfolgenden Prozessen verwendet. Wie allgemein bekannt, ist die floatende Gateelektrode eine elektrisch isolierte, leitfähige Struktur, die elektrische Ladungen speichert, die durch den Tunnelbereich TR injiziert werden.
Danach wird die erste leitfähige Schicht 130 strukturiert, wodurch Öffnungen 1350 und 1351 gebildet werden, die Oberflächen, wie wenigstens einen Teil von Oberseiten, der Isolationsstrukturen 110 in dem Speichertransistorbereich MTR freilegen. Die Öffnungen 1350 und 1351 werden bereitgestellt, um die floatende Gateelektrode elektrisch zu isolieren. Spezieller wird die erste leitfähige Schicht 130 mit den Öffnungen 1350 und 1351 während eines nachfolgenden Gatestrukturierungsprozesses über die Isolationsstrukturen 110 hinweg strukturiert, um die elektrische Isolation der Gateelektrode bereitzustellen.
Die Öffnungen 1350 und 1351 können gemäß ihren Positionen in äußere Öffnungen 1350 und innere Öffnungen 1351 unterteilt werden. Die äußeren Öffnungen 1350 sind auf den Isolationsstrukturen 110 in dem Hilfsbereich AR angeordnet, während die inneren Öffnungen 1351 auf den Isolationsstrukturen 110 in den Blöcken BL angeordnet sind. Gemäß der Erfindung ist ein Abstand zwischen der äußeren Öffnung 1350 und ihrem benachbarten aktiven Bereich ACT (d. h. dem äußeren aktiven Bereich) größer als ein Abstand zwischen der inneren Öffnung 1351 und ihrem benachbarten aktiven Bereich ACT (d. h. dem inneren aktiven Bereich).
Ein relativ großer Abstand zwischen der äußeren Öffnung 1350 und dem äußeren aktiven Bereich kann die Gleichmäßigkeit der elektrischen Eigenschaften der Zellen steigern, was mit der Neigung der Seitenwand des Grabens 105 in Bezug steht. Dieser Effekt wird detaillierter unter Bezugnahme auf die 5A bis 5C erläutert.
Bezugnehmend auf die 5A bis 5C werden sequentiell eine Zwischengatedielektrikumschicht und eine zweite leitfähige Schicht auf der resultierenden Struktur mit den Öffnungen 1350 und 1351 gebildet. Die Zwischengatedielektrikumschicht kann aus einer Siliciumoxidschicht und/oder einer Siliciumoxynitridschicht gebildet werden. Zum Beispiel kann die Zwischengatedielektrikumschicht eine Siliciumoxidschicht, eine Siliciumnitridschicht und eine Siliciumoxidschicht beinhalten, die in Folge gestapelt werden. Die zweite leitfähige Schicht kann eine Schicht aus leitfähigem Material sein, die eine Poly-Si-Schicht beinhaltet. Zum Beispiel kann die zweite leitfähige Schicht eine Poly-Si-Schicht und eine Wolframsilicidschicht beinhalten, die in Folge gestapelt werden.
Nachfolgend werden die zweite leitfähige Schicht, die Zwischengatedielektrikumschicht und die erste leitfähige Schicht 130 sequentiell strukturiert, wodurch Gatestrukturen gebildet werden, die jeweils eine erste leitfähige Struktur 141, eine Zwischengatedielektrikumstruktur 142 und eine zweite leitfähige Struktur 143 beinhalten, die sequentiell gestapelt sind. In diesem Fall werden die Gatestrukturen über die Isolationsstrukturen 110 hinweg bereitgestellt.
Die Gatestrukturen können in Speichergatestrukturen MG und Auswahlgatestrukturen SG klassifiziert werden. Die Speichergatestrukturen MG sind in dem Speichertransistorbereich MTR angeordnet, während die Auswahlgatestrukturen SG in dem Auswahltransistorbereich STR angeordnet sind. Die Speichergatestrukturen MG werden über die Öffnungen 1350 und 1351 hinweg orthogonal zu dem aktiven Bereich ACT gebildet. Somit ist die erste leitfähige Struktur 141 der Speichergatestruktur MG elektrisch isoliert und dient als die floatende Gateelektrode zum Speichern von Daten, wie vorstehend angegeben. Da der Tunnelbereich TR in dem Speichertransistorbereich MTR ausgebildet ist, befindet sich in diesem Fall die Speichergatestruktur MG in dem Speichertransistorbereich MTR auf dem Tunnelbereich TR.
Anders als die Speichergatestruktur MG ist die erste leitfähige Struktur 141 der Auswahlgatestruktur SG nicht durch die Öffnungen 1350 und 1351 isoliert, sondern quert über den aktiven Bereichen ACT und die Isolationsstrukturen 110. Mit anderen Worten separiert die erste leitfähige Struktur 141 der Auswahlgatestruktur SG die Isolationsstruktur 110 von der Zwischengatedielektrikumstruktur 142. Somit dient die erste leitfähige Struktur 141 der Auswahlgatestruktur SG als die Gateelektrode für den Auswahltransistor. In einigen Ausführungsformen der Erfindung sind die erste und die zweite leitfähige Struktur 141 und 143 der Auswahlgatestruktur SG in dem Hilfsbereich AR elektrisch miteinander verbunden. In anderen Ausführungsformen der Erfindung kann die Zwischengatedielektrikumstruktur 142, wenngleich in den Zeichnungen nicht gezeigt, geätzt werden oder wenigstens teilweise entfernt werden, um die erste und die zweite leitfähige Struktur 141 und 143 elektrisch zu verbinden.
Danach werden Ionenimplantationsprozesse unter Verwendung der Gatestrukturen als Ionenimplantationsmasken durchgeführt, so dass Störstellenbereiche 220 für Source- und Drainelektroden der Speicher- und Auswahltransistoren in den aktiven Bereichen ACT gebildet werden. Die Störstellenbereiche 220 können so gebildet werden, dass sie einen Leitfähigkeitstyp aufweisen, der sich von jenem des Halbleitersubstrats 100 unterscheidet. Während der Bildung der Störstellenbereiche 220 kann des Weiteren ein Prozess zur Bildung von Abstandshaltern auf Seitenwänden der Gatestrukturen MG und SG ausgeführt werden. Außerdem können Störstellenionen in die aktiven Bereiche ACT implantiert werden, um einen Halo-Bereich zu bilden. Wie vorstehend beschrieben, kann der Halo-Bereich bereitgestellt werden, um das Auftreten eines Durchschlags in den in dem peripheren Schaltkreisbereich ausgebildeten Transistoren zu reduzieren oder zu verhindern. Üblicherweise diffundieren Störstellen für die Störstellenbereiche 220 und den Halo-Bereich in den aktiven Bereich ACT, was zu einer Variation in den elektrischen Ei genschaften der Zelle führen kann. Gemäß entsprechenden Ausführungsformen der Erfindung kann jedoch die Variation in den elektrischen Eigenschaften der Zelle, die durch die Diffusion von Störstellen verursacht wird, infolge des vergrößerten Abstands zwischen der äußeren Öffnung 1350 und dem äußeren aktiven Bereich reduziert oder minimiert werden.
Spezieller können die Variationen in den elektrischen Eigenschaften der Zellen aus einer Kombination (1) der Neigung der Seitenwand des äußeren aktiven Bereichs, die durch einen Unterschied in der Strukturdichte beeinflusst wird, und/oder (2) einer Reduktion der Länge des Pfades, durch den die Störstellen diffundieren, infolge der geneigten Seitenwand des äußeren aktiven Bereichs resultieren. Wie vorstehend beschrieben, nimmt die Länge des Pfades, durch den die Störstellen diffundieren, gemäß entsprechenden Ausführungsformen der Erfindung mit wachsendem Abstand zwischen der äußeren Öffnung 1350 und dem äußeren aktiven Bereich zu, was die Variationen in den elektrischen Eigenschaften der Zellen reduzieren oder minimieren kann.
Bezugnehmend auf die 6A bis 6C wird eine Zwischendielektrikumschicht (ILD) 160 auf der resultierenden Struktur mit dem Störstellenbereich 220 gebildet. Die ILD 160 kann aus einem isolierenden Material gebildet werden, wie Siliciumoxid. Die ILD 160 wird strukturiert, um Kontaktöffnungen zur Freilegung des aktiven Bereichs ACT in einem vorgegebenen Bereich zu bilden. Die Kontaktöffnungen können gebildet werden, um eine Oberseite der Speichergatestruktur MG und eine Oberseite der Auswahlgatestruktur SG freizulegen. Danach werden Kontaktstifte 170 gebildet, um die Kontaktöffnungen zu füllen, so dass die Kontaktstifte 170 in Kontakt mit den Störstellenbereichen 220 beziehungsweise den Gatestrukturen sind.
7 stellt ein EEPROM gemäß der Erfindung dar. Spezieller stellt 7 einen Teil 99 des in 6A gezeigten Zellenfeldbereichs CAR dar. Bezugnehmend auf die 6A bis 6C und 7 beinhaltet dieses EEPROM gemäß der Erfindung Isolationsstrukturen 110, die in vorgegebenen Bereichen eines Halbleitersubstrats 100 angeordnet sind, um aktive Bereiche ACT zu definieren. Das Halbleitersubstrat 100 beinhaltet einen Zellenfeldbereich CAR und einen peripheren Schaltkreisbereich. Der Zellenfeldbereich CAR beinhaltet Blöcke BL, die jeweils eine Mehrzahl von Zellen beinhalten, und einen Hilfsbereich AR, der zwischen den Blöcken BL eingefügt ist. Jede der Zellen beinhaltet einen Speichertransistorbereich MTR, in dem ein Speichertransistor angeordnet ist, und einen Auswahltransistorbereich STR, in dem ein Auswahltransistor angeordnet ist.
Die aktiven Bereiche ACT können gemäß ihren Positionen in äußere aktive Bereiche OACT und innere aktive Bereiche IACT unterteilt werden. Die äußeren aktiven Bereiche OACT sind benachbart zu dem Hilfsbereich AR angeordnet, während die inneren aktiven Bereiche IACT in den Blöcken BL angeordnet sind. Gemäß entsprechenden Ausführungsformen der Erfindung kann die Breite des inneren aktiven Bereichs IACT sowohl in dem Speichertransistorbereich MTR als auch dem Auswahltransistorbereich STR die gleiche sein, die Breite des äußeren aktiven Bereichs OACT kann jedoch zwischen den zwei Bereichen MTR und STR unterschiedlich sein. Spezieller ist der äußere aktive Bereich OACT in dem Auswahltransistorbereich STR breiter als in dem Speichertransistorbereich MTR (d. h. W1 < W2), wie in 7 gezeigt. In diesem Fall kann die Breite des äußeren aktiven Bereichs OACT gleich jener des inneren aktiven Bereichs IACT in dem Speichertransistorbereich MTR sein. Als ein Ergebnis ist die Breite des äußeren aktiven Bereichs OACT größer als jene des inneren aktiven Bereichs IACT in dem Auswahltransistorbereich STR.
Infolge dieses Unterschieds in der Breite zwischen dem äußeren aktiven Bereich OACT und dem inneren aktiven Bereich IACT in dem Auswahltransistorbereich STR können die zuvor erwähnten Unterschiede in elektrischen Eigenschaften zwischen den Zellen reduziert oder minimiert sein. Spezieller weist ein Auswahltransistor, der in dem äußeren aktiven Bereich OACT angeordnet ist, wie vorstehend beschrieben, eine größere Kanalbreite auf als ein Auswahltransistor, der in dem inneren aktiven Bereich IACT angeordnet ist. Somit kann ein Unterschied in den elektrischen Eigenschaften zwischen den Zellen, die in dem äußeren und dem inneren aktiven Bereich, OACT und IACT, angeordnet sind, gemäß der Erfindung durch Steuern eines Unterschieds in der Kanalbreite reduziert oder minimiert werden.
Gatestrukturen MG und SG sind auf den aktiven Bereichen ACT über die Isolationsstrukturen 110 hinweg angeordnet, und eine Gateisolationsschicht 120 ist zwischen den Gatestrukturen MG und SG und den aktiven Bereichen ACT angeordnet. Jede der Gatestrukturen MG und SG beinhaltet eine erste leitfähige Struktur 141, eine Zwischengatedielektrikumstruktur 142 und eine zweite leitfähige Struktur 143, die in Folge gestapelt sind. In einigen Ausführungsformen ist die erste leitfähige Struktur 141 aus einer Poly-Si-Schicht gebildet, die Zwischengatedielektrikumstruktur 142 ist aus einer Siliciumoxidschicht und/oder einer Siliciumnitridschicht gebildet, und die zweite leitfähige Struktur 143 kann aus wenigstens einer leitfähigen Schicht aus einer Poly-Si-Schicht, einer Metallschicht und/oder einer Silicidschicht gebildet sein.
Störstellenbereiche 220 sind zwischen den Gatestrukturen angeordnet und werden als Source- und Drainelektroden der Speicher- und Auswahltransistoren verwendet. Die Störstellenbereiche 220 können schwach dotierte Bereiche und stark dotierte Bereiche beinhalten. In diesem Fall können die Störstellenbereiche 220 eine doppeldiffundierte Drainstruktur (DDD-Struktur) aufweisen, in welcher der stark dotierte Bereich in dem schwach dotierten Bereich eingeschlossen ist.
Gemäß der Erfindung können die Gatestrukturen in eine Speichergatestruktur MG, die in dem Speichertransistorbereich MTR angeordnet ist, und eine Auswahlgatestruktur ST klassifiziert werden, die in dem Auswahltransistorbereich STR angeordnet ist. Die erste leitfähige Struktur 141 der Speichergatestruktur MG beinhaltet eine Mehrzahl von isolierten Teilen, die jeweils als eine floatende Gateelektrode des Speichertransistors verwendet werden. Dazu ist die erste leitfähige Struktur 141 der Speichergatestruktur MG nicht nur von leitfähigen Strukturen elektrisch isoliert, welche die zweite leitfähige Struktur 143 beinhalten, sondern sie beinhaltet auch eine Seitenwand, die eine Oberfläche der Isolationsstruktur 110 freilässt.
Gemäß der Erfindung ist ein Abstand von der Seitenwand der ersten leitfähigen Struktur 141 der Speichergatestruktur MG zu dem aktiven Bereich ACT (im Folgenden eine Überlappungsbreite) auf beiden Seiten des äußeren aktiven Bereichs OACT unterschiedlich. Spezieller ist eine Überlappungsbreite L2, die auf einer Seite des äußeren aktiven Bereichs OACT benachbart zu dem Hilfsbereich AR gemessen wird, größer als eine Überlappungsbreite L1, die auf der anderen Seite des äußeren aktiven Bereichs OACT in dem Block BL gemessen wird (d. h. L2 > L1). Im Gegensatz dazu ist die Überlappungsbreite auf beiden Seiten der inneren aktiven Bereiche IACT die gleiche. In diesem Fall ist die Überlappungsbreite, die auf beiden Seiten des inneren aktiven Bereichs IACT gemessen wird, gleich der Überlappungsbreite L1, die auf der Seite des äußeren aktiven Bereichs OACT in dem Block BL gemessen wird.
Dieser Unterschied in der Überlappungsbreite kann zu einem reduzierten Unterschied elektrischer Eigenschaften unter den Zellen führen. Während die floatenden Gateelektroden voneinander separiert sind, kann außerdem ein Vertiefungsbereich 199 mit einer Unterseite, die niedriger als die Oberseite des aktiven Bereichs ACT ist, in der Isolationsstruktur 110 gebildet werden. Der Vertiefungsbereich 199 kann einen Pfad bilden, durch den Störstellen während der Bildung der Störstellenbereiche 220 in den aktiven Bereich ACT diffundieren. Gemäß einigen Ausführungsformen der vorliegenden Erfindung können jedoch dadurch, dass die Überlappungsbreiten, die auf beiden Seiten des äußeren aktiven Bereichs OACT gemessen werden, unterschiedlich gemacht werden (d. h. L1 < L2), die Variationen in den elektrischen Eigenschaften der Zellen reduziert werden, die durch die Diffusion von Störstellen verursacht werden.
Des Weiteren ist gemäß der Erfindung die floatende Gateelektrode (d. h. die erste leitfähige Struktur 141 der Speichergatestruktur MG) auf dem äußeren aktiven Bereich OACT breiter als auf dem inneren aktiven Bereich IACT. Eine Zunahme der Breite der floatenden Gateelektrode auf dem äußeren aktiven Bereich OACT kann eine Zunahme des Kopplungsverhältnisses zwischen der zweiten leitfähigen Struktur 143 und der floatenden Gateelektrode mit sich bringen. Gemäß einem experimentellen Beispiel der Erfindung nahm eine Kapazität zwischen der floatenden Gateelektrode und der zweiten leitfähigen Struktur 143 um etwa 14% zu, wenn ein Unterschied (d. h. L2 – L1) zwischen den Überlappungsbreiten L1 und L2 0,15 μm betrug. Aufgrund der Zunahme der Kapazität nahm ein Betriebsspannungsspielraum der Zelle auf etwa 0,05 V zu, so dass die Variationen in den elektrischen Eigenschaften der Zellen reduziert werden können.
Gemäß der Erfindung beinhaltet die Gateisolationsschicht 120 einen Tunnelbereich TR mit einer geringen Dicke. Der Tunnelbereich TR ist in dem Speichertransistorbereich MTR angeordnet und mit der Speichergatestruktur MG bedeckt. Die Gateisolationsschicht 120 ist aus einer Siliciumoxidschicht und/oder einer Siliciumnitridschicht gebildet. In eini gen Ausführungsformen ist der Tunnelbereich TR aus einer isolierenden Schicht gebildet, die eine Siliciumnitridschicht beinhaltet.
Somit variiert gemäß der hierin beschriebenen Erfindung ein Abstand von einer ausgewählten Öffnung zum Separieren der floatenden Gateelektroden zu dem aktiven Bereich benachbart zu der Öffnung in Abhängigkeit von der Breite der Isolationsstruktur, die unter der Öffnung angeordnet ist. Ein Abstand zwischen der Öffnung und dem aktiven Bereich ist zum Beispiel in dem Hilfsbereich zwischen den Blöcken größer als in dem Block, der aus einer Mehrzahl von Zellen besteht. Mit anderen Worten kann durch Variieren des Abstands zwischen der Öffnung und dem aktiven Bereich gemäß der Position der Öffnung die Diffusion von Störstellen in den äußeren aktiven Bereich während eines nachfolgenden Störstellenimplantationsprozesses reduziert oder minimiert werden. Da der Abstand zwischen der Öffnung und dem aktiven Bereich die Breite der floatenden Gateelektrode bestimmt, kann des Weiteren das Zellenkopplungsverhältnis des EEPROMs gemäß der Erfindung zunehmen. Da die Diffusion von Störstellen reduziert ist oder verhindert wird und das Zellenkopplungsverhältnis zunimmt, kann ein Schreibspielraum des EEPROMs verbessert werden, und die Abhängigkeit der elektrischen Eigenschaften der Zellen von der Position kann reduziert oder eliminiert werden.
Außerdem kann ein Unterschied in der Breite des aktiven Bereichs zwischen dem Speichertransistorbereich und dem Auswahltransistorbereich bestehen. Zum Beispiel kann die Breite des äußeren aktiven Bereichs benachbart zu dem Hilfsbereich in dem Auswahltransistorbereich größer als in dem Speichertransistorbereich sein, und die Breite des inneren aktiven Bereichs beabstandet (d. h. entfernt) von dem Hilfsbereich kann in dem Speichertransistorbereich und dem Auswahltransistorbereich die gleiche sein. Diese Variation in der Breite des aktiven Bereichs gemäß der Position kann außerdem die Abhängigkeit der elektrischen Eigenschaften der Zellen von der Position reduzieren.
Als Folge kann die Erfindung ein EEPROM bereitstellen, in dem eine Variation der Strukturdichte gemäß der Position reduziert oder minimiert ist.

Claims

Verfahren zur Herstellung eines EEPROMs mit einem Zellenfeldbereich (CAR) und einem peripheren Schaltkreisbereich, das die folgenden Schritte umfasst: – Bilden von Isolationsstrukturen (110), die aktive Bereiche (ACT) in einem Substrat (100) im Zellenfeldbereich (CAR) definieren, der einen Speichertransistorbereich (MTR) mit Speichertransistoren und einen Auswahltransistorbereich (STR) mit Auswahltransistoren beinhaltet, – Bilden einer Gateisolationsschicht (120) auf den aktiven Bereichen (ACT), – Bilden einer leitfähigen Schicht (130) auf dem Substrat (100) einschließlich auf der Gateisolationsschicht (120) und – Strukturieren der leitfähigen Schicht (130) zur Bildung von Öffnungen (1350, 1351), welche die Isolationsstrukturen (110) bereichsweise freilegen, dadurch gekennzeichnet, dass – das Strukturieren der leitfähigen Schicht (130) derart durchgeführt wird, dass ein lateraler Abstand zwischen einer jeweiligen Öffnung (1350, 1351) im Zellenfeldbereich und dem zu einem der Speichertransistoren oder zu einem der Auswahltransistoren gehörigen aktiven Bereich (ACT) benachbart zu der Öffnung verbleibt, der in Abhängigkeit von einer Breite der Isolationsstruktur (110) benachbart zu der Öffnung (1350, 1351) variiert.
Verfahren nach Anspruch 1, wobei die aktiven Bereiche (ACT) äußere aktive Bereiche (OACT) und innere aktive Bereiche (IACT) beinhalten, die sich zwischen den äußeren aktiven Bereichen (OACT) befinden, und wobei die Isolationsstrukturen (110) derart gebildet werden, dass der äußere aktive Bereich (OACT) in dem Auswahltransistorbereich (STR) breiter als in dem Speichertransistorbereich (MTR) ist.
Verfahren zur Herstellung eines EEPROMs mit einem Zellenfeldbereich (CAR) und einem peripheren Schaltkreisbereich, das die folgenden Schritte umfasst: – Bilden von Isolationsstrukturen (110), die aktive Bereiche (ACT) in einem Substrat (100) im Zellenfeldbereich (CAR) definieren, das einen Speichertransistorbereich (MTR) mit Speichertransistoren und einen Auswahltransistorbereich (STR) mit Auswahltransistoren beinhaltet, wobei die aktiven Bereiche (ACT) im Zellenfeldbereich (CAR) äußere aktive Bereiche (OACT) und innere aktive Bereiche (IACT) beinhalten, die sich zwischen den äußeren aktiven Bereichen (OACT) befinden, – Bilden einer Gateisolationsschicht (120) auf den aktiven Bereichen (ACT), – Bilden einer leitfähigen Schicht (130) auf dem Substrat (100) einschließlich auf der Gateisolationsschicht (120) und – Strukturieren der leitfähigen Schicht (130) zur Bildung von Öffnungen (1350, 1351), welche die Isolationsstrukturen (110) bereichsweise freilegen, dadurch gekennzeichnet, dass – das Strukturieren derart durchgeführt wird, dass wenigstens einer der äußeren aktiven Bereiche (OACT) in dem Auswahltransistorbereich (STR), der als aktiver Bereich wenigstens eines der Auswahltransistoren fungiert, breiter als in dem Speichertransistorbereich (MTR) ist, in welchem er als aktiver Bereich wenigstens eines der Speichertransistoren fungiert.
Verfahren nach Anspruch 2 oder 3, wobei die Isolationsstrukturen derart gebildet werden, dass der innere aktive Bereich (IACT) sowohl in dem Speichertransistorbereich (MTR) als auch dem Auswahltransistorbereich (STR) die gleiche Breite aufweist.
Verfahren nach einem der Ansprüche 1 bis 4, wobei das Strukturieren der leitfähigen Schicht (130) gefolgt wird von – sequentiellem Bilden einer Zwischengatedielektrikumschicht und einer zweiten leitfähigen Schicht auf dem Substrat (100), das die Öffnungen (1350, 1351) beinhaltet, und – Strukturieren der zweiten leitfähigen Schicht, der Zwischengatedielektrikumschicht und der leitfähigen Schicht (130), um Gatestrukturen zu bilden, welche über den aktiven Bereichen (ACT) queren.
Verfahren nach Anspruch 5, wobei – die Gatestrukturen Speichergatestrukturen (MG), die in dem Speichertransistorbereich (MTR) angeordnet sind, und Auswahlgatestrukturen (SG) beinhalten, die in dem Auswahltransistorbereich (STR) angeordnet sind, – die Öffnungen (1350, 1351) auf den Isolationsstrukturen (110) in dem Speichertransistorbereich (MTR) gebildet werden und – die Speichergatestrukturen (MG) über die Öffnungen (1350, 1351) und die aktiven Bereiche (ACT) hinweg gebildet werden.
Verfahren nach Anspruch 6, wobei die Öffnungen (1350, 1351) äußere Öffnungen (1350), die benachbart zu Enden der Speichergatestrukturen (MG) angeordnet sind, und innere Öffnungen (1351) beinhalten, die sich zwischen den äußeren Öffnungen (1350) befinden, und wobei das Strukturieren der leitfähigen Schicht (130) derart durchgeführt wird, dass ein Abstand zwischen einer ausgewählten äußeren Öffnung (1350) und dem aktiven Bereich (ACT) benachbart zu der äußeren Öffnung (1350) größer als ein Abstand zwischen einer ausgewählten inneren Öffnung (1351) und dem aktiven Bereich (ACT) benachbart zu der inneren Öffnung (1351) ist.
Verfahren nach einem der Ansprüche 1 bis 7, wobei das Bilden der Gateisolationsschicht (120) umfasst: – Bilden einer ersten Gateisolationsschicht auf den aktiven Bereichen (ACT), – Strukturieren der ersten Gateisolationsschicht zur Bildung von Tunnelbereichen (TR), welche die aktiven Bereiche (ACT) freilegen und in dem Speichertransistorbereich (MTR) angeordnet sind, und – Bilden einer zweiten Gateisolationsschicht auf den freigelegten Oberflächen der aktiven Bereiche (ACT).
Verfahren nach Anspruch 8, wobei – das Bilden der ersten Gateisolationsschicht das Bilden einer Siliciumoxidschicht durch einen thermischen Oxidationsprozess beinhaltet und – das Bilden der zweiten Gateisolationsschicht das Durchführen eines thermischen Prozesses unter Verwendung von Sauerstoff und/oder Stickstoff zur Bildung einer Siliciumoxidschicht und/oder einer Siliciumoxynitridschicht auf den Oberflächen der aktiven Bereiche (ACT) beinhaltet, die durch die Tunnelbereiche (TR) freigelegt sind.
EEPROM mit – einem Zellenfeldbereich (CAR) und einem peripheren Schaltkreisbereich, – Isolationsstrukturen (110), die in einem Substrat (100) im Zellenfeldbereich (CAR), der einen Speichertransistorbereich (MTR) und einen Auswahltransistorbereich (STR) beinhaltet, angeordnet sind, um aktive Bereiche (ACT) zu definieren, – einer Speichergatestruktur (MG) und einer Auswahlgatestruktur (SG), die in dem Speichertransistorbereich (MTR) beziehungsweise dem Auswahltransistorbereich (STR) angeordnet sind, wobei die Speichergatestruktur (MG) und die Auswahlgatestruktur (SG) jeweils eine leitfähige Struktur (141) beinhalten, die auf dem aktiven Bereich (ACT) angeordnet ist und eine Mehrzahl von floatenden Gatestrukturen beinhaltet, die voneinander isoliert sind, und – einer Gateisolationsschicht (120), die zwischen die Speicher- und Auswahlgatestrukturen (MG, SG) und die aktiven Bereiche (ACT) eingefügt ist, dadurch gekennzeichnet, dass – eine Breite eines Bereichs, in dem die floatende Gatestruktur eines jeweiligen Speichertransistors oder Auswahltransistors die Isolationsstrukturen (110) überlappt, die auf Seiten der floatenden Gatestruktur angeordnet sind, in Abhängigkeit von der Breite der Isolationsstrukturen (110) variiert.
EEPROM nach Anspruch 10, wobei die floatenden Gatestrukturen beinhalten: – äußere floatende Gatestrukturen, die auf beiden Seiten der Speichergatestruktur (MG) angeordnet sind, und – innere floatende Gatestrukturen, die sich zwischen den äußeren floatenden Gatestrukturen befinden, – wobei sich eine Breite eines Bereichs, in dem eine ausgewählte äußere floatende Gatestruktur die Isolationsstruktur (110) auf einer ersten Seite der äußeren floatenden Gatestruktur überlappt, von einer Breite eines Bereichs unterscheidet, in dem die äußere floatende Gatestruktur die Isolationsstruktur (110) auf einer zweiten Seite der äußeren floatenden Gatestruktur überlappt.
EEPROM nach Anspruch 11, wobei die äußere floatende Gatestruktur beinhaltet: – einen inneren Überlappungsbereich, in dem die äußere floatende Gatestruktur die Isolationsstruktur (110) benachbart zu der inneren floatenden Gatestruktur überlappt, und – einen äußeren Überlappungsbereich, in dem die äußere floatende Gatestruktur die Isolationsstruktur (110) beabstandet von der inneren floatenden Gatestruktur überlappt, – wobei der äußere Überlappungsbereich breiter als der innere Überlappungsbereich ist.
EEPROM nach Anspruch 11 oder 12, wobei ein Bereich, in dem die innere floatende Gatestruktur die Isolationsstruktur (110) auf einer ersten Seite der inneren floatenden Gatestruktur überlappt, die gleiche Breite wie ein Bereich aufweist, in dem die innere floatende Gatestruktur die Isolationsstruktur (110) auf einer zweiten Seite der inneren floatenden Gatestruktur überlappt.
EEPROM nach einem der Ansprüche 10 bis 13, wobei die aktiven Bereiche beinhalten: – äußere aktive Bereiche (OACT), die benachbart zu beiden Enden der Speichergatestruktur (MG) angeordnet sind, und – innere aktive Bereiche (IACT), die sich zwischen den äußeren aktiven Bereichen (OACT) befinden, – wobei der äußere aktive Bereich (OACT) in dem Auswahltransistorbereich (STR) breiter als in dem Speichertransistorbereich (MTR) ist.
EEPROM nach einem der Ansprüche 10 bis 14, wobei – die leitfähige Struktur eine erste leitfähige Struktur (141) ist, – die Speichergatestruktur (MG) und die Auswahlgatestruktur (SG) jeweils eine Zwischengatedielektrikumstruktur (142) und eine zweite leitfähige Struktur (143) beinhalten, die sequentiell auf der ersten leitfähigen Struktur (141) gestapelt sind, und – die erste leitfähige Struktur (141) der Auswahlgatestruktur (SG) die Zwischengatedielektrikumstruktur (142) von der Isolationsstruktur (110) isoliert.
EEPROM mit – einem Zellenfeldbereich (CAR) und einem peripheren Schaltkreisbereich, – Isolationsstrukturen (110), die in einem Substrat (100) im Zellenfeldbereich (CAR), der einen Speichertransistorbereich (MTR) und einen Auswahltransistorbereich (STR) beinhaltet, angeordnet sind, um aktive Bereiche (ACT) zu definieren, – einer Speichergatestruktur (MG) und einer Auswahlgatestruktur (SG), die in dem Speichertransistorbereich (MTR) beziehungsweise in dem Auswahltransistorbereich (STR) angeordnet sind, und – einer Gateisolationsschicht (120), die sich zwischen den Speicher- und Auswahlgatestrukturen (MG, SG) und den aktiven Bereichen (ACT) befindet, – wobei die aktiven Bereiche (ACT) äußere aktive Bereiche (OACT), die benachbart zu beiden Enden der Speichergatestruktur (MG) angeordnet sind, und innere aktive Bereiche (IACT) beinhalten, die sich zwischen den äußeren aktiven Bereichen (OACT) befinden, dadurch gekennzeichnet, dass – wenigstens einer der äußeren aktiven Bereiche (OACT) in dem Auswahltransistorbereich (STR), in welchem er als aktiver Bereich wenigstens eines der Auswahltransistoren fungiert, breiter als in dem Speichertransistorbereich (MTR) ist, in welchem er als aktiver Bereich wenigstens eines der Speichertransistoren fungiert.
EEPROM nach einem der Ansprüche 10 bis 16, wobei ein innerer aktiver Bereich (IACT) sowohl in dem Speichertransistorbereich (MTR) als auch dem Auswahltransistorbereich (STR) die gleiche Breite aufweist.
EEPROM nach einem der Ansprüche 10 bis 17, wobei die Gateisolationsschicht (120) einen Tunnelbereich (TR) beinhaltet, der in dem aktiven Bereich (ACT) des Speichertransistorbereichs (MTR) angeordnet ist, wobei die Gateisolationsschicht (120) in dem Tunnelbereich (TR) dünner als außerhalb des Tunnelbereichs (TR) ist.
EEROM nach Anspruch 18, wobei – die Gateisolationsschicht (120) eine Siliciumoxidschicht und/oder eine Siliciumoxynitridschicht beinhaltet und – die Gateisolationsschicht (120) in dem Tunnelbereich (TR) eine Isolationsschicht beinhaltet, die eine Siliciumoxynitridschicht aufweist.