DE102004058603A1

DE102004058603A1 - EEPROM-Zelle, EEPROM-Bauelementstruktur und Herstellungsverfahren

Info

Publication number: DE102004058603A1
Application number: DE102004058603A
Authority: DE
Inventors: Weon-ho Suwon Park; Byoung-ho Suwon Kim; Hyun-khe Suwon Yoo; Seung-beom Suwon Yoon; Sung-Chul Park; Ju-Ri Kim; Kwang-tae Suwon Kim; Jeong-wook Suwon Han
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2003-11-28
Filing date: 2004-11-26
Publication date: 2005-07-07
Also published as: ITMI20042255A1; KR100524993B1; US7352026B2; US20050117443A1; KR20050052598A; US7588983B2; US20080132014A1

Abstract

Die Erfindung bezieht sich auf eine EEPROM-Zelle mit einem Substrat (10), das einen ersten Bereich (A), in dem ein erstes EEPROM-Bauelement mit einem ersten Auswahltransistor und einem ersten Speichertransistor angeordnet ist, und einen zweiten Bereich (B) beinhaltet, in dem ein zweites EEPROM-Bauelement mit einem zweiten Auswahltransistor und einem zweiten Speichertransistor angeordnet ist, einem ersten Drainbereich (521) und einem ersten floatenden Bereich (531), die in dem ersten Bereich des Substrats voneinander beabstandet angeordnet sind, und einem zweiten Drainbereich (522) und einem zweiten floatenden Bereich (532), die in dem zweiten Bereich des Substrats voneinander beabstandet angeordnet sind, und auf eine zugehörige EEPROM-Bauelementstruktur und ein zugehöriges Herstellungsverfahren. DOLLAR A Erfindungsgemäß sind ein erster Störstellenbereich (502), ein zweiter Störstellenbereich (503) und ein dritter Störstellenbereich (504) zwischen dem ersten Bereich (A) und dem zweiten Bereich (B) des Substrats (10) angeordnet, wobei der erste Störstellenbereich den zweiten Störstellenbereich vollständig und den dritten Störstellenbereich in horizontaler Richtung und in Tiefenrichtung umgibt, der zweite Störstellenbereich den dritten Störstellenbereich in horizontaler Richtung umgibt und die Übergangstiefe des dritten Störstellenbereichs größer als die Übergangstiefe des zweiten Störstellenbereichs ist. DOLLAR A Verwendung in der EEPROM-Technologie.

Description

Die Erfindung bezieht sich auf eine elektrisch löschbare und programmierbare Festwertspeicher(EEPROM)-Zelle und eine EEPROM-Bauelementstruktur sowie auf ein zugehöriges Herstellungsverfahren.

Ein EEPROM-Bauelement ist ein nichtflüchtiges Speicherbauelement, das gespeicherte Daten selbst dann behält, wenn eine Leistungsversorgung unterbrochen ist. Das EEPROM-Bauelement beinhaltet einen Auswahltransistor und einen Speichertransistor, und eine EEPROM-Zelle beinhaltet typischerweise zwei EEPROM-Bauelemente. Ein Paar von EEPROM-Bauelementen, das in einer einzelnen EEPROM-Zelle enthalten ist, weist eine gemeinsame Sourcestruktur auf, in der die EEPROM-Bauelemente einen einzelnen Sourcebereich gemeinsam haben. In jüngerer Zeit wird mit höherer Kapazität eines Zellenspeichers und zunehmender Anforderung nach hoher Integration die Zellenabmessung reduziert, um hochintegrierte EEPROM-Bauelemente zu erzeugen. Mit der Herunterskalierung von Zellen wird jedoch auch eine zugehörige Kanallänge verringert, woraus einige Probleme resultieren, wie ein Kurzkanaleffekt.

In einem herkömmlichen EEPROM-Bauelement wird typischerweise als gemeinsamer Sourcebereich ein schwach dotierter Bereich (LDD) verwendet, für den die Bezeichnung "schwach dotierter Drainbereich" (LDD) üblich ist (auch wenn er wie hier eine Sourceelektrode repräsentiert). In einem EEPROM, das einen gemeinsamen Sourcebereich vom LDD-Typ verwendet, ist jedoch mit dem Herunterskalieren einer EEPROM-Zelle die Kanallänge relativ gering, und es kann in dem Kanal ein Durchbruch auftreten, wodurch die Stabilität des Bauelements degradiert wird. Um einen Durchbruch in einem Kanal eines EEPROM-Bauelements mit dem gemeinsamen Sourcebereich vom LDD-Typ zu verhindern, sollten Störstellenionen (z.B. Borionen) in das Bauelement implantiert werden, dieser Prozess erhöht jedoch die Schwellenspannung des Bauelements.

Um diese Probleme zu lösen, wurde ein Verfahren vorgeschlagen, bei dem ein gemeinsamer Sourcebereich vom Typ eines doppelt diffundierten Drainbereichs (DDD) anstelle des LDD-Typs verwendet wird. Ein EEPROM-Bauelement mit einem gemeinsamen Sourcebereich vom DDD-Typ ist derart strukturiert, dass ein stark dotierter Sourcebereich vollständig von einem schwach dotierten Sourcebereich umgeben ist, der eine geringere Dotierstoffkonzentration als ein schwach dotierter Sourcebereich eines gemeinsamen Sourcebereichs vom LDD-Typ aufweist. Somit tritt ein Durchbruch selten auf, selbst wenn keine zusätzliche Implantation von Borionen durchgeführt wird. Da jedoch die Dotierstoffkonzentration des schwach dotierten Sourcebereichs relativ gering ist, ist der Sourcewiderstand erhöht. Der Sourcewiderstand ist in einer Struktur mit einem langen Trägerbewegungspfad, wie er durch die gemeinsame Sourcestruktur gegeben ist, zusätzlich erhöht. Als ein Ergebnis verschlechtern sich eventuell die elektrischen Eigenschaften des EEPROM-Bauelements.

Der Erfindung liegt als technisches Problem die Bereitstellung einer EEPROM-Zelle und einer EEPROM-Bauelementstruktur sowie eines zugehörigen Herstellungsverfahrens zugrunde, mit denen sich die oben erwähnten Schwierigkeiten des Standes der Technik wenigstens teilweise beheben lassen und die insbesondere einen hohen Integrationsgrad, einen niedrigen Sourcewiderstand und eine niedrige Schwellenspannung ermöglichen und unerwünschte Kurzkanaleffekte vermeiden.

Die Erfindung löst dieses Problem durch die Bereitstellung einer elektrisch löschbaren und programmierbaren Festwertspeicher(EEPROM)-Zelle mit den Merkmalen des Anspruchs 1, einer EEPROM-Bauelementstruktur mit den Merkmalen des Anspruchs 6, eines Herstellungsverfahrens für eine EEPROM-Zelle mit den Merkmalen des Anspruchs 10 sowie eines Herstellungsverfahrens für eine EEPROM-Bauelementstruktur mit den Merkmalen des Anspruchs 18. Die EEPROM-Zelle und die EEPROM-Bauelementstruktur mit diesen Merkmalen ermöglichen einen hohen Integrationsgrad und lassen sich mit geringem Sourcewiderstand realisieren.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Vorteilhafte Ausführungsformen der Erfindung sind in den Zeichnungen dargestellt und werden nachfolgend beschrieben. Hierbei zeigen:
1 eine schematische Layoutansicht einer EEPROM-Zelle,
2 eine schematische Querschnittansicht entlang einer Linie II-II' von 1,
3 eine schematische Querschnittansicht einer EEPROM-Bauelementstruktur und
4 bis 9 schematische Querschnittansichten, die ein Verfahren zur Herstellung einer EEPROM-Bauelementstruktur veranschaulichen.
1 zeigt eine EEPROM-Zelle mit wenigstens zwei EEPROM-Bauelementen, nämlich einem ersten EEPROM-Bauelement 100 und einem zweiten EEPROM-Bauelement 200, die symmetrisch bezüglich eines gemeinsamen Sourcebereichs 510 angeordnet sind. Der gemeinsame Sourcebereich 510 ist streifenförmig in einer Längsrichtung angeordnet. Wenngleich in den Figuren nicht gezeigt, ist der gemeinsame Sourcebereich 510 mit gemeinsamen Sourcebereichen anderer EEPROM-Zellen verbunden. Der gemeinsame Sourcebereich 510 ist mit einer nicht gezeigten Sourceelektrode mittels eines nicht gezeigten, gemeinsamen Sourcekontakts elektrisch verbunden. Da der gemeinsame Sourcebereich 510 mit einer Mehrzahl von EEPROM-Zellen gemeinsam verbunden ist, kann der Sourcewiderstand in einer von dem gemeinsamen Sourcekontakt weiter entfernt angeordneten EEPROM-Zelle größer sein als jener einer nahe des gemeinsamen Sourcekontakts angeordneten EEPROM-Zelle. Ein aktiver Bereich 10A, der durch eine Isolationsschicht definiert, d.h. abgegrenzt, ist, ist über den gemeinsamen Sourcebereich 510 hinweg angeordnet.
Das erste EEPROM-Bauelement 100 beinhaltet eine erste leitfähige Schichtstruktur 112 als eine Wortleitung und eine zweite leitfähige Schichtstruktur 125 als eine Abtastleitung. Die erste und die zweite leitfähige Schichtstruktur 112 und 125 sind mit einer vorgegebenen Entfernung voneinander beabstandet. Die erste leitfähige Schichtstruktur 112 ist einem ersten Drainbereich 521 benachbart, während die zweite leitfähige Schichtstruktur 125 dem gemeinsamen Sourcebereich 510 benachbart ist. Sowohl die erste als auch die zweite leitfähige Schichtstruktur 112 und 125 überlappen einen Teil des aktiven Bereichs 10A, und eine Tunneloxidschicht 122 ist zwischen der zweiten leitfähigen Schichtstruktur 125 und dem aktiven Bereich 10A angeordnet. Ein erster Drainkontakt 521C ist in dem ersten Drainbereich 521 angeordnet.
Das zweite EEPROM-Bauelement 200 beinhaltet eine dritte leitfähige Schichtstruktur 212 als eine Wortleitung und eine vierte leitfähige Schichtstruktur 225 als eine Abtastleitung. Die dritte und die vierte leitfähige Schichtstruktur 212 und 225 sind mit einer vorgegebenen Entfernung voneinander beabstandet. Die dritte leitfähige Schichtstruktur 212 ist einem zweiten Drainbereich 522 benachbart, während die vierte leitfähige Schichtstruktur 225 dem gemeinsamen Sourcebereich 510 benachbart ist. Die dritte und die vierte leitfähige Schichtstruktur 212 und 225 überlappen einen Teil des aktiven Bereichs 10A, und eine Tunneloxidschicht 222 ist zwischen der vierten leitfähigen Schichtstruktur 225 und dem aktiven Bereich 10A angeordnet. Ein zweiter Drainkontakt 522C ist in dem zweiten Drainbereich 522 angeordnet.
Nachfolgend wird die Struktur der EEPROM-Zelle gemäß der Erfindung unter Bezugnahme auf 2 detaillierter beschrieben. Spezieller sind das erste EEPROM-Bauelement 100 und das zweite EEPROM-Bauelement 200 in einem ersten Bereich A bzw. einem zweiten Bereich B eines Halbleitersubstrats 10 ausgebildet. Der gemeinsame Sourcebereich 510 ist zwischen dem ersten Bereich A und dem zweiten Bereich B angeordnet. In dem ersten Bereich A ist der erste Drainbereich 521 mit einem vorgegebene Abstand von dem gemeinsamen Sourcebereich 510 angeordnet. Ein erster floatender Bereich 531 ist zwischen dem ersten Drainbereich 521 und dem gemeinsamen Sourcebereich 510 angeordnet. In ähnlicher Weise ist der zweite Drainbereich 522 mit einem vorgegebenen Abstand von dem gemeinsamen Sourcebereich 510 in dem zweiten Bereich B angeordnet. Außerdem ist ein zweiter floatender Bereich 532 zwischen dem zweiten Drainbereich 522 und dem gemeinsamen Sourcebereich 510 angeordnet.
Der gemeinsame Sourcebereich 510 beinhaltet einen ersten Störstellenbereich 502, einen zweiten Störstellenbereich 503 und einen dritten Störstellenbereich 504. Der erste Störstellenbereich 502 weist die größte Übergangstiefe und Übergangsbreite auf, der zweite Störstellenbereich 503 weist die geringste Übergangstiefe auf, und der dritte Störstellenbereich 504 weist die geringste Übergangsbreite auf. Dabei sind sowohl der zweite Störstellenbereich 503 als auch der dritte Störstellenbereich 504 von dem ersten Störstellenbereich 502 umgeben. Wenngleich der dritte Störstellenbereich 504 zudem von dem zweiten Störstellenbereich 503 lateral umgeben ist, befindet sich die Unterseite des dritten Störstellenbereichs 504 zwischen den Unterseiten des ersten und des zweiten Störstellenbereichs 502 und 503, da der dritte Störstellenbereich 504 eine größere Übergangstiefe als der zweite Störstellenbereich 503 aufweist.
Innerhalb des ersten Bereichs A beinhaltet der erste Drainbereich 521 den dritten Störstellenbereich 504 und den ersten Störstellenbereich 502, der den dritten Störstellenbereich vollständig umgibt. Der erste floatende Bereich 531 beinhaltet einen tiefen Störstellenbereich 501 und den ersten Störstellenbereich 502, der flacher als der tiefe Störstellenbereich 501 ist. Der tiefe Störstellenbereich 501 ist parallel mit dem ersten Störstellenbereich 502 verbunden. Innerhalb des zweiten Bereichs B beinhaltet der zweite Drainbereich 522 den dritten Störstellenbereich 504 und den ersten Störstellenbereich 502, der den dritten Störstellenbereich 504 vollständig umgibt. Der zweite floatende Bereich 532 beinhaltet den tiefen Störstellenbereich 501 und den ersten Störstellenbereich 502, der flacher als der tiefe Störstellenbereich 501 ist. In ähnlicher Weise ist der tiefe Störstellenbereich 501 in dem zweiten floatenden Bereich 532 parallel mit dem ersten Störstellenbereich 502 verbunden.
Die Dotierstoffkonzentration des ersten Störstellenbereichs 502 ist die geringste, während die Dotierstoffkonzentration des dritten Störstellenbereichs 504 die höchste ist. Die Dotierstoffkonzentration des tiefen Störstellenbereichs 501 und diejenige des zweiten Störstellenbereichs 503 liegen zwischen denjenigen des ersten und des dritten Störstellenbereichs 502 und 504. Beispielsweise werden der tiefe Störstellenbereich 501 mit einer Dosis von ungefähr 1 × 10¹³ Ionen/cm² bis 9 × 10¹³ Ionen/cm² gebildet, der erste Störstellenbereich 502 mit einer Dosis von ungefähr 5 × 10¹² Ionen/cm² bis 9 × 10¹² Ionen/cm², der zweite Störstellenbereich 503 mit einer Dosis von ungefähr 1 × 10¹⁴ Ionen/cm² bis 8 × 10¹⁴ Ionen/cm² und der dritte Störstellenbereich 504 mit einer Dosis von ungefähr 1 × 10¹⁵ Ionen/cm² bis 5 × 10¹⁵ Ionen/cm². Der tiefe Störstellenbereich 501, der zweite Störstellenbereich 503 und der dritte Störstellenbereich 504 werden mit Arsenionen dotiert, während der erste Störstellenbereich 502 mit Phosphorionen dotiert wird. Dotierstoffionen, mit denen dotiert wird, um die Störstellenbereiche 501, 502, 503 und 504 zu bilden, sind jedoch nicht darauf beschränkt, und es können stattdessen auch andere Arten von Störstellenionen verwendet werden.
Ein erster Auswahltransistor des ersten EEPROM-Bauelements 100 beinhaltet die erste leitfähige Schichtstruktur 112, eine Zwischengateisolationsschichtstruktur 113, eine zweite leitfähige Schichtstruktur 114 und eine Silicidschichtstruktur 115, die sequentiell auf eine erste isolierende Schicht 401 mit einer Dicke von ungefähr 25nm bis ungefähr 50nm gestapelt sind, die auf dem Halbleitersubstrat 10 ausgebildet ist. Da lediglich die erste leitfähige Schichtstruktur 112 der Stapelstruktur als eine Wortleitung verwendet wird, brauchen die Zwischengateisolationsschichtstruktur 113, die zweite leitfähige Schichtstruktur 114 und die Silicidschichtstruktur 115 nicht zwingend gebildet zu sein. Die erste isolierende Schicht 401 ist z.B. eine Siliciumoxidschicht. Die erste und die zweite leitfähige Schichtstruktur 112 und 114 sind z.B. jeweils aus einer dotierten Polysiliciumschicht mit einer Dicke von ungefähr 150nm gebil det. Die Zwischengateisolationsschichtstruktur 113 ist z.B. eine Oxid/Nitrid/Oxid(ONO)-Schicht mit einer Dicke von ungefähr 11 nm bis 22nm. Die Silicidschichtstruktur 115 weist z.B. eine Dicke von ungefähr 100nm auf. Gateabstandshalter 127 sind auf beiden Seiten der Stapelstruktur angeordnet, welche die erste leitfähige Schichtstruktur 112, die Zwischengateisolationsschichtstruktur 113, die zweite leitfähige Schichtstruktur 114 und die Silicidschichtstruktur 115 beinhaltet.
Ein erster Speichertransistor des ersten EEPROMs 100 beinhaltet eine erste leitfähige Schichtstruktur 123, eine Zwischengateisolationsschichtstruktur 124, eine zweite leitfähige Schichtstruktur 125 und eine Silicidschichtstruktur 126, die sequentiell auf die erste isolierende Schicht 401 gestapelt sind. Lediglich die zweite leitfähige Schichtstruktur 125 der Stapelstruktur wird als eine Abtastleitung verwendet. Zusätzlich zu der ersten isolierenden Schicht 401 ist außerdem eine Tunneloxidschicht 122 teilweise zwischen die erste leitfähige Schichtstruktur 123 und das Halbleitersubstrat 10 zwischengefügt. Die Tunneloxidschicht 122 ist mit einer Dicke von ungefähr 6nm bis 8nm auf dem in dem Halbleitersubstrat 10 ausgebildeten tiefen Störstellenbereich 501 ausgebildet. Gateabstandshalter 120 sind auf beiden Seiten der Stapelstruktur angeordnet, welche die erste leitfähige Schichtstruktur 123, die Zwischengateisolationsschichtstruktur 124, die zweite leitfähige Schichtstruktur 125 und die Silicidschichtstruktur 126 beinhaltet.
Das zweite EEPROM-Bauelement 200 weist einen ähnlichen Aufbau wie das erste EEPROM-Bauelement 100 auf. Spezieller beinhaltet ein zweiter Auswahltransistor die dritte leitfähige Schichtstruktur 212, eine Zwischengateisolationsschichtstruktur 213, eine zweite leitfähige Schichtstruktur 214 und eine Silicidschichtstruktur 215, die sequentiell auf der ersten isolierenden Schicht 401 gestapelt sind. Lediglich die zweite leitfähige Schichtstruktur 212 der Stapelstruktur wird als eine Wortleitung verwendet. Gateabstandshalter 227 sind auf beiden Seiten der Stapel struktur angeordnet, welche die dritte leitfähige Schichtstruktur 212, die Zwischengateisolationsschichtstruktur 213, die zweite leitfähige Schichtstruktur 214 und die Silicidschichtstruktur 215 beinhaltet. Ein zweiter Speichertransistor beinhaltet eine erste leitfähige Schichtstruktur 223, eine Zwischengateisolationsschichtstruktur 224, eine vierte leitfähige Schichtstruktur 225 und eine Silicidschichtstruktur 226, die sequentiell auf der ersten isolierenden Schicht 401 gestapelt sind. Lediglich die vierte leitfähige Schichtstruktur 225 der Stapelstruktur wird als eine Abtastleitung verwendet. Zusätzlich zu der ersten isolierenden Schicht 401 ist außerdem eine Tunneloxidschicht 222 teilweise zwischen die erste leitfähige Schichtstruktur 223 und das Halbleitersubstrat 10 zwischengefügt. Gateabstandshalter 220 sind auf beiden Seiten der Stapelstruktur angeordnet, welche die erste leitfähige Schichtstruktur 223, die Zwischengateisolationsschichtstruktur 224, die vierte leitfähige Schichtstruktur 225 und die Silicidschichtstruktur 226 beinhaltet.
Der erste Drainbereich 521 ist mit einer ersten Metallschichtstruktur 251 mittels eines leitfähigen Stifts 241 verbunden, der durch eine dielektrische Zwischenschicht (ILD) 230 hindurch ausgebildet ist. Der zweite Drainbereich 522 ist mit einer zweiten Metallschichtstruktur 252 mittels eines zweiten leitfähigen Stifts 242 verbunden, der durch die ILD-Schicht 230 hindurch ausgebildet ist. Wenngleich in den Figuren nicht gezeigt, ist der gemeinsame Sourcebereich mit einer Metallschichtstruktur in einem gemeinsamen Sourcekontaktbereich verbunden.
3 ist eine Querschnittansicht einer EEPROM-Bauelementstruktur gemäß der Erfindung. Bezugnehmend auf 3 sind Speicherzellen und periphere Schaltkreise jeweils in einem Speicherzellenbereich und einem peripheren Schaltkreisbereich eines Halbleitersubstrats 10 angeordnet. Eine Speicherzelle in dem Speicherzellenbereich beinhaltet zwei EEPROM-Bauelemente, die einen gemeinsamen Sourcebereich aufweisen, wie in 2 gezeigt. Im Folgenden wird zwecks Klarheit der Be schreibung lediglich eines der zwei EEPROM-Bauelemente beschrieben, welche die Speicherzelle bilden. Wie unter Bezugnahme auf 2 beschrieben, weist das andere EEPROM-Bauelement eine symmetrische und im Wesentlichen identische Struktur auf. In dem peripheren Schaltkreisbereich gibt es eine Vielzahl von aktiven Bauelementen und passiven Bauelementen, die jeweils einen aktiven Bereich beinhalten können, der durch eine Isolationsschicht 11 definiert ist. Die aktiven Bauelemente beinhalten Transistoren für hohe Spannung, Zwischenspannungstransistoren und Niederspannungstransistoren. Zu der vorliegenden Ausführungsform werden jedoch nur ein in einem ersten Bereich I des peripheren Schaltkreisbereichs angeordneter n-leitender MOS-Transistor für hohe Spannung und ein in einem zweiten Bereich II des peripheren Schaltkreisbereichs angeordneter n-leitender Niederspannungs-MOS-Transistor beschrieben, und auf eine detaillierte Beschreibung anderer Schaltkreisbauelemente wird verzichtet.
Ein gemeinsamer Sourcebereich 510 und ein Drainbereich 520 sind mit einem vorgegebenen Abstand voneinander in dem Speicherzellenbereich des Halbleitersubstrats 10 angeordnet. Ein floatender Bereich 530 ist zwischen dem gemeinsamen Sourcebereich 510 und dem Drainbereich 520 angeordnet. In dem ersten Bereich I des peripheren Schaltkreisbereichs des Halbleitersubstrats 10 sind Source-/Drainbereiche 540 voneinander beabstandet angeordnet. Außerdem sind weitere Source-/Drainbereiche 550 in dem zweiten Bereich II des peripheren Schaltkreisbereichs des Halbleitersubstrats 10 voneinander beabstandet angeordnet.
Der gemeinsame Sourcebereich 510 in dem Speicherzellenbereich beinhaltet einen ersten Störstellenbereich 502, einen zweiten Störstellenbereich 503 und einen dritten Störstellenbereich 504. Der erste Störstellenbereich 502 weist die größte Übergangstiefe und Übergangsbreite auf. Der zweite Störstellenbereich 503 weist die geringste Übergangstie fe auf, und der dritte Störstellenbereich 504 weist die geringste Übergangsbreite auf. Dabei sind sowohl der zweite Störstellenbereich 503 als auch der dritte Störstellenbereich 504 von dem ersten Störstellenbereich 502 umgeben. Wenngleich der dritte Störstellenbereich 504 von dem zweiten Störstellenbereich 503 lateral umgeben ist, ist die Unterseite des dritten Störstellenbereichs 504 zwischen den Unterseiten des ersten und des zweiten Störstellenbereichs 502 und 503 angeordnet, da die Übergangstiefe des dritten Störstellenbereichs 504 größer ist als diejenige des zweiten Störstellenbereichs 503. Folglich beinhaltet der gemeinsame Sourcebereich 510 in dem Speicherzellenbereich sowohl eine schwach dotierte Drainstruktur (LDD) als auch eine doppelt diffundierte Drainstruktur (DDD).
Der Drainbereich 520 in dem Speicherzellenbereich beinhaltet den dritten Störstellenbereich 504 und den ersten Störstellenbereich 502, der den dritten Störstellenbereich 504 vollständig umgibt. Somit weist der Drainbereich 520 in dem Speicherzellenbereich eine DDD-Struktur auf. Der floatende Bereich 530 in dem Speicherzellenbereich beinhaltet einen tiefen Störstellenbereich 501 und den ersten Störstellenbereich 502, der flacher als der tiefe Störstellenbereich 501 ist. Hierbei ist der tiefe Störstellenbereich 501 parallel mit dem ersten Störstellenbereich 502 verbunden.
Die Source-/Drainbereiche 540 in dem ersten Bereich I des peripheren Schaltkreisbereiches beinhalten jeweils den dritten Störstellenbereich 504 und den ersten Störstellenbereich 502, der den dritten Störstellenbereich 504 vollständig umgibt. Die Source-/Drainbereiche 504 weisen eine DDD-Struktur auf. Die Source-/Drainbereiche 550 in dem zweiten Bereich II des peripheren Schaltkreisbereichs beinhalten jeweils den zweiten Störstellenbereich 503 und den dritten Störstellenbereich 504. Hierbei weist der zweite Störstellenbereich 503 eine größere Übergangsbreite und eine geringere Übergangstiefe als der dritte Störstel lenbereich 504 auf. Die Source-/Drainbereiche 550 weisen eine LDD-Struktur auf.
Die Dotierstoffkonzentration des ersten Störstellenbereichs 502 ist die niedrigste, während die Dotierstoffkonzentration des dritten Störstellenbereichs 504 die höchste ist. Außerdem liegen die Dotierstoffkonzentration des tiefen Störstellenbereichs 501 und diejenige des zweiten Störstellenbereichs 503 zwischen denjenigen des ersten und des dritten Störstellenbereichs 502 und 504. Beispielsweise wird der tiefe Störstellenbereich 501 mit einer Dosis von ungefähr 1 × 10¹³ Ionen/cm² bis 9 × 10¹³ Ionen/cm² gebildet, der erste Störstellenbereich 502 mit einer Dosis von ungefähr 5 × 10¹² Ionen/cm² bis 9 × 10¹² Ionen/cm², der zweite Störstellenbereich 503 mit einer Dosis von ungefähr 1 × 10¹⁴ Ionen/cm² bis 8 × 10¹⁴ Ionen/cm², und der dritte Störstellenbereich 504 mit einer Dosis von ungefähr 1 × 10¹⁵ Ionen/cm² bis 5 × 10¹⁵ Ionen/cm². Der tiefe Störstellenbereich 501, der zweite Störstellenbereich 503 und der dritte Störstellenbereich 504 werden mit Arsenionen dotiert, während der erste Störstellenbereich 502 mit Phosphorionen dotiert wird. Störstellenionen, mit denen dotiert wird, um die Störstellenbereiche 501, 502, 503 und 504 zu bilden, sind jedoch nicht darauf beschränkt, und es können stattdessen auch weitere Arten von Störstellenionen verwendet werden.
Ein Auswahltransistor in dem Speicherzellenbereich beinhaltet einen Gatestapel 210, der auf einer ersten isolierenden Schicht 601 ausgebildet ist, die auf dem Halbleitersubstrat 10 angeordnet ist. Der Gatestapel 210 beinhaltet die dritte leitfähige Schichtstruktur 212, die Zwischengateisolationsschichtstruktur 213, die zweite leitfähige Schichtstruktur 214 und die Silicidschichtstruktur 215, die sequentiell gestapelt sind. Unter diesen Schichten wird lediglich die dritte leitfähige Schichtstruktur 212 als eine Wortleitung verwendet. So brauchen die Zwischengateisolationsschichtstruktur 213, die zweite leitfähige Schichtstruktur 214 und die Silicidschichtstruktur 215 nicht zwingend gebildet zu sein. Die erste iso lierende Schicht 601 ist eine Gateisolationsschicht, die z.B. mit einer Dicke von ungefähr 25nm bis ungefähr 50nm aus Siliciumoxid gebildet ist. Die erste und die zweite leitfähige Schichtstruktur 212 und 214 sind jeweils dotierte Polysiliciumschichten mit einer Dicke von z.B. ungefähr 150nm. Die Zwischengateisolationsschichtstruktur 213 ist z.B. eine ONO-Schicht mit einer Dicke von ungefähr 11nm bis ungefähr 22nm. Außerdem weist die Silicidschichtstruktur 215 eine Dicke von ungefähr 100nm auf. Gateabstandshalter 217 sind auf beiden Seiten des Gatestapels ausgebildet, der die dritte leitfähige Schichtstruktur 212, die Zwischengateisolationsschichtstruktur 213, die zweite leitfähige Schichtstruktur 214 und die Silicidschichtstruktur 215 beinhaltet.
Ein Speichertransistor in dem Speicherzellenbereich beinhaltet einen Gatestapel 220, der auf der ersten isolierenden Schicht 601 angeordnet ist. Der Gatestapel 220 beinhaltet eine erste leitfähige Schichtstruktur 223, eine Zwischengateisolationschichtstruktur 224, eine vierte leitfähige Schichtstruktur 225 und eine Silicidschichtstruktur 226, die sequentiell gestapelt sind. Lediglich die vierte leitfähige Schichtstruktur 225 des Gatestapels 220 wird als eine Abtastleitung verwendet. Zusätzlich zu der ersten isolierenden Schicht 601 ist außerdem eine Tunneloxidschicht 222 teilweise zwischen die erste leitfähige Schichtstruktur 223 und das Halbleitersubstrat 10 zwischengefügt. Auf der Oberseite des tiefen Störstellenbereichs 501 des Halbleitersubstrats 10 ist die Tunneloxidschicht 222 mit einer Dicke von ungefähr 6nm bis 8nm ausgebildet. Gateabstandshalter 227 sind auf beiden Seiten des Gatestapels 220 angeordnet, der die erste leitfähige Schichtstruktur 223, die Zwischengateisolationsschichtstruktur 224, die vierte leitfähige Schichtstruktur 225 und die Silicidschichtstruktur 226 beinhaltet.
In dem ersten Bereich I des peripheren Schaltkreisbereichs ist ein Gatestapel 710 eines n-leitenden MOS-Transistors für hohe Spannung angeordnet. Der Gatestapel 710 beinhaltet eine erste leitfähige Schichtstruk tur 711, eine Zwischengateisolationsschicht 712, eine zweite leitfähige Schichtstruktur 713 und eine Silicidschicht 714, die sequentiell auf der ersten isolierenden Schicht 601 gestapelt sind. Gateabstandshalter 717 sind auf beiden Seiten des Gatestapels 710 angeordnet, der die erste leitfähige Schichtstruktur 711, die Zwischengateisolationsschicht 712, die zweite leitfähige Schichtstruktur 713 und die Silicidschicht 714 beinhaltet. In dem zweiten Bereich II des peripheren Schaltkreisbereichs ist ein Gatestapel 720 eines n-leitenden Niederspannungs-MOS-Transistors angeordnet. Der Gatestapel 720 beinhaltet eine zweite leitfähige Schichtstruktur 723 und eine Silicidschicht 724, die sequentiell auf einer zweiten isolierenden Schicht 608 gestapelt sind. Die zweite isolierende Schicht 608 weist eine geringere Dicke als die erste isolierende Schicht 601 auf. Gateabstandshalter 727 sind auf beiden Seiten des Gatestapels 720 angeordnet, der die zweite leitfähige Schichtstruktur 723 und die Silicidschicht 724 beinhaltet.
Wenngleich in den Figuren nicht gezeigt, sind jeweilige Störstellenbereiche des Speicherzellenbereichs, d.h. der gemeinsame Sourcebereich 510 und der Drainbereich 520, mit Metallelektroden elektrisch verbunden. In dem peripheren Schaltkreisbereich sind die Source-/Drainbereiche 540 des n-leitenden MOS-Transistors für hohe Spannung und die Source-/Drainbereiche 550 des n-leitenden Niederspannungs-MOS-Transistors jeweils mit Metallelektroden verbunden.
Die 4 bis 9 sind Querschnittansichten, die ein Verfahren zur Herstellung einer EEPROM-Zelle gemäß einer Ausführungsform der Erfindung in aufeinanderfolgenden Prozessstadien darstellen.
Bezugnehmend auf 4 wird eine erste isolierende Schicht 401, zum Beispiel eine Siliciumoxidschicht, auf einem Halbleitersubstrat 10 gebildet, das einen ersten Bereich A und einen zweiten Bereich B aufweist. Die erste isolierende Schicht 401 wird mit einer Dicke von ungefähr 25nm bis 50nm gebildet. Eine Maskenschichtstruktur 402, wie eine Photoresistschichtstruktur, wird auf der ersten isolierenden Schicht 401 gebildet. Die Maskenschichtstruktur 402 beinhaltet Öffnungen 403a und 403b, die Teile der Oberfläche der ersten isolierenden Schicht 401 freilegen. Die Öffnung 403a wird in dem ersten Bereich A gebildet, während die Öffnung 403b in dem zweiten Bereich B gebildet wird. N-leitende Störstellenionen werden unter Verwendung der Maskenschichtstruktur 402 als Ionenimplantationsmaske in das Halbleitersubstrat 10 implantiert, wodurch tiefe Störstellenbereiche 501 gebildet werden. Hierbei können Arsenionen mit einer Energie von ungefähr 100keV und einer Dosis von ungefähr 1 × 10¹³ Ionen/cm² bis 9 × 10¹³ Ionen/cm² implantiert werden. Nach der Bildung der tiefen Störstellenbereiche 501 wird die Maskenschichtstruktur 402 entfernt.
Bezugnehmend auf 5 wird eine weitere Maskenschichtstruktur 404, wie eine Photoresistschichtstruktur, auf der ersten isolierenden Schicht 401 gebildet. Die Maskenschichtstruktur 404 beinhaltet ebenfalls Öffnungen 405a und 405b, die Teile der Oberfläche der ersten isolierenden Schicht 401 freilegen. Die Öffnung 405a ist in dem ersten Bereich A ausgebildet, während die Öffnung 405b in dem zweiten Bereich B ausgebildet ist. Die Öffnungen 405a und 405b legen die Teile der Oberfläche der ersten isolierenden Schicht 401 frei, auf denen Tunneloxidschichten gebildet werden sollen, wobei die durch die Öffnungen 405a und 405b freigelegten Teile über den tiefen Störstellenbereichen 501 liegen. Ein Ätzprozess wird unter Verwendung der Maskenschichtstruktur 404 als Ätzmaske ausgeführt, bis die freigelegten Teile der Oberfläche der ersten isolierenden Schicht 401 entfernt sind. Nach dem Ätzprozess wird die Maskenschichtstruktur 404 entfernt.
Bezugnehmend auf 6 werden Tunneloxidschichten 122 und 222 auf den freigelegten Teilen des Halbleitersubstrats 10 gebildet. Die Tunneloxidschichten 122 und 222 weisen jeweils eine geringere Dicke als die erste isolierende Schicht 401 von zum Beispiel ungefähr 6nm bis ungefähr 8nm auf. Eine erste leitfähige Schicht 406, eine Zwischengateisolationsschicht 407 und eine zweite leitfähige Schicht 408 werden sequentiell auf der ersten isolierenden Schicht 401 und den Tunneloxidschichten 122 und 222 gestapelt. Die erste und die zweite leitfähige Schicht 406 und 408 werden jeweils aus Polysilicium mit einer Dicke von ungefähr 150nm gebildet. Die Zwischengateisolationsschicht wird aus Oxid/Nitrid/Oxid (ONO) mit einer Dicke von ungefähr 11nm bis 22nm gebildet. Auf der Oberseite der zweiten leitfähigen Schicht 408 wird eine Silicidschicht 409 mit einer Dicke von ungefähr 100nm unter Verwendung eines üblichen Silcidierungsprozesses gebildet. Außerdem wird eine weitere Maskenschichtstruktur 410, wie eine Photoresistschichtstruktur, auf der Silicidschicht 409 gebildet. Die Maskenschichtstruktur 410 beinhaltet Öffnungen 411a, 411b, 411c, 411d und 411e, die Teile der Oberfläche der Silicidschicht 409 freilegen.
Bezugnehmend auf 7 wird ein Ätzprozess unter Verwendung der Maskenschichtstruktur 410 als Ätzmaske ausgeführt, wodurch sequentiell Teile der Silicidschicht 409, der zweiten leitfähigen Schicht 408, der Zwischengateisolationsschicht 407 und der ersten leitfähigen Schicht 406 entfernt werden. Als Ergebnis werden ein Gatestapel 110 eines ersten Auswahltransistors und ein Gatestapel 120 eines ersten Speichertransistors beabstandet voneinander in dem ersten Bereich A gebildet, während ein Gatestapel 210 eines zweiten Auswahltransistors und ein Gatestapel 220 eines zweiten Speichertransistors beabstandet voneinander in dem zweiten Bereich B gebildet werden. Außerdem sind der Gatestapel 120 des ersten Speichertransistors und der Gatestapel 220 des zweiten Speichertransistors voneinander beabstandet.
Der Gatestapel 110 des ersten Auswahltransistors beinhaltet eine erste leitfähige Schichtstruktur 112, eine Zwischengateisolationsschichtstruktur 113, eine zweite leitfähige Schichtstruktur 114 und eine Silicid schichtstruktur 115, die sequentiell gestapelt sind. Der Gatestapel 120 des ersten Speichertransistors beinhaltet eine erste leitfähige Schichtstruktur 123, eine Zwischengateisolationsschichtstruktur 124, eine zweite leitfähige Schichtstruktur 125 und eine Silicidschichtstruktur 126, die sequentiell gestapelt sind. Der Gatestapel 210 des zweiten Transistors beinhaltet eine erste leitfähige Schichtstruktur 212, eine Zwischengateisolationsschichtstruktur 213, eine zweite leitfähige Schichtstruktur 214 und eine Silicidschichtstruktur 215, die sequentiell gestapelt sind. Außerdem beinhaltet der Gatestapel 220 des zweiten Speichertransistors eine erste leitfähige Schichtstruktur 223, eine Zwischengateisolationsschichtstruktur 224, eine zweite leitfähige Schichtstruktur 225 und eine Silicidschichtstruktur 226, die sequentiell gestapelt sind.
N-leitende Störstellenionen werden durch Verwenden des Gatestapels 110 des ersten Auswahltransistors, des Gatestapels 120 des ersten Speichertransistors, des Gatestapels 210 des zweiten Auswahltransistors und des Gatestapels 220 des zweiten Speichertransistors als Ionenimplantationsmaske in das Halbleitersubstrat 10 implantiert. Hierbei werden Phosphorionen als n-leitende Störstellenionen verwendet und mit einer Energie von 90keV und einer Dosis von ungefähr 5 × 10¹² Ionen/cm² bis 9 × 10¹² Ionen/cm² implantiert. So werden erste Störstellenbereiche 502 in dem Halbleitersubstrat 10 benachbart zu den Gatestapeln 110, 120, 210 und 220 gebildet. Speziell wird ein erster Störstellenbereich 502, der zwischen dem Gatestapel 110 des ersten Auswahltransistors und dem Gatestapel 120 des ersten Speichertransistors in dem ersten Bereich A angeordnet ist, mit einem der tiefen Störstellenbereiche 501 verbunden. In ähnlicher Weise wird ein erster Störstellenbereich 502, der zwischen dem Gatestapel 210 des zweiten Auswahltransistors und dem Gatestapel 220 des zweiten Speichertransistors in dem zweiten Bereich B angeordnet ist, mit einem weiteren tiefen Störstellenbereich 501 verbunden.
Bezugnehmend auf 8 wird eine weitere Maskenschichtstruktur 412, wie eine Photoresistschichtstruktur, auf der resultierenden Struktur gebildet. Diese Maskenschichtstruktur 412 weist eine Öffnung 413 auf, die einen Teil der Oberfläche der ersten isolierenden Schicht 401 freilegt, der zwischen dem Gatestapel 120 des ersten Speichertransistors in dem ersten Bereich A und dem Gatestapel 220 des zweiten Speichertransistors in dem zweiten Bereich B angeordnet ist. Um einen ausreichenden Justierspielraum sicherzustellen, werden ein Teil des Gatestapels 120 des ersten Speichertransistors und ein Teil des Gatestapels 220 des zweiten Speichertransistors freigelegt, wenn die Öffnung 413 gebildet wird. Ein Ionenimplantationsprozess wird unter Verwendung der Maskenschichtstruktur 412 als Ionenimplantationsmaske ausgeführt, wodurch n-leitende Störstellenionen in das Halbleitersubstrat 10 implantiert werden. Hierbei werden Arsenionen als die n-leitenden Störstellenionen verwendet und mit einer Energie von ungefähr 25keV und einer Dosis von 1 × 10¹⁴ Ionen/cm² bis 8 × 10¹⁴ Ionen/cm² implantiert. So wird in dem Teil der Oberfläche des Halbleitersubstrats 10, der sich zwischen dem Gatestapel 120 des ersten Speichertransistors und dem Gatestapel 220 des zweiten Speichertransistors, d.h. in einem gemeinsamen Sourcebereich, befindet, ein zweiter Störstellenbereich 503 bereitgestellt. Der zweite Störstellenbereich 503 wird innerhalb des ersten Störstellenbereichs 502 gebildet und weist eine höhere Dotierstoffkonzentration als der erste Störstellenbereich 502 auf. Nach der Bildung des zweiten Störstellenbereichs 503 wird die Maskenschichtstruktur 412 entfernt.
Vor dem vorstehend beschriebenen n-leitenden Störstellenimplantationsprozess kann ein p-leitender Störstellenimplantationsprozess durchgeführt werden, um die Diffusion der n-leitenden Störstellenionen auf eine bestimmte Breite zu begrenzen. Dazu werden während dieses p-leitenden Störstellenionenimplantationsprozesses p-leitende Störstellenionen unter einem bestimmten Winkel von zum Beispiel 20° bis 40° schräg dotiert. Borqionen werden als die p-leitenden Störstellenionen verwendet und mit einer Energie von ungefähr 30keV und mit einer Dosis von 1 × 10¹² Ionen/cm² bis 5 × 10¹² Ionen/cm² implantiert. Der Implantationswinkel ist nicht speziell beschränkt, es ist jedoch bevorzugt, einen schrägen Implantationsprozess symmetrisch in allen Richtungen durchzuführen.
Bezugnehmend auf 9 wird ein typischer Prozess zur Bildung von Abstandshaltern durchgeführt, wodurch Gateabstandshalter 127 auf Seitenwänden des Gatestapels 110 des ersten Auswahltransistors gebildet werden und Gateabstandshalter 227 auf Seitenwänden des Gatestapels 210 des zweiten Auswahltransistors gebildet werden. Als nächstes wird eine Maskenschichtstruktur 414 auf der resultierenden Struktur gebildet. Die Maskenschichtstruktur 414 beinhaltet Öffnungen 415a, 415b und 415c, die einen Drainbereich des ersten Bereichs A, einen Drainbereich des zweiten Bereichs B beziehungsweise den gemeinsamen Sourcebereich freilegen. N-leitende Störstellenionen werden unter Verwendung der Maskenschichtstruktur 414 als Ionenimplantationsmaske in das Halbleitersubstrat 10 implantiert. Arsenionen werden als die n-leitenden Störstellenionen verwendet und mit einer Energie von ungefähr 50keV und einer Dosis von 1 × 10¹⁵ Ionen/cm² bis 5 × 10¹⁵ Ionen/cm² implantiert. So werden dritte Störstellenbereiche 504 in dem Drainbereich des ersten Bereichs A und dem Drainbereich des zweiten Bereichs B gebildet. Außerdem wird ein weiterer dritter Störstellenbereich 504 in einem Teil der Oberfläche des Halbleitersubstrats 10 gebildet, der sich zwischen dem Gatestapel 120 des ersten Speichertransistors und dem Gatestapel 220 des zweiten Speichertransistors befindet, d.h. in dem gemeinsamen Sourcebereich. Dieser dritte Störstellenbereich 504 wird innerhalb des ersten und des zweiten Störstellenbereichs 502 und 503 gebildet, und seine Übergangstiefe ist geringer als jene des ersten Störstellenbereichs 502 und größer als jene des zweiten Störstellenbereichs 503. Außerdem ist die Dotierstoffkonzentration des dritten Störstellenbereichs 504 höher als jene des ersten Störstellenbereichs 502 und des zweiten Störstellen bereichs 503. Nach der Bildung des dritten Störstellenbereichs 504 wird die Maskenschichtstruktur 414 entfernt.
Danach wird ein typischer Metallisierungsprozess durchgeführt, um dadurch Metallzwischenverbindungen zu bilden. Wie in 2 gezeigt, wird eine dielektrische Zwischenschicht (ILD) 230 auf der gesamten Oberfläche der resultierenden Struktur gebildet. Ein Teil der ILD-Schicht 230 wird derart entfernt, dass ein Teil des ersten Drainbereichs 521 und ein Teil des zweiten Drainbereichs 522 freigelegt werden. Dann werden ein erster leitfähiger Stift 241 und ein zweiter leitfähiger Stift 242 gebildet, und eine erste Metallschichtstruktur 251 sowie eine zweite Metallschichtstruktur 252 werden auf dem ersten beziehungsweise dem zweiten leitfähigen Stift 241, 242 gebildet.
Im Folgenden wird ein Verfahren zur Herstellung einer EEPROM-Bauelementstruktur gemäß der Erfindung unter Bezugnahme auf die 10 bis 17 beschrieben.
Bezugnehmend auf 10 wird ein Halbleitersubstrat 10 hergestellt, das einen Speicherzellenbereich und einen peripheren Schaltkreisbereich aufweist. In dem Speicherzellenbereich wird ein EEPROM-Bauelement gebildet. Der periphere Schaltkreisbereich beinhaltet einen ersten Bereich I und einen zweiten Bereich II. Ein n-leitender MOS-Transistor für hohe Spannung wird in dem ersten Bereich I des peripheren Schaltkreisbereiches angeordnet, während ein n-leitender Niederspannungs-MOS-Transistor in dem zweiten Bereich II desselben angeordnet wird. In dem peripheren Schaltkreisbereich können noch weitere MOS-Transistoren angeordnet werden, wie ein p-leitender MOS-Transistor für hohe Spannung und ein p-leitender Niederspannungs-MOS-Transistor und/oder passive Bauelemente. Das heißt, das EEPROM-Bauelement wird in dem Speicherzellenbereich des Halbleitersubstrats 10 angeordnet, während der MOS-Transistor für hohe Spannung und der Niederspannungs-MOS-Transistor in dem peripheren Schaltkreisbereich angeordnet werden.
Eine Isolationsschicht 11 wird in dem Halbleitersubstrat 10 gebildet, um aktive Bereiche zu definieren. Wenngleich die Isolationsschicht 11 in den Figuren als grabenartiger Typ dargestellt ist, ist die Form derselben nicht darauf beschränkt. Eine erste isolierende Schicht 601, zum Beispiel eine Siliciumoxidschicht, wird auf dem Halbleitersubstrat 10 gebildet, in dem die Isolationsschicht 11 ausgebildet ist. Die erste isolierende Schicht 601 wird mit einer Dicke von ungefähr 25nm bis ungefähr 50nm gebildet. Eine Maskenschichtstruktur 602, wie eine Photoresistschichtstruktur, wird auf der ersten isolierenden Schicht 601 gebildet. Diese Maskenschichtstruktur 603 bedeckt die gesamte Oberfläche des peripheren Schaltkreisbereiches und beinhaltet eine Öffnung 603, die einen Teil der Oberfläche der ersten isolierenden Schicht 601 in dem Speicherzellenbereich freilegt. N-leitende Störstellenionen werden unter Verwendung der Maskenschichtstruktur 602 als Ionenimplantationsmaske in das Halbleitersubstrat 10 implantiert, wodurch ein tiefer Störstellenbereich 501 gebildet wird. Arsenionen werden als n-leitende Störstellenionen verwendet und mit einer Energie von ungefähr 100keV und einer Dosis von 1 × 10¹³ Ionen/cm² bis 9 × 10¹³ Ionen/cm² implantiert. Nach der Bildung des tiefen Störstellenbereichs 501 wird die Maskenschichtstruktur 602 entfernt.
Bezugnehmend auf 11 wird eine weitere, nicht gezeigte Maskenschichtstruktur, wie eine Photoresistschichtstruktur, auf der ersten isolierenden Schicht 601 gebildet. Diese Maskenschichtstruktur legt einen Teil der Oberfläche der ersten isolierenden Schicht 601 in dem Speicherzellenbereich frei. In dem Speicherzellenbereich wird eine Tunneloxidschicht auf dem freigelegten Teil der ersten isolierenden Schicht 601 gebildet, der über dem tiefen Störstellenbereich 501 liegt. Unter Verwendung der Maskenschichtstruktur als Ätzmaske wird ein Ätzprozess durchgeführt, wodurch der freigelegte Teil der ersten isolierenden Schicht 601 entfernt wird. Dieser Ätzprozess wird fortgesetzt, bis ein Teil der Oberfläche des Halbleitersubstrats 10 freigelegt ist. Nach dem Ätzprozess wird die Maskenschichtstruktur entfernt. Dann wird unter Verwendung eines Oxidationsprozesses eine Tunneloxidschicht 222 auf dem freigelegten Teil des Halbleitersubstrats 10 gebildet. Die Tunneloxidschicht 222 wird mit einer geringeren Dicke als die erste isolierende Schicht 601 gebildet, zum Beispiel mit ungefähr 6nm bis 8nm. Eine erste leitfähige Schicht 604 wird auf der ersten isolierenden Schicht 601 und der Tunneloxidschicht 222 gebildet, und darauf wird eine Zwischengateisolationsschicht 605 gebildet. Die erste leitfähige Schicht 604 wird aus Polysilicium mit einer Dicke von ungefähr 150nm gebildet, und die Zwischengateisolationsschicht 605 wird aus ONO mit einer Dicke von etwa 11 nm bis etwa 22nm gebildet.
Bezugnehmend auf 12 wird eine Maskenschichtstruktur 606, wie eine Photoresistschichtstruktur, auf der Zwischengateisolationsschicht 605 gebildet. Diese Maskenschichtstruktur 606 weist eine Öffnung 607 auf, die einen Teil des zweiten Bereichs II in dem peripheren Schaltkreisbereich freilegt, d.h. einen Bereich, in dem der n-leitende Niederspannungs-MOS-Transistor gebildet werden soll. Unter Verwendung der Maskenschichtstruktur 606 als Ätzmaske wird ein Nassätzprozess durchgeführt, wodurch die erste isolierende Schicht 601 von dem freigelegten Teil des zweiten Bereichs II entfernt wird. So wird ein Teil der Oberfläche des Halbleitersubstrats 10 in dem zweiten Bereich II freigelegt. In diesem Stadium werden p-leitende Störstellenionen zum Steuern der Schwellenspannung mit einer Energie von ungefähr 30keV und einer Dosis von 1 × 10¹² Ionen/cm² bis 5 × 10¹² Ionen/cm² implantiert. Nach Beendigung dieses Ionenimplantationsprozesses wird die Maskenschichtstruktur 606 entfernt.
Bezugnehmend auf 13 wird eine zweite isolierende Schicht 608 auf der freigelegten Oberfläche des zweiten Bereichs II gebildet. Die zweite isolierende Schicht 608 dient als Gateisolationsschicht des n-leitenden Niederspannungs-MOS-Transistors und wird aus Siliciumoxid mit einer Dicke von ungefähr 2nm bis 4nm gebildet. Danach wird eine zweite leitfähige Schicht 609 auf der gesamten Oberfläche der resultierenden Struktur gebildet, z.B. aus Polysilicium mit einer Dicke von ungefähr 150nm. Auf der Oberseite der zweiten leitfähigen Schicht 609 wird unter Verwendung eines typischen Silicidierungsprozesses eine Silicidschicht 610 mit einer Dicke von ungefähr 100nm gebildet.
Bezugnehmend auf 14 wird unter Verwendung einer vorgegebenen Maskenschichtstruktur ein Strukturierungsprozess durchgeführt. So werden ein Gatestapel 210 eines Auswahltransistors und ein Gatestapel 220 eines Speichertransistors in dem Speicherzellenbereich gebildet, und ein Gatestapel 710 des n-leitenden MOS-Transistors für hohe Spannung sowie ein Gatestapel 720 des n-leitenden Niederspannungs-MOS-Transistors werden in dem peripheren Schaltkreisbereich gebildet. Es ist möglich, den Strukturierungsprozess nur einmal durchzuführen. Da sich jedoch die Höhe der Gatestapel 210 und 220 des Speicherzellenbereichs und des Gatestapels 710 des n-leitenden MOS-Transistors für hohe Spannung von der Höhe des Gatestapels 720 des n-leitenden Niederspannungs-MOS-Transistors unterscheiden, ist es bevorzugt, zwei separate Strukturierungsprozesse zu verwenden.
Der Gatestapel 210 des Auswahltransistors in dem Speicherzellenbereich beinhaltet eine dritte leitfähige Schichtstruktur 212, eine Zwischengateisolationsschichtstruktur 213, eine zweite leitfähige Schichtstruktur 214 und eine Silicidschichtstruktur 215, die sequentiell gestapelt sind. Der Gatestapel 220 des Speichertransistors in dem Speicherzellenbereich beinhaltet eine erste leitfähige Schichtstruktur 223, eine Zwischengateisolationsschichtstruktur 224, eine vierte leitfähige Schichtstruktur 225 und eine Silicidschichtstruktur 226, die sequentiell gestapelt sind. Der Gatestapel 710 des n-leitenden MOS-Transistors für hohe Spannung in dem ersten Bereich I des peripheren Schaltkreisbereichs beinhaltet eine erste leitfähige Schichtstruktur 711, eine Zwischengateisolationsschichtstruktur 712, eine zweite leitfähige Schichtstruktur 713 und eine Silicidschichtstruktur 714, die sequentiell gestapelt sind. Außerdem beinhaltet der Gatestapel 720 des n-leitenden Niederspannungs-MOS-Transistors in dem zweiten Bereich II des peripheren Schaltkreisbereichs eine zweite leitfähige Schichtstruktur 723 und eine Silicidschichtstruktur 724, die sequentiell gestapelt sind.
Bezugnehmend auf 15 wird eine Maskenschichtstruktur 615 gebildet, wie eine Photoresistschichtstruktur, um lediglich den zweiten Bereich II des peripheren Schaltkreisbereichs zu bedecken und andere Bereiche freizulassen, d.h. den Speicherzellenbereich und den ersten Bereich I des peripheren Schaltkreisbereichs. Durch Verwendung der Maskenschichtstruktur 615, des Gatestapels 210 des Auswahltransistors, des Gatestapels 220 des Speichertransistors und des Gatestapels 710 des n-leitenden MOS-Transistors für hohe Spannung als Ionenimplantationsmaske werden n-leitende Störstellenionen in das Halbleitersubstrat 10 implantiert. Phosphorionen werden als Störstellenionen verwendet und mit einer Energie von ungefähr 90keV und einer Dosis von 5 × 10¹² Ionen/cm² bis 9 × 10¹² Ionen/cm² implantiert. So werden erste Störstellenbereiche 502 benachbart zu den Gatestapeln 210, 220 und 710 in dem Halbleitersubstrat 10 gebildet. Insbesondere ist einer der ersten Störstellenbereiche 502, der sich zwischen dem Gatestapel 210 des Auswahltransistors und dem Gatestapel 220 des Speichertransistors befindet, mit dem tiefen Störstellenbereich 501 verbunden. Nach Beendigung des Ionenimplantationsprozesses wird die Maskenschichtstruktur 615 entfernt.
Bezugnehmend auf 16 wird eine Maskenschichtstruktur 616 gebildet, wie eine Photoresistschichtstruktur. Die Maskenschichtstruktur 616 beinhaltet eine erste Öffnung 617a, die einen gemeinsamen Sourcebereich des Speicherzellenbereichs freilegt, und eine zweite Öffnung 617b, die den n-leitenden Niederspannungs-MOS-Transistor des peripheren Schaltkreisbereichs freilegt. Diese Maskenschichtstruktur 616 wird während zwei folgenden Ionenimplantationsprozessen als Ionenimplantationsmaske verwendet.
Wenngleich in den Figuren nicht gezeigt, werden als erstes p-leitende Störstellenionen in das Substrat 10 implantiert. Diese Implantation p-leitender Ionen wird durchgeführt, um die Diffusion von n-leitenden Störstellenionen auf eine bestimmte Breite zu begrenzen. So werden die p-leitenden Störstellenionen unter einem bestimmten Winkel von zum Beispiel 20° bis 40° schräg implantiert. Hierbei werden Borionen als p-leitende Störstellenionen verwendet und mit einer Energie von ungefähr 30keV und einer Dosis von 1 × 10¹² Ionen/cm² bis 5 × 10¹² Ionen/cm² implantiert. Der Implantationswinkel ist nicht speziell begrenzt, es ist jedoch bevorzugt, einen schrägen Ionenimplantationsprozess symmetrisch in allen Richtungen durchzuführen.
Wie in 16 gezeigt, werden als zweites n-leitende Störstellenionen in das Halbleitersubstrat 10 implantiert. Arsenionen werden als n-leitende Störstellenionen verwendet und mit einer Energie von ungefähr 30keV und einer Dosis von 1 × 10¹² Ionen/cm² bis 5 × 10¹² Ionen/cm² implantiert. So werden zweite Störstellenbereiche 503 in dem gemeinsamen Sourcebereich des Speicherzellenbereichs und den Source-/Drainbereichen des n-leitenden Niederspannungs-MOS-Transistors gebildet. Insbesondere befindet sich einer der zweiten Störstellenbereiche 503, der in dem gemeinsamen Sourcebereich der Speicherzelle ausgebildet ist, innerhalb des ersten Störstellenbereichs 502. Nach Bildung der zweiten Störstellenbereiche 503 wird die Maskenschichtstruktur 616 entfernt.
Bezugnehmend auf 17 wird ein typischer Abstandshalterbildungsprozess ausgeführt. So werden Gateabstandshalter 217, 227, 717 und 727 auf Seitenwänden der Gatestapel 210, 220, 710 beziehungsweise 720 gebildet. Als nächstes wird eine Maskenschichtstruktur 618 gebildet, wie eine Photoresistschichtstruktur. Diese Maskenschichtstruktur 618 lässt den gemeinsamen Sourcebereich und den Drainbereich des Speicherzellenbereichs, die Source-/Drainbereiche des n-leitenden MOS-Transistors für hohe Spannung und die Source-/Drainbereiche des n-leitenden Niederspannungs-MOS-Transistors frei. Unter Verwendung dieser Maskenschichtstruktur 618 als Ionenimplantationsmaske werden n-leitende Störstellenionen in das Halbleitersubstrat 10 implantiert. Arsenionen werden als n-leitende Störstellenionen verwendet und mit einer Energie von ungefähr 50keV und einer Dosis von 1 × 10¹⁵ Ionen/cm² bis 5 × 10¹⁵ Ionen/cm² implantiert. So werden dritte Störstellenbereiche 504 in dem gemeinsamen Sourcebereich und dem Drainbereich des Speicherzellenbereichs, den Source-/Drainbereichen des n-leitenden MOS-Transistors für hohe Spannung und den Source-/Drainbereichen des n-leitenden Niederspannungs-MOS-Transistors gebildet. Nach Bildung der dritten Störstellenbereiche 504 wird die Maskenschichtstruktur 618 entfernt.
Ein dritter Störstellenbereich 504 des gemeinsamen Sourcebereichs des Speicherzellenbereichs ist innerhalb des ersten und des zweiten Störstellenbereichs 502 und 503 ausgebildet. Hierbei ist der dritte Störstellenbereich 504 so gebildet, dass er flacher als der erste Störstellenbereich 502 und tiefer als der zweite Störstellenbereich 503 ist und eine höhere Dotierstoffkonzentration als der erste und der zweite Störstellenbereich 502 und 503 aufweist. Ein dritter Störstellenbereich 504 in dem Source-/Drainbereich des n-leitenden MOS-Transistors für hohe Spannung wird innerhalb des ersten Störstellenbereichs 502 gebildet. Zusätzlich ist ein dritter Störstellenbereich 504 des n-leitenden MOS-Tran sistors für hohe Spannung von dem zweiten Störstellenbereich 503 umgeben, ist jedoch tiefer gebildet als der zweite Störstellenbereich 503.
Wenngleich in den Figuren nicht gezeigt, wird danach ein typischer Metallisierungsprozess durchgeführt, um Metallzwischenverbindungen zu bilden, wodurch die EEPROM-Bauelementstruktur vervollständigt wird.
Wie hierin beschrieben, weist eine Mehrzahl von EEPROM-Bauelementen in der EEPROM-Zelle und der EEPROM-Bauelementstruktur einen einzelnen gemeinsamen Sourcebereich auf. Der gemeinsame Sourcebereich, der mittels eines gemeinsamen Sourcekontakts mit einer Sourceelektrode elektrisch verbunden ist, beinhaltet sowohl eine LDD-Struktur als auch eine DDD-Struktur. Darüber hinaus wird ein Störstellenbereich der LDD-Struktur, der als Pfad verwendet wird, über den Ladungsträger, wie Elektronen, fließen, mit einer höheren Dotierstoffkonzentration als jener eines Störstellenbereichs der äußersten DDD-Struktur gebildet, so dass der Sourcewiderstand des gemeinsamen Sourcebereichs reduziert werden kann. Als Ergebnis können die elektrischen Eigenschaften des EEPROM-Bauelements verbessert werden, und die Integrationsdichte des Bauelements kann unter Verwendung der DDD-Struktur dennoch gesteigert werden.

Claims

Elektrisch löschbare und programmierbare Festwertspeicher(EEPROM)-Zelle mit – einem Substrat (10), das einen ersten Bereich (A), in dem ein erstes EEPROM-Bauelement (100) mit einem ersten Auswahltransistor und einem ersten Speichertransistor angeordnet ist, und einen zweiten Bereich (B) beinhaltet, in dem ein zweites EEPROM-Bauelement (200) mit einem zweiten Auswahltransistor und einem zweiten Speichertransistor angeordnet ist, – einem ersten Drainbereich (521) und einem ersten floatenden Bereich (531), die in dem ersten Bereich des Substrats voneinander beabstandet angeordnet sind, und – einem zweiten Drainbereich (522) und einem zweiten floatenden Bereich (532), die in dem zweiten Bereich des Substrats voneinander beabstandet angeordnet sind, gekennzeichnet durch – einen ersten Störstellenbereich (502), einen zweiten Störstellenbereich (503) und einen dritten Störstellenbereich (504), die zwischen dem ersten Bereich (A) und dem zweiten Bereich (B) des Substrats (10) angeordnet sind, wobei der erste Störstellenbereich den zweiten Störstellenbereich vollständig und den dritten Störstellenbereich in horizontaler Richtung und in Tiefenrichtung umgibt, der zweite Störstellenbereich den dritten Störstellenbereich in horizontaler Richtung umgibt und die Übergangstiefe des dritten Störstellenbereichs größer als die Übergangstiefe des zweiten Störstellenbereichs ist.
EEPROM-Zelle nach Anspruch 1, dadurch gekennzeichnet, dass die Dotierstoffkonzentration des zweiten Störstellenbereichs höher als die Dotierstoffkonzentration des ersten Störstellenbereichs und geringer als die Dotierstoffkonzentration des dritten Störstellenbereichs ist.
EEPROM-Zelle nach Anspruch 2, dadurch gekennzeichnet, dass die Dotierstoffkonzentration des ersten Störstellenbereichs ungefähr 5 × 10¹² Ionen/cm² bis 9 × 10¹² Ionen/cm² beträgt, die Dotierstoffkonzentration des zweiten Störstellenbereichs ungefähr 1 × 10¹⁴ Ionen/cm² bis 8 × 10¹⁴ Ionen/cm² beträgt und die Dotierstoffkonzentration des dritten Störstellenbereichs ungefähr 1 × 10¹⁵ Ionen/cm² bis 5 × 10¹⁵ Ionen/cm² beträgt.
EEPROM-Zelle nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass der erste Störstellenbereich aus Phosphorionen gebildet ist und der zweite Störstellenbereich und der dritte Störstellenbereich aus Arsenionen gebildet sind.
EEPROM-Zelle nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass der erste Drainbereich und der zweite Drainbereich jeweils den ersten Störstellenbereich und den dritten Störstellenbereich beinhalten.
EEPROM-Bauelementstruktur mit – einem Substrat (10), das einen Speicherzellenbereich, in dem eine EEPROM-Zelle mit einem ersten EEPROM-Bauelement und einem zweiten EEPROM-Bauelement angeordnet ist, und einen peripheren Schaltkreisbereich beinhaltet, in dem ein MOS-Transistor für hohe Spannung und ein Niederspannungs-MOS-Transistor angeordnet sind, gekennzeichnet durch – einen gemeinsamen Sourcebereich (510), der einen ersten Störstellenbereich (502), einen zweiten Störstellenbereich (503) und einen dritten Störstellenbereich (504) zwischen dem ersten EEPROM-Bauelement und dem zweiten EEPROM-Bauelement des Speicherzellenbereichs beinhaltet, wobei der erste Störstellenbereich den zweiten Störstellenbereich und den dritten Störstellenbereich in horizontaler Richtung und in Tiefenrichtung umgibt, der zweite Störstellenbereich den dritten Störstellenbereich in horizontaler Richtung umgibt und die Übergangstiefe des dritten Störstellenbereichs größer als die Übergangstiefe des zweiten Störstellenbereichs ist, – Source-/Drainbereiche (540) des MOS-Transistors für hohe Spannung, die den ersten Störstellenbereich in horizontaler Richtung und in Tiefenrichtung umgeben, und – Source-/Drainbereiche (550) des Niederspannungs-MOS-Transistors, die jeweils einen zweiten Störstellenbereich (503) und einen dritten Störstellenbereich (504) beinhalten, der von dem zweiten Störstellenbereich umgeben ist, jedoch eine größere Übergangstiefe als der zweite Störstellenbereich aufweist.
EEPROM-Bauelementstruktur nach Anspruch 6, dadurch gekennzeichnet, dass die Dotierstoffkonzentration des zweiten Störstellenbereichs höher als die Dotierstoffkonzentration des ersten Störstellenbereichs und geringer als die Dotierstoffkonzentration des dritten Störstellenbereichs ist.
EEPROM-Bauelementstruktur nach Anspruch 7, dadurch gekennzeichnet, dass die Dotierstoffkonzentration des ersten Störstellenbereichs ungefähr 5 × 10¹² Ionen/cm² bis 9 × 10¹² Ionen/cm² beträgt, die Dotierstoffkonzentration des zweiten Störstellenbereichs ungefähr 1 × 10¹⁴ Ionen/cm² bis 8 × 10¹⁴ Ionen/cm² beträgt und die Dotierstoffkonzentration des dritten Störstellenbereichs ungefähr 1 × 10¹⁵ Ionen/cm² bis 5 × 10¹⁵ Ionen/cm² beträgt.
EEPROM-Bauelementstruktur nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, dass der erste Störstellenbereich aus Phosphorionen gebildet ist und der zweite Störstellenbereich und der dritte Störstellenbereich aus Arsenionen gebildet sind.
Verfahren zur Herstellung einer EEPROM-Zelle, bei dem – ein Halbleitersubstrat hergestellt wird, das einen ersten Bereich, in dem ein erstes EEPROM-Bauelement gebildet wird, einen zweiten Bereich, in dem ein zweites EEPROM-Bauelement gebildet wird, und einen gemeinsamen Sourcebereich aufweist, der zwischen dem ersten Bereich und dem zweiten Bereich angeordnet ist, gekennzeichnet durch folgende Schritte: – Bilden eines ersten Gatestapels für einen ersten Auswahltransistor und eines zweiten Gatestapels für einen ersten Speichertransistor in dem ersten Bereich des Halbleitersubstrats und Bilden eines dritten Gatestapels für einen zweiten Auswahltransistor und eines vierten Gatestapels für einen zweiten Speichertransistor in dem zweiten Bereich des Halbleitersubstrats, – Bilden von ersten Störstellenbereichen mit einer ersten Dotierstoffkonzentration in einem Drainbereich und einem floatenden Bereich des ersten Bereichs, in einem Drainbereich und einem floatenden Bereich des zweiten Bereichs und in dem gemeinsamen Sourcebereich mittels Durchführen eines ersten Prozesses zur Implantation von Ionen in das Halbleitersubstrat, auf dem der erste, zweite, dritte und vierte Gatestapel ausgebildet sind, – Bilden von zweiten Störstellenbereichen mit einer zweiten Dotierstoffkonzentration in den ersten Störstellenbereichen des gemeinsamen Sourcebereichs mittels Durchführen eines zweiten Prozesses zur Implantation von Ionen in das Halbleitersub strat, in dem die ersten Störstellenbereiche ausgebildet sind, wobei die zweite Dotierstoffkonzentration höher als die erste Dotierstoffkonzentration ist, und – Bilden von dritten Störstellenbereichen mit einer dritten Dotierstoffkonzentration in dem Drainbereich des ersten Bereichs, in dem Drainbereich des zweiten Bereichs und in dem gemeinsamen Sourcebereich mittels Durchführen eines dritten Prozesses zur Implantation von Ionen in das Halbleitersubstrat, in dem die ersten und zweiten Störstellenbereiche ausgebildet sind, – wobei ein dritter Störstellenbereich in dem gemeinsamen Sourcebereich durch einen zweiten Störstellenbereich in horizontaler Richtung umgeben ist, jedoch so ausgebildet ist, dass er eine größere Übergangstiefe als der zweite Störstellenbereich aufweist.
Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass der zweite Gatestapel für den ersten Speichertransistor und der vierte Gatestapel für den zweiten Speichertransistor durch den gemeinsamen Sourcebereich voneinander getrennt sind.
Verfahren nach Anspruch 10 oder 11, dadurch gekennzeichnet, dass der erste Ionenimplantationsprozess mit einer höheren Energie als der dritte Ionenimplantationsprozess durchgeführt wird und der dritte Ionenimplantationsprozess mit einer höheren Energie als der zweite Ionenimplantationsprozess durchgeführt wird.
Verfahren nach einem der Ansprüche 10 bis 12, dadurch gekennzeichnet, dass das Bilden der zweiten Störstellenbereiche folgende Schritte umfasst: – Bilden einer Maskenschichtstruktur, die Öffnungen beinhaltet, die Teile des gemeinsamen Sourcebereichs freilegen, – Implantieren von Störstellenionen mit der zweiten Dotierstoffkonzentration in den gemeinsamen Sourcebereich mittels Durchführen des zweiten Ionenimplantationsprozesses unter Verwendung der Maskenschichtstruktur als Ionenimplantationsmaske und – Entfernen der Maskenschichtstruktur.
Verfahren nach Anspruch 13, weiter gekennzeichnet durch schräges Implantieren von Störstellenionen eines entgegengesetzten Leitfähigkeitstyps in Richtung äußerer Bereiche der Öffnungen unter Verwendung der Maskenschichtstruktur als Ionenimplantationsmaske, bevor die Störstellenionen mit der zweiten Dotierstoffkonzentration implantiert werden.
Verfahren nach einem der Ansprüche 10 bis 14, dadurch gekennzeichnet, dass das Bilden der dritten Störstellenbereiche folgende Schritte umfasst: – Bilden einer Maskenschichtstruktur, die Öffnungen beinhaltet, die den Drainbereich des ersten Bereichs, den gemeinsamen Sourcebereich und den Drainbereich des zweiten Bereichs freilegen, – Implantieren von Störstellenionen mit der dritten Dotierstoffkonzentration in den Drainbereich des ersten Bereichs, den gemeinsamen Sourcebereich und den Drainbereich des zweiten Bereichs mittels Durchführen des dritten Ionenimplantationsprozesses unter Verwendung der Maskenschichtstruktur als Ionenimplantationsmaske und – Entfernen der Maskenschichtstruktur.
Verfahren nach einem der Ansprüche 10 bis 15, dadurch gekennzeichnet, dass die ersten Störstellenbereiche mit ungefähr 5 × 10¹² Ionen/cm² bis 9 × 10¹² Ionen/cm² gebildet werden, die zweiten Stör stellenbereiche mit ungefähr 1 × 10¹⁴ Ionen/cm² bis 8 × 10¹⁴ Ionen/cm² gebildet werden und die dritten Störstellenbereiche mit ungefähr 1 × 10¹⁵ Ionen/cm² bis 5 × 10¹⁵ Ionen/cm² gebildet werden.
Verfahren nach einem der Ansprüche 10 bis 16, weiter gekennzeichnet durch Implantieren von Störstellenionen eines dem Leitfähigkeitstyp der ersten Störstellenbereiche entgegengesetzten Leitfähigkeitstyps vor der Durchführung des zweiten Ionenimplantationsprozesses.
Verfahren zur Herstellung einer EEPROM-Bauelementstruktur, bei dem – ein Halbleitersubstrat mit einem Speicherzellenbereich, der wenigstens zwei EEPROM-Bauelemente und einen gemeinsamen Sourcebereich zwischen den EEPROM-Bauelementen aufweist, sowie einem peripheren Schaltkreisbereich hergestellt wird, der einen MOS-Transistor für hohe Spannung und einen Niederspannungs-MOS-Transistor aufweist, gekennzeichnet durch folgende Schritte: – Bilden eines ersten Gatestapels für einen Auswahltransistor und eines zweiten Gatestapels für einen Speichertransistor in dem Speicherzellenbereich des Halbleitersubstrats und Bilden eines dritten Gatestapels für den MOS-Transistor für hohe Spannung und eines vierten Gatestapels für den Niederspannungs-MOS-Transistor in dem peripheren Schaltkreisbereich des Halbleitersubstrats, – Bilden erster Störstellenbereiche mit einer ersten Dotierstoffkonzentration in einem gemeinsam Sourcebereich, einem floatenden Bereich und einem Drainbereich des Speicherzellenbereichs und in Source-/Drainbereichen des MOS-Transistors für hohe Spannung mittels Durchführen eines ersten Prozesses zur Implantation von Ionen in das Halbleitersubstrat, auf dem der erste, der zweite, der dritte und der vierte Gatestapel gebildet sind, – Bilden von zweiten Störstellenbereichen mit einer zweiten Dotierstoffkonzentration in dem gemeinsamen Sourcebereich des Speicherzellenbereichs und in Source-/Drainbereichen des Niederspannungs-MOS-Transistors mittels Durchführen eines zweiten Prozesses zur Implantation von Ionen in das Halbleitersubstrat, in dem die ersten Störstellenbereiche ausgebildet sind, wobei die zweite Dotierstoffkonzentration höher als die erste Dotierstoffkonzentration ist, und – Bilden von dritten Störstellenbereichen mit einer dritten Dotierstoffkonzentration in dem gemeinsamen Sourcebereich und dem Drainbereich der Speicherzelle, in den Source-/Drainbereichen des MOS-Transistors für hohe Spannung und in den Source-/Drainbereichen des Niederspannungs-MOS-Transistors mittels Durchführen eines dritten Prozesses zur Implantation von Ionen in das Halbleitersubstrat, in dem die ersten und zweiten Störstellenbereiche ausgebildet sind.
Verfahren nach Anspruch 18, dadurch gekennzeichnet, dass ein dritter Störstellenbereich in dem gemeinsamen Sourcebereich durch einen zweiten Störstellenbereich in horizontaler Richtung umgeben ist, jedoch so ausgebildet wird, dass er eine größere Übergangstiefe als der zweite Störstellenbereich aufweist.
Verfahren nach Anspruch 18 oder 19, dadurch gekennzeichnet, dass der zweite Ionenimplantationsprozess unter Verwendung einer Maskenschichtstruktur als Ionenimplantationsmaske durchgeführt wird, die den floatenden Bereich und den Drainbereich des Speicherzellenbereichs sowie die Source-/Drainbereiche des MOS-Transistors für hohe Spannung bedeckt und den gemeinsa men Sourcebereich des Speicherzellenbereichs sowie die Source-/Drainbereiche des Niederspannungs-MOS-Transistors freilässt.
Verfahren nach einem der Ansprüche 18 bis 20, dadurch gekennzeichnet, dass der dritte Ionenimplantationsprozess unter Verwendung einer Maskenschichtstruktur durchgeführt wird, die den floatenden Bereich des Speicherzellenbereichs bedeckt und den gemeinsamen Sourcebereich sowie den Drainbereich des Speicherzellenbereichs, die Source-/Drainbereiche des MOS-Transistors für hohe Spannung und die Source-/Drainbereiche des Niederspannungs-MOS-Transistors freilässt.
Verfahren nach einem der Ansprüche 18 bis 21, weiter gekennzeichnet durch Implantieren von Störstellenionen eines zu dem Leitfähigkeitstyp der ersten Störstellenbereiche entgegengesetzten Leitfähigkeitstyps vor der Durchführung des zweiten Ionenimplantationsprozesses.