KR100524993B1 - 높은 집적도 및 낮은 소스저항을 갖는 이이피롬셀,이이피롬소자 및 그 제조방법 - Google Patents

높은 집적도 및 낮은 소스저항을 갖는 이이피롬셀,이이피롬소자 및 그 제조방법 Download PDF

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Abstract

본 발명의 이이피롬셀은 제1 영역 및 제2 영역을 갖는 기판상에 만들어진다. 기판의 제1 영역상에는 제1 선택트랜지스터와 제1 메모리트랜지스터를 포함하는 제1 이이피롬소자가 배치되고, 기판의 제2 영역상에는 제2 선택트랜지스터와 제2 메모리트랜지스터를 포함하는 제2 이이피롬소자가 배치된다. 기판의 제1 영역에서는 제1 드레인영역 및 제1 플로팅영역이 상호 이격되도록 형성된다. 기판의 제2 영역에서는 제2 드레인영역 및 제2 플로팅영역이 상호 이격되도록 형성된다. 기판의 제1 영역과 제2 영역 사이의 공통소스영역에는 제1 불순물영역, 제2 불순물영역 및 제3 불순물영역이 배치된다. 제1 불순물영역과 제3 불순물영역은 DDD(Double Diffused Drain)구조를 형성하고, 제1 불순물영역과 제2 불순물영역은 LDD(Lightly Doped Drain)구조를 형성한다. 즉 제1 불순물영역은 제2 및 제3 불순물영역을 수평방향 및 수직방향으로 완전히 둘러싸고, 제2 불순물영역은 제3 불순물영역을 수평방향으로 둘러싸며, 그리고 제3 불순물영역의 접합깊이는 제2 불순물영역의 접합깊이보다 더 깊다.

Description

높은 집적도 및 낮은 소스저항을 갖는 이이피롬셀, 이이피롬소자 및 그 제조방법{EEPROM cell and EEPROM device having high integration and low source resistance and method for fabricating the same}
본 발명은 반도체메모리셀, 반도체메모리소자 및 그 제조방법에 관한 것으로서, 보다 상세하게는 높은 집적도 및 낮은 소스저항을 갖는 이이피롬(EEPROM)셀, 이이피롬소자 및 그 제조방법에 관한 것이다.
이이피롬(EEPROM; Electrically Programmable Read Only Memory)소자는 전기적으로 소거 및 프로그램이 가능한 메모리소자로서, 특히 전원공급이 중단되더라도 저장된 데이터를 잃지 않는 불휘발성 메모리소자이다. 이와 같은 이이피롬소자는 선택트랜지스터와 메모리트랜지스터로 이루어지며, 특히 두 개의 이이피롬소자가 하나의 셀을 이루는 구조를 갖는 것이 일반적이다. 또한 하나의 셀내에 포함되는 두 개의 이이피롬소자는 소스영역을 공통으로 사용하는 공통소스구조로 이루어진다. 그런데 최근의 셀메모리용량의 증가에 따른 집적도 증가 요구에 따라서 이이피롬소자 또한 집적도 증가를 위하여 셀크기가 점점 축소되고 있는 추세이다. 그러나 셀크기가 감소됨에 따라 채널길이 또한 작아지고 있으며, 그 결과 숏채널효과와 같은 문제점들이 필연적으로 발생하고 있다.
통상의 이이피롬소자에 있어서, 공통소스영역으로서 LDD(Lightly Doped Drain)구조를 채용하는 것이 일반적이었다. 그러나 LDD구조의 공통소스영역을 적용하는 경우 셀크기가 감소됨에 따라 채널길이가 짧아지고, 이에 따라 채널에서의 펀치-스루(punch-through)가 발생하여 소자의 안정성이 저하된다는 문제가 발생한다. LDD구조의 공통소스영역을 사용하면서 채널에서의 펀치-스루를 방지하기 위해서는 보론(B)과 같은 불순물이온을 주입하여야 하는데, 이 경우에는 소자의 문턱전압이 증대된다.
따라서 최근에는 LDD구조 대신에 DDD(Double Diffused Drain)구조의 공통소스영역을 사용하는 방법이 제안되고 있다. DDD구조의 공통소스영역을 사용할 경우, 고농도의 소스 영역이 저농도의 소스영역으로 완전히 둘러싸이며, 저농도의 소스영역은 도핑농도가 LDD구조의 공통소스영역에서의 저농도소스영역보다 더 낮다. 따라서 별도의 보론주입을 수행하지 않더라도 펀치-스루가 쉽게 발생하지는 않는다. 그러나 저농도의 소스영역에서의 도핑농도가 낮으므로, 상대적으로 저항은 증가한다. 특히 이와 같은 저항증가는 공통소스구조에서와 같이 캐리어의 이동경로가 긴 구조에서는 더욱 더 증가하며, 결과적으로 소자의 전기적인 특성을 열화시킨다.
본 발명이 이루고자 하는 기술적 과제는, 높은 집적도 및 낮은 소스저항을 갖는 이이피롬셀 및 이이피롬소자를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기 이이피롬셀 및 이이피롬소자를 제조하는 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 이이피롬셀은, 제1 선택트랜지스터와 제1 메모리트랜지스터를 포함하는 제1 이이피롬소자가 배치되는 제1 영역 및 제2 선택트랜지스터와 제2 메모리트랜지스터를 포함하는 제2 이이피롬소자가 배치되는 제2 영역을 갖는 기판; 상기 기판의 제1 영역에서 상호 이격되도록 형성된 제1 드레인영역 및 제1 플로팅영역; 상기 기판의 제2 영역에서 상호 이격되도록 형성된 제2 드레인영역 및 제2 플로팅영역; 및 상기 기판의 상기 제1 영역과 제2 영역 사이에 배치된 제1 불순물영역, 제2 불순물영역 및 제3 불순물영역을 포함하되, 상기 제1 불순물영역은 상기 제2 및 제3 불순물영역을 수평방향 및 수직방향으로 완전히 둘러싸고, 상기 제2 불순물영역은 상기 제3 불순물영역을 수평방향으로 둘러싸며, 그리고 상기 제3 불순물영역의 접합깊이는 상기 제2 불순물영역의 접합깊이보다 더 깊은 구조로 이루어진 공통소스영역을 포함하는 것을 특징으로 한다.
상기 제2 불순물영역에서의 불순물농도는 상기 제1 불순물영역에서의 불순물농도보다 크며 상기 제3 불순물영역에서의 불순물농도보다는 작은 것이 바람직하다.
이 경우 상기 제1 불순물영역에서의 불순물농도는 5×1012-9×1012/㎠이고, 상기 제2 불순물영역에서의 불순물농도는 1×1014-8×1014/㎠이며, 그리고 상기 제3 불순물영역에서의 불순물농도는 1×1015-5×1015/㎠인 것이 바람직하다.
상기 제1 불순물영역내의 불순물이온은 포스포러스이고, 상기 제2 불순물영역 및 제3 불순물영역내의 불순물이온은 아스닉인 것이 바람직하다.
상기 제1 및 제2 드레인영역은 상기 제3 불순물영역이 상기 제1 불순물영역을 수평방향 및 수직방향으로 왼전히 둘러싸는 구조로 이루어진 것을 포함하는 것이 바람직하다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 이이피롬소자는, 제1 및 제2 이이피롬소자를 포함하는 이이피롬셀이 배치되는 메모리셀영역 및 고전압 모스트랜지스터 및 저전압 모스트랜지스터가 배치되는 주변회로영역을 갖는 기판; 상기 메모리셀영역 내의 상기 제1 및 제2 이이피롬소자 사이에 형성되는 제1 불순물영역, 제2 불순물영역 및 제3 불순물영역을 포함하되, 상기 제1 불순물영역은 상기 제2 및 제3 불순물영역을 수평방향 및 수직방향으로 완전히 둘러싸고, 상기 제2 불순물영역은 상기 제3 불순물영역을 수평방향으로 둘러싸며, 그리고 상기 제3 불순물영역의 접합깊이는 상기 제2 불순물영역의 접합깊이보다 더 깊은 구조로 이루어진 공통소스영역; 제1 불순물영역 및 상기 제1 불순물영역을 수평방향 및 수직방향으로 왼전히 둘러싸는 제3 불순물영역을 포함하는 상기 고전압 모스트랜지스터의 소스/드레인영역; 및 제2 불순물영역 및 상기 제2 불순물영역에 의해 수평방향으로 둘러싸이되, 상기 제2 불순물영역의 접합깊이보다 더 깊은 접합깊이를 갖는 제3 불순물영역을 포함하는 상기 저전압 모스트랜지스터의 소스/드레인영역을 포함하는 것을 특징으로 한다.
상기 제2 불순물영역에서의 불순물농도는 상기 제1 불순물영역에서의 불순물농도보다 크며 상기 제3 불순물영역에서의 불순물농도보다는 작은 것이 바람직하다.
상기 제1 불순물영역에서의 불순물농도는 5×1012-9×1012/㎠이고, 상기 제2 불순물영역에서의 불순물농도는 1×1014-8×1014/㎠이며, 그리고 상기 제3 불순물영역에서의 불순물농도는 1×1015-5×1015/㎠인 것이 바람직하다.
상기 제1 불순물영역내의 불순물이온은 포스포러스이고, 상기 제2 불순물영역 및 제3 불순물영역내의 불순물이온은 아스닉인 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 따른 이이피롬셀의 제조방법은, 제1 이이피롬소자가 만들어질 제1 영역, 제2 이이피롬소자가 만들어질 제2 영역, 및 제1 영역과 제2 영역 사이의 공통소스영역을 갖는 반도체기판을 준비하는 단계; 상기 제1 영역의 상기 반도체기판상에 제1 선택트랜지스터를 위한 제1 게이트스택 및 제1 메모리트랜지스터를 위한 제2 게이트스택과, 상기 제2 영역의 상기 제2 선택트랜지스터를 위한 제3 게이트스택 및 상기 제2 메모리트랜지스터를 위한 제4 게이트스택을 형성하는 단계; 상기 제1, 제2, 제3 및 제4 게이트스택이 형성된 반도체기판에 제1 이온주입공정을 수행하여 상기 제1 영역의 드레인영역과 플로팅영역, 상기 제2 영역의 드레인영역과 플로팅영역, 그리고 상기 공통소스영역에 제1 불순물농도를 갖는 제1 불순물영역을 형성하는 단계; 상기 제1 불순물영역이 형성된 반도체기판에 제2 이온주입공정을 수행하여 상기 공통소스영역의 제1 불순물영역 내에 상기 제1 불순물농도보다 높은 제2 불순물농도를 갖는 제2 불순물영역을 형성하는 단계; 및 상기 제1 및 제2 불순물영역이 형성된 반도체기판에 제3 이온주입공정을 수행하여 상기 제1 영역의 드레인영역, 상기 제2 영역의 드레인영역 및 상기 공통소스영역에 제3 불순물농도를 갖는 제3 불순물영역을 형성하되, 상기 공통소스영역에서 상기 제3 불순물영역은 상기 제2 불순물영역에 의해 수평방향으로 둘러싸이지만 수직방향으로의 접합깊이는 상기 제2 불순물영역보다 더 깊도록 하는 단계를 포함하는 것을 특징으로 한다.
상기 제1 메모리트랜지스터를 위한 제2 게이트스택과 상기 제2 메모리트랜지스터를 위한 제4 게이트스택은 상기 공통소스영역에 의해 상호 이격되도록 형성하는 것이 바람직하다.
상기 제1 이온주입공정에서의 주입에너지는 상기 제3 이온주입공정에서의 주입에너지보다 크고, 상기 제3 이온주입공정에서의 주입에너지는 상기 제2 이온주입공정에서의 주입에너지보다 큰 것이 바람직하다.
상기 제2 이온주입공정은, 상기 공통소스영역을 노출시키는 개구부를 갖는 마스크막패턴을 형성하는 단계; 상기 마스크막패턴을 이온주입마스크로 한 불순물이온주입공정을 수행하여 상기 공통소스영역내에 상기 제2 불순물농도로 불순물이온들을 주입시키는 단계; 및 상기 마스크막패턴을 제거하는 단계를 포함하는 것이 바람직하다.
이 경우 상기 불순물이온을 주입시키기 전에 상기 마스크막패턴을 이온주입마스크로 상기 불순물이온과 반대도전형의 불순물이온을 주입시키되, 상기 개구부의 가장자리를 향해 비스듬한 방향으로 상기 반대도전형의 불순물이온을 주입시키는 단계를 더 포함하는 것이 바람직하다.
상기 제3 이온주입공정은, 상기 제1 영역의 드레인영역, 공통소스영역, 및 상기 제2 영역의 드레인영역을 노출시키는 개구부들을 갖는 마스크막패턴을 형성하는 단계; 상기 마스크막패턴을 이온주입마스크로 한 불순물이온주입공정을 수행하여 상기 공통소스영역내에 상기 제3 불순물농도로 불순물이온들을 주입시키는 단계; 및 상기 마스크막패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 제1 불순물농도는 5×1012-9×1012/㎠이고, 상기 제2 불순물농도는 1×1014-8×1014/㎠이며, 그리고 상기 제3 불순물농도는 1×1015-5×1015/㎠인 것이 바람직하다.상기 제2 이온주입공정을 수행하기 전에 상기 제1 불순물영역의 도전형과 반대도전형의 불순물이온을 주입시키는 단계를 더 포함하는 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 따른 이이피롬소자의 제조방법은, 적어도 2개 이상의 이이피롬소자들 및 상기 이이피롬소자들 사이의 공통소스영역을 갖는 메모리셀영역과, 고전압 모스트랜지스터 및 저전압 모스트랜지스터를 포함하는 주변회로영역을 갖는 반도체기판을 준비하는 단계; 상기 메모리셀영역의 상기 반도체기판상에 선택트랜지스터를 위한 제1 게이트스택 및 메모리트랜지스터를 위한 제2 게이트스택과, 상기 주변회로영역의 상기 반도체기판상에 상기 고전압 모스트랜지스터를 위한 제3 게이트스택과, 상기 저전압 모스트랜지스터를 위한 제4 게이트스택을 형성하는 단계; 상기 제1, 제2, 제3 및 제4 게이트스택이 형성된 반도체기판에 제1 이온주입공정을 수행하여 상기 메모리셀영역의 공통소스영역, 플로팅영역 및 드레인영역과, 상기 고전압 모스트랜지스터의 소스/드레인영역에 제1 불순물농도를 갖는 제1 불순물영역을 형성하는 단계; 상기 제1 불순물영역이 형성된 반도체기판에 제2 이온주입공정을 수행하여 상기 메모리셀영역의 공통소스영역과, 상기 저전압 모스트랜지스터의 소스/드레인영역에 상기 제1 불순물농도보다 높은 제2 불순물농도를 갖는 제2 불순물영역을 형성하는 단계; 및 상기 제1 및 제2 불순물영역이 형성된 반도체기판에 제3 이온주입공정을 수행하여 상기 메모리셀영역의 공통소스영역 및 드레인영역과, 상기 고전압 모스트랜지스터의 소스/드레인영역과, 그리고 상기 저전압 모스트랜지스터의 소스/드레인영역에 제3 불순물농도를 갖는 제3 불순물영역을 형성하는 것을 특징으로 한다.
상기 공통소스영역에서의 제3 불순물영역은, 상기 제2 불순물영역에 의해 수평방향으로 둘러싸이지만 수직방향으로의 접합깊이는 상기 제2 불순물영역보다 더 깊도록 하는 것이 바람직하다.
상기 제2 이온주입공정은, 상기 메모리셀영역의 플로팅영역 및 드레인영역과, 상기 고전압 모스트랜지스터의 소스/드레인영역은 덮고 상기 메모리셀영역의 공통소스영역과 상기 저전압 모스트랜지스터의 소스/드레인영역을 노출시키는 마스크막패턴을 이온주입마스크로 하여 수행하는 것이 바람직하다.
상기 제3 이온주입공정은, 상기 메모리셀영역의 플로팅영역은 덮고, 상기 메모리셀영역의 공통소스영역과 드레인영역, 상기 고전압 모스트랜지스터의 소스/드레인영역, 그리고 상기 저전압 모스트랜지스터의 소스/드레인영역을 노출시키는 마스크막패턴을 이온주입마스크로 하여 수행하는 것이 바람직하다. 상기 제2 이온주입공정을 수행하기 전에 상기 제1 불순물영역의 도전형과 반대도전형의 불순물이온을 주입시키는 단계를 더 포함하는 것이 바람직하다.
이하 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나 본 발명의 실시예들은 여러가지 다른 형태들로 변형될 수 있으며, 따라서 본 발명의 범위가 아래에서 상술되는 실시예들로 한정되는 것으로 해석되어져서는 안된다.
도 1은 본 발명에 따른 이이피롬셀의 레이아웃도이다. 그리고 도 2는 도 1의 선 Ⅱ-Ⅱ'를 따라 절단하여 나타내보인 단면도이다.
먼저 도 1을 참조하면, 본 발명에 따른 이이피롬셀은, 적어도 두 개의 이이피롬소자, 제1 이이피롬소자(100)와 제2 이이피롬소자(200)를 포함한다. 제1 이이피롬소자(100)와 제2 이이피롬소자(200)는 공통소스영역(510)을 기준으로 좌우 양쪽에서 상호 대칭이 되도록 배치된다. 공통소스영역(510)은 세로방향으로 길게 배치된 스트라이프형태로 배치되며, 도면에 나타내지는 않았지만 다른 이이피롬셀의 공통소스영역과도 연결된다. 이 공통소스영역(510)은 공통소스컨택(미도시)을 통해 소스전극(미도시)과 전기적으로 연결된다. 공통소스영역(510)이 복수개의 이이피롬셀에 공통으로 연결되어 있으므로, 공통소스컨택으로부터 멀리 떨어진 이이피롬셀에서의 소스저항은 상대적으로 더 클 수 있다. 소자분리막에 의해 한정되는 액티브영역(10A)은 공통소스영역(510)을 가로지르도록 배치된다.
제1 이이피롬소자(100)는, 워드라인(word line)의 제1 도전막패턴(112)과 센스라인(sense line)의 제2 도전막패턴(125)을 포함한다. 제1 도전막패턴(112)과 제2 도전막패턴(125)은 상호 일정간격 이격되도록 배치된다. 제1 도전막패턴(112)은 제1 드레인영역(521)에 상대적으로 더 인접되도록 배치되며, 제2 도전막패턴(125)은 공통소스영역(510)에 상대적으로 더 인접되도록 배치된다. 제1 도전막패턴(112)과 제2 도전막패턴(125)은 모두 액티브영역(10A)의 일부와 중첩되는데, 제2 도전막패턴(125)과 액티브영역(10A) 사이에는 터널옥사이드막(122)이 배치된다. 제1 드레인영역(521)에는 제1 드레인컨택(521C)이 배치된다.
제2 이이피롬소자(200)는, 워드라인의 제1 도전막패턴(212)과 센스라인의 제2 도전막패턴(225)을 포함한다. 제1 도전막패턴(212)과 제2 도전막패턴(225)은 상호 일정간격 이격되도록 배치된다. 제1 도전막패턴(212)은 제2 드레인영역(522)에 상대적으로 더 인접되도록 배치되며, 제2 도전막패턴(225)은 공통소스영역(510)에 상대적으로 더 인접되도록 배치된다. 제2 도전막패턴(212)과 제2 도전막패턴(225)은 모두 액티브영역(10A)의 일부와 중첩되는데, 제2 도전막패턴(225)과 액티브영역(10A) 사이에는 터널옥사이드막(222)이 배치된다. 제2 드레인영역(522)에는 제2 드레인컨택(522C)이 배치된다.
다음에 도 2를 참조하여 본 발명에 따른 이이피롬소자의 구조를 보다 상세하게 설명하면, 반도체기판(10)의 제1 영역(A) 및 제2 영역(B)에 제1 이이피롬소자(100)와 제2 이이피롬소자(200)가 각각 형성된다. 반도체기판(10)의 상부영역들 중에서 제1 영역(A)과 제2 영역(B) 사이의 영역에는 공통소스영역(510)이 배치된다. 제1 영역(A)에서는 공통소스영역(510)과 일정간격 이격되도록 제1 드레인영역(521)이 배치된다. 제1 드레인영역(521)과 공통소스영역(510) 사이에는 제1 플로팅영역(531)이 배치된다. 마찬가지로 제2 영역(B)에서도 공통소스영역(510)과 일정간격 이격되도록 제2 드레인영역(522)이 배치된다. 제2 드레인영역(522)가 공통소스영역(510) 사이에는 제2 플로팅영역(532)이 배치된다.
공통소스영역(510)은 제1 불순물영역(502), 제2 불순물영역(503) 및 제3 불순물영역(504)으로 이루어진다. 제1 불순물영역(502)은 가장 깊은 접합깊이와 폭을 가진다. 제2 불순물영역(503)은 가장 작은 접합깊이를 가지며, 제3 불순물영역(504)은 가장 작은 폭을 갖는다. 따라서 제2 불순물영역(503) 및 제3 불순물영역(504)은 모두 제1 불순물영역(502)에 의해 둘러싸인다. 그리고 제3 불순물영역(504)은 제2 불순물영역(503)에 의해 둘러싸이지만, 접합깊이는 더 깊으므로 제3 불순물영역(504)의 하부면은 제1 불순물영역(502)의 하부면과 제2 불순물영역(503)의 하부면 사이에 배치된다.
제1 영역(A) 내에서, 제1 드레인영역(521)은 제3 불순물영역(504)과 제3 불순물영역(504)을 완전히 둘러싸는 제1 불순물영역(502)으로 이루어진다. 제1 플로팅영역(531)은 상대적으로 깊은 접합의 깊은 불순물영역(501)과 상대적으로 얕은 접합의 제1 불순물영역(502)으로 이루어진다. 여기서 깊은 불순물영역(501)과 제1 불순물영역(502)은 나란하게 연결된다. 제2 영역(B) 내에서, 제2 드레인영역(522)은, 제3 불순물영역(504)과 제4 불순물영역(502)을 완전히 둘러싸는 제1 불순물영역(502)으로 이루어진다. 제2 플로팅영역(532)은 상대적으로 깊은 접합의 깊은 불순물영역(501)과 상대적으로 얕은 접합의 제1 불순물영역(502)으로 이루어진다. 이 경우에도 깊은 불순물영역(501)과 제1 불순물영역(502)은 나란하게 연결된다.
제1 불순물영역(502)에서의 불순물농도는 가장 저농도이고, 제3 불순물영역(504)에서의 불순물농도가 가장 고농도이다. 그리고 깊은 불순물영역(501) 및 제2 불순물영역(503)에서의 불순물농도는 중간농도이다. 예를 들면, 깊은 불순물영역(501)에서의 불순물농도는 대략 1×1013-9×1013/㎠이고, 제1 불순물영역(502)에서의 불순물농도는 대략 5×1012-9×1012/㎠이고, 제2 불순물영역(503)에서의 불순물농도는 대략 1×1014-8×1014/㎠이며, 그리고 제3 불순물영역(504)에서의 불순물농도는 대략 1×1015-5×1015/㎠이다. 또한 주입되는 불순물이온으로는, 깊은 불순물영역(501), 제2 불순물영역(503) 및 제3 불순물영역(504)에서는 아스닉(Arsenic)이온이고, 제1 불순물영역(502)에서는 포스포러스(Phosphorous)이온이다. 그러나 반드시 이에 한정되는 것은 아니며, 따라서 다른 불순물이온들을 사용할 수도 있다는 것은 당연하다.
제1 이이피롬소자(100)의 제1 선택트랜지스터는, 반도체기판(10) 위에서 대략 250-500Å의 두께를 갖는 제1 절연막(401)상에 순차적으로 적층되는 제1 도전막패턴(112), 게이트간절연막패턴(113), 제2 도전막패턴(114) 및 실리사이드막패턴(115)을 포함한다. 이 중에서 워드라인으로사용되는 것은 제1 도전막패턴(112)만이며, 따라서 게이트간절연막패턴(113), 제2 도전막패턴(114) 및 실리사이드막패턴(115)은 없어도 무방하다. 상기 제1 절연막(401)은 실리콘옥사이드막이다. 제1 도전막패턴(112) 및 제2 도전막패턴(114)은 대략 1500Å 두께의 도핑된 폴리실리콘막이다. 게이트간절연막패턴(113)은 대략 110-220Å 두께의 옥사이드/나이트라이드/옥사이드막(ONO)막이다. 그리고 실리사이드막패턴(115)은 대략 1000Å의 두께를 갖는다. 제1 도전막패턴(112), 게이트간절연막패턴(113), 제2 도전막패턴(114) 및 실리사이드막패턴(115)의 측면에는 게이트스페이서(127)가 배치된다.
제1 이이피롬소자(100)의 제1 메모리트랜지스터는, 제1 절연막(401)상에 순차적으로 배치되는 제1 도전막패턴(123), 게이트간절연막패턴(124), 제2 도전막패턴(125) 및 실리사이드막패턴(126)을 포함한다. 이 중에서 센스라인으로사용되는 것은 제2 도전막패턴(125)이다. 그리고 제1 도전막패턴(123)과 반도체기판(10) 사이에는 제1 절연막(401) 만이 배치되는 것이 아니라, 일부 영역에서는 터널옥사이드막(122)이 배치된다. 터널옥사이드막(122)은 반도체기판(10)의 깊은 불순물영역(501) 위에서 대략 60-80Å의 두께를 갖도록 만들어진다. 제1 도전막패턴(123), 게이트간절연막패턴(124), 제2 도전막패턴(125) 및 실리사이드막패턴(126)의 측면에는 게이트스페이서(127)가 배치된다.
제2 이이피롬소자(200)도 제1 이이피롬소자(100)와 동일한 구조를 갖는다. 즉 제2 선택트랜지스터는, 제1 절연막(401)상에 순차적으로 적층되는 제1 도전막패턴(212), 게이트간절연막패턴(213), 제2 도전막패턴(214) 및 실리사이드막패턴(215)을 포함한다. 이 중에서 워드라인으로사용되는 것은 제2 도전막패턴(212)만이다. 제1 도전막패턴(212), 게이트간절연막패턴(213), 제2 도전막패턴(214) 및 실리사이드막패턴(215)의 측면에는 게이트스페이서(227)가 배치된다. 제2 메모리트랜지스터도, 제1 절연막(401)상에 순차적으로 배치되는 제1 도전막패턴(223), 게이트간절연막패턴(224), 제2 도전막패턴(225) 및 실리사이드막패턴(226)을 포함한다. 이 중에서 센스라인으로사용되는 것은 제2 도전막패턴(225)이다. 제1 도전막패턴(223)과 반도체기판(10) 사이의 일부 영역에서는 터널옥사이드막(222)이 배치된다. 제1 도전막패턴(223), 게이트간절연막패턴(224), 제2 도전막패턴(225) 및 실리사이드막패턴(226)의 측면에는 게이트스페이서(227)가 배치된다.
제1 드레인영역(521)은 층간절연막(230)을 관통하는 제1 도전성플러그(241)를 통해 제1 금속막패턴(251)과 연결된다. 제2 드레인영역(522)도 층간절연막(230)을 관통하는 제2 도전성플러그(242)를 통해 제2 금속막패턴(252)과 연결된다. 한편 도면에 도시되지는 않았지만, 공통소스영역도 공통소스컨택영역에서 금속막패턴과 연결된다.
도 3은 본 발명에 따른 이이피롬소자를 나타내 보인 단면도이다.
도 3을 참조하면, 반도체기판(10)의 메모리셀영역 및 주변회로영역에는 각각 메모리셀 및 주변회로들이 배치된다. 메모리셀영역에서의 메모리셀 구조는, 소스영역을 공통으로 갖는 두 개의 이이피롬소자가 하나의 메모리셀단위를 구성하는 구조로서, 이는 도 2에 도시된 구조와 동일하다. 따라서 이하에서는 복잡성을 피하기 위하여 메모리셀을 구성하는 두 개의 이이피롬소자들 중에서 하나의 이이피롬소자에 대해서만 언급할 것이다. 언급되지 않는 다른 이이피롬소자는, 도 2를 참조하여 설명한 바와 같이, 대칭적이지만 동일한 구조를 갖는다. 주변회로영역에는 여러가지 능동소자들 및 수동소자들이 배치된다. 각 소자들은 소자분리막(11)에 의해 한정되는 액티브영역을 가질 수 있다. 능동소자들 중에는 고전압트랜지스터들, 중전압트랜지스터들 및 저전압트랜지스터들이 포함된다. 이 중 본 실시예에서는 주변회로영역의 제1 영역(I)에 배치되는 고전압 n형 모스트랜지스터, 및 주변회로영역의 제2 영역(II)에 배치되는 저전압 n형 모스트랜지스터만 언급하기로 하고, 나머지 회로소자들에 대한 상세한 설명은 생략하기로 한다.
먼저 메모리셀영역내의 반도체기판(10)에는 공통소스영역(510)과, 이 공통소스영역(510)과 일정간격 이격되도록 드레인영역(520)이 배치된다. 공통소스영역(510)과 드레인영역(520) 사이에는 플로팅영역(530)이 배치된다. 주변회로영역의 제1 영역(I)내의 반도체기판(10)에는 소스/드레인영역(540)이 상호 이격되도록 배치된다. 그리고 주변회로영역의 제2 영역(II)내의 반도체기판(10)에도 소스/드레인영역(550)이 상호 이격되도록 배치된다.
메모리셀영역에서의 공통소스영역(510)은 제1 불순물영역(502), 제2 불순물영역(503) 및 제3 불순물영역(504)으로 이루어진다. 제1 불순물영역(502)은 가장 깊은 접합깊이와 폭을 가진다. 제2 불순물영역(503)은 가장 작은 접합깊이를 가지며, 제3 불순물영역(504)은 가장 작은 폭을 갖는다. 따라서 제2 불순물영역(503) 및 제3 불순물영역(504)은 모두 제1 불순물영역(502)에 의해 둘러싸인다. 그리고 제3 불순물영역(504)은 제2 불순물영역(503)에 의해 둘러싸이지만, 접합깊이는 더 깊으므로 제3 불순물영역(504)의 하부면은 제1 불순물영역(502)의 하부면과 제2 불순물영역(503)의 하부면 사이에 배치된다. 결과적으로 메모리셀영역에서의 공통소스영역(510)은 LDD구조 및 DDD구조를 모두 포함한다.
메모리셀영역에서의 드레인영역(520)은, 제3 불순물영역(504)과 제4 불순물영역(502)을 완전히 둘러싸는 제1 불순물영역(502)으로 이루어진다. 따라서 메모리셀영역에서의 드레인영역(520)은 DDD구조로 이루어진다. 메모리셀영역에서의 플로팅영역(530)은 상대적으로 깊은 접합의 깊은 불순물영역(501)과 상대적으로 얕은 접합의 제1 불순물영역(502)으로 이루어진다. 여기서 깊은 불순물영역(501)과 제1 불순물영역(502)은 나란하게 연결된다.
주변회로영역의 제1 영역(I)에서의 소스/드레인영역(540)은, 제3 불순물영역(504)과 제3 불순물영역(504)을 완전히 둘러싸는 제1 불순물영역(502)으로 이루어진다. 이 소스/드레인영역(540)은 DDD구조로 이루어진다. 주변회로영역의 제2 영역(II)에서의 소스/드레인영역(550)은, 수평방향으로 더 넓게 확산된 제2 불순물영역(503)과, 제2 불순물영역(503)에 의해 둘러싸이지만 접합깊이는 더 깊은 제3 불순물영역(504)으로 이루어진다. 이 소스/드레인영역(550)은 LDD구조로 이루어진다.
제1 불순물영역(502)에서의 불순물농도는 가장 저농도이고, 제3 불순물영역(504)에서의 불순물농도가 가장 고농도이다. 그리고 깊은 불순물영역(501) 및 제2 불순물영역(503)에서의 불순물농도는 중간농도이다. 예를 들면, 깊은 불순물영역(501)에서의 불순물농도는 대략 1×1013-9×1013/㎠이고, 제1 불순물영역(502)에서의 불순물농도는 대략 5×1012-9×1012/㎠이고, 제2 불순물영역(503)에서의 불순물농도는 대략 1×1014-8×1014/㎠이며, 그리고 제3 불순물영역(504)에서의 불순물농도는 대략 1×1015-5×1015/㎠이다. 또한 주입되는 불순물이온으로는, 깊은 불순물영역(501), 제2 불순물영역(503) 및 제3 불순물영역(504)에서는 아스닉이온이고, 제1 불순물영역(502)에서는 포스포러스이온이다. 그러나 반드시 이에 한정되는 것은 아니며, 따라서 다른 불순물이온들을 사용할 수도 있다는 것은 당연하다.
메모리셀영역내의 선택트랜지스터는, 반도체기판(10) 위의 제1 절연막(601) 위에 형성된 게이트스택(210)을 포함한다. 게이트스택(210)은 제1 도전막패턴(212), 게이트간절연막패턴(213), 제2 도전막패턴(214) 및 실리사이드막패턴(215)이 순차적으로 적층된 구조를 갖는다. 이 중에서 워드라인으로 사용되는 것은 제1 도전막패턴(212)만이며, 따라서 게이트간절연막패턴(213), 제2 도전막패턴(214) 및 실리사이드막패턴(215)은 없어도 무방하다. 상기 제1 절연막(601)은 게이트절연막으로서, 대략 250-500Å의 두께를 갖는 실리콘옥사이드막이다. 제1 도전막패턴(212) 및 제2 도전막패턴(214)은 대략 1500Å 두께의 도핑된 폴리실리콘막이다. 게이트간절연막패턴(213)은 대략 110-220Å 두께의 옥사이드/나이트라이드/옥사이드막(ONO)막이다. 그리고 실리사이드막패턴(215)은 대략 1000Å의 두께를 갖는다. 제1 도전막패턴(212), 게이트간절연막패턴(213), 제2 도전막패턴(214) 및 실리사이드막패턴(215)의 측면에는 게이트스페이서(217)가 배치된다.
메모리셀영역내의 메모리트랜지스터는, 제1 절연막(601) 위에 배치된 게이트스택(220)을 포함한다. 이 게이트스택(220)은 제1 도전막패턴(223), 게이트간절연막패턴(224), 제2 도전막패턴(225) 및 실리사이드막패턴(226)이 순차적으로 적층된 구조를 갖는다. 이 중에서 센스라인으로사용되는 것은 제2 도전막패턴(225)이다. 그리고 제1 도전막패턴(223)과 반도체기판(10) 사이에는 제1 절연막(601) 만이 배치되는 것이 아니라, 일부 영역에서는 터널옥사이드막(222)이 배치된다. 터널옥사이드막(222)은 반도체기판(10)의 깊은 불순물영역(501) 위에서 대략 60-80Å의 두께를 갖도록 만들어진다. 제1 도전막패턴(223), 게이트간절연막패턴(224), 제2 도전막패턴(225) 및 실리사이드막패턴(226)의 측면에는 게이트스페이서(227)가 배치된다.
주변회로영역의 제1 영역(I)에는 고전압 n형 모스트랜지스터의 게이트스택(710)이 배치된다. 이 게이트스택(710)은 제1 절연막(601) 위에서 제1 도전막패턴(711), 게이트간절연막(712), 제2 도전막패턴(713) 및 실리사이드막(714)이 순차적으로 적층된 구조를 갖는다. 제1 도전막패턴(711), 게이트간절연막(712), 제2 도전막패턴(713) 및 실리사이드막(714) 측면에는 게이트스페이서(717)가 배치된다. 주변회로영역의 제2 영역(II)에는 저전압 n형 모스트랜지스터의 게이트스택(720)이 배치된다. 이 게이트스택(720)은 제2 절연막(608) 위에서 제2 도전막패턴(723) 및 실리사이드막(724)이 순차적으로 적층된 구조를 갖는다. 제2 절연막(608)은 제1 절연막(601)보다 작은 두께를 갖는다. 제2 도전막패턴(723) 및 실리사이드막(724) 측면에는 게이트스페이서(727)가 배치된다.
도면에 나타내지는 않았지만, 메모리셀영역내의 각 불순물영역, 즉 공통소스영역(510) 및 드레인영역(520)은 메탈전극에 전기적으로 연결된다. 주변회로영역의 고전압 n형 모스트랜지스터의 소스/드레인영역(540)과, 저전압 n형 모스트랜지스터의 소스/드레인영역(550) 또한 각각 메탈전극에 전기적으로 연결된다.
도 4 내지 도 9는 본 발명의 일 실시예에 따른 이이피롬소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 4를 참조하면, 제1 영역(A) 및 제2 영역(B)을 갖는 반도체기판(10) 상에 제1 절연막(401)을, 예컨대 실리콘산화막으로 형성한다. 제1 절연막(401)의 두께는 대략 250-500Å이 되도록 한다. 제1 절연막(401) 위에 포토레지스트막패턴과 같은 마스크막패턴(402)을 형성한다. 이 마스크막패턴(402)은 제1 절연막(401)의 일부표면들을 노출시키는 개구부들(403a, 403b)을 갖는다. 개구부(403a)는 제1 영역(A) 내에 만들어지고, 개구부(403b)는 제2 영역(B) 내에 만들어진다. 상기 마스크막패턴(402)을 이온주입마스크로 n형 불순물이온을 주입하여 깊은 불순물영역(501)을 형성한다. n형 불순물이온으로는 아스닉(arsenic)이온을 사용하며, 이 경우 대략 100KeV의 에너지 및 대략 1×1013-9×1013/㎠의 농도로 주입시킨다. 깊은 불순물영역(501)을 형성한 후에는 마스크막패턴(402)을 제거한다.
다음에 도 5를 참조하면, 다시 제1 절연막(401) 위에 포토레지스트막패턴과 같은 마스크막패턴(404)을 형성한다. 이 마스막패턴(404)도 제1 절연막(401)의 일부표면들을 노출시키는 개구부들(405a, 405b)을 갖는다. 개구부(405a)는 제1 영역(A) 내에 만들어지고, 개구부(405b)는 제2 영역(B) 내에 만들어진다. 이 개구부들(405a, 405b)은, 제1 절연막(401)의 표면들 중 터널옥사이드막이 형성될 부분의 표면만을 노출시키는데, 이 부분은 깊은 불순물영역(501)과 중첩된다. 상기 마스크막패턴(404)을 식각마스크로 한 식각공정을 수행하여 제1 절연막(401)의 노출표면을 제거한다. 이 식각공정은 반도체기판(10)의 일부표면이 노출될때까지 수행된다. 식각공정이 끝나면 마스크막패턴(404)을 제거한다.
다음에 도 6을 참조하면, 산화공정을 수행하여 노출된 반도체기판(10) 위에 터널옥사이드막들(122, 222)을 형성한다. 터널옥사이드막들(122, 222)은 제1 절연막(401)보다 얇은 두께를 갖는데, 예컨대 대략 60-80Å의 두께를 갖는다. 제1 절연막(401) 및 터널옥사이드막들(122, 222) 위에 제1 도전막(406), 게이트간절연막(407) 및 제2 도전막(408)을 순차적으로 형성한다. 제1 도전막(406) 및 제2 도전막(408)은 각각 대략 1500Å 두께의 폴리실리콘막으로 형성한다. 게이트간절연막(407)은 대략 110-220Å의 두께를 갖는 ONO(Oxide-Niride-Oxide)막으로 형성한다. 제2 도전막(408) 위에는 통상의 실리사이드공정에 의한 실리사이드막(409)을 형성한다. 실리사이드막(409)의 두께는 대략 1000Å이 되도록 한다. 실리사이드막(409) 위에 포토레지스트막패턴과 같은 마스크막패턴(410)을 형성한다. 이 마스크막패턴(410)은 실리사이드막(409)의 일부표면을 노출시키는 개구부들(411a, 411b, 411c, 411d, 411e)을 갖는다.
다음에 도 7을 참조하면, 마스크막패턴(410)을 식각마스크로 한 식각공정을 수행하여 노출된 실리사이드막(409), 제2 도전막(408), 게이트간절연막(407) 및 제1 도전막(406)의 일부를 순차적으로 제거한다. 그러면 제1 영역(A)에는 제1 선택트랜지스터의 게이트스택(110a) 및 제1 메모리트랜지스터의 게이트스택(120a)이 상호 이격되도록 형성되고, 제2 영역(B)에도 제2 선택트랜지스터의 게이트스택(210b) 및 제2 메모리트랜지스터의 게이트스택(220b)이 상호 이격되도록 만들어진다. 제1 메모리트랜지스터의 게이트스택(120a)과 제2 메모리트랜지스터의 게이트스택(220b) 또한 상호 이격된다.
제1 선택트랜지스터의 게이트스택(110a)은 제1 도전막패턴(112), 게이트간절연막패턴(113), 제2 도전막패턴(114) 및 실리사이드막패턴(115)이 순차적으로 적층된 구조로 이루어진다. 제1 메모리트랜지스터의 게이트스택(120a)은 제1 도전막패턴(123), 게이트간절연막패턴(124), 제2 도전막패턴(125) 및 실리사이드막패턴(126)이 순차적으로 적층된 구조로 이루어진다. 제2 선택트랜지스터의 게이트스택(210b)은 제1 도전막패턴(212), 게이트간절연막패턴(213), 제2 도전막패턴(214) 및 실리사이드막패턴(215)이 순차적으로 적층된 구조로 이루어진다. 제2 메모리트랜지스터의 게이트스택(220b)은 제1 도전막패턴(223), 게이트간절연막패턴(224), 제2 도전막패턴(225) 및 실리사이드막패턴(226)이 순차적으로 적층된 구조로 이루어진다.
제1 선택트랜지스터의 게이트스택(110), 제1 메모리트랜지스터의 게이트스택(120), 제2 선택트랜지스터의 게이트스택(210) 및 제2 메모리트랜지스터의 게이트스택(220)을 이온주입마스크로 n형 불순물이온들을 주입시킨다. n형 불순물이온으로는 포스포러스(phosphorous)이온을 사용하며, 이 경우 대략 90KeV의 에너지 및 대략 5×1012-9×1012/㎠의 농도로 주입시킨다. 그러면 각각의 게이트스택들(110, 120, 210, 220)의 둘레의 반도체기판(10)에는 제1 불순물영역(502)들이 만들어진다. 특히 제1 영역(A)에서의 제1 선택트랜지스터의 게이트스택(110)과 제1 메모리트랜지스터의 게이트스택(120) 사이의 제1 불순물영역(502)은 깊은 불순물영역(501)과 연결된다. 마찬가지로 제2 영역(B)에서의 제2 선택트랜지스터의 게이트스택(210)과 제2 메모리트랜지스터의 게이트스택(220) 사이의 제1 불순물영역(502)도 깊은 불순물영역(501)과 연결된다.
다음에 도 8을 참조하면, 포토레지스트막패턴과 같은 마스크막패턴(412)을 형성한다. 이 마스크막패턴(412)은 제1 영역(A)에 위치한 제1 메모리트랜지스터의 게이트스택(120)과 제2 영역(B)에 위치한 제2 메모리트랜지스터의 게이트스택(220) 사이의 제1 절연막(401) 표면을 노출시키는 개구부(413)를 갖는다. 상기 개구부(413)를 형성하는데 있어서 충분한 정렬마진을 확보하기 위하여 제1 메모리트랜지스터의 게이트스택(120)과 제2 영역(B)에 위치한 제2 메모리트랜지스터의 게이트스택(220)의 일부도 또한 노출된다. 상기 마스크막패턴(412)을 이온주입마스크로 한 이온주입공정을 수행하여 n형 불순물이온을 반도체기판(10) 내로 주입시킨다. n형 불순물이온으로는 아스닉이온을 사용하며, 이 경우 대략 25KeV의 에너지 및 대략 1×1014-8×1014/㎠의 농도로 주입시킨다. 그러면 제1 메모리트랜지스터의 게이트스택(120)과 제2 영역(B)에 위치한 제2 메모리트랜지스터의 게이트스택(220) 사이에 위치하는 반도체기판(10) 표면 부분, 즉 공통소스영역에는 제2 불순물영역(503)이 만들어진다. 이 제2 불순물영역(503)은 제1 불순물영역(502) 내에 형성되며, 제1 불순물영역(502)에서의 불순물농도보다 높은 불순물농도를 갖는다. 제2 불순물영역(503)을 형성한 후 상기 마스크막패턴(412)을 제거한다.
한편 상기 n형 불순물이온주입공정 전에 p형 불순물이온주입공정을 수행할 수도 있다. 이 p형 불순물이온주입공정은 n형 불순물이온의 확산을 일정한 폭으로 제한되도록 하기 위한 것이다. 따라서 이 p형 불순물이온주입공정은 일정각도, 예컨대 대략 20°-40°의 각도로 비스듬하게 불순물이온을 주입시킨다. 이때 사용하는 p형 불순물이온으로는 보론(boron)이온을 사용하며, 이 경우 대략 30KeV의 에너지 및 대략 1×1012-5×1012/㎠의 농도로 주입시킨다. 주입방향에 있어서 특별한 제한은 없으나, 균일하게 주입될 수 있도록 상호 대칭인 방향에서, 예컨대 상하좌우의 4방향에서 경사주입시키는 것이 바람직하다.
다음에 도 9를 참조하면, 통상의 스페이서공정을 수행하여 제1 선택트랜지스터의 게이트스택(110) 및 제1 메모리트랜지스터의 게이트스택(120)의 측벽과, 그리고 제2 선택트랜지스터의 게이트스택(210) 및 제2 메모리트랜지스터의 게이트스택(220)의 측벽에 각각 게이트스페이서(127, 227)를 형성한다. 다음에 제1 영역(A)의 드레인영역, 제2 영역(B)의 드레인 영역, 그리고 공통소스영역을 각각 노출시키는 개구부들(415a, 415b, 415c)을 갖는 마스크막패턴(414)을 형성한다. 그리고 이 마스크막패턴(414)을 이온주입마스크로 n형 불순물이온을 반도체기판(10) 내로 주입시킨다. n형 불순물이온으로는 아스닉이온을 사용하며, 이 경우 대략 50KeV의 에너지 및 대략 1×1015-5×1015/㎠의 고농도로 주입시킨다. 그러면 제1 영역(A)의 드레인영역 및 제2 영역(B)의 드레인 영역에는 제3 불순물영역(504)들이 만들어진다. 또한 제1 메모리트랜지스터의 게이트스택(120a)과 제2 영역(B)에 위치한 제2 메모리트랜지스터의 게이트스택(220b) 사이에 위치하는 반도체기판(10) 표면 부분, 즉 공통소스영역에도 제3 불순물영역(504)이 만들어진다. 이 제3 불순물영역(504)은 제1 불순물영역(502) 및 제2 불순물영역(503)내에 형성되며, 그 깊이는 제1 불순물영역(502)보다는 얕지만 제2 불순물영역(503)보다는 깊다. 또한 제1 불순물영역(502) 및 제2 불순물영역(503)에서의 불순물농도보다 더 높은 불순물농도를 갖는다. 제3 불순물영역(504)을 형성한 후에는 상기 마스크막패턴(414)을 제거한다.
다음에 통상의 금속배선공정을 수행하여 금속배선들을 형성한다. 즉 도 2에 도시된 바와 같이, 전면에 층간절연막(230)을 형성한다. 층간절연막(230)의 일부를 제거하여 제1 드레인영역(521) 및 제2 드레인영역(522)의 일부표면을 각각 노출시킨다. 그리고 제1 도전성플러그(241) 및 제2 도전성플러그(242)를 각각 형성한 후에 제1 금속막패턴(251) 및 제2 금속막패턴(222)를 제1 도전성플러그(241) 및 제2 도전성플러그(242)상에 각각 형성한다.
도 10 내지 도 17은 본 발명에 따른 이이피롬소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 10을 참조하면, 메모리셀영역과 주변회로영역을 갖는 반도체기판(10)을 준비한다. 반도체기판(10)의 메모리셀영역은 이이피롬소자가 형성되는 영역이다. 주변회로영역은 제1 영역(I) 및 제2 영역(II)을 포함한다. 주변회로영역의 제1 영역(I)에는 고전압 n형 모스트랜지스터가 배치되고, 제2 영역(II)에는 저전압 n령 모스트랜지스터가 배치된다. 물론 주변회로영역에는 다른 모스트랜지스터들, 예컨대 고전압 p형 모스트랜지스터 및 저전압 p형 모스트랜지스터 등이 더 배치될 수 있으며, 그 밖에 수동소자들 등도 더 배치될 수 있다. 반도체기판(10)의 메모리셀영역에는 이이피롬소자가 배치되고, 주변회로영역에는 고전압모스트랜지스터와 저전압모스트랜지스터가 배치된다.
상기 반도체기판(10)에 소자분리막(601)을 형성하여 액티브영역들을 한정한다. 소자분리막(601)은 트랜치구조로 형성하지만, 반드시 이에 한정되는 것은 아니다. 소자분리된 반도체기판(10) 위에 절연막(601)을, 예컨대 실리콘산화막으로 형성한다. 제1 절연막(601)의 두께는 대략 250-500Å이 되도록 한다. 제1 절연막(601) 위에 포토레지스트막패턴과 같은 마스크막패턴(602)을 형성한다. 이 마스크막패턴(602)은 주변회로영역을 완전히 덮으며, 단지 메모리셀영역내에서 제1 절연막(601)의 일부표면을 노출시키는 개구부(603)를 갖는다. 상기 마스크막패턴(602)을 이온주입마스크로 n형 불순물이온을 주입하여 깊은 불순물영역(501)을 형성한다. n형 불순물이온으로는 아스닉(arsenic)이온을 사용하며, 이 경우 대략 100KeV의 에너지 및 대략 1×1013-9×1013/㎠의 농도로 주입시킨다. 깊은 불순물영역(501)을 형성한 후에는 마스크막패턴(602)을 제거한다.
다음에 도 11을 참조하면, 다시 제1 절연막(601) 위에 포토레지스트막패턴과 같은 마스크막패턴(미도시)을 형성한다. 이 마스막패턴은 메모리셀영역 내의 제1 절연막(601)의 일부표면을 노출시킨다. 노출되는 부분은 메모리셀영역 내에서 터널옥사이드막이 형성될 부분이며, 이 부분은 깊은 불순물영역(501)과 중첩된다. 상기 마스크막패턴을 식각마스크로 한 식각공정을 수행하여 제1 절연막(601)의 노출표면을 제거한다. 이 식각공정은 반도체기판(10)의 일부표면이 노출될때까지 수행된다. 식각공정이 끝나면 마스크막패턴을 제거한다. 마스크막패턴을 제거한 후에는 산화공정을 수행하여 노출된 반도체기판(10) 위에 터널옥사이드막(222)을 형성한다. 터널옥사이드막들(222)은 제1 절연막(601)보다 얇은 두께를 갖는데, 예컨대 대략 60-80Å의 두께를 갖는다. 제1 절연막(601) 및 터널옥사이드막(222) 위에 제1 도전막(604)을 형성하고, 그 위에 게이트간절연막(605)을 순차적으로 형성한다. 제1 도전막(604)은 대략 1500Å 두께의 폴리실리콘막으로 형성한다. 게이트간절연막(605)은 대략 110-220Å의 두께를 갖는 ONO(Oxide-Niride-Oxide)막으로 형성한다.
다음에 도 12를 참조하면, 게이트간절연막(605) 위에 포토레지스트막패턴과 같은 마스크막패턴(606)을 형성한다. 이 마스크막패턴(606)은 개구부(607)를 갖는데, 이 개구부(607)에 의해 주변회로영역의 제2 영역(II), 즉 저전압 n형 모스트랜지스터가 형성될 영역만이 노출된다. 이 마스크막패턴(606)을 식각마스크로 한 습식식각공정을 수행하여, 노출된 제2 영역(II)에서의 제1 절연막(601)을 제거한다. 그러면 제2 영역(II)에서의 반도체기판(10) 표면이 노출된다. 이 상태에서 문턱전압조절을 위한 p형 불순물이온주입공정을 대략 30KeV의 주입에너지와 대략 1×1012-5×1012/㎠의 주입농도로 수행한다. 불순물이온주입을 끝마친 후에는 마스크막패턴(606)을 제거한다.
다음에 도 13을 참조하면, 노출된 제2 영역(II) 표면상에 제2 절연막(608)을 형성한다. 이 제2 절연막(608)은 저전압 n형 모스트랜지스터의 게이트절연막으로 사용되며, 따라서 대략 20-40Å의 두께를 갖는 실리콘옥사이드막으로 형성한다. 이어서 전면에 제2 도전막(609)을 형성한다. 제2 도전막(609)은 폴리실리콘막을 사용하여 대략 1500Å의 두께로 형성한다. 제2 도전막(609) 위에는 통상의 실리사이드공정에 의한 실리사이드막(610)을 형성한다. 실리사이드막(610)의 두께는 대략 1000Å이 되도록 한다.
다음에 도 14를 참조하면, 소정의 마스크막패턴을 이용한 패터닝공정을 수행하여 메모리셀영역내의 선택트랜지스터의 게이트스택(210) 및 메모리트랜지스터의 게이트스택(220)과, 주변회로영역의 제1 영역(I) 내에 고전압 n형 모스트랜지스터의 게이트스택(710)과, 그리고 주변회로영역의 제2 영역(II) 내에 저전압 n형 모스트랜지스터의 게이트스택(720)을 형성한다. 이 패터닝공정은 한번에 수행될 수도 있겠지만, 메모리셀영역내의 게이트스택들(210, 220) 및 고전압 n형 모스트랜지스터의 게이트스택(710)의 높이와, 저전압 n형 모스트랜지스터의 게이트스택(720)의 높이가 서로 다르므로, 각각 별도의 공정으로 수행하는 것이 바람직하다.
메모리셀영역에서의 선택트랜지스터의 게이트스택(210)은 제1 도전막패턴(212), 게이트간절연막패턴(213), 제2 도전막패턴(214) 및 실리사이드막패턴(215)이 순차적으로 적층된 구조로 이루어진다. 메모리셀영역에서의 메모리트랜지스터의 게이트스택(220)은 제1 도전막패턴(223), 게이트간절연막패턴(224), 제2 도전막패턴(225) 및 실리사이드막패턴(226)이 순차적으로 적층된 구조로 이루어진다. 주변회로영역의 제1 영역(I)에서의 고전압 n형 모스트랜지스터의 게이트스택(710)은 제1 도전막패턴(711), 게이트간절연막패턴(712), 제2 도전막패턴(713) 및 실리사이드막패턴(714)이 순차적으로 적층된 구조로 이루어진다. 주변회로영역의 제2 영역(II)에서의 저전압 n형 모스트랜지스터의 게이트스택(720)은 제2 도전막패턴(723) 및 실리사이드막패턴(724)이 순차적으로 적층된 구조로 이루어진다.
다음에 도 15를 참조하면, 마스크막패턴(615)을, 예컨대 포토레지스트막패턴을 사용하여 형성한다. 이 마스크막패턴(615)은 주변회로영역의 제2 영역(II)만을 덮고, 나머지 영역들, 즉 메모리셀영역과 주변회로영역의 제1 영역(I)은 노출시킨다. 이 마스크막패턴(615), 선택트랜지스터의 게이트스택(210), 메모리트랜지스터의 게이트스택(220) 및 고전압 n형 모스트랜지스터의 게이트스택(710)을 이온주입마스크로 n형 불순물이온들을 주입시킨다. n형 불순물이온으로는 포스포러스이온을 사용하며, 이 경우 대략 90KeV의 에너지 및 대략 5×1012-9×1012/㎠의 농도로 주입시킨다. 그러면 각각의 게이트스택(210, 220, 710)의 둘레의 반도체기판(10)에는 제1 불순물영역(502)들이 만들어진다. 특히 선택트랜지스터의 게이트스택(210)과 메모리트랜지스터의 게이트스택(220) 사이의 제1 불순물영역(502)은 깊은 불순물영역(501)과 연결된다. 이온주입이 끝나면 마스크막패턴(615)을 제거한다.
다음에 도 16을 참조하면, 포토레지스트막패턴과 같은 마스크막패턴(616)을 형성한다. 이 마스크막패턴(616)은 메모리셀영역의 공통소스영역을 노출시키는 제1 개구부(617a) 및 주변회로영역의 저전압 n형 모스트랜지스터를 노출시키는 제2 개구부(617b)를 갖는다. 이 마스크막패턴(616)은 두 단계의 이온주입공정에서의 이온주입마스크로 이용된다.
첫번째 이온주입공정은, 도면에 나타내지는 않았지만, p형 불순물이온주입공정이다. 이 p형 불순물이온주입공정은 n형 불순물이온의 확산을 일정한 폭으로 제한되도록 하기 위한 것이다. 따라서 이 p형 불순물이온주입공정은 일정각도, 예컨대 대략 20°-40°의 비스듬한 각도로 불순물이온을 주입시킨다. 이때 사용하는 p형 불순물이온으로는 보론이온을 사용하며, 이 경우 대략 30KeV의 에너지 및 대략 1×1012-5×1012/㎠의 농도로 주입시킨다. 주입방향에 있어서 특별한 제한은 없으나, 균일하게 주입될 수 있도록 상호 대칭인 방향에서, 예컨대 상하좌우의 4방향에서 경사주입시키는 것이 바람직하다.
두번째 이온주입공정은, 도면에 나타낸 바와 같이, n형 불순물이온주입공정이다. n형 불순물이온으로는 아스닉이온을 사용하며, 이 경우 대략 25KeV의 에너지 및 대략 1×1014-8×1014/㎠의 농도로 주입시킨다. 그러면 메모리셀영역의 공통소스영역과, 저전압 n형 모스트랜지스터의 소스/드레인영역에는 제2 불순물영역(503)들이 만들어진다. 특히 메모리셀영역의 공통소스영역에서 형성된 제2 불순물영역(503)은 제1 불순물영역(502) 내에 형성된다. 제2 불순물영역(503)을 형성한 후 상기 마스크막패턴(616)을 제거한다.
다음에 도 17을 참조하면, 통상의 스페이서공정을 수행하여 선택트랜지스터의 게이트스택(210), 메모리트랜지스터의 게이트스택(220), 고전압 n형 모스트랜지스터의 게이트스택(710) 및 저전압 n형 모스트랜지스터의 게이트스택(720)의 측벽에 각각 게이트스페이서들(217, 227, 717, 727)을 형성한다. 다음에 소스/드레인 이온주입마스크용 마스크막패턴(618)을, 예컨대 포토레지스트막패턴을 이용하여 형성한다. 이 마스크막패턴(618)은, 메모리셀영역의 공통소스영역/드레인영역과, 고전압 n형 모스트랜지스터의 소스/드레인영역과, 그리고 저전압 n형 모스트랜지스터의 소스/드레인영역을 각각 노출시킨다. 이 마스크막패턴(618)을 이온주입마스크로 n형 불순물이온을 반도체기판(10) 내로 주입시킨다. n형 불순물이온으로는 아스닉이온을 사용하며, 이 경우 대략 50KeV의 에너지 및 대략 1×1015-5×1015/㎠의 고농도로 주입시킨다. 그러면 메모리셀영역의 공통소스영역 및 드레인영역에는 제3 불순물영역(504)들이 만들어진다. 또한 고전압 n형 모스트랜지스터의 소스/드레인영역과, 저전압 n형 모스트랜지스터의 소스/드레인영역에도 각각 제3 불순물영역(504)이 만들어진다. 제3 불순물영역(504)을 형성한 후에는 상기 마스크막패턴(414)을 제거한다.
메모리셀영역의 공통소스영역에서의 제3 불순물영역(504)은 제1 불순물영역(502) 및 제2 불순물영역(503)내에 형성되며, 그 깊이는 제1 불순물영역(502)보다는 얕지만 제2 불순물영역(503)보다는 깊다. 또한 제1 불순물영역(502) 및 제2 불순물영역(503)에서의 불순물농도보다 더 높은 불순물농도를 갖는다. 고전압 n형 모스트랜지스터의 소스/드레인영역에서의 제3 불순물영역(504)은 제1 불순물영역(502) 내에 형성된다. 그리고 고전압 n형 모스트랜지스터의 제3 불순물영역(504)은 제2 불순물영역(503)에 의해 둘러싸이지만 깊이는 제2 불순물영역(503)보다 더 깊게 형성된다.
다음에 도면에 나타내지는 않았지만, 통상의 금속배선공정을 수행하여 금속배선들을 형성하여 이이피롬소자를 완성시킨다.
이상의 설명에서와 같이, 본 발명에 따른 이이피롬셀, 이이피롬소자 및 그 제조방법에 따르면, 복수개의 이이피롬소자들이 소스영역을 공통으로 하고 하나의 컨택으로 연결되는 공통소스영역을 LDD구조 및 DDD구조를 모두 포함하고, 특히 전자 등의 캐리어들의 이동경로로 주로 사용되는 LDD구조의 불순물영역에서의 불순물농도를 최외각의 DDD구조의 불순물영역에서의 불순물농도보다 더 높게 형성함으로써, 공통소스영역에서의 저항을 감소시킬 수 있으며, 이에 따라 소자의 전기적인 특성을 향상시킬 수 있다. 또한 DDD구조를 여전히 사용하므로 소자의 집적도 증가효과도 제공된다.
도 1은 본 발명에 따른 이이피롬셀의 셀 레이아웃을 나타내 보인 도면이다.
도 2는 도 1의 선 Ⅱ-Ⅱ'를 따라 절단하여 나타내보인 단면도이다.
도 3은 본 발명에 따른 이이피롬소자를 나타내 보인 단면도이다.
도 4 내지 도 9는 본 발명에 따른 이이피롬셀의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 10 내지 도 17은 본 발명에 따른 이이피롬소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.

Claims (22)

  1. 제1 선택트랜지스터와 제1 메모리트랜지스터를 포함하는 제1 이이피롬소자가 배치되는 제1 영역 및 제2 선택트랜지스터와 제2 메모리트랜지스터를 포함하는 제2 이이피롬소자가 배치되는 제2 영역을 갖는 기판;
    상기 기판의 제1 영역에서 상호 이격되도록 형성된 제1 드레인영역 및 제1 플로팅영역;
    상기 기판의 제2 영역에서 상호 이격되도록 형성된 제2 드레인영역 및 제2 플로팅영역; 및
    상기 기판의 상기 제1 영역과 제2 영역 사이에 배치된 제1 불순물영역, 제2 불순물영역 및 제3 불순물영역을 포함하되, 상기 제1 불순물영역은 상기 제2 및 제3 불순물영역을 수평방향 및 수직방향으로 완전히 둘러싸고, 상기 제2 불순물영역은 상기 제3 불순물영역을 수평방향으로 둘러싸며, 그리고 상기 제3 불순물영역의 접합깊이는 상기 제2 불순물영역의 접합깊이보다 더 깊은 구조로 이루어진 공통소스영역을 포함하는 것을 특징으로 하는 이이피롬셀.
  2. 제1항에 있어서,
    상기 제2 불순물영역에서의 불순물농도는 상기 제1 불순물영역에서의 불순물농도보다 크며 상기 제3 불순물영역에서의 불순물농도보다는 작은 것을 특징으로 하는 이이피롬셀.
  3. 제2항에 있어서,
    상기 제1 불순물영역에서의 불순물농도는 5×1012-9×1012/㎠이고, 상기 제2 불순물영역에서의 불순물농도는 1×1014-8×1014/㎠이며, 그리고 상기 제3 불순물영역에서의 불순물농도는 1×1015-5×1015/㎠인 것을 특징으로 하는 이이피롬셀.
  4. 제1항에 있어서,
    상기 제1 불순물영역내의 불순물이온은 포스포러스이고, 상기 제2 불순물영역 및 제3 불순물영역내의 불순물이온은 아스닉인 것을 특징으로 하는 이이피롬셀.
  5. 제1항에 있어서,
    상기 제1 및 제2 드레인영역은 상기 제3 불순물영역이 상기 제1 불순물영역을 수평방향 및 수직방향으로 왼전히 둘러싸는 구조로 이루어진 것을 포함하는 것을 특징으로 하는 이이피롬셀.
  6. 제1 및 제2 이이피롬소자를 포함하는 이이피롬셀이 배치되는 메모리셀영역 및 고전압 모스트랜지스터 및 저전압 모스트랜지스터가 배치되는 주변회로영역을 갖는 기판;
    상기 메모리셀영역 내의 상기 제1 및 제2 이이피롬소자 사이에 형성되는 제1 불순물영역, 제2 불순물영역 및 제3 불순물영역을 포함하되, 상기 제1 불순물영역은 상기 제2 및 제3 불순물영역을 수평방향 및 수직방향으로 완전히 둘러싸고, 상기 제2 불순물영역은 상기 제3 불순물영역을 수평방향으로 둘러싸며, 그리고 상기 제3 불순물영역의 접합깊이는 상기 제2 불순물영역의 접합깊이보다 더 깊은 구조로 이루어진 공통소스영역;
    제1 불순물영역 및 상기 제1 불순물영역을 수평방향 및 수직방향으로 왼전히 둘러싸는 제3 불순물영역을 포함하는 상기 고전압 모스트랜지스터의 소스/드레인영역; 및
    제2 불순물영역 및 상기 제2 불순물영역에 의해 수평방향으로 둘러싸이되, 상기 제2 불순물영역의 접합깊이보다 더 깊은 접합깊이를 갖는 제3 불순물영역을 포함하는 상기 저전압 모스트랜지스터의 소스/드레인영역을 포함하는 것을 특징으로 하는 이이피롬소자.
  7. 제6항에 있어서,
    상기 제2 불순물영역에서의 불순물농도는 상기 제1 불순물영역에서의 불순물농도보다 크며 상기 제3 불순물영역에서의 불순물농도보다는 작은 것을 특징으로 하는 이이피롬소자.
  8. 제7항에 있어서,
    상기 제1 불순물영역에서의 불순물농도는 5×1012-9×1012/㎠이고, 상기 제2 불순물영역에서의 불순물농도는 1×1014-8×1014/㎠이며, 그리고 상기 제3 불순물영역에서의 불순물농도는 1×1015-5×1015/㎠인 것을 특징으로 하는 이이피롬소자.
  9. 제6항에 있어서,
    상기 제1 불순물영역내의 불순물이온은 포스포러스이고, 상기 제2 불순물영역 및 제3 불순물영역내의 불순물이온은 아스닉인 것을 특징으로 하는 이이피롬소자.
  10. 제1 이이피롬소자가 만들어질 제1 영역, 제2 이이피롬소자가 만들어질 제2 영역, 및 제1 영역과 제2 영역 사이의 공통소스영역을 갖는 반도체기판을 준비하는 단계;
    상기 제1 영역의 상기 반도체기판상에 제1 선택트랜지스터를 위한 제1 게이트스택 및 제1 메모리트랜지스터를 위한 제2 게이트스택과, 상기 제2 영역의 상기 제2 선택트랜지스터를 위한 제3 게이트스택 및 상기 제2 메모리트랜지스터를 위한 제4 게이트스택을 형성하는 단계;
    상기 제1, 제2, 제3 및 제4 게이트스택이 형성된 반도체기판에 제1 이온주입공정을 수행하여 상기 제1 영역의 드레인영역과 플로팅영역, 상기 제2 영역의 드레인영역과 플로팅영역, 그리고 상기 공통소스영역에 제1 불순물농도를 갖는 제1 불순물영역을 형성하는 단계;
    상기 제1 불순물영역이 형성된 반도체기판에 제2 이온주입공정을 수행하여 상기 공통소스영역의 제1 불순물영역 내에 상기 제1 불순물농도보다 높은 제2 불순물농도를 갖는 제2 불순물영역을 형성하는 단계; 및
    상기 제1 및 제2 불순물영역이 형성된 반도체기판에 제3 이온주입공정을 수행하여 상기 제1 영역의 드레인영역, 상기 제2 영역의 드레인영역 및 상기 공통소스영역에 제3 불순물농도를 갖는 제3 불순물영역을 형성하되, 상기 공통소스영역에서 상기 제3 불순물영역은 상기 제2 불순물영역에 의해 수평방향으로 둘러싸이지만 수직방향으로의 접합깊이는 상기 제2 불순물영역보다 더 깊도록 하는 단계를 포함하는 것을 특징으로 하는 이이피롬셀의 제조방법.
  11. 제10항에 있어서,
    상기 제1 메모리트랜지스터를 위한 제2 게이트스택과 상기 제2 메모리트랜지스터를 위한 제4 게이트스택은 상기 공통소스영역에 의해 상호 이격되도록 형성하는 것을 특징으로 하는 이이피롬셀의 제조방법.
  12. 제10항에 있어서,
    상기 제1 이온주입공정에서의 주입에너지는 상기 제3 이온주입공정에서의 주입에너지보다 크고, 상기 제3 이온주입공정에서의 주입에너지는 상기 제2 이온주입공정에서의 주입에너지보다 큰 것을 특징으로 하는 이이피롬셀의 제조방법.
  13. 제10항에 있어서, 상기 제2 이온주입공정은,
    상기 공통소스영역을 노출시키는 개구부를 갖는 마스크막패턴을 형성하는 단계;
    상기 마스크막패턴을 이온주입마스크로 한 불순물이온주입공정을 수행하여 상기 공통소스영역내에 상기 제2 불순물농도로 불순물이온들을 주입시키는 단계; 및
    상기 마스크막패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 이이피롬셀의 제조방법.
  14. 제13항에 있어서,
    상기 불순물이온을 주입시키기 전에 상기 마스크막패턴을 이온주입마스크로 상기 불순물이온과 반대도전형의 불순물이온을 주입시키되, 상기 개구부의 가장자리를 향해 비스듬한 방향으로 상기 반대도전형의 불순물이온을 주입시키는 단계를 더 포함하는 것을 특징으로 하는 이이피롬셀의 제조방법.
  15. 제10항에 있어서, 상기 제3 이온주입공정은,
    상기 제1 영역의 드레인영역, 공통소스영역, 및 상기 제2 영역의 드레인영역을 노출시키는 개구부들을 갖는 마스크막패턴을 형성하는 단계;
    상기 마스크막패턴을 이온주입마스크로 한 불순물이온주입공정을 수행하여 상기 공통소스영역내에 상기 제3 불순물농도로 불순물이온들을 주입시키는 단계; 및
    상기 마스크막패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 이이피롬셀의 제조방법.
  16. 제10항에 있어서,
    상기 제1 불순물농도는 5×1012-9×1012/㎠이고, 상기 제2 불순물농도는 1×1014-8×1014/㎠이며, 그리고 상기 제3 불순물농도는 1×1015-5×10 15/㎠인 것을 특징으로 하는 이이피롬셀의 제조방법.
  17. 제10항에 있어서,
    상기 제2 이온주입공정을 수행하기 전에 상기 제1 불순물영역의 도전형과 반대도전형의 불순물이온을 주입시키는 단계를 더 포함하는 것을 특징으로 하는 이이피롬셀의 제조방법.
  18. 적어도 2개 이상의 이이피롬소자들 및 상기 이이피롬소자들 사이의 공통소스영역을 갖는 메모리셀영역과, 고전압 모스트랜지스터 및 저전압 모스트랜지스터를 포함하는 주변회로영역을 갖는 반도체기판을 준비하는 단계;
    상기 메모리셀영역의 상기 반도체기판상에 선택트랜지스터를 위한 제1 게이트스택 및 메모리트랜지스터를 위한 제2 게이트스택과, 상기 주변회로영역의 상기 반도체기판상에 상기 고전압 모스트랜지스터를 위한 제3 게이트스택과, 상기 저전압 모스트랜지스터를 위한 제4 게이트스택을 형성하는 단계;
    상기 제1, 제2, 제3 및 제4 게이트스택이 형성된 반도체기판에 제1 이온주입공정을 수행하여 상기 메모리셀영역의 공통소스영역, 플로팅영역 및 드레인영역과, 상기 고전압 모스트랜지스터의 소스/드레인영역에 제1 불순물농도를 갖는 제1 불순물영역을 형성하는 단계;
    상기 제1 불순물영역이 형성된 반도체기판에 제2 이온주입공정을 수행하여 상기 메모리셀영역의 공통소스영역과, 상기 저전압 모스트랜지스터의 소스/드레인영역에 상기 제1 불순물농도보다 높은 제2 불순물농도를 갖는 제2 불순물영역을 형성하는 단계; 및
    상기 제1 및 제2 불순물영역이 형성된 반도체기판에 제3 이온주입공정을 수행하여 상기 메모리셀영역의 공통소스영역 및 드레인영역과, 상기 고전압 모스트랜지스터의 소스/드레인영역과, 그리고 상기 저전압 모스트랜지스터의 소스/드레인영역에 제3 불순물농도를 갖는 제3 불순물영역을 형성하는 것을 특징으로 하는 이이피롬소자의 제조방법.
  19. 제18항에 있어서,
    상기 공통소스영역에서의 제3 불순물영역은, 상기 제2 불순물영역에 의해 수평방향으로 둘러싸이지만 수직방향으로의 접합깊이는 상기 제2 불순물영역보다 더 깊도록 하는 것을 특징으로 하는 이이피롬소자의 제조방법.
  20. 제18항에 있어서,
    상기 제2 이온주입공정은, 상기 메모리셀영역의 플로팅영역 및 드레인영역과, 상기 고전압 모스트랜지스터의 소스/드레인영역은 덮고 상기 메모리셀영역의 공통소스영역과 상기 저전압 모스트랜지스터의 소스/드레인영역을 노출시키는 마스크막패턴을 이온주입마스크로 하여 수행하는 것을 특징으로 하는 이이피롬소자의 제조방법.
  21. 제18항에 있어서,
    상기 제3 이온주입공정은, 상기 메모리셀영역의 플로팅영역은 덮고, 상기 메모리셀영역의 공통소스영역과 드레인영역, 상기 고전압 모스트랜지스터의 소스/드레인영역, 그리고 상기 저전압 모스트랜지스터의 소스/드레인영역을 노출시키는 마스크막패턴을 이온주입마스크로 하여 수행하는 것을 특징으로 하는 이이피롬소자의 제조방법.
  22. 제18항에 있어서,
    상기 제2 이온주입공정을 수행하기 전에 상기 제1 불순물영역의 도전형과 반대도전형의 불순물이온을 주입시키는 단계를 더 포함하는 것을 특징으로 하는 이이피롬셀의 제조방법.
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