KR100458595B1 - 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents

비휘발성 메모리 장치 및 그 제조 방법 Download PDF

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Abstract

SONOS 구조의 비휘발성 메모리 장치에 관한 것으로, 그 목적은 SONOS 구조에서 최하층 반도체 영역을 형성할 때 반도체 기판이 손상되는 것을 방지하는 것이다. 이를 위해 본 발명에서는 반도체 기판에 형성된 트렌치를 제1도전형의 불순물이 도핑된 SiGe으로 매립하여 제1반도체영역을 형성하는 단계; 제1반도체영역을 포함하여 반도체 기판의 상부 전면에 게이트산화막, 제1폴리실리콘층, 제1절연막을 형성하고, 이들을 선택적으로 식각하여 제1반도체영역을 노출시키는 단계; 노출된 제1반도체영역을 포함하여 제1절연막의 상부 전면에 제1산화막, 질화막, 및 제2산화막을 순차적으로 적층하고, 제2산화막 상에 다결정실리콘으로 이루어진 제2반도체영역을 형성하는 단계; 제2반도체영역, 제2산화막, 질화막, 및 제1산화막을 목적하는 제1게이트의 폭으로 남기도록 선택적 식각하는 단계; 제1절연막 및 제1폴리실리콘층을 선택적 식각하여 제1게이트의 양측방에 각각 목적하는 제2게이트 및 제3게이트의 폭으로 남기는 단계; 및 제2 및 제3게이트의 양 외방에 위치하는 반도체 기판 내에 제2도전형의 불순물을 도핑하여 소스 및 드레인 영역을 형성하는 단계를 포함하여 3중 게이트구조를 이루는 SONOS구조의 비휘발성 메모리 장치를 제조한다.

Description

비휘발성 메모리 장치 및 그 제조 방법 {Non-volatile memory and fabrication method thereof}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 비휘발성 메모리 장치를 제조하는 방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 크게 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분된다. 휘발성 메모리 장치는 디램(DRAM : dynamic random access memory), 에스램(SRAM : static random access memory) 등의 램(RAM)이 대부분을 차지하고 있는 것으로서, 전원 인가시 데이터의 입력 및 보존이 가능하지만, 전원 제거시 데이터가 휘발되어버려 보존이 불가능한 특징을 가진다.
반면에, 비휘발성 메모리 장치는 롬(ROM : read only memory)이 대부분을 차지하고 있는 것으로서, 전원이 인가되지 않아도 데이터가 보존되는 특징을 가진다.
현재, 공정기술 측면에서 비휘발성 메모리 장치는 플로팅 게이트(floating gate) 계열과, 두 종류 이상의 유전막이 2층 또는 3층으로 적층된 엠아이에스(MIS : metal insulator semiconductor) 계열로 구분된다.
플로팅 게이트 계열의 비휘발성 메모리 장치는 전위우물(potential well)을 이용하여 기억 특성을 구현하며, 현재 플래쉬 이이프롬(EEPROM : electrically erasable programmable read only memory)으로 가장 널리 응용되고 있는 이티오엑스(ETOX : EPROM tunnel oxide) 구조가 대표적이다.
반면에, MIS 계열의 비휘발성 메모리 장치는 유전막 벌크, 유전막과 유전막 사이의 계면, 그리고 유전막과 반도체 사이의 계면에 존재하는 트랩(trap)을 이용하여 기억 기능을 수행한다. 현재 EEPROM으로 주로 응용되고 있는 엠오엔오에스/에스오엔오에스(MONOS/SONOS : metal/silicon ONO semiconductor) 구조가 대표적이다.
도 1은 종래 SONOS 구조의 비휘발성 메모리 장치를 도시한 단면도로서, 이에 도시된 바와 같이, 반도체 기판(1) 내에 인(P)을 주입하여 제1반도체영역(2)을 형성하고, 그 위에 산화막/질화막/산화막의 적층구조인 ONO층(3)을 형성한 후, ONO층(3) 위에 다결정 실리콘층(4)을 형성함으로써. 반도체/ONO/반도체 구조인 SONOS 구조를 완성하였다.
이러한 종래 SONOS 구조의 비휘발성 메모리 장치 제조 방법에서는 제1반도체영역(2)을 형성할 때 인 이온의 주입량 및 주입에너지를 적절히 조절하여 구동전압을 조절하는데, 이러한 인의 주입공정 중에 실리콘 기판이 손상되어 결과적으로 소자의 오동작을 유발하는 등의 문제점이 있었다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로, 그 목적은 SONOS 구조에서 최하층 반도체 영역을 형성할 때 반도체 기판이 손상되는 것을 방지하는 것이다.
도 1은 종래 비휘발성 메모리 장치를 도시한 단면도이다.
도 2a 내지 도 2e는 본 발명에 따른 비휘발성 메모리 장치의 제조 방법을 도시한 단면도이다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명에서는 반도체 기판 내에 인을 주입하는 대신에, 반도체 기판을 식각하여 트렌치를 형성한 후 트렌치 내에 p+다결정질 SiGe막을 매립하는 것을 특징으로 한다.
즉, 본 발명에 따른 비휘발성 메모리 장치의 제조 방법은, 반도체 기판을 선택적으로 식각하여 트렌치를 형성하고, 트렌치를 제1도전형의 불순물이 도핑된 SiGe으로 매립하여 제1반도체영역을 형성하는 단계; 제1반도체영역을 포함하여 반도체 기판의 상부 전면에 게이트산화막, 제1폴리실리콘층, 제1절연막을 형성하고, 제1절연막, 제1폴리실리콘층, 및 게이트산화막을 선택적으로 식각하여 제1반도체영역을 노출시키는 단계; 노출된 제1반도체영역을 포함하여 제1절연막의 상부 전면에 제1산화막, 질화막, 및 제2산화막을 순차적으로 적층하고, 제2산화막 상에 다결정실리콘으로 이루어진 제2반도체영역을 형성하는 단계; 제2반도체영역, 제2산화막, 질화막, 및 제1산화막을 목적하는 제1게이트의 폭으로 남기도록 선택적 식각하는 단계; 제1절연막 및 제1폴리실리콘층을 선택적 식각하여 제2반도체영역, 제2산화막, 질화막, 및 제1산화막의 양측방에 각각 목적하는 제2게이트 및 제3게이트의 폭으로 남기는 단계; 및 제1폴리실리콘층의 양 외방에 위치하는 반도체 기판 내에 제2도전형의 불순물을 도핑하여 소스 및 드레인 영역을 형성하는 단계를 포함하여 이루어진다.
제1반도체영역을 형성할 때에는, SiGe을 증착하는 중에 제1도전형의 불순물을 도핑시킴으로써, 제1도전형의 불순물이 도핑된 다결정질의 SiGe을 제1트렌치에 매립하도록 증착하는 것이 바람직하고, SiGe의 증착 시에는 Si과 Ge의 비율이 9:1 내지 7:3 이 되도록 증착하며, SiGe의 증착 후에는 열처리를 수행하는 것이 바람직하다.
또한, 제1절연막, 제1폴리실리콘층, 및 게이트산화막을 선택적으로 식각하여 제1반도체영역을 노출시킬 때에는, 제1반도체영역의 폭보다 더 큰 폭으로 선택적 식각하여, 제1반도체영역과 이웃하는 반도체 기판을 소정폭 더 노출시키고, 노출된 제1반도체영역과 이웃하는 반도체 기판 내로 제1도전형의 불순물을 제1반도체영역에 도핑된 농도보다 저농도로 도핑하여 제1엘디디(LDD : lightly doped drain) 영역을 형성한 후, 노출된 제1반도체영역과 이웃하는 반도체 기판 상, 및 선택적 식각에 의해 노출된 제1폴리실리콘층 및 제1절연막의 측벽에 산화막으로 제1사이드월(side wall)을 형성하는 것이 바람직하다.
제1절연막 및 제1폴리실리콘층을 선택적 식각한 후에는, 제1폴리실리콘층의 양 외방에 위치하는 반도체 기판 내에 제2도전형의 불순물을 소스 및 드레인 영역에 도핑된 농도보다 저농도로 도핑하여 제2엘디디 영역을 형성한 후, 제1절연막 및제1폴리실리콘층의 양 외방 측벽에 산화막으로 제2사이드월을 형성하며, 소스 및 드레인 영역 형성을 위한 제2도전형의 불순물 도핑을 할 때에는 제2사이드월을 마스크로 하여 이온주입함으로써 도핑하는 것이 바람직하다.
이하, 본 발명에 따른 비휘발성 메모리 장치 제조 방법에 대해 첨부된 도면을 참조하여 상세히 설명한다.
도 2a 내지 2e는 본 발명에 따른 비휘발성 메모리 장치 제조 방법을 도시한 단면도이다.
먼저, 도 2a에 도시한 바와 같이, 실리콘웨이퍼(11)의 소정영역을 선택적으로 식각하여 트렌치(100)를 형성한 후, 트렌치(100)의 내부에 고농도 p형 불순물로 도핑된 p+다결정질의 SiGe 영역(12)을 형성하여 매립한다.
이 때 트렌치(100)는 소스/드레인 영역으로 작용할 수 있는 정도의 크기로 형성하도록 한다.
SiGe 영역(12)을 형성할 때에는 Si 소스물질과 Ge 소스물질을 동시에 공급하여 다결정질의 SiGe을 증착하되, Si와 Ge의 비율은 9:1 내지 7:3 정도가 되도록 하며, 바람직하게는 Si와 Ge이 8:2의 비율이 되도록 할 수 있다.
또한, 구동전압 조절을 위한 불순물 도핑은 SiGe 증착과 동시에 이루어지도록 하며, SiGe 증착 후에는 열처리를 수행하여 불순물, Si 및 Ge을 확산시키고 막질을 안정화시킨다.
다음, 도 2b에 도시한 바와 같이, SiGe 영역(12)을 포함하여실리콘웨이퍼(11)의 상부 전면에 게이트산화막(21)을 형성하고, 그 위에 제1폴리실리콘층(22) 및 제1절연막(23)을 순차적으로 형성한 후, 제1절연막(23), 제1폴리실리콘층(22) 및 게이트산화막(21)을 선택적으로 식각하여 SONOS 구조의 소자 형성을 위한 소자구(200)를 형성하고 소자구(200)를 통해 SiGe 영역(12)을 노출시킨다.
이 때 선택적 식각으로 인해 형성되는 소자구(200)의 폭은 SiGe 영역(12)을 포함하여 이보다 약간 더 크도록, 즉 SiGe 영역(12)의 양 측방으로 엘디디(LDD : lightly doped drain) 영역이 형성될 수 있는 정도의 폭만큼 더 크게 선택적 식각하도록 한다.
이어서, 소자구(200)를 통해 노출된 실리콘웨이퍼(11) 및 SiGe 영역(12) 내로 p형 불순물이온을 저농도로 주입하여 제1LDD 영역(24)을 형성한다.
다음, 도 2c에 도시된 바와 같이, 소자구(200)를 통해 노출된 실리콘웨이퍼(11) 상에 산화막으로 이루어진 제1사이드월(25)을 형성한 후, 제1사이드월(25) 및 SiGe 영역(12)을 포함하여 제1절연막(23)의 상부 전면에 산화막/질화막/산화막 구조의 ONO층(13)을 형성하고, 그 위에 제2폴리실리콘층(14)을 형성한다.
다음, 도 2d에 도시된 바와 같이, 제2폴리실리콘층(14) 및 ONO층(13)을 선택적으로 식각하여 적어도 소자구(200)의 상부에 남도록 함으로써, SiGe 영역(12)과 ONO층(13) 및 제2폴리실리콘층(14)으로 이루어진 SONOS 구조의 소자를 완성한다. 이 때 제2폴리실리콘층(14) 및 ONO층(13)은 소자구(200)보다 조금 더 큰 폭으로 남기는 것이 좋다.
이어서, 제1절연막(23) 및 제1폴리실리콘층(22)을 선택적으로 식각하여 상기 SONOS 구조의 양 측방에 각 소자에서 원하는 폭으로 남긴다.
다음, 도 2e에 도시된 바와 같이, 제1절연막(23) 및 제2폴리실리콘층(14)을 마스크로 하여 노출된 게이트산화막(21) 하부의 실리콘웨이퍼(11) 내로 n형 불순물이온을 저농도로 주입하여 제2LDD 영역(26)을 형성한다.
어어서, 제2폴리실리콘층(14)과 ONO층(13)의 양 측방, 그리고 제1절연막(23)과 제1폴리실리콘층(22)의 노출된 양 측방에 산화막으로 이루어진 제2사이드월(27)을 형성하고, 제2사이드월(27) 및 제2폴리실리콘층(14)을 마스크로 하여 노출된 게이트산화막(21) 하부의 실리콘웨이퍼(11) 내로 n형 불순물이온을 고농도로 주입하여 n+불순물 영역인 소스/드레인영역(28)을 형성한다.
이로써, 3중 게이트(tri-gate) 형태의 SONOS 구조가 완성되며, 이후 후속공정을 통해 이러한 SONOS 구조의 상부에 컨택을 형성하여 상부 금속배선과 전기적으로 연결할 것이다.
상술한 바와 같이, 본 발명에서는 SONOS 구조에서 최하층의 제1반도체영역을 형성할 때, 종래 반도체 기판 내에 인 이온을 주입하여 제1반도체영역을 형성하는 것 대신에, 반도체 기판 내에 트렌치를 형성하고 그 트렌치를 p+다결정질 Si-Ge으로 매립하기 때문에, 종래 이온주입 시 반도체 기판이 손상되는 문제가 방지되는 효과가 있다.

Claims (10)

  1. 제1반도체영역, 산화막/질화막/산화막의 적층구조, 및 제2반도체영역으로 이루어진 에스오엔오에스(SONOS) 구조의 비휘발성 메모리 장치에 있어서,
    반도체 기판 내에 형성된 트렌치를 매립하는 영역으로서, 불순물이 도핑된 다결정질의 SiGe으로 이루어지는 제1반도체영역;
    상기 제1반도체영역 상에 순차적으로 적층된 소정폭의 제1산화막, 질화막, 및 제2산화막;
    상기 제2산화막 상에 형성되고 다결정실리콘층으로 이루어진 제2반도체영역
    을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 SiGe으로 이루어진 제1반도체영역은, Si과 Ge의 비율이 9:1 내지 7:3 인 것을 특징으로 하는 비휘발성 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제1반도체영역을 제외한 반도체 기판 상에 형성된 게이트산화막;
    상기 제1반도체영역의 양 측방에 위치하는 반도체 기판 상의 게이트산화막 상에 형성되고 다결정실리콘층으로 이루어지며 각각 목적하는 게이트폭을 가지는 제1게이트 및 제2게이트; 및
    상기 제1게이트 및 제2게이트 상에 형성된 제1절연막을 더 포함하고,
    상기 제1산화막, 질화막, 및 제2산화막은 상기 제1반도체영역, 제1게이트, 및 제2게이트 상에 순차적으로 형성되고 목적하는 게이트폭을 가져, 상기 제2산화막 상에 형성된 제2반도체영역이 제3게이트 역할을 수행함으로써, 3중 게이트 구조를 이루는 것을 특징으로 하는 비휘발성 메모리 장치.
  4. 제1반도체영역, 산화막/질화막/산화막의 적층구조, 및 제2반도체영역으로 이루어진 에스오엔오에스(SONOS) 구조의 비휘발성 메모리 장치를 제조하는 방법에 있어서,
    반도체 기판을 선택적으로 식각하여 트렌치를 형성하고, 상기 트렌치를 제1도전형의 불순물이 도핑된 SiGe으로 매립하여 제1반도체영역을 형성하는 단계;
    상기 제1반도체영역을 포함하여 상기 반도체 기판의 상부 전면에 게이트산화막, 제1폴리실리콘층, 제1절연막을 형성하고, 상기 제1절연막, 제1폴리실리콘층, 및 게이트산화막을 선택적으로 식각하여 상기 제1반도체영역을 노출시키는 단계;
    상기 노출된 제1반도체영역을 포함하여 상기 제1절연막의 상부 전면에 제1산화막, 질화막, 및 제2산화막을 순차적으로 적층하고, 상기 제2산화막 상에 다결정실리콘으로 이루어진 제2반도체영역을 형성하는 단계;
    상기 제2반도체영역, 제2산화막, 질화막, 및 제1산화막을 목적하는 제1게이트의 폭으로 남기도록 선택적 식각하는 단계;
    상기 제1절연막 및 제1폴리실리콘층을 선택적 식각하여 상기 제2반도체영역,제2산화막, 질화막, 및 제1산화막의 양측방에 각각 목적하는 제2게이트 및 제3게이트의 폭으로 남기는 단계; 및
    상기 제1폴리실리콘층의 양 외방에 위치하는 반도체 기판 내에 제2도전형의 불순물을 도핑하여 소스 및 드레인 영역을 형성하는 단계
    를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  5. 제 4 항에 있어서,
    상기 제1반도체영역을 형성할 때에는, 상기 SiGe을 증착하는 중에 제1도전형의 불순물을 도핑시킴으로써, 제1도전형의 불순물이 도핑된 다결정질의 SiGe을 상기 제1트렌치에 매립하도록 증착하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  6. 제 5 항에 있어서,
    상기 SiGe의 증착 시에는 Si과 Ge의 비율이 9:1 내지 7:3 이 되도록 증착하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  7. 제 6 항에 있어서,
    상기 SiGe의 증착 후에는 열처리를 수행하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  8. 제 7 항에 있어서,
    상기 제1절연막으로는 티이오에스(TEOS : tetra ethyl ortho silicate)막을 형성하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  9. 제 4 항 내지 제 8 항 중의 어느 한 항에 있어서,
    상기 제1절연막, 제1폴리실리콘층, 및 게이트산화막을 선택적으로 식각하여 상기 제1반도체영역을 노출시킬 때에는, 상기 제1반도체영역의 폭보다 더 큰 폭으로 선택적 식각하여, 상기 제1반도체영역과 이웃하는 반도체 기판을 소정폭 더 노출시키고,
    상기 노출된 제1반도체영역과 이웃하는 반도체 기판 내로 상기 제1도전형의 불순물을 상기 제1반도체영역에 도핑된 농도보다 저농도로 도핑하여 제1엘디디(LDD : lightly doped drain) 영역을 형성한 후, 상기 노출된 제1반도체영역과 이웃하는 반도체 기판 상, 및 상기 선택적 식각에 의해 노출된 제1폴리실리콘층 및 제1절연막의 측벽에 산화막으로 제1사이드월(side wall)을 형성하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 제1절연막 및 제1폴리실리콘층을 선택적 식각한 후에는, 상기 제1폴리실리콘층의 양 외방에 위치하는 반도체 기판 내에 제2도전형의 불순물을 상기 소스 및 드레인 영역에 도핑된 농도보다 저농도로 도핑하여 제2엘디디 영역을 형성한후, 상기 제1절연막 및 제1폴리실리콘층의 양 외방 측벽에 산화막으로 제2사이드월을 형성하며,
    상기 소스 및 드레인 영역 형성을 위한 제2도전형의 불순물 도핑을 할 때에는 상기 제2사이드월을 마스크로 하여 이온주입함으로써 도핑하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
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