KR20060009424A - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명은 실리콘 기판에 불순물을 이온주입하는 단계; 상기 기판에 대해 열처리를 실시하여 실리콘과 실리콘 사이에 산화막을 형성하는 단계; 상기 기판 내에 소자분리막을 형성하는 단계; 상기 기판 상에 게이트 산화막과 게이트 도전막 및 하드마스크막을 차례로 형성하는 단계; 상기 하드마스크막과 게이트 도전막 및 게이트 산화막을 식각하여 게이트를 형성하는 단계; 상기 게이트 양측 기판 내에 불순물을 이온주입하여 소오스/드레인 영역을 형성하는 단계; 상기 게이트 일측 아래의 기판을 식각하여 기판 내에 트렌치를 형성하는 형성하는 단계; 상기 트렌치 표면에 유전막 및 하부전극를 차례로 형성하는 단계; 상기 게이트를 포함한 기판 결과물 상에 층간절연막을 형성하는 단계; 상기 기판이 노출되도록 층간절연막과 산화막 및 기판을 식각하여 플레이트 노드 콘택홀을 형성하는 단계; 상기 기판이 노출되도록 상기 층간절연막을 식각하여 상기 소오스/드레인 영역과 연결되는 비트라인 콘택홀을 형성하는 단계; 및 상기 비트라인 콘택홀 및 플레이트 노드 콘택홀이 매립되도록 비트라인 콘택홀 표면과 플레이트 노드 콘택홀 표면 및 층간절연막 상에 도전막을 증착하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1c는 종래 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명*
21 : 실리콘 기판 22 : 산화막
23 : 소자분리막 24 : 게이트 산화막
25 : 게이트 도전막 26 : 하드마스크막
27 : 게이트 28 : 소오스/드레인 영역
29 : 스페이서 30 : 트렌치
31 : 유전막 32 : 하부전극
33 : 트렌치형 캐패시터 34 : 층간절연막
35 : 플레이트 노드 콘택홀 36 : 비트라인 콘택홀
37 : 비트라인
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 트렌치 형태의 캐패시터를 형성하여 캐패시터의 플레이트 전압(plate voltage)을 임의로 조절할 수 있는 반도체 소자의 제조방법에 관한 것이다.
일반적으로, 캐패시터는 전하를 저장하고, 반도체소자의 동작에 필요한 전하를 공급하는 부분으로서, 반도체소자가 고집적화 되어짐에 따라 단위 셀(cell)의 크기는 작아지면서 소자의 동작에 필요한 정전용량(capacitance)이 증가하는 추세이다.
상기와 같이, 반도체소자의 고집적화가 이루어짐에 따라 캐패시터 역시 소형화될 것을 요구되어지고 있으나 전하 저장에 한계가 있어 셀의 크기에 비하여 고집적화시키는 데에 어려움이 있다. 이러한 점을 감안하여 캐패시터의 전하를 저장하기 위한 구조를 다양하게 변경하였으며, 캐패시터의 전하를 증가시키는 방법에는 유전상수가 큰 물질을 사용하는 방법, 유전물질의 두께를 낮추는 방법 및 캐패시터의 표면적을 늘리는 방법 등이 있으며, 최근에는 캐패시터의 표면적을 증대시키는 방법이 주로 이용되고 있다.
즉, 캐패시터의 전하 저장전극의 구조는 좁은 평면적 위에 여러 층을 쌓아서 넓은 캐패시터의 면적을 얻고자 하는 적층구조(stacked structure)와 반도체 기판에 일정한 깊이의 트렌치(trench)를 형성한 후에 그 부위에 캐패시터를 형성하여 전하를 저장하도록 하는 트렌치 구조(trench structure)등이 있다.
이하, 도 1a 내지 도 1c는 종래 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(1) 상에 STI(shallow trench isolation) 공정을 적용하여 소자분리막(2)을 형성한 다음, 상기 기판(1) 내에 불순물 이온주입을 실시하여 웰 영역(미도시)을 형성한다. 이어서, 상기 기판(1) 상에 게이트 산화막(3) 및 게이트 도전막(4)을 차례로 형성한 후에 상기 게이트 도전막(4) 및 게이트 산화막(3)을 식각하여 게이트(5)를 형성한다.
도 1b에 도시된 바와 같이, 상기 게이트(5) 양측 기판 내에 불순물 이온주입을 실시하여 소오스/드레인 영역(6a, 6b)을 형성한다. 그 다음, 상기 게이트(5)를 포함한 기판 결과물 상에 질화막을 형성한 후에 상기 질화막을 식각하여 게이트(5) 양측벽에 스페이서(7)를 형성한다.
도 1c에 도시된 바와 같이, 상기 게이트(5) 일측 아래의 기판을 소정 깊이로 식각하여 트렌치(8)를 형성한다. 이어서, 상기 트렌치(8) 표면에 유전막(9)을 형성한 후에 상기 유전막(9) 상에 폴리실리콘막(10)을 형성하여 트렌치형 캐패시터(11)를 형성한다.
이후, 상기 게이트(5)를 포함한 기판 결과물 상에 층간절연막(12)을 형성한 다음, 상기 층간절연막(12)을 식각하여 비트라인 콘택홀(13)을 형성하고, 상기 비트라인 콘택홀(13)이 매립되도록 도전막을 증착하여 비트라인(14)을 형성한다.
일반적으로, 메모리 셀에서 P형 웰 영역은 GND로 사용되며, 이때에 P형 웰 영역은 0V의 전압을 가지게 된다. 그러나, 상기 트렌치형 캐패시터는 플레이트 노 드(plate node)로 P형 웰 영역을 사용하게 되므로, 결국, 플레이트 노드의 전압은 P형 웰 영역의 전압과 같아져 0V가 된다. 따라서, 상기 트렌치형 캐패시터의 플레이트 전압이 0V가 됨으로써 소자의 쓰기(write) 동작시 센싱(sensing) 감도가 떨어지게 되어 소자의 동작 속도가 저하되는 문제점이 있다.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 트렌치 형태의 캐패시터를 형성하여 캐패시터의 플레이트 전압을 임의로 조절할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 실리콘 기판에 불순물을 이온주입하는 단계; 상기 기판에 대해 열처리를 실시하여 실리콘과 실리콘 사이에 산화막을 형성하는 단계; 상기 기판 내에 소자분리막을 형성하는 단계; 상기 기판 상에 게이트 산화막과 게이트 도전막 및 하드마스크막을 차례로 형성하는 단계; 상기 하드마스크막과 게이트 도전막 및 게이트 산화막을 식각하여 게이트를 형성하는 단계; 상기 게이트 양측 기판 내에 불순물을 이온주입하여 소오스/드레인 영역을 형성하는 단계; 상기 게이트 일측 아래의 기판을 식각하여 기판 내에 트렌치를 형성하는 형성하는 단계; 상기 트렌치 표면에 유전막 및 하부전극를 차례로 형성하는 단계; 상기 게이트를 포함한 기판 결과물 상에 층간절연막을 형성하는 단계; 상기 기판이 노출되도록 층간절연막과 산화막 및 기판을 식각하여 플레이트 노드 콘택홀을 형성하는 단계; 상기 기판이 노출되도록 상기 층간절연막을 식각하여 상기 소오스/드레 인 영역과 연결되는 비트라인 콘택홀을 형성하는 단계; 및 상기 비트라인 콘택홀 및 플레이트 노드 콘택홀이 매립되도록 비트라인 콘택홀 표면과 플레이트 노드 콘택홀 표면 및 층간절연막 상에 도전막을 증착하는 단계를 포함하는 것을 특징으로 한다.
여기에서, 상기 이온주입은 O2 이온을 1.5E18/㎠ 이상의 도우즈량으로 주입하는 것을 특징으로 한다.
상기 열처리는 1200∼1400℃의 온도에서 12시간 동안 수행하는 것을 특징으로 한다.
상기 유전막은 750∼850℃의 온도에서 산화 공정을 수행하여 산화막으로 형성하는 것을 특징으로 한다.
상기 하부전극은 도핑된 폴리실리콘막으로 형성하는 것을 특징으로 한다.
(실시예)
이하, 본 발명의 바람직한 실시예에 대해 첨부된 도면을 참조하여 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 2a에 도시된 바와 같이, 실리콘 기판(21)에 단위면적당 농도가 높은 불순물을 이온주입한 다음, 상기 기판에 대해 열처리를 진행하여 실리콘과 실리콘 사이에 산화막(22)을 형성한다. 이때, 상기 이온주입은 O2 이온을 1.5E18/㎠ 이상의 도우즈량으로 주입한다. 여기에서, 상기 열처리는 1200∼1400℃의 온도에서 12시간 동안 수행한다.
도 2b에 도시된 바와 같이, 상기 기판(21) 내에 STI 공정을 적용하여 소자분리막(23)을 형성한 다음, 상기 기판(21) 내에 불순물을 이온주입하여 웰 영역(미도시)을 형성한다. 그 다음, 트랜지스터의 문턱 전압을 조절하기 위해 불순물을 이온주입하고, 주입된 불순물들의 활성화를 위해 열처리 공정을 진행한다.
이어서, 상기 기판(21) 상에 게이트 산화막(24)과 게이트 도전막(25) 및 하드마스크막(26)을 차례로 형성한다. 그 다음, 상기 하드마스크막(26)과 게이트 도전막(25) 및 게이트 산화막(24)을 식각하여 게이트(27)를 형성한다.
도 2c에 도시된 바와 같이, 상기 게이트(27) 양측 기판 내에 N형 불순물을 이온주입하여 소오스/드레인 영역(28a, 28b)을 형성한다. 이어서, 상기 게이트(27)를 포함한 기판 결과물 상에 질화막을 형성한 후에 상기 질화막을 식각하여 게이트 양측벽에 스페이서(29)를 형성한다. 이때, 상기 스페이서(29)는 기판을 소정 깊이로 식각하여 트렌치를 형성하는 후속의 공정에서 과도 식각에 따른 공정 마진을 확보하기 위해 형성한다.
도 2d에 도시된 바와 같이, 상기 게이트(27) 일측 아래의 기판을 소정 깊이로 식각하여 트렌치(30)를 형성한다. 그 다음, 상기 트렌치(30) 표면에 유전막(31)을 형성한 후에 상기 유전막(31) 상에 하부전극(32)를 형성한다. 이때, 상기 유전막(31)은 750∼850℃의 온도에서 산화 공정을 수행하여 산화막으로 형성한다. 여기에서, 상기 하부전극(32)은 도핑된 폴리실리콘막으로 형성한다. 이어서, 상기 기판(21)이 노출되도록 상기 하부전극(32)을 에치백하여 트렌치형 캐패시터(33)를 형성 한다.
도 2e에 도시된 바와 같이, 상기 게이트(27)를 포함한 기판 결과물 상에 층간절연막(34)을 형성한 후에 상기 기판이 노출되도록 층간절연막(34)과 산화막(22) 및 기판(21)을 식각하여 플레이트 노드 콘택홀(35)을 형성한다. 이어서, 상기 기판이 노출되도록 상기 층간절연막(34)을 식각하여 상기 소오스/드레인 영역(28a, 28b)과 연결되는 비트라인 콘택홀(36)을 형성한다.
도 2f에 도시된 바와 같이, 상기 비트라인 콘택홀(36) 및 플레이트 노드 콘택홀(35)이 매립되도록 상기 비트라인 콘택홀(36) 표면과 플레이트 노드 콘택홀(35) 표면 및 층간절연막(34) 상에 도전막을 증착하여 비트라인(37)을 형성한다.
전술한 바와 같이, 본 발명은 실리콘 기판에 불순물을 이온주입한 후에 고온 열처리를 진행하여 실리콘과 실리콘 사이에 산화막을 형성함으로써 SOI 기판을 형성한다. 그 다음, 트렌치형 캐패시터를 형성한 후에 플레이트 노드 콘택홀과 비트라인 콘택홀을 차례로 형성하고, 비트라인 콘택홀 및 플레이트 노드 콘택홀에 도전막을 매립함으로써 캐패시터의 플레이트 전압을 임의로 조절할 수 있다. 또한, 캐패시터의 트렌치 깊이를 깊게하여 캐패시터의 용량을 증가시킬 수 있다.
이상, 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가질 수 있음을 이해할 것이다.
이상에서와 같이, 본 발명은 본 발명은 실리콘 기판에 불순물을 이온주입한 후에 고온 열처리를 진행하여 SOI 기판을 형성하고, 트렌치형 캐패시터를 형성한 후에 플레이트 노드 콘택홀을 형성하고, 플레이트 노드 콘택홀에 도전막을 매립함으로써 캐패시터의 플레이트 전압을 임의로 조절할 수 있다. 이로 인해, 비트라인과 비트라인 간의 결합비(coupling ratio)가 감소하여 비트라인의 캐패시턴스가 감소함에 따라 비트라인의 전압이 증가하게 되어 소자의 구동 능력을 향상시킬 수 있다.

Claims (5)

  1. 실리콘 기판에 불순물을 이온주입하는 단계;
    상기 기판에 대해 열처리를 실시하여 실리콘과 실리콘 사이에 산화막을 형성하는 단계;
    상기 기판 내에 소자분리막을 형성하는 단계;
    상기 기판 상에 게이트 산화막과 게이트 도전막 및 하드마스크막을 차례로 형성하는 단계;
    상기 하드마스크막과 게이트 도전막 및 게이트 산화막을 식각하여 게이트를 형성하는 단계;
    상기 게이트 양측 기판 내에 불순물을 이온주입하여 소오스/드레인 영역을 형성하는 단계;
    상기 게이트 일측 아래의 기판을 식각하여 기판 내에 트렌치를 형성하는 형성하는 단계;
    상기 트렌치 표면에 유전막 및 하부전극를 차례로 형성하는 단계;
    상기 게이트를 포함한 기판 결과물 상에 층간절연막을 형성하는 단계;
    상기 기판이 노출되도록 층간절연막과 산화막 및 기판을 식각하여 플레이트 노드 콘택홀을 형성하는 단계;
    상기 기판이 노출되도록 상기 층간절연막을 식각하여 상기 소오스/드레인 영역과 연결되는 비트라인 콘택홀을 형성하는 단계; 및
    상기 비트라인 콘택홀 및 플레이트 노드 콘택홀이 매립되도록 비트라인 콘택홀 표면과 플레이트 노드 콘택홀 표면 및 층간절연막 상에 도전막을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 이온주입은 O2 이온을 1.5E18/㎠ 이상의 도우즈량으로 주입하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 열처리는 1200∼1400℃의 온도에서 12시간 동안 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서, 상기 유전막은 750∼850℃의 온도에서 산화 공정을 수행하여 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 전긱적 퓨즈 형성방법.
  5. 제 1 항에 있어서, 상기 하부전극은 도핑된 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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