KR100586647B1 - 플래시 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 플래시 메모리 장치 및 그 제조 방법은 실리콘 기판에 소스/드레인 영역을 위한 확산층을 형성시키고, 상기 확산층 상에 채널 영역을 정의하는 개구부를 갖는 식각 마스크층을 형성시키고, 상기 개구부 내의 실리콘 기판에 식각홈을 형성시키고, 상기 식각홈에 채널 영역의 에피층을 형성시킨다. 그러므로, 상기 에피층은 상기 소스/드레인 영역의 불순물이 상기 채널 영역으로 확산하는 것을 방지할 수 있다. 그 결과, 플래시 메모리 장치의 누설 전류를 저감시킬 수가 있다.
또한, 본 발명은 상기 에피층 상에 게이트 절연막을 형성시킨 후 상기 식각 마스크층의 내측면을 비롯하여 상기 게이트 절연막 상에 플로팅 게이트를 증착시키므로 상기 플로팅 게이트의 상부면을 확대시킬 수가 있다. 이는 상기 플로팅 게이트 상에 유전막을 개재하며 증착되는 콘트롤 게이트의 저면을 확대시킴으로써 커패시터의 정전용량을 증대시킨다. 그 결과, 플래시 메모리 장치의 커플링 비율을 높이고 프로그램 및 소거의 동작을 원활히 수행시킬 수가 있다.
플래시 메모리 장치, 에피층, 플로팅 게이트, 콘트롤 게이트

Description

플래시 메모리 장치 및 그 제조 방법{Flash Memory Device And Method For Manufacturing The Same}
도 1은 본 발명에 의한 플래시 메모리(flash memory) 장치를 나타낸 단면 구조도.
도 2a 및 도 2g는 본 발명에 의한 플래시 메모리 소자의 제조 방법을 나타낸 단면 공정도.
본 발명은 플래시 메모리(flash memory) 장치에 관한 것으로, 더욱 상세하게는 누설 전류를 저감시키고 프로그램 및 소거 동작을 원활히 수행하도록 한 플래시 메모리 장치 및 그 제조 방법에 관한 것이다.
일반적으로, 반도체 메모리 장치는 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분된다. 상기 휘발성 메모리 장치는 디램(DRAM: dynamic random access memory)과 에스램(SRAM: static random access memory) 등과 같은 램(RAM: random access memory)이 대부분 차지하며, 전원 인가시 데이터의 입력 및 보존이 가능하지만, 전원 제거시 데이터가 휘발됨으로써 데이터의 보존이 불가능한 특징을 갖는다. 반면에, 상기 비휘발성 메모리 장치는 롬(ROM: read only memory)이 대부분이 차지하며, 전원이 인가되지 않아도 데이터의 보존이 가능한 특징을 갖는다.
상기 비휘발성 메모리 장치는 롬, 피롬(PROM; programmable ROM), 이피롬(EPROM: erasable PROM), 이이피롬(EEPROM: electrically erasable PROM)으로 세분화된다. 상기 비휘발성 메모리 장치는 공정기술 측면에서 보면, 플로팅(floating gate) 계열과 2 종류 이상의 유전막이 2중 또는 3중 이상으로 적층된 MIS(metal insulator semiconductor) 계열로 구분된다.
상기 플로팅 게이트 계열의 메모리 장치는 전위 우물(potential well)을 이용하여 기억 특성을 구현하며 현재, 플래시(flash) 이이피롬으로 가장 널리 응용되고 있는 ETOX(EPROM tunnel oxide) 구조가 대표적이다. 상기 MIS 계열의 메모리 장치는 유전막 벌크(bulk), 유전막-유전막 계면 및 유전막-반도체 계면에 존재하는 트랩(trap)을 이용하여 기억 기능을 수행한다. 현재, 플래시 이이피롬으로 주로 응용되고 있는 구조로는 MONOS(metal oxide nitride oxide semiconductor)/SONOS(semiconductor oxide nitride oxide semiconductor) 구조가 대표적인 예이다.
한편, 종래의 플래시 메모리 장치에서는 소스/드레인 영역의 불순물이 채널영역으로 확산하여 채널 길이를 단축시키므로 숏 채널 효과(short channel effect: SCE)가 발생하고 나아가 플래시 메모리 장치의 특성을 저하시킨다. 또한, 플로팅 게이트와 콘트롤 게이트의 면적이 작아서 플로팅 게이트와 콘트롤 게이트의 정전용량이 적으므로 커플링 비율(coupling ratio)이 낮다. 이로써, 플로팅 게이트에 전하를 효율적으로 주입하거나 인출하기가 어렵다. 상기 커플링 비율은 콘트롤 게이트에 높은 전압이 인가될 때 플로팅 게이트에 상기 인가 전압이 어떠한 비율로 분배되는 가를 나타내는 비율이다.
이러한 문제점으로 인하여 종래의 플래시 메모리 장치는 프로그램 및 소거의 동작을 원활하게 수행하는 것이 어렵다.
따라서, 본 발명의 목적은 플래시 메모리 장치의 소스/드레인 영역의 불순물이 채널영역을 확산하는 것을 방지함으로써 채널 길이의 단축을 방지하고 나아가 숏 채널 효과를 억제하는데 있다.
본 발명의 다른 목적은 플래시 메모리 장치의 커플링 비율을 높이는데 있다.
본 발명의 또 다른 목적은 플래시 메모리 장치의 프로그램 및 소거의 동작을 원활히 수행하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명에 의한 플래시 메모리 장치는
반도체 기판; 상기 반도체 기판의 액티브 영역 내에 형성되며 채널 영역의 반도체 기판에 형성된 식각홈에 의해 서로 이격하여 배치된 소스/드레인 영역; 상기 식각홈에 형성된 채널층; 상기 소스/드레인 영역의 반도체 기판 상에 형성되어 상기 채널 영역에 해당하는 개구부를 갖는 식각 마스크층; 상기 채널층 상부에 형성된 게이트 절연막; 상기 식각 마스크층의 개구부를 완전히 매립하지 않으면서 상기 게이트 절연막의 상부면 및 식각 마스크층의 내측면 상에 소정의 균일한 두께로 형성된 플로팅 게이트; 상기 플로팅 게이트 상에 형성된 유전막; 및 상기 유전막 상에 형성된 콘트롤 게이트를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 채널층은 에피층으로 구성될 수 있다.
바람직하게는, 상기 식각 마스크층이 산화막의 단층과, 산화막과 질화막의 적층구조로 이루어진 복수층 중 어느 하나로 구성될 수 있다.
또한, 상기 목적을 달성하기 위한 본 발명에 의한 플래시 메모리 장치 제조 방법은
반도체 기판의 액티브 영역의 전역을 도핑시키는 단계; 상기 액티브 영역의 일부 영역을 노출시키기 위한 개구부를 갖도록 상기 액티브 영역 상에 식각 마스크층을 형성시키는 단계; 상기 개구부 내의 액티브 영역에 식각홈을 형성시킴으로써 상기 식각홈을 사이에 두고 소스/드레인 영역을 분리시키는 단계; 상기 식각홈의 액티브 영역에 채널 영역을 위한 에피층을 형성시키는 단계; 상기 에피층 상에 게이트 절연막을 형성시키는 단계; 및 상기 게이트 절연막의 표면 및 상기 식각 마스크층의 표면 상에 플로팅 게이트를 위한 다결정 실리콘층, 유전막, 콘트롤 게이트를 위한 다결정 실리콘층을 순차적으로 증착하되 상기 식각 마스크층을 완전히 매립시키지 않기 위하여 소정의 두께로 증착시키는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 식각 마스크층을 산화막의 단층과, 산화막과 질화막의 적층구조로 이루어진 복수층 중 어느 하나로 형성할 수 있다.
이하, 본 발명에 의한 플래시 메모리 장치 및 그 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명에 의한 플래시 메모리 장치를 나타낸 단면 구조도이다.
도 1을 참조하면, 반도체 기판, 예를 들어 실리콘 기판(10)의 액티브 영역에 소스/드레인 영역(S/D)이 이격하여 형성되고, 상기 소스/드레인 영역(S/D) 상에 식각 마스크층(11)이 형성된다. 상기 소스/드레인 영역(S/D) 사이에 위치한, 식각 마스크층(11)의 개구부(12) 내에 상기 실리콘 기판(10)의 식각홈(13)이 형성되고, 상기 식각홈(13) 내에 채널층을 위한 에피층(20)이 형성된다. 또한, 상기 에피층(20) 상에 게이트 절연막(30)이 형성되고, 상기 게이트 절연막(30)의 상부면 및 상기 식각 마스크층(11)의 내측면에 플로팅 게이트(40)가 균일한 두께로 형성되고, 상기 플로팅 게이트(40) 상에 유전막(50)이 형성되고, 상기 유전막(50) 상에 콘트롤 게이트(60)가 형성되고, 상기 콘트롤 게이트(60) 상에 실리사이드층(70)이 형성되고, 상기 실리사이드층(70) 상에 캡층(80)이 형성되고, 상기 캡층(80), 실리사이드층(70), 콘트롤 게이트(60), 유전막(50)의 양 측벽에 스페이서(90)가 형성된다.
여기서, 상기 식각 마스크층(11)은 산화막의 단층으로 구성되거나 산화막 및 질화막 등의 적층구조로 이루어진 복수층이어도 좋다. 상기 에피층(20)은 에피택셜 공정에 의해 성장된 단결정 실리콘층이고, 상기 게이트 절연막(30)은 열 산화 공정에 의해 성장된 열 산화막인 게이트 산화막으로 구성되고, 상기 플로팅 게이트(40) 및 콘트롤 게이트(60)는 고농도의 다결정 실리콘층으로 구성된다. 상기 유전막(50)은 고유전율의 다층 절연막, 예를 들어 ONO(oxide nitride oxide)막으로 구성될 수 있다. 상기 실리사이드층(70)은 Ti, Ta, Co 등의 고융점 금속층으로 구성된다. 상기 캡층(80)은 상기 실리사이드층(70)의 보호층으로서 산화막으로 구성될 수 있다.
한편, 설명의 편의상, 도면에 도시하지 않았으나, 상기 식각 마스크층(11)의 콘택홀을 거쳐 상기 소스/드레인 영역(S/D)에 전기적으로 연결된 도전성 배선이 형성됨은 자명한 사실이다. 또한, 상기 실리콘 기판(10)이 제 1 도전형이고, 상기 소스/드레인 영역(S/D)이 제 2 도전형이며, 상기 제 1 도전형이 P형이고 상기 제 2 도전형이 N형이어도 좋다. 이와 반대인 경우도 가능하다.
이와 같이 구성되는 본 발명의 플래시 메모리 장치에서는 상기 소스/드레인 영역(S/D)의 형성을 위해 도핑된, 채널 영역을 위한 액티브 영역의 실리콘 기판(10)에 상기 식각홈(13)이 형성되고, 상기 식각홈(13) 내에 채널층을 위한 에피층(20)이 채워진다.
따라서, 상기 소스/드레인 영역(S/D)의 불순물이 상기 채널 영역에 해당하는 에피층(20)으로 확산하는 것이 방지된다. 이는 상기 소스/드레인 영역(S/D)의 불순물 확산으로 인한 상기 채널 영역의 길이 단축을 방지할 수 있고 나아가 숏 채널 효과를 억제한다. 그 결과, 플래시 메모리 장치의 누설 전류를 저감시킨다.
또한, 상기 플로팅 게이트(40)가 상기 식각 마스크층(11)의 내측면과 함께 상기 게이트 절연막(30)의 표면 상에 증착되고, 상기 플로팅 게이트(40) 상에 상기 유전막(50) 및 콘트롤 게이트(60)가 증착된다. 그러므로, 상기 플로팅 게이트(40)와 상기 콘트롤 게이트(60)에 의해 형성되는 커패시터의 유효 면적은 실리콘 기판의 평면 상에만 형성된 플로팅 게이트와 콘트롤 게이트에 의해 형성되는 커패시터의 유효 면적에 비하여 확대된다. 이는 커플링 비율을 높여준다. 따라서, 플래시 메모리 장치는 프로그램 및 소거의 동작이 원활히 수행될 수가 있다.
이와 같이 구성되는 본 발명의 플래시 메모리 장치의 제조 방법을 도 2a 내지 도 2g를 참조하여 설명하기로 한다.
도 2a를 참조하면, 먼저, 반도체 기판, 예를 들어 실리콘 기판(10)의 액티브 영역을 정의하기 위해 상기 실리콘 기판(10)의 필드 영역(미도시)에 샐로우 트렌치 아이솔레이션(shallow trench isolatio: STI) 공정, 로코스(LOCOS: local oxidation of silicon) 등에 의해 소자 분리막(미도시)을 형성시킨다. 여기서, 상기 실리콘 기판(10)으로서 제 1 도전형, 예를 들어 P형 단결정 실리콘 기판을 사용한다. 물론, 상기 실리콘 기판(10)으로서 제 2 도전형, 예를 들어 N형 실리콘 기판을 사용하여도 좋다. 설명의 편의상 상기 실리콘 기판(10)이 P형 실리콘 기판인 경우를 기준으로 설명하기로 한다.
도 2b를 참조하면, 그런 다음, 상기 실리콘 기판(10)의 액티브 영역의 전역에 도 2c의 소스/드레인 영역(S/D)을 형성하기 위한 도핑을 실시한다. 즉, 이온주입 공정을 이용하여 상기 실리콘 기판(10)의 액티브 영역의 전역에 도 2c의 소스/ 드레인 영역(S/D)을 형성하기 위한 N형 불순물, 예를 들어 인 등을 고농도로 이온주입시킨다. 상기 이온주입된 불순물을 열처리 공정에 의해 확산시킴으로써 N+형 영역을 형성시킨다. 이때, 상기 N+형 영역을 상기 소스/드레인 영역(S/D)의 접합 깊이로 형성시킨다.
이어서, 상기 실리콘 기판(10)의 표면 상에 화학 기상 증착 공정을 이용하여 식각 마스크층(11)으로서의 절연막, 예를 들어 산화막을 5000~10000Å의 두께로 증착시킨다. 이때, 상기 식각 마스크층(11)은 산화막의 단일층으로 구성될 수 있고, 또한 산화막 및 질화막 등의 복수층으로 구성될 수도 있다.
도 2c를 참조하면, 그 다음에, 상기 식각 마스크층(11) 상에 채널 영역 형성을 위한 감광막(미도시)의 패턴을 형성시키고, 상기 감광막의 패턴을 식각 마스크로 이용하여 상기 채널 영역 형성을 위한 부분의 식각 마스크층(11)을 식각시킴으로써 그 아래의 실리콘 기판(10)을 노출시킨다. 그런 다음, 상기 감광막의 패턴을 제거시키고 상기 식각 마스크층을 식각 마스크층으로 이용하여 상기 노출된 실리콘 기판(10)을 도 2b의 N+ 영역의 접합 깊이 이상으로 식각시킨다.
따라서, 상기 실리콘 기판(10)의 채널 형성 영역에 식각홈(13)이 형성되고 상기 식각홈(13)을 사이에 두고 N+ 영역인 소스/드레인 영역(S/D)이 이격하여 형성된다. 이는 상기 소스/드레인(S/D) 영역의 불순물이 채널 영역으로 확산하는 것을 방지함으로써 플래시 메모리 장치의 누설전류를 저감시킬 수 있다.
도 2d를 참조하면, 그런 다음, 에피택셜 공정을 이용하여 상기 식각홈(13) 내의 실리콘 기판(10) 상에 채널층을 위한 단결정 실리콘 재질의 에피층(20)을 원 하는 두께로 성장시킨다. 이때, 상기 에피층(20)은 상기 실리콘 기판(10)과 동일한 P형 도전형이고 상기 실리콘 기판(10)의 도핑 농도와 동일하거나 유사한 농도를 갖는 것이 바람직하다.
이어서, 상기 에피층(20) 상에 게이트 절연막(30)을 원하는 두께로 형성시킨다. 즉, 상기 에피층(20) 상에 예를 들어 열 산화 공정을 이용하여 게이트 산화막을 100Å 이하의 두께로 성장시킨다.
도 2e를 참조하면, 이후, 화학 기상 증착 공정, 예를 들어 저압 화학 기상 증착 공정을 이용하여 상기 식각 마스크층(11)의 개구부(12)의 내부와 함께 상기 개구부(12) 외측의 식각 마스크층(11) 상에 플로팅 게이트(40)를 위한 다결정 실리콘층을 원하는 두께로 증착시킨다.
이때, 상기 플로팅 게이트(40)를 위한 다결정 실리콘층을 상기 개구부(12)를 완전히 매립시키지 않고 상기 개구부(12)의 측면에 해당하는 식각 마스크층(11)의 내측면과 함께 상기 개구부(12)의 저면에 해당하는 게이트 절연막(30)의 표면 상에 증착시키는 것이 바람직하다. 이는 상기 채널 영역 상에 위치한, 플로팅 게이트(40)의 상부면 면적을 실리콘 기판의 평면 상에만 형성된 플로팅 게이트의 상부면 면적보다 확대시켜주기 위함이다.
이어서, 상기 플로팅 게이트(40)를 위한 다결정 실리콘층 상에 유전막(50), 예를 들어 고유전율의 ONO막을 원하는 두께로 증착시킨다. 이때에도 상기 유전막(50)을 상기 개구부(12)를 완전히 매립시키지 않고 상기 플로팅 게이트(40) 상에 증착시키는 것이 바람직하다. 이는 상기 유전막(50) 상에 증착될 콘트롤 게이 트(60)의 저부면 면적을 실리콘 기판의 평면 상에만 형성된 콘트롤 게이트의 저부면 면적보다 확대시켜주기 위함이다.
그 다음에, 상기 유전막(50) 상에 화학 기상 증착 공정, 예를 들어 저압 화학 기상 증착 공정에 의해 콘트롤 게이트(60)를 위한 다결정 실리콘층을 원하는 두께로 증착시킨다.
따라서, 본 발명은 상기 채널 영역 상에 위치한, 플로팅 게이트(40)와 콘트롤 게이트(60)의 대향하는 면적을 확대시킨다. 이는 상기 플로팅 게이트(40)와 콘트롤 게이트(60)의 유효 면적에 의해 정의되는 커패시터의 정전 용량을 증대시킨다. 그 결과, 본 발명의 플래시 메모리 장치는 높은 커플링 비율을 가지며 프로그램 및 소거의 동작을 원활히 수행할 수가 있다.
이후, 상기 다결정 실리콘층 상에 예를 들어 스퍼터링 공정 등에 의해 실리사이드층(70)을 위한 금속층으로서 Ti층, Ta층, Co층 등을 증착시키고 나서 상기 금속층을 열처리 공정에 의해 처리한다. 따라서, 상기 콘트롤 게이트(60) 상에 실리사이드층(70)이 형성된다.
그 다음에, 화학 기상 증착 공정을 이용하여 상기 실리사이드층(70) 상에 보호용 캡층(80), 예를 들어 산화막을 비교적 두꺼운 두께로 증착시킨다. 상기 캡층(80)은 상기 실리사이드층(70)을 비롯하여 콘트롤 게이트(60), 유전막(50), 플로팅 게이트(40)를 동일 패턴으로 형성하기 위해 이들 층들의 불필요한 부분을 식각공정에 의해 제거시킬 때 상기 실리사이드층(70)을 식각 손상으로부터 보호하기 위한 보호막의 역할을 한다.
도 2f를 참조하면, 이어서, 사진식각 공정을 이용하여 플래시 메모리 장치의 게이트 구조를 위한 동일 패턴의 캡층(80), 실리사이드층(70), 콘트롤 게이트(60), 유전막(50) 및 플로팅 게이트(40)를 형성시킨다. 그 다음에, 상기 게이트 구조를 비롯한 모든 영역의 표면 상에 스페이서(90)를 위한 절연막, 예를 들어 질화막을 증착시키고 상기 질화막을 이방성 식각 특성을 갖는 공정, 예를 들어 에치백(etch back) 공정에 의해 처리함으로써 도 2g에 도시된 바와 같이, 상기 캡층(80), 실리사이드층(70), 콘트롤 게이트(60), 유전막(50) 및 플로팅 게이트(40)의 양 측벽에 스페이서(90)를 형성시킨다.
이후, 도면에 도시하지 않았으나, 상기 소스/드레인 영역(S/D)의 콘택 영역을 노출시키기 위한, 상기 식각 마스크층(11)의 콘택홀을 형성시키고 상기 식각 마스크층(11) 상에 상기 콘택홀을 거쳐 상기 소스/드레인 영역(S/D)에 전기적으로 연결하기 위한 도전성 배선을 형성시킴으로써 본 발명의 플래시 메모리 장치의 제조 공정을 완료한다.
따라서, 본 발명에 의한 플래시 메모리 장치 및 그 제조 방법은 소스/드레인 영역의 불순물이 채널 영역으로 확산하는 것을 방지할 수 있으므로 플래시 메모리 장치의 누설 전류를 저감시킬 수가 있다. 또한, 플로팅 게이트와 콘트롤 게이트의 유효 면적을 확대시킴으로써 커플링 비율을 높이고 나아가 프로그램 및 소거의 동작을 원활히 수행시킬 수가 있다.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 플래시 메모리 장치 및 그 제조 방법은 실리콘 기판에 소스/드레인 영역을 위한 확산층을 형성시키고, 상기 확산층 상에 채널 영역을 정의하는 개구부를 갖는 식각 마스크층을 형성시키고, 상기 개구부 내의 실리콘 기판에 식각홈을 형성시키고, 상기 식각홈에 채널 영역의 에피층을 형성시킨다. 그러므로, 상기 에피층은 상기 소스/드레인 영역의 불순물이 상기 채널 영역으로 확산하는 것을 방지할 수 있다. 그 결과, 플래시 메모리 장치의 누설 전류를 저감시킬 수가 있다.
또한, 본 발명은 상기 에피층 상에 게이트 절연막을 형성시킨 후 상기 식각 마스크층의 내측면을 비롯하여 상기 게이트 절연막 상에 플로팅 게이트를 증착시키므로 상기 플로팅 게이트의 상부면을 확대시킬 수가 있다. 이는 상기 플로팅 게이트 상에 유전막을 개재하며 증착되는 콘트롤 게이트의 저면을 확대시킴으로써 커패시터의 정전용량을 증대시킨다. 그 결과, 플래시 메모리 장치의 커플링 비율을 높이고 프로그램 및 소거의 동작을 원활히 수행시킬 수가 있다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.

Claims (7)

  1. 반도체 기판;
    상기 반도체 기판의 액티브 영역 내에 형성되며 채널 영역의 반도체 기판에 형성된 식각홈에 의해 서로 이격하여 배치된 소스/드레인 영역;
    상기 식각홈에 형성된 채널층;
    상기 소스/드레인 영역의 반도체 기판 상에 형성되어 상기 채널 영역에 해당하는 개구부를 갖는 식각 마스크층;
    상기 채널층 상부에 형성된 게이트 절연막;
    상기 식각 마스크층의 개구부를 완전히 매립하지 않으면서 상기 게이트 절연막의 상부면 및 식각 마스크층의 내측면 상에 소정의 균일한 두께로 형성된 플로팅 게이트;
    상기 플로팅 게이트 상에 형성된 유전막; 및
    상기 유전막 상에 형성된 콘트롤 게이트를 포함하는 플래시 메모리 장치.
  2. 제 1 항에 있어서, 상기 채널층은 에피층인 것을 특징으로 하는 플래시 메모리 장치.
  3. 제 1 항에 있어서, 상기 식각 마스크층이 산화막의 단층과, 산화막과 질화막의 적층구조로 이루어진 복수층 중 어느 하나인 것을 특징으로 하는 플래시 메모리 장치.
  4. 반도체 기판의 액티브 영역의 전역을 도핑시키는 단계;
    상기 액티브 영역의 일부 영역을 노출시키기 위한 개구부를 갖도록 상기 액티브 영역 상에 식각 마스크층을 형성시키는 단계;
    상기 개구부 내의 액티브 영역에 식각홈을 형성시킴으로써 상기 식각홈을 사이에 두고 소스/드레인 영역을 분리시키는 단계;
    상기 식각홈의 액티브 영역에 채널 영역을 위한 에피층을 형성시키는 단계;
    상기 에피층 상에 게이트 절연막을 형성시키는 단계; 및
    상기 게이트 절연막의 표면 및 상기 식각 마스크층의 표면 상에 플로팅 게이트를 위한 다결정 실리콘층, 유전막, 콘트롤 게이트를 위한 다결정 실리콘층을 순차적으로 증착하되 상기 식각 마스크층을 완전히 매립시키지 않기 위하여 소정의 두께로 증착시키는 단계를 포함하는 플래시 메모리 장치 제조 방법.
  5. 제 4 항에 있어서, 상기 식각 마스크층을 산화막의 단층과, 산화막과 질화막의 적층구조로 이루어진 복수층 중 어느 하나로 형성하는 것을 특징으로 하는 플래시 메모리 장치 제조 방법.
  6. 제1항에 있어서, 상기 콘트롤 게이트 상부에 실리사이드 층을 더 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  7. 제4항에 있어서, 상기 콘트롤 게이트를 위한 다결정 실리콘층 증착 후 실리사이드층을 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리 장치 제조 방법.
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