KR101051806B1 - 비휘발성 메모리 소자의 셀 제조 방법 - Google Patents
비휘발성 메모리 소자의 셀 제조 방법 Download PDFInfo
- Publication number
- KR101051806B1 KR101051806B1 KR1020040115996A KR20040115996A KR101051806B1 KR 101051806 B1 KR101051806 B1 KR 101051806B1 KR 1020040115996 A KR1020040115996 A KR 1020040115996A KR 20040115996 A KR20040115996 A KR 20040115996A KR 101051806 B1 KR101051806 B1 KR 101051806B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- buffer insulating
- floating gate
- forming
- buffer
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 238000000034 method Methods 0.000 claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 239000000463 material Substances 0.000 claims abstract description 15
- 125000006850 spacer group Chemical group 0.000 claims abstract description 15
- 238000005530 etching Methods 0.000 claims abstract description 12
- 238000000151 deposition Methods 0.000 claims abstract description 3
- 150000004767 nitrides Chemical class 0.000 claims description 9
- 230000008878 coupling Effects 0.000 abstract description 8
- 238000010168 coupling process Methods 0.000 abstract description 8
- 238000005859 coupling reaction Methods 0.000 abstract description 8
- 230000008569 process Effects 0.000 description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 9
- 239000004065 semiconductor Substances 0.000 description 6
- 238000002955 isolation Methods 0.000 description 5
- 239000002784 hot electron Substances 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000008570 general process Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 컨트롤 게이트의 절연막인 유전체막이 플로팅 게이트의 측벽에 형성된 구조를 갖는 비휘발성 메모리 소자의 셀 제조방법에 있어서 커플링비 감소에 따른 프로그램의 효율 저하를 방지할 수 있는 비휘발성 메모리 소자의 셀 제조방법에 관한 것으로, 이를 위해 본 발명에서는 기판 상에 터널 산화막과 플로팅 게이트용 물질을 증착하는 단계와, 상기 물질 상에 서로 다른 식각율을 갖도록 서로 다른 물질로 제1 및 제2 완충 절연막을 형성하는 단계와, 상기 제2 완충 절연막, 상기 제1 완충 절연막 및 상기 물질을 식각하여 플로팅 게이트를 형성하는 단계와, 상기 플로팅 게이트의 양측벽에 유전체막을 형성하는 단계와, 상기 유전체막과, 상기 제1 및 제2 완충 절연막의 양측벽에 상기 제1 완충 절연막과 동일한 물질로 스페이서를 형성하는 단계와, 상기 스페이서를 통해 노출되는 상기 제2 완충 절연막을 제거하여 상기 제1 완충 산화막을 노출시키는 단계와, 상기 제1 완충 절연막과 상기 스페이서를 덮도록 컨트롤 게이트를 형성하는 단계와, 상기 컨트롤 게이트의 양측으로 노출되는 상기 기판 상에 소오스/드레인 영역을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 셀 제조방법을 제공한다.
비휘발성 메모리 소자, EEPROM, 커플링비
Description
도 1은 종래기술에 따른 비휘발성 메모리 소자의 셀 제조방법을 통해 형성된 셀을 도시한 단면도.
도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 셀 제조방법을 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10, 110 : 반도체 기판
11, 111 : 터널 산화막
12, 112 : 플로팅 게이트
13, 113 : 완충 절연막
14, 114 : 완충 산화막
15, 116 : 유전체막
16, 117 : 스페이서
17, 119 : HLD막
18, 120 : 컨트롤 게이트
본 발명은 비휘발성 메모리 소자(NonVolatile Memory device, NVM)의 셀 제조방법에 관한 것으로, 특히 컨트롤 게이트의 게이트 절연막인 유전체막이 플로팅 게이트의 측벽에 형성된 구조를 갖는 비휘발성 메모리 소자의 셀 제조방법에 관한 것이다.
반도체 메모리 소자는 휘발성 메모리 소자 및 비휘발성 메모리 소자로 구분할 수 있다. 휘발성 메모리 소자는 전원공급이 차단되면, 메모리 소자의 데이타를 소실하는 메모리 소자로서, DRAM(Dynamic Random Access Memory) 소자 및 SRAM(Static RAM) 소자 등이 있다. 비휘발성 메모리 소자는 전원공급이 차단되더라도 메모리 소자의 데이타를 유지하는 기억소자, 예컨대 EEPROM 소자, 플래시(FLASH) 소자 등이 있다.
일반적으로, EEPROM 소자 및 플래시 메모리 소자와 같은 비휘발성 메모리 소자는 고집적화에 유리한 적층 게이트 구조를 갖는다. 적층 게이트 구조는 반도체 기판 상에 적층된 터널 산화막, 플로팅 게이트, 유전체막 및 컨트롤 게이트로 이루어진다.
이러한 비휘발성 메모리 소자에서 프로그램(program) 동작은 F-N 터널링(Fowler-nordheim tunneling) 방식과 열전자 주입(hot electron injection) 방식에 의해 이루어진다. F-N 터널링 방식은 게이트 절연막으로 고전계를 인가하여 전자가 반도체 기판으로부터 플로팅 게이트로 주입됨으로써 프로그램 동작이 수행되도록 하는 방식이다. 열전자 주입방식은 드레인 부근의 채널영역에서 발생한 열전자(hot electron)가 플로팅 게이트에 주입됨으로써 프로그램 동작이 수행되도록 하는 방식이다. 한편, 비휘발성 메모리 소자의 소거(erase) 동작은 프로그램 동작을 통해 플로팅 게이트에 주입된 전자를 반도체 기판 또는 소오스로 방출시킴으로써 이루어진다.
통상적으로, 컨트롤 게이트와 플로팅 게이트는 ONO 구조의 유전체막으로 분리되어 있고, 컨트롤 게이트에 인가된 전압은 유전체막의 양단의 전압차로 인하여 플로팅 게이트에 걸리는 전압은 컨트롤 게이트에 인가되는 전압보다 낮아지게 된다. 이때, 플로팅 게이트에 걸리는 전압은 프로그램 효율을 결정하는 중요한 변수가 된다. 보통, 커플링비(coupling ratio)는 컨트롤 게이트와 플로팅 게이트 간의 캐패시턴스(capacitance)와, 플로팅 게이트와 기판 간의 캐패시턴스의 비로 정의된다.
이하, 도 1을 참조하여 종래기술에 따른 비휘발성 메모리 소자의 셀 및 그 제조방법을 설명한다.
도 1에 도시된 바와 같이, STI(Shallow Trench Isolation) 공정을 실시하여 기판(10)의 필드(field) 영역에 소자 분리막(미도시)을 형성한다. 그런 다음, 소자 분리막에 의해 정의된 액티브 영역(active)에 터널 산화막(11), 플로팅 게이트용 폴리 실리콘막(12) 및 완충 산화막(13, 14)을 순차적으로 증착한다. 그런 다음, 완충 산화막(13, 14) 및 폴리 실리콘막(12)을 식각하여 플로팅 게이트(12)를 정의한다. 그런 다음, 플로팅 게이트(12)의 양측벽에 ONO(Oxide/Nitride/Oxide) 구조의 유전체막(15)을 형성한다. 그런 다음, 완충 산화막(13, 14) 및 플로팅 게이트(12)의 양측벽에 ONO 구조의 스페이서(16)을 형성한 후 스페이서(16)를 포함하는 결과물을 덮도록 컨트롤 게이트(18)를 형성한다. 여기서, 미설명된 '17'은 고전압 트랜지스터의 게이트 절연막이다. 도시되지 않았지만, 고전압 트랜지스터용 게이트 절연막(17)은 열산화막과 HLD(High Temperature Low Pressure Dielectric)막으로 이루어진다.
그러나, 상기에서 설명한 종래기술에 따른 비휘발성 메모리 소자의 셀 및 그 제조방법에서는 완충 산화막(14)이 플로팅 게이트(12)와 컨트롤 게이트(18) 사이에 비교적 두껍게 잔류되어 있기 때문에 컨트롤 게이트(18)에 인가된 전압이 일정한 크기(즉, 완충 산화막(14)의 두께에 비례)만큼 감소되어 플로팅 게이트(12)에 걸리게 된다. 즉, 완충 산화막(14)에 의해 커플링비가 감소되어 소자의 프로그램의 효율을 감소시키는 원인이 된다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 컨트롤 게이트의 게이트 절연막인 유전체막이 플로팅 게이트의 측벽에 형성 된 구조를 갖는 비휘발성 메모리 소자의 셀 제조방법에 있어서 커플링비 감소에 따른 프로그램의 효율 저하를 방지할 수 있는 비휘발성 메모리 소자의 셀 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 기판 상에 터널 산화막과 플로팅 게이트용 물질을 증착하는 단계와, 상기 물질 상에 서로 다른 식각율을 갖도록 서로 다른 물질로 제1 및 제2 완충 절연막을 형성하는 단계와, 상기 제2 완충 절연막, 상기 제1 완충 절연막 및 상기 물질을 식각하여 플로팅 게이트를 형성하는 단계와, 상기 플로팅 게이트의 양측벽에 유전체막을 형성하는 단계와, 상기 유전체막과, 상기 제1 및 제2 완충 절연막의 양측벽에 상기 제1 완충 절연막과 동일한 물질로 스페이서를 형성하는 단계와, 상기 스페이서를 통해 노출되는 상기 제2 완충 절연막을 제거하여 상기 제1 완충 산화막을 노출시키는 단계와, 상기 제1 완충 절연막과 상기 스페이서를 덮도록 컨트롤 게이트를 형성하는 단계와, 상기 컨트롤 게이트의 양측으로 노출되는 상기 기판 상에 소오스/드레인 영역을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 셀 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
실시예
도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 셀 제조방법을 설명하기 위하여 도시한 단면도들이다. 여기서, 2a 내지 도 2f에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 수행하는 동일 요소이다.
도 2a에 도시된 바와 같이, STI(Shallow Trench Isolation) 공정을 통해 액티브 영역과 필드 영역을 정의하기 위한 소자 분리막(미도시)이 형성된 반도체 기판(110)을 제공한다.
이어서, 스크린 산화막(미도시)을 이용한 웰(well) 이온주입공정과 문턱전압 조절용 이온주입공정을 순차적으로 실시하여 기판(110) 내부의 액티브 영역에 웰 영역(미도시)을 형성한다.
이어서, 열산화공정을 실시하여 기판(110) 상에 터널 산화막(111)을 형성한다.
이어서, 터널 산화막(111) 상에 플로팅 게이트용 폴리 실리콘막(113)을 증착한다. 이때, 폴리 실리콘막(113)은 SiH4 가스(언도프트 경우) 또는 Si2H6와 PH3 가스(도프트 경우)를 이용하여 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 증착한다.
어어서, 폴리 실리콘막(113) 상에 완충 절연막(113)과 완충 산화막(114)을 순차적으로 형성한다. 이때, 완충 절연막(113)은 완충 산화막(114) 간의 식각 선택비를 고려하여 질화 산화막으로 형성한다.
이어서, 도 2b에 도시된 바와 같이, 식각공정(115)을 실시하여 완충 산화막(114), 완충 절연막(113) 및 폴리 실리콘막(112)을 순차적으로 식각한다. 이로써, 플로팅 게이트(112)의 프로파일이 정의된다.
이어서, 도 2c에 도시된 바와 같이, 플로팅 게이트(112)의 양측벽에 ONO 구조의 유전체막(116)을 형성한다. 동도면에서 도시된 바와 같이, 유전체막(116)은 플로팅 게이트(112)의 양측벽에만 도시되어 있으나, 사실상 완충 절연막(113) 및 완충 산화막(114)의 측벽에도 일부가 증착되게 된다. 먼저, ONO 구조의 유전체막(116)에 있어서, 하부층인 산화막은 열산화공정으로 형성하고, 이후 중간층인 질화막과 상부층인 산화막은 증착공정을 통해 증착한 후 에치백(etch back)과 같은 식각공정을 통해 형성한다.
이어서, 도 2d에 도시된 바와 같이, 유전체막(116)의 측벽을 포함하여, 플로팅 게이트(112), 완충 절연막(113) 및 완충 산화막(114)의 양측벽에 스페이서(117)를 형성한다. 이때, 스페이서(117)는 후속 식각공정시 완충 산화막(114)과의 식각 선택비를 고려하여 질화 산화막으로 형성한다. 또는, NO(Nitride/Oxide) 구조나 NON(Nitride/Oxide/Nitride) 구조로 형성할 수도 있다.
이어서, 도 2e에 도시된 바와 같이, 선택적 습식식각공정(118)을 실시하여 스페이서(117) 사이로 노출되는 완충 산화막(114)을 제거하여 완충 절연막(113)을 노출시킨다. 이때, 습식식각공정(118)은 산화막과 질화막 간의 식각 선택비가 높은 공정조건으로 실시하여 선택적으로 산화막 계열의 완충 산화막(114)만이 제거되도록 실시한다.
이처럼, 완충 산화막(114)을 제거하여 플로팅 게이트(112)와 컨트롤 게이트(120) 간의 캐패시턴스를 증대시킴으로써 하기의 수학식1과 같이 커플링비를 증대시킨다.
여기서, C1은 플로팅 게이트와 기판 간의 캐패시턴스이고, C2는 플로팅 게이트와 컨트롤 게이트 간의 캐패시턴스이다.
즉, 플로팅 게이트와 컨트롤 게이트 간의 캐패시턴스(C2)를 증가시키면 커플링비를 증가시킬 수 있다.
이어서, 도 2f에 도시된 바와 같이, HLD(High Temperature Low Pressure Dielectric)막(119)을 형성한다. 이때, HLD막(119)은 셀을 고전압으로 동작하는 고전압 트랜지스터와 함께 칩 내에 구현하는 경우 고전압 게이트 절연막으로 기능한다.
이어서, 플로팅 게이트(112)를 포함하는 결과물을 덮도록 컨트롤 게이트용 폴리 실리콘막(120)을 증착한다. 이때, 폴리 실리콘막(120)은 SiH4 가스(언도프트 경우) 또는 Si2H6와 PH3 가스(도프트 경우)를 이용하여 LPCVD 방식으로 증착한다.
이어서, 폴리 실리콘막(120)을 식각하여 도 2f에 도시된 프로파일을 갖는 컨트롤 게이트(120)를 형성한다.
이어서, 일반적인 소오스/드레인 이온주입공정을 실시하여 컨트롤 게이트 (120)의 양측으로 노출되는 기판(110)에 소오스/드레인 영역(미도시)을 형성한다. 소오스/이온주입공정 전 또는 후에 LDD(Lightly Doped Drain) 공정 또는 DDD(Doubled Diffused Drain) 공정을 실시하여 기판(110)의 소정 영역에 LDD 영역 또는 DDD 영역을 형성할 수도 있다.
이후에 진행되는 살리사이드(SALICIDE) 공정 및 금속배선 공정은 일반적인 공정과 동일함에 따라 여기서는 설명의 편의를 위해 그에 대한 설명은 생략하기로 한다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 컨트롤 게이트의 게이트 절연막인 유전체막이 플로팅 게이트의 측벽에 형성된 구조를 갖는 비휘발성 메모리 소자의 셀 제조방법에 있어서, 플로팅 게이트와 컨트롤 게이트 사이에 개재된 완충 산화막을 제거시킴으로써 플로팅 게이트와 컨트롤 게이트 간의 캐패시턴스를 증가시켜 커플링비를 증가시킬 수 있다. 이를 통해, 소자의 프로그램의 효율을 향상시킬 수 있다.
Claims (3)
- 기판 상에 터널 산화막과 플로팅 게이트용 물질을 증착하는 단계;상기 물질 상에 서로 다른 식각율을 갖도록 서로 다른 물질로 제1 및 제2 완충 절연막을 차례로 형성하는 단계;상기 제2 완충 절연막, 상기 제1 완충 절연막 및 상기 물질을 식각하여 플로팅 게이트를 형성하는 단계;상기 플로팅 게이트의 양측벽에 유전체막을 형성하는 단계;상기 유전체막과, 상기 제1 및 제2 완충 절연막의 양측벽에 상기 제1 완충 절연막과 동일한 물질로 스페이서를 형성하는 단계;상기 스페이서를 통해 노출되는 상기 제2 완충 절연막을 제거하여 상기 제1 완충 산화막을 노출시키는 단계;상기 제1 완충 절연막과 상기 스페이서를 덮도록 컨트롤 게이트를 형성하는 단계; 및상기 컨트롤 게이트의 양측으로 노출되는 상기 기판 상에 소오스/드레인 영역을 형성하는 단계;를 포함하는 비휘발성 메모리 소자의 셀 제조방법.
- 제 1 항에 있어서,상기 제1 완충 절연막은 질화 산화막으로 형성하는 비휘발성 메모리 소자의 셀 제조방법.
- 제 1 항에 있어서,상기 제2 완충 절연막은 산화막으로 형성하는 비휘발성 메모리 소자의 셀 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040115996A KR101051806B1 (ko) | 2004-12-30 | 2004-12-30 | 비휘발성 메모리 소자의 셀 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040115996A KR101051806B1 (ko) | 2004-12-30 | 2004-12-30 | 비휘발성 메모리 소자의 셀 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060077193A KR20060077193A (ko) | 2006-07-05 |
| KR101051806B1 true KR101051806B1 (ko) | 2011-07-25 |
Family
ID=37169303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040115996A KR101051806B1 (ko) | 2004-12-30 | 2004-12-30 | 비휘발성 메모리 소자의 셀 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101051806B1 (ko) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020064589A (ko) * | 2001-02-02 | 2002-08-09 | 삼성전자 주식회사 | 불휘발성 메모리 장치의 게이트 스페이서 형성 방법 |
| KR20030034124A (ko) * | 1998-11-30 | 2003-05-01 | 가부시끼가이샤 도시바 | 불휘발성 반도체 메모리의 제조 방법 |
| KR20040054342A (ko) * | 2002-12-18 | 2004-06-25 | 아남반도체 주식회사 | 저전압 구동 플래쉬 메모리 및 그 제조 방법 |
| KR20040055172A (ko) * | 2002-12-20 | 2004-06-26 | 삼성전자주식회사 | 플로팅 게이트를 갖는 비휘발성 기억 셀 및 그 형성방법 |
-
2004
- 2004-12-30 KR KR1020040115996A patent/KR101051806B1/ko active IP Right Grant
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030034124A (ko) * | 1998-11-30 | 2003-05-01 | 가부시끼가이샤 도시바 | 불휘발성 반도체 메모리의 제조 방법 |
| KR20020064589A (ko) * | 2001-02-02 | 2002-08-09 | 삼성전자 주식회사 | 불휘발성 메모리 장치의 게이트 스페이서 형성 방법 |
| KR20040054342A (ko) * | 2002-12-18 | 2004-06-25 | 아남반도체 주식회사 | 저전압 구동 플래쉬 메모리 및 그 제조 방법 |
| KR20040055172A (ko) * | 2002-12-20 | 2004-06-26 | 삼성전자주식회사 | 플로팅 게이트를 갖는 비휘발성 기억 셀 및 그 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20060077193A (ko) | 2006-07-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6037605A (en) | Semiconductor device and method of manufacturing the same | |
| US8110461B2 (en) | Flash memory device and manufacturing method of the same | |
| WO2005038933A1 (en) | Recess channel flash architecture for reduced short channel effect | |
| JP2002313971A (ja) | 非常に短いゲート形状を有するトランジスタとメモリセル、及びその製造方法 | |
| US6787419B2 (en) | Method of forming an embedded memory including forming three silicon or polysilicon layers | |
| KR20070001295A (ko) | 불휘발성 메모리 장치의 제조 방법 | |
| US6943404B2 (en) | Sonos multi-level memory cell | |
| US7687345B2 (en) | Flash memory device and method of manufacturing the same | |
| KR100683389B1 (ko) | 플래시 메모리의 셀 트랜지스터 및 그 제조 방법 | |
| KR100806039B1 (ko) | 플래시 메모리 소자 및 이의 제조 방법 | |
| US7507625B2 (en) | Flash memory device and method for manufacturing the same | |
| KR101051806B1 (ko) | 비휘발성 메모리 소자의 셀 제조 방법 | |
| JP4944352B2 (ja) | フラッシュメモリセルの製造方法 | |
| KR20030002722A (ko) | 반도체 소자의 제조 방법 | |
| KR100464443B1 (ko) | 이피롬(ＥＰＲＯＭ, ＥｒａａｂｌｅＰｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ ＯｎｌｙＭｅｍｏｒｙ} 소자의 셀 구조 및 그 제조방법 | |
| KR100611079B1 (ko) | 불휘발성 메모리 장치의 게이트 스페이서 형성 방법 | |
| US11978772B2 (en) | Method of manufacturing semiconductor device | |
| KR101025921B1 (ko) | 플래시 메모리 셀의 제조 방법 | |
| JP7524393B2 (ja) | フラッシュメモリおよびその製造方法 | |
| JPH10116988A (ja) | 半導体装置及びその製造方法 | |
| KR100593154B1 (ko) | 비휘발성 메모리 소자의 셀 및 그 제조 방법 | |
| KR100689590B1 (ko) | 비휘발성 메모리 소자의 셀 및 그 제조 방법, 및 이를이용한 반도체 소자의 제조방법 | |
| US6716701B1 (en) | Method of manufacturing a semiconductor memory device | |
| KR100604532B1 (ko) | 비휘발성 메모리 소자의 제조 방법 | |
| KR101051810B1 (ko) | 비휘발성 메모리 소자의 셀 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20140618 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20150617 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20160620 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20170626 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20180618 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20190619 Year of fee payment: 9 |