KR20020064589A - 불휘발성 메모리 장치의 게이트 스페이서 형성 방법 - Google Patents

불휘발성 메모리 장치의 게이트 스페이서 형성 방법 Download PDF

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Abstract

불휘발성 메모리 장치의 게이트 스페이서 형성방법이 개시되어 있다. 반도체 기판 상에 게이트 산화막을 형성한 후, 게이트 산화막 상에 플로팅 게이트, 층간 유전막 및 컨트롤 게이트가 적층되어 이루어진 셀 게이트를 형성한다. 상기 셀 게이트를 마스크로 하여 제1 불순물을 이온주입함으로써 셀 게이트 양측의 기판 표면에 제1 농도의 소오스/드레인 영역을 형성한다. 결과물 상에 실리콘 산화막을 증착한 후, 상기 실리콘 산화막 상에 실리콘 테트라클로라이드(SiCl4) 가스를 이용하여 스트레스가 완화된 실리콘 질화막을 증착한다. 상기 실리콘 질화막 및 실리콘 산화막을 이방성 식각하여 셀 게이트의 측벽에 실리콘 산화막/실리콘 질화막으로 이루어진 게이트 스페이서를 형성한다. 상기 게이트 스페이서를 마스크로 하여 제2 불순물을 이온주입함으로써 게이트 스페이서 양측의 기판 표면에 상기 제1 농도보다 높은 제2 농도의 소오스/드레인 영역을 형성한다. 드레인 영역의 상부 코너에서 스트레스를 완화시켜 게이트 스페이서로 열전자가 트랩되는 것을 방지할 수 있다.

Description

불휘발성 메모리 장치의 게이트 스페이서 형성방법{Method of forming gate spacer in non-volatile memory device}
본 발명은 반도체 장치의 제조방법에 관한 것으로, 보다 상세하게는 불휘발성 메모리 장치의 게이트 스페이서 형성방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입·출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분할 수 있다. 이러한 ROM 제품 중에서, 전기적으로 데이터의 입·출력이 가능한 EEPROM(electrically erasable and programmable ROM) 또는 플래쉬 메모리에 대한 수요가 늘고 있다. 플래쉬 메모리 장치는 회로 보드로부터 제거하지 않으면서 고속으로 전기적 소거가 가능한 EEPROM의 진보된 형태로서, F-N 터널링(Fowler-Nordheim tunneling) 또는 열전자(hot electron)를 이용하여 전기적으로 데이터의 입·출력을 제어하는 구조이다.
플래쉬 메모리 장치에 있어서, 외부의 주변 회로에 의해 동작되는 셀 트랜지스터는 플로팅 게이트와 컨트롤 게이트가 적층된 게이트 구조를 갖는다. 상기 셀 트랜지스터의 프로그램 동작은 F-N 터널링(Fowler-Nordheim tunneling) 또는 열전자 주입(hot electron injection)에 의해 채널 열전자의 일부가 터널 산화막을 통해 플로팅 게이트에 주입됨으로써 이루어진다. 이러한 프로그램 동작을 수행하기 위해서 일반적으로, 벌크 기판에 0V가 인가되고 셀 어레이의 워드라인으로 제공되는 컨트롤 게이트에 20V 이상의 고전압이 인가된다. 이때, 터널 산화막의 양단에 10MV/cm 이상의 전압이 유기되어 전자가 기판으로부터 상기 플로팅 게이트에 주입된다. 한편, 셀 트랜지스터의 소거 동작은 컨트롤 게이트에 0V를 인가하고 벌크 기판에 -20V를 인가하여 플로팅 게이트와 기판 사이의 전압 차에 의해 상기 플로팅 게이트에 주입된 전자를 기판으로 방전시킴으로써 이루어진다.
상기 셀 트랜지스터의 소오스/드레인을 저농도로 도핑된 불순물 영역으로 형성할 경우에는 판독(read) 동작시 ON-전류가 감소하는 문제가 있고, 고농도로 도핑된 불순물 영역으로 형성할 경우에는 트랜지스터의 펀치쓰루우(punchthrough) 마진이 없어져서 상기 트랜지스터를 스케일-다운하는 것이 매우 어렵게 된다. 또한, 고농도의 소오스/드레인 영역은 셀 사이즈가 줄어들면서 필연적으로 수반되는 핫-캐리어 효과(hot-carrier effect)가 문제시된다.
핫-캐리어 효과란 일정 동작전압 하에서 게이트 산화막이 얇아지고 게이트의 길이가 짧아지면서 드레인 영역과 채널 영역이 만나는 부분에서 전기장의 세기가 매우 높아짐에 따라 생기는 현상을 일컫는다. 즉, 채널 영역을 통해 이동하는 전자가 드레인 영역의 근방에서 매우 높은 전기장을 만나게 되고, 상기 전기장으로부터 많은 에너지를 얻은 전자들이 열전자를 형성하게 된다. 이때 발생하는 열전자는 충돌 전리(impact ionization)를 발생시켜 게이트 산화막 내에서의 전하 트랩을 유발할 뿐만 아니라, 게이트 산화막과 실리콘 기판 간의 경계에서 계면 준위(interface state)를 생성하여 트랜지스터의 문턱 전압(threshold voltage)을 변동시키는 등 소자의 신뢰성을 열화시키게 된다.
이러한 문제점을 해결하기 위해서 셀 트랜지스터의 게이트 측벽에 절연 물질로 이루어진 스페이서를 형성한 후, 상기 스페이서를 이용하여 LDD 구조의 소오스/드레인 영역을 형성하는 방법이 개발되었다. 이때, 게이트 스페이서를 구성하는 절연 물질로서 고온 산화물(high temperature oxide; HTO)이 사용되었으나, 최근에는 소자의 집적도가 증가함에 따라 실리콘 질화물(Si3N4)이 주로 사용되고 있다.
상기 실리콘 질화물은 통상 다이클로로실란(SiCl2H2; DCS) 가스와 암모니아(NH3) 가스를 반응 가스로 이용하여 약 750∼800℃의 온도에서 저압 화학 기상 증착(low pressure chemical vapor deposition; CVD) 방법으로 증착되는데, 막 특성상 높은 스트레스(약 1.2∼1.8E10 dyne/㎠)를 갖기 때문에 많은 문제점을 발생시킨다. 특히, 플래쉬 메모리 장치의 경우 데이터의 프로그램 및 소거 동작을 반복하면서 셀 트랜지스터의 문턱 전압 변동을 측정하는 내구성(endurance) 특성이 소자의 신뢰성 관점에서 매우 중요한 항목이 되는데, 높은 스트레스를 갖는 실리콘 질화물을 게이트 스페이서로 사용하면 이러한 내구성 특성이 저하되는 문제가 발생한다.
도 1은 종래의 플래쉬 메모리 장치에 있어서 드레인 영역 근방의 에너지 밴드를 도시한 도면이다.
도 1를 참조하면, 실리콘 질화물로 이루어진 게이트 스페이서에 의해 스트레스가 집중되는 드레인 영역 상부 코너에서 열전자 및 열정공들이 상기 게이트 스페이서로 트래핑된다. 이에 따라, 낮은 드레인 바이어스에서 드레인 전류가 커지게 됨으로써, 셀 트랜지스터의 문턱 전압이 많이 변동되어 내구성 특성이 저하된다.
따라서, 본 발명의 목적은 셀 트랜지스터의 내구성 특성을 향상시킬 수 있는불휘발성 메모리 장치의 게이트 스페이서 형성방법을 제공하는데 있다.
도 1은 종래의 플래쉬 메모리 장치에 있어서, 드레인 영역 근방의 에너지 밴드를 도시한 도면이다.
도 2a 내지 도 2d는 본 발명에 의한 불휘발성 메모리 장치의 게이트 스페이서 형성방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판102 : 게이트 산화막
104 : 플로팅 게이트106 : 층간 유전막
108 : 컨트롤 게이트110 : 셀 게이트
112 : 저농도 소오스/드레인 영역 114 : 실리콘 산화막
116 : 실리콘 질화막118 : 게이트 스페이서
120 : 고농도 소오스/드레인 영역
상기한 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상에 플로팅 게이트, 층간 유전막 및 컨트롤 게이트가 적층되어 이루어진 셀 게이트를 형성하는 단계; 상기 셀 게이트를 마스크로 하여 제1 불순물을 이온주입함으로써 상기 셀 게이트 양측의 기판 표면에 제1 농도의 소오스/드레인 영역을 형성하는 단계; 상기 결과물 상에 실리콘 산화막을 증착하는 단계; 상기 실리콘 산화막 상에 실리콘 테트라클로라이드(SiCl4) 가스를 이용하여 스트레스가 완화된 실리콘 질화막을 증착하는 단계; 상기 실리콘 질화막 및 상기 실리콘 산화막을 이방성 식각하여 상기 셀 게이트의 측벽에 실리콘 산화막/실리콘 질화막으로 이루어진 게이트 스페이서를 형성하는 단계; 상기 게이트 스페이서를 마스크로 하여 제2 불순물을 이온주입함으로써 상기 게이트 스페이서 양측의 기판 표면에 상기 제1 농도보다 높은 제2 농도의 소오스/드레인 영역을 형성하는 단계를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법을 제공한다.
본 발명에 의하면, 스트레스 특성이 우수한 실리콘 질화물로 게이트 스페이서를 형성함으로써 핫-캐리어 면역성(immunity)를 향상시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 2a 내지 도 2d는 본 발명에 의한 불휘발성 메모리 장치의 게이트 스페이서 형성방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 실리콘과 같은 물질로 이루어진 반도체 기판(100) 상에 실리콘 산화막 또는 실리콘 옥시나이트라이드막(oxynitride)을 성장시켜 셀 트랜지스터의 게이트 산화막(예컨대, 터널 산화막)(102)을 형성한다. 반도체 기판(100) 상에는 대기 중에 노출되는 경우에 대기중의 산소와 반응하여 자연산화막이 형성된다. 따라서, 본 실시예에 따른 반도체 기판(100)에도, 도시하지는 않았지만, 자연산화막이 형성되어 있다. 본 실시예에서는 이러한 자연 산화막을 제외하고 약 50∼100Å의 두께로 상기 게이트 산화막(102)을 얇게 성장시킨다.
상기 게이트 산화막(102) 상에 플로팅 게이트로 사용될 제1 도전층(103)을 저압 화학 기상 증착(LPCVD) 방법에 의해 약 2000Å의 두께로 형성하고, 통상의 도핑 방법, 예컨대 POCl3확산, 이온주입, 또는 인-시튜 도핑에 의해 제1 도전층(103)을 고농도의 N형 불순물로 도핑시킨다. 바람직하게는, 제1 도전층(103)은 폴리실리콘 또는 비정질실리콘으로 형성한다.
상기 제1 도전층(103) 상에 ONO로 이루어진 절연층(105)을 형성한다. 예를 들어, 제1 도전층(103)을 산화시켜 약 100Å 두께의 제1 산화막을 성장시킨 후 그 위에 약 130Å 두께의 질화막을 증착하고, 이 질화막 상에 약 40Å 두께의 제2 산화막을 형성시켜 등가 산화막 두께가 약 100∼150Å인 절연층(105)을 형성한다.
이어서, 상기 절연층(105) 상에 N+형으로 도핑된 폴리실리콘층과 텅스텐 실리사이드(WSix), 티타늄 실리사이드(TiSix), 코발트 실리사이드(CoSix), 탄탈륨 실리사이드(TaSix)와 같은 금속 실리사이드층이 적층된 제2 도전층(107)을 증착한다. 바람직하게는, 제2 도전층(107)의 폴리실리콘층은 약 1000Å의 두께로 형성하고, 금속 실리사이드층은 약 1500Å의 두께로 형성한다.
도 2b를 참조하면, 제2 도전층(107)상에 사진 공정에 의해 포토 레지스트 패턴을 형성하고, 상기 포토 레지스트 패턴을 에칭 마스크로 사용하여 순차적으로 식각 공정을 수행하여 상기 제2 도전층(107), 절연층(105) 및 제1 도전층(103)을 각 셀 단위로 패터닝하여 플로팅 게이트(104), 층간 유전막(106) 및 컨트롤 게이트(108)가 적층된 셀 트랜지스터의 게이트(110)를 형성한다.
이어서, 상기 셀 게이트(110)를 이온주입 마스크로 이용하여 NMOS 트랜지스터 영역에는 N형 불순물을 이온주입하고 PMOS 트랜지스터에는 P형 불순물을 이온주입하여 저농도의 소오스/드레인 영역(112)을 형성한다.
도 2c를 참조하면, 상기 셀 게이트(110) 및 기판(100) 상에 실리콘 산화막(114)을 약 720∼750℃의 온도에서 화학 기상 증착 방법에 의해 약 100Å의 두께로 증착한 후, 상기 실리콘 산화막(114) 상에 실리콘 질화막(116)을 저압 화학 기상 증착 방법에 의해 약 700∼1000Å의 두께로 증착한. 바람직하게는, 상기 실리콘 산화막(114)은 실리콘 질화막(116) 두께의 10∼20%의 두께로 형성한다.
상기 실리콘 질화막(116)은 약 600∼700℃의 온도 및 약 10∼300torr의 압력에서 실리콘 테트라클로라이드(SiCl4) 가스와 암모니아(NH3) 가스를 반응시켜 증착한다. 종래에는 DCS 가스를 반응 가스로 사용하여 약 770∼790℃의 온도에서 실리콘 질화막을 증착하였으나, 본 발명에 의하면 반응 가스로 SiCl4가스를 사용하기 때문에 반응 특성을 변화시키면서 증착 온도 대역을 약 600∼700℃로 낮출 수 있으므로 실리콘 질화막의 스트레스를 감소시킬 수 있다.
이러한 조건으로 실리콘 질화막(116)을 증착하면, 실리콘 질화막(116)에 의한 스트레스가 감소되어 그 하부의 드레인 영역 근방에서 열전자에 대한 면역성이 향상된다. 상기 실리콘 산화막(114)은 실리콘 질화막(116)의 증착시 그 하지층에 대한 스트레스를 완화시키는 역할을 한다.
도 2d를 참조하면, 상기 실리콘 질화막(116) 및 실리콘 산화막(114)을 차례로 이방성 식각하여 실리콘 산화막(114) 및 실리콘 질화막(116)으로 이루어진 게이트 스페이서(118)를 형성한다. 상기 게이트 스페이서(118)를 구성하는 실리콘 질화막(116)은 스트레스를 감소시키는 조건으로 증착되었기 때문에, 그 하부의 드레인 영역 근방에서 열전자에 대한 면역성이 향상된다. 따라서, 드레인 영역의 상부 코너(A 참조)에서 열전자 및 열정공들이 상기 게이트 스페이서(118)로 트래핑되는 것을 줄일 수 있으므로, 데이터의 프로그램/소거 동작시 셀 트랜지스터의 문턱전압이 변동되는 것을 방지할 수 있다.
이어서, 상기 게이트 스페이서(118)를 이온주입 마스크로 이용하여 NMOS 트랜지스터 영역에는 N형 불순물을 이온주입하고 PMOS 트랜지스터에는 P형 불순물을 이온주입하여 고농도의 소오스/드레인 영역(120)을 형성한다. 상술한 공정의 결과로, LDD 구조의 소오스/드레인을 완성한다.
상술한 바와 같이 본 발명에 의하면, 게이트 스페이서를 구성하는 실리콘 질화막을 스트레스가 감소되는 조건으로 증착함으로써 게이트 스페이서와 맞닿고 있는 드레인 영역의 상부 코너에서 스트레스를 완화시킨다. 따라서, 상기 드레인 영역의 상부 코너로부터 게이트 스페이서로 열전자가 트랩되는 것을 방지하여 데이터의 프로그램/소거 동작시 셀 트랜지스터의 문턱전압 변동을 감소시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (3)

  1. 반도체 기판 상에 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막 상에 플로팅 게이트, 층간 유전막 및 컨트롤 게이트가 적층되어 이루어진 셀 게이트를 형성하는 단계;
    상기 셀 게이트를 마스크로 하여 제1 불순물을 이온주입함으로써 상기 셀 게이트 양측의 기판 표면에 제1 농도의 소오스/드레인 영역을 형성하는 단계;
    상기 결과물 상에 실리콘 산화막을 증착하는 단계;
    상기 실리콘 산화막 상에 실리콘 테트라클로라이드(SiCl4) 가스를 이용하여 스트레스가 완화된 실리콘 질화막을 증착하는 단계;
    상기 실리콘 질화막 및 상기 실리콘 산화막을 이방성 식각하여 상기 셀 게이트의 측벽에 실리콘 산화막/실리콘 질화막으로 이루어진 게이트 스페이서를 형성하는 단계; 및
    상기 게이트 스페이서를 마스크로 하여 제2 불순물을 이온주입함으로써 상기 게이트 스페이서 양측의 기판 표면에 상기 제1 농도보다 높은 제2 농도의 소오스/드레인 영역을 형성하는 단계를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  2. 제1항에 있어서, 상기 게이트 스페이서를 구성하는 상기 실리콘 산화막은 상기 실리콘 질화막 두께의 10∼20%의 두께로 증착하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  3. 제1항에 있어서, 상기 게이트 스페이서를 구성하는 상기 실리콘 질화막은 600∼700℃의 온도 및 10∼300torr의 압력에서 실리콘 테트라클로라이드(SiCl4)가스와 암모니아(NH3) 가스를 반응시켜 증착하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
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