KR101137949B1 - 비휘발성 메모리 소자 및 그 제조방법 - Google Patents

비휘발성 메모리 소자 및 그 제조방법 Download PDF

Info

Publication number
KR101137949B1
KR101137949B1 KR1020060106763A KR20060106763A KR101137949B1 KR 101137949 B1 KR101137949 B1 KR 101137949B1 KR 1020060106763 A KR1020060106763 A KR 1020060106763A KR 20060106763 A KR20060106763 A KR 20060106763A KR 101137949 B1 KR101137949 B1 KR 101137949B1
Authority
KR
South Korea
Prior art keywords
film
gate
memory device
insulating film
spacer insulating
Prior art date
Application number
KR1020060106763A
Other languages
English (en)
Other versions
KR20080039068A (ko
Inventor
박희식
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020060106763A priority Critical patent/KR101137949B1/ko
Publication of KR20080039068A publication Critical patent/KR20080039068A/ko
Application granted granted Critical
Publication of KR101137949B1 publication Critical patent/KR101137949B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 비휘발성 메모리 소자의 부유 게이트 양측으로 존재하는 스페이서 절연막 내의 금속계 이온들로 인해 소자의 동작 특성이 저하되는 것을 방지할 수 있는 비휘발성 메모리 소자 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판 상부에 게이트 절연막, 부유 게이트, 유전체막 및 제어 게이트가 순차적으로 적층되어 형성된 게이트 구조물과, 상기 게이트 구조물의 양측벽에 형성된 스페이서 절연막과, 상기 부유 게이트와 상기 스페이서 절연막 사이에 형성된 이온 차단막을 포함하는 비휘발성 메모리 소자를 제공한다.
비휘발성 메모리 소자, 금속계 이온, 스페이서 절연막, 부유 게이트, 이온 차단막

Description

비휘발성 메모리 소자 및 그 제조방법{NON VOLATILE MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
도 1은 종래기술에 따른 플래시 메모리 소자를 도시한 단면도.
도 2는 본 발명의 실시예에 따른 비휘발성 메모리 소자를 설명하기 위해 도시한 단면도.
도 3a 내지 도 3d는 도 2에 도시된 본 발명의 실시예에 따른 비휘발성 메모리 소자 제조방법을 설명하기 위해 도시한 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10, 30 : 기판 31 : 게이트 절연막
12, 32 : 부유 게이트 13, 33 : 유전체막
14, 34 : 제어 게이트 15, 37, 37A : 스페이서 절연막
35, 35A : 재산화막 36, 36A : 이온 차단막
11 : 터널 산화막
본 발명은 반도체 소자 제조 기술에 관한 것으로, 특히 비휘발성 메모리 소자 제조방법, 더욱 상세하게는 플래시(FLASH) 메모리 소자 및 그 제조방법에 관한 것이다.
일반적으로, 반도체 소자를 생산하는 반도체 생산 공장 내에는 작업자의 땀이나 장비 내에 존재하는 다양한 물질들로 인해 대기중에 나트륨 이온(Na+), 아연 이온(Zn+) 및 철 이온(Fe+) 등과 같은 금속계 이온(metalic ion)들이 존재하게 되며, 이러한 금속계 이온들이 반도체 소자의 제조공정 중에 반도체 구조물 예컨대, 산화막 계열의 절연막 내에 포획(trap)되는 경우가 빈번히 발생하고 있다.
이와 같이 산화막 계열의 절연막 내에 포획되는 금속계 이온들은 대부분 소자 특성에 큰 영향을 미치지 않기 때문에 지금까지 반도체 제조업자에게 큰 이슈가 되지 않았으나, 부유(floating) 게이트에 전자를 주입하거나 부유 게이트로부터 전자를 인출함으로써 프로그램 및 소거 동작이 이루어지는 낸드 플래시 메모리 소자와 같은 비휘발성 메모리 소자에 있어서는 큰 이슈가 되고 있다. 그 이유는, 부유 게이트의 양측으로 존재하는 산화막 계열의 스페이서 절연막 내에 상기 금속계 이온들이 존재하는 경우, 넓게 퍼져 있던 금속계 이온들이 반복적인 프로그램 및 소거 동작시 발생된 열에 의해 부유 게이트 주변으로 몰려들게 되는데, 이때 몰려든 금속계 이온들은 부유 게이트 내에 주입된 전자를 끌어당겨 정상적인 프로그램 및 소거 동작을 방해하기 때문이다. 이하에서는, 도 1을 참조하여 상기한 금속계 이온들에 의한 비휘발성 메모리 소자의 동작 특성 열화에 대해 설명하기로 한다.
도 1은 일례로 종래기술에 따른 플래시 메모리 소자를 도시한 단면도이다.
도 1에 도시된 바와 같이, 종래기술에 따른 플래시 메모리 소자는 터널 산화막(11)을 통해 기판(10)과 전기적으로 분리되도록 형성된 부유 게이트(12), 부유 게이트(12) 상에 형성된 유전체막(13) 및 유전체막(13) 상에 형성된 제어 게이트(14)으로 이루어진 게이트 구조물과, 게이트 구조물의 양측벽에 형성된 ㅅ스페이서 절연막(15)을 구비한다.
그러나, 전술한 바와 같이 나트륨 이온(Na+), 아연 이온(Zn+) 및 철 이온(Fe+) 등과 같은 금속계 이온들이 산화막 계열의 절연막인 스페이서 절연막(15) 내부로 침투하여 스페이서 절연막(15) 내에 넓게 분포되어 존재하는데, 이때 프로그램 동작이 진행되면 부유 게이트(12)에 주입('A' 방향 화살표 참조)된 전자들이 스페이서 절연막(15) 내에 존재하는 금속계 이온들을 끌어당겨 후속 소거 동작시 기판(10)으로 일부 인출되지 못하고 잔류하게 된다. 따라서, 정상적인 프로그램 및 소거 동작이 이루어지지 않아 플래시 메모리 소자의 동작 특성을 저하시키게 된다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 비휘발성 메모리 소자의 부유 게이트 양측으로 존재하는 스페이서 절연막 내 의 금속계 이온들로 인해 소자의 동작 특성이 저하되는 것을 방지할 수 있는 비휘발성 메모리 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 기판 상부에 게이트 절연막, 부유 게이트, 유전체막 및 제어 게이트가 순차적으로 적층되어 형성된 게이트 구조물과, 상기 게이트 구조물의 양측벽에 형성된 스페이서 절연막과, 상기 부유 게이트와 상기 스페이서 절연막 사이에 형성된 이온 차단막을 포함하는 비휘발성 메모리 소자를 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 기판 상부에 게이트 절연막, 부유 게이트, 유전체막 및 제어 게이트가 순차적으로 적층된 게이트 구조물을 형성하는 단계와, 상기 부유 게이트의 양측부를 덮도록 이온 차단막을 형성하는 단계와, 상기 이온 차단막을 포함한 상기 게이트 구조물의 양측벽에 스페이서 절연막을 형성하는 단계를 포함하는 비휘발성 메모리 소자 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다 른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 2는 본 발명의 실시예에 따른 비휘발성 메모리 소자를 설명하기 위해 도시한 단면도이다. 여기서는, 일례로 플래시 메모리 소자에 대해 설명하기로 한다.
도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 플래시 메모리 소자는 기판(30) 상부에 게이트 절연막(31)/부유 게이트(32)/유전체막(33)/제어 게이트(34)의 적층 구조로 형성된 게이트 구조물과, 상기 게이트 구조물의 표면 단차를 따라 형성된 재산화막(35A)과, 부유 게이트(32)의 양측부에 대응되도록 재산화막(35A)의 양측벽에 형성된 이온 차단막(36A)과, 이온 차단막(36A)을 포함한 재산화막(35A)의 양측벽에 형성된 스페이서 절연막(37A)을 포함한다.
여기서, 이온 차단막(36A)은 프로그램 동작시 부유 게이트(32)에 주입된 전자들이 부유 게이트(32) 주변에 포획된 금속계 이온들에 의해 영향을 받는 것을 차단하는 역할을 한다. 이를 위해, 이온 차단막(36A)은 스페이서 절연막(37A)과 다른 이종의 물질로 이루어져야 한다. 예컨대, 통상 스페이서 절연막(37A)은 산화막 계열의 물질로 이루어지는데, 이때 이온 차단막(36A)은 폴리실리콘막으로 이루어지는 것이 바람직하다. 즉, 이온 차단막(36A)은 하나의 공핍층(depletion layer)으로 작용하여 스페이서 절연막(37A) 내에 존재하던 금속계 이온들이 프로그램 동작시 부 유 게이트(32) 방향으로 이동하는 것을 차단하는 것이다.
구체적으로, 통상 플래시 메모리 소자의 프로그램 동작시에는 기판(30) 내의 전자들이 부유 게이트(32) 내부로 주입되게 되는데, 이때 주입된 전자들이 스페이서 절연막(37A) 내에 존재하던 금속계 이온들과 반응하게 된다. 따라서, 본 발명에서는 이를 차단하기 위해 부유 게이트(32)의 양측부에 스페이서 절연막(37A)과 이종의 물질로 이루어져 항상 플로팅(floating) 상태를 유지할 수 있는 이온 차단막(36A)을 별도로 형성시키는 것이다.
여기서, 게이트 구조물을 구성하는 유전체막(33)은 산화막/질화막/산화막(ONO, Oxide/Nitride/Oxide) 구조를 갖는 것이 바람직하다. 또한, 재산화막(35A)은 게이트 구조물 형성을 위한 식각공정시 발생된 게이트 구조물의 손상을 보상하기 위하여 재산화공정을 통해 형성되는 것으로, 스페이서 절연막(37A)에 비해 그 두께가 현저히 얇다.
이하에서는, 도 3a 내지 도 3d를 참조하여 도 2에 도시된 본 발명의 실시예에 따른 플래시 메모리 소자 제조방법에 대해 설명하기로 한다.
먼저, 도 3a에 도시된 바와 같이, 기판(30) 상에 게이트 절연막(31)/부유 게이트(32)/유전체막(33)/제어 게이트(34)가 순차적으로 적층된 구조의 게이트 구조물을 형성한다. 예컨대, 건식 또는 습식 산화공정을 실시하여 게이트 절연막(31)을 형성한 후, 게이트 절연막(31) 상에 부유 게이트(32), 유전체막(33) 및 제어 게이트(34) 물질을 순차적으로 증착한다. 이후에는, 마스크 공정 및 식각공정을 실시하여 기판(30) 일부가 노출되도록 이들을 식각한다.
여기서, 유전체막(33)은 산화막/질화막/산화막(ONO) 구조로 형성하는 것이 바람직하다.
이어서, 도 3b에 도시된 바와 같이, 재산화(re-oxidation)공정을 실시하여 게이트 구조물을 포함한 기판(30) 상부면 단차를 따라 재산화막(35)을 형성한다. 여기서, 재산화막(35)은 게이트 구조물 형성을 위한 식각공정시 발생된 게이트 구조물의 손상을 보상하기 위한 것이다.
이어서, 재산화막(35) 상에 이온 차단막(36)을 형성한다. 여기서, 이온 차단막(36)은 프로그램 동작시 부유 게이트(32)에 주입된 전자들이 부유 게이트(32) 주변에 포획된 금속계 이온들에 의해 영향을 받는 것을 차단하는 역할을 한다. 이를 위해, 이온 차단막(36)은 재산화막(35) 및 후속 공정을 통해 형성될 스페이서 절연막(37)과 다른 이종의 물질로 이루어져야 한다. 예컨대, 통상 스페이서 절연막(37)은 산화막 계열의 물질로 이루어지는데, 이때 이온 차단막(36)은 폴리실리콘막으로 이루어지는 것이 바람직하다. 즉, 이온 차단막(36)은 하나의 공핍층으로 기능하여 스페이서 절연막(37) 내에 존재하던 금속계 이온들이 프로그램 동작시 부유 게이트(32) 방향으로 이동하는 것을 차단하는 것이다.
이어서, 도 3c에 도시된 바와 같이, 에치백(etch back)과 같은 건식식각공정을 실시하여 부유 게이트(32)의 양측부에 대응되는 재산화막(35)의 양측벽에 스페이서(sapcer) 형태의 이온 차단막(36A)을 형성한다.
이어서, 이온 차단막(36A)을 포함한 재산화막(35) 상부면 단차를 따라 게이트 구조물의 측벽을 보호하기 위한 스페이서 절연막(37)을 증착한다. 여기서, 스페 이서 절연막(37)은 재산화막(35)과 동일한 산화막 계열의 물질로 형성한다.
이어서, 도 3d에 도시된 바와 같이, 기판(30) 일부가 노출되도록 에치백과 같은 건식식각공정을 실시하여 재산화막 및 스페이서 절연막(35, 37; 도 3c 참조)을 식각한다. 이로써, 게이트 구조물을 둘러싸는 재산화막(35A)이 형성되고, 게이트 구조물의 양측부에 대응되는 재산화막(35A)의 양측벽에는 스페이서 절연막(37A)이 형성된다.
전술한 바와 같이, 이와 같은 반도체 제조공정을 진행하다 보면 대기 중에 존재하는 나트륨 이온(Na+), 아연 이온(Zn+) 및 철 이온(Fe+) 등과 같은 금속계 이온들이 산화막 계열의 절연막인 스페이서 절연막(37A) 내부로 침투하게 된다. 따라서, 본 발명의 실시예에서는 부유 게이트(32)와 스페이서 절연막(37A) 사이에 공핍층으로 기능하는 이온 차단막(36A)을 형성하여 스페이서 절연막(37A) 내에 포획된 금속계 이온들에 의해 프로그램 동작시 부유 게이트(32) 내부에 주입된 전자들이 스페이서 절연막(37A) 방향으로 이동하는 것을 차단할 수 있다. 이를 통해, 소자의 정상적인 동작이 가능하도록 할 수 있다. 즉, 소거 동작시 프로그램 동작시 부유 게이트(32) 내에 주입되어 있던 전자들이 기판(30)으로 모두 빠져나갈 수 있게 되는 것이다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면 프로그램 동작시 부유 게이트에 주입된 전자들이 부유 게이트 주변에 포획된 금속계 이온들에 의해 영향을 받는 것을 차단하도록 부유 게이트와 게이트 구조물의 양측부에 존재하는 스페이서 절연막 사이에 이온 차단막을 별도로 형성함으로써, 스페이서 절연막 내에 존재하는 금속계 이온들에 의해 비휘발성 메모리 소자의 프로그램 동작시 부유 게이트에 주입된 전자들이 스페이서 절연막 방향으로 끌려가는 것을 차단할 수 있게 된다. 따라서, 프로그램 및 소거 동작시 정상적인 소자의 동작이 이루어지도록 하여 소자의 신뢰성을 향상시킬 수 있다.

Claims (11)

  1. 기판 상부에 게이트 절연막, 부유 게이트, 유전체막 및 제어 게이트가 순차적으로 적층되어 형성된 게이트 구조물;
    상기 게이트 구조물의 양측벽에 형성된 스페이서 절연막; 및
    상기 부유 게이트와 상기 스페이서 절연막 사이에 형성된 이온 차단막
    을 포함하는 비휘발성 메모리 소자.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 게이트 구조물을 둘러싸고 상기 부유 게이트와 상기 이온 차단막 사이에 형성된 재산화막을 더 포함하는 비휘발성 메모리 소자.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 스페이서 절연막은 산화막 계열의 물질로 이루어진 비휘발성 메모리 소자.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 4 항에 있어서,
    상기 도전막은 폴리실리콘으로 이루어진 비휘발성 메모리 소자.
  6. 기판 상부에 게이트 절연막, 부유 게이트, 유전체막 및 제어 게이트가 순차적으로 적층된 게이트 구조물을 형성하는 단계;
    상기 부유 게이트의 양측부를 덮도록 이온 차단막을 형성하는 단계; 및
    상기 이온 차단막을 포함한 상기 게이트 구조물의 양측벽에 스페이서 절연막을 형성하는 단계
    를 포함하는 비휘발성 메모리 소자 제조방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 6 항에 있어서,
    상기 게이트 구조물을 형성한 후,
    상기 게이트 구조물을 포함한 상기 기판 상부에 재산화막을 형성하는 단계를 더 포함하는 비휘발성 메모리 소자 제조방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 6 항에 있어서,
    상기 이온 차단막을 형성하는 단계는,
    상기 게이트 구조물을 포함한 기판 상부에 상기 이온 차단막을 증착하는 단계; 및
    상기 유전체막의 양측이 노출되도록 상기 이온 차단막을 식각하는 단계
    를 포함하는 비휘발성 메모리 소자 제조방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 6 항에 있어서,
    상기 스페이서 절연막은 산화막 계열의 물질로 형성하는 비휘발성 메모리 소자 제조방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 6 항에 있어서
    상기 이온 차단막은 도전막으로 형성하는 비휘발성 메모리 소자 제조방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제 10 항에 있어서,
    상기 도전막은 폴리실리콘으로 형성하는 비휘발성 메모리 소자 제조방법.
KR1020060106763A 2006-10-31 2006-10-31 비휘발성 메모리 소자 및 그 제조방법 KR101137949B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060106763A KR101137949B1 (ko) 2006-10-31 2006-10-31 비휘발성 메모리 소자 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060106763A KR101137949B1 (ko) 2006-10-31 2006-10-31 비휘발성 메모리 소자 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20080039068A KR20080039068A (ko) 2008-05-07
KR101137949B1 true KR101137949B1 (ko) 2012-05-10

Family

ID=39647414

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060106763A KR101137949B1 (ko) 2006-10-31 2006-10-31 비휘발성 메모리 소자 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR101137949B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020064589A (ko) * 2001-02-02 2002-08-09 삼성전자 주식회사 불휘발성 메모리 장치의 게이트 스페이서 형성 방법
KR20060015999A (ko) * 2004-08-16 2006-02-21 동부아남반도체 주식회사 비휘발성 메모리 소자 및 그 제조 방법
KR20060029327A (ko) * 2004-10-01 2006-04-06 주식회사 하이닉스반도체 폴리실리콘부유측벽을 갖는 비휘발성메모리장치 및 그제조 방법
KR20080014270A (ko) * 2006-08-10 2008-02-14 주식회사 하이닉스반도체 비휘발성 메모리 소자 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020064589A (ko) * 2001-02-02 2002-08-09 삼성전자 주식회사 불휘발성 메모리 장치의 게이트 스페이서 형성 방법
KR20060015999A (ko) * 2004-08-16 2006-02-21 동부아남반도체 주식회사 비휘발성 메모리 소자 및 그 제조 방법
KR20060029327A (ko) * 2004-10-01 2006-04-06 주식회사 하이닉스반도체 폴리실리콘부유측벽을 갖는 비휘발성메모리장치 및 그제조 방법
KR20080014270A (ko) * 2006-08-10 2008-02-14 주식회사 하이닉스반도체 비휘발성 메모리 소자 제조방법

Also Published As

Publication number Publication date
KR20080039068A (ko) 2008-05-07

Similar Documents

Publication Publication Date Title
US9006813B2 (en) Nonvolatile memory device and method for fabricating the same
KR100606928B1 (ko) 비휘발성 메모리 장치 및 그 제조방법
US7172938B2 (en) Method of manufacturing a semiconductor memory device
US20180294359A1 (en) Semiconductor device and a method of fabricating the same
US7488645B2 (en) Method of fabricating a non-volatile memory
KR101137949B1 (ko) 비휘발성 메모리 소자 및 그 제조방법
KR100898440B1 (ko) 플래시 메모리 소자의 제조 방법
KR20080036772A (ko) 불휘발성 메모리 장치 및 그 제조 방법
KR101131956B1 (ko) 비휘발성 메모리 소자 및 그 제조방법
US6642111B1 (en) Memory device structure and method of fabricating the same
US7795665B2 (en) Flash memory
KR101025921B1 (ko) 플래시 메모리 셀의 제조 방법
KR100356469B1 (ko) 플래쉬 메모리 소자의 제조방법
KR20060076302A (ko) 전기 장치 프로세싱 방법 및 전기 장치
KR100771889B1 (ko) 스플릿 게이트형 플래쉬 메모리 소자 및 그 제조방법
KR100640529B1 (ko) 플래시 메모리 소자의 제조 방법
KR20140050156A (ko) 전하 트랩형 메모리 소자 및 그 제조방법
TWI512952B (zh) 記憶元件及其製造方法
JP2012019020A (ja) 不揮発性記憶装置
KR100940652B1 (ko) 반도체 소자의 제조 방법
KR100955672B1 (ko) 전하트랩층을 갖는 불휘발성 메모리소자 및 그 제조방법
KR101094522B1 (ko) 불휘발성 메모리 소자 및 그의 제조방법
KR20090003744A (ko) 비휘발성 메모리 소자 및 그 제조방법
KR20100076695A (ko) 전하 트랩층을 갖는 불휘발성 메모리소자의 형성방법
KR20080014270A (ko) 비휘발성 메모리 소자 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee