KR20140050156A - 전하 트랩형 메모리 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명의 전하 트랩형 메모리소자 및 그 제조방법에 관한 것으로, 개시된 발명은 반도체기판; 상기 반도체기판 내부에 형성되고, 소자 절연 영역을 정의해 주는 트렌치; 상기 트렌치 내부 표면에 형성된 측벽산화막; 상기 트렌치 내부의 측벽산화막 표면에 형성된 라이너 질화막; 상기 트렌치 내부에 충진되고, 전하 (charge)가 차징(charging)되는 소자분리막; 상기 트렌치 사이의 반도체기판 표면에 형성된 게이트절연막패턴; 상기 게이트절연막패턴 상에 형성된 게이트전극; 및 상기 게이트전극 양측 아래의 반도체기판 내에 형성된 소스영역과 드레인영역을 포함하여 구성된다.

Description

전하 트랩형 메모리 소자 및 그 제조방법{MEMORY DEVICE FOR TRAPPING CHARGE AND METHOD FOR FABRICATING THE SAME}
본 발명은 OTP (one time programing)용 메모리 반도체소자에 관한 것으로서, 보다 상세하게는 전하 트랩형 메모리 소자 및 그 제조방법에 관한 것이다.
반도체 메모리 장치중 비휘발성 메모리 장치는 전원이 차단되어도 저장된 데이터가 소멸하지 않고 보존되는 메모리 소자인 반면, 휘발성 메모리 장치는 전원이 차단되면 저장된 데이터가 일정 시간 후 소멸되는 메모리 소자이다.
이들 중 비휘발성 메모리소자는 데이터를 저장하는 기본 단위인 메모리 셀이 횡으로 종으로 나열되어 구성된 반도체 장치로서, 이 기본 단위에 적용된 메모리 셀의 종류에 따라 각기 다르게 분류된다.
현재, 널리 보급되어 있는 비휘발성 메모리 소자인 플로팅 게이트(floating gate) 형 낸드(NAND) 플래시 메모리 소자의 경우, 이 메모리 셀 구조는 기판상에 산화 규소막이 있고, 그 산화 규소막 상에 전하(charge)가 저장되는 플로팅 게이트의 규소막이 있으며, 그 규소막 상에 저장된 전하의 유실을 마기 위한 차단막으로서 절연 산화막(barrier oxide layer)가 있다.
그리고, 차단 절연막 상에 게이트를 제어하는 컨트롤 게이트(control gate)가 순차적으로 적층된 구조로 되어 있다.
이러한 플래시 메모리 장치에 있어서, 해마다 급증하고 있는 메모리 용량의 확대 요구를 충족시키기 위해서, 단위 메모리 셀 크기는 급속도로 축소되고 있다.
또한, 셀 크기의 축소에 맞추어, 상기 적층으로 형성된 플로팅 게이트의 수직 방향 높이를 효과적으로 줄여나가는 것이 요구되고 있다.
이러한 추세에 따라, 메모리 셀의 수직 방향의 높이를 효과적으로 줄이는 동시에, 데이터를 보존하는 특성인 저장 기능(retention) 특성을 유지하기 위하여, 전하를 저장하는 수단으로서 플로팅 게이트가 아닌 질화 규소(Si3N4)를 사용하여 구성된 SONOS 구조의 메모리 장치가 고안되었고, 이에 대한 연구가 활발하게 진행되고 있다.
한편, SONOS 구조의 개량 구조로서 금속-산화 규소-질화 규소-규소(metal- oxide-nitride-oxide-silicon; MONOS)도 일부에서 연구되고 있는데, 이 MONOS 구조는 컨트롤 게이트에 규소 대신 금속을 적용하는 점에서 SONOS 구조와 다를 뿐, 전하 저장 장치 부분의 구조와 그 기능은 동일하다. 즉, 상기 저장장치의 구조는 산화 규소-질화 규소-산화 규소(oxide-nitride-oxide; ONO) 구조이며 그 기능은 동일하다.
이와 같이, 상기 ONO구조를 적용한 플래시 메모리 소자는 전하를 저장하는 수단으로서, 단위 메모리 셀에 전하 트랩(charge trap)용 질화규소(Si3N4)를 사용하여, 상기 질화막에 전하가 트랩 됨에 따라 문턱 전압(Threshold Voltage; Vth)이 다르게 형성되는 특성을 이용하는 메모리 소자이다.
상기 SONOS 형 메모리 소자의 기본 구조는 다음과 같다.
단위 메모리 셀을 구성하는 트랜지스터의 소스와 드레인 사이, 즉 채널 영역의 반도체 기판상에 양단이 소스와 드레인의 일부분과 접촉이 되도록, 제1 산화 규소(SiO2)막이 형성되어 있다.
상기 제1 산화 규소막은 전하가 통과하도록 하는 막이다. 상기 제1 절연물인 산화 규소막 상에 제2 절연물인 질화 규소(silicon nitride; Si3N4) 막이 형성되어 있으며, 상기 제2 질화 규소막은 실질적으로 전하가 저장되는 곳으로서, 제1 산화 규소를 통과한 전하가 트랩되어 저장되는 곳이다.
상기 제2 질화 규소막 상에 제3 절연막인 산화 규소막이 형성되어 있는데, 이 제3 산화 규소막은 저장된 전하가 컨트롤 게이트(control gate)로 흘러 나가는 것을 방지하는 차단막(barrier layer) 역할을 한다. 마지막으로 제3 산화 규소막 상에는 컨트롤 게이트가 형성되어 있다.
그러나, SONOS형 메모리소자는 질화 규소에 존재하는 트랩 사이트(trap site) 밀도가 충분치 못하여, 저장된 데이터가 보존되는 기간(Retention)이 원하는 만큼 충분히 길지 못하는 단점이 있다.
그래서, 충분히 저장 능력을 확보하기 위하여 질화 규소의 두께를 일정 이상 유지해야 하는 문제가 있어 소형화 공정개발에 한계가 있으며, 두꺼운 질화 규소로 인해 동작 전압이 높아지고, 속도가 느려지는 문제를 안고 있다.
이러한 문제들을 해결하기 위해, 최근에는 상기 차단막용 절연막으로서 산화 규소 대신, 알루미나(Al2O3) 막을 사용함으로써 상기 산화 규소막을 사용하였을 때보다 프로그램 속도와 전하 저장 특성이 개선되었다는 것이 보고된 바가 있지만, 저장 기능의 개선 정도는 아직 미흡한 수준이다.
본 발명은 종래기술의 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 추가 공정 없이도 넓은 면적의 소자분리막 내에 있는 라이너 질화막(liner nitride)의 차징(charging)을 통한 트랜지스터의 특성 변화를 이용하여 OTP용 메모리 소자를 구현할 수 있는 전하 트랩형 메모리 소자 및 그 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 전하 트랩형 메모리 소자는, 반도체기판; 상기 반도체기판 내부에 형성되고, 소자 절연 영역을 정의해 주는 트렌치; 상기 트렌치 내부 표면에 형성된 측벽산화막; 상기 트렌치 내부의 측벽산화막 표면에 형성된 라이너 질화막; 상기 트렌치 내부에 형성된 소자분리막; 상기 트렌치 사이의 반도체기판 표면에 형성된 게이트절연막패턴; 상기 게이트절연막패턴 상에 형성된 게이트전극; 및 상기 게이트전극 양측 아래의 반도체기판 내에 형성된 소스영역과 드레인영역을 포함하여 구성되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 전하 트랩형 메모리 소자 제조방법은, 반도체기판 내부에 소자 절연 영역을 정의해 주는 트렌치를 형성하는 단계; 상기 트렌치 내부 표면에 측벽산화막을 형성하는 단계; 상기 트렌치 내부의 측벽산화막 표면에 라이너 질화막을 형성하는 단계; 상기 트렌치 내부에 소자분리막을 매립하는 단계; 상기 트렌치 사이의 반도체기판 표면에 게이트절연막패턴과 게이트전극을 형성하는 단계; 및 상기 게이트전극 양측 아래의 반도체기판 내에 소스영역과 드레인영역을 형성하는 단계를 포함하여 구성되는 것을 특징으로 한다.
본 발명에 따른 전하 트랩형 메모리소자 및 그 제조방법에 따르면, 트렌치 내부에 매립되는 소자분리막, 즉 질화막에 전하(charge)를 차징 함으로써, 전하를 차징 후의 드레인 전류 값이 전하를 차징하기 전보다 증가하는 특성을 갖는 트랜지스터 제작이 가능하여, CMOS를 이용한 메모리 소자에 적용이 적합하다.
도 1은 본 발명에 따른 전하 트랩형 메모리소자의 단위 셀 구조를 개략적으로 도시한 평면도로서, 소자분리막 내의 라이너 질화막(liner nitride)의 전하 차징을 이용한 경우를 개략적으로 나타낸 도면이다.
도 2는 본 발명에 따른 전하 트랩형 메모리소자의 개략적인 단면도이다.
도 3a 내지 3l은 본 발명에 따른 전하 트랩형 메모리소자의 제조 공정 단면도들이다.
도 4는 본 발명에 따른 전하 트랩형 메모리소자의 전하 차징 전후의 드레인전류(Id) 변화를 개략적으로 도시한 그래프이다.
이하, 본 발명에 따른 전하 트랩형 메모리 소자에 대해 도 1 및 2를 참조하여 설명하면 다음과 같다.
도 1은 본 발명에 따른 메모리소자의 단위 셀 구조를 개략적으로 도시한 평면도로서, 소자분리막 내의 라이너 질화막(liner nitride)의 전하 차징을 이용한 경우를 개략적으로 나타낸 도면이다.
도 2는 본 발명에 따른 전하 트랩형 메모리소자의 개략적인 단면도이다.
도 1 및 2를 참조하면, 본 발명에 따른 전하 트랩형 메모리소자는, 반도체기판(101)과, 상기 반도체기판(101) 내부에 소자 절연 영역을 정의해 주는 트렌치 (105)와, 상기 트렌치(105) 내부 표면에 형성된 측벽산화막(107)과, 상기 트렌치 (105) 내부의 측벽산화막(107) 표면에 형성된 라이너 질화막(109a)과, 상기 트렌치 (105) 내부에 형성된 소자분리막 (111a)과, 상기 소자분리막(111a) 사이의 반도체기판(101) 표면에 형성된 게이트절연막(113a)과, 상기 게이트절연막(113a) 상에 형성된 게이트전극(115a)과, 상기 게이트전극(115a) 양측 아래의 반도체기판 (101) 내에 형성된 소스영역(121a)과 드레인영역(121b)으로 포함하여 구성된다.
도 1에 도시된 바와 같이, 상기 게이트전극(115a)을 기준으로, 양측에 소스영역(121a)과 드레인영역(121b)이 형성되어 있으며, 이들 소스영역(121a)과 드레인영역(121b)의 외 주변에 이들 영역(121a, 121b)을 감싸도록 전하 필드영역(charge field area)인 소자분리막(111a)이 형성되어 있으며, 이 소자분리막(111a) 외주변에는 전하가 차징되는 것을 차단하는 영역인 전하차단영역(101a)이 마련되어 있다.
여기서, 상기 전하차단영역(101a)은 소자분리막(111a) 지역을 제외한 반도체기판(101) 부분을 포함한다.
또한, 상기 게이트 구조체(미도시)는 평면형 게이트 구조로서, 평평한 반도체기판(101)에 게이트 구조체를 이루는 층들의 적층 구조로 이루어진다.
게이트절연막(113a)은 산화막의 형태로서 예컨대, 산화 규소(SiO2), 질화 규소 산화막(SiON), 산화 하프늄(HfO2), 또는 산화 지르코늄(ZrO2)을 포함한 고 유전율(high-K)의 산화물질 중 한 개로 형성될 수 있다.
또한, 이들 중 하나가 질화 규소와 조합으로 복수 층 구조로도 형성될 수도 있다.
게이트 전극(115a)은 폴리실리콘 막으로 형성될 수 있으며, 이 외에도, 통상적으로 반도체 메모리 소자의 게이트 전극으로 사용되는 타탈륨(Ta), 타이타늄(Ti) 및 텅스텐(W) 금속을 비롯한 이들의 합금 형태인 니켈 실리사이드(NiSi), 타이 실리사이드(TiSi), 텅스텐 실리사이드(WSi) 중 하나로 형성될 수 있다.
한편, 상기 소자분리막(105) 내부에 형성된 상기 측벽산화막(107) 표면에 형성되는 라이너 질화막(liner nitride) (109a) 내에 전하(charge)를 차징시킬 수 있다. 차징 방법은 소스 영역과 드레인 영역에 일정 전압을 가하는 방법으로 이루어진다. 가하는 전압은 도 4에 도시된 것 처럼 0.2 ∼ 1.2 V 이다. 전압을 가하면, 소스 영역과 드레인 영역에서 라이너 질화막으로 전하가 이동된다. 라이너 질화막과 소스/드레인 영역 사이에 얇은 산화막(107)이 존재하지만, 그 두께가 100 A 미만이므로 전하가 충분히 통과될 수 있는 두께이다. 이때, 상기 라이너 질화막 (109a)의 두께 정도에 따라 전하를 차징할 수 있는 정도가 달라지게 된다. 두께가 증가할수록 많은 전하가 차지된다. 그러나 두께가 증가할수록 라이너 질화막에 과도한 스트레스가 발생하는 단점이 있다. 따라서, 도 4에서와 같이, 이러한 라이너 질화막 (109a)에 차징되는 전하 량에 따라 메모리 소자의 드레인 전류값이 달라지게 된다. 라이너 질화막이 Si3Nx (x=1-4) 이기 때문에 질소 원자에 전자가 부족한 상태 (deficiency) 를 갖게 된다. 그래서 전하가 부족한 부분을 채우기 때문에 충전 또는 차징이 가능한 것이다. 가장 좋은 차징 능력을 갖기 위해서는 Si3N, Si3N2 또는 Si3N3를 갖는 구조가 바람직하다.
상기 구성으로 이루어지는 본 발명에 따른 전하 트랩형 메모리소자의 제조방법에 대해 도 3a 내지 3l를 참조하여 설명하면 다음과 같다.
도 3a 내지 3l은 본 발명에 따른 전하 트랩형 메모리소자의 제조 공정 단면도들이다.
도 4는 본 발명에 따른 전하 트랩형 메모리소자의 전하 차징 전후의 드레인전류(Id) 변화를 개략적으로 도시한 그래프이다.
도 3a에 도시된 바와 같이, 먼저 반도체기판(101) 상에 포지티브(positive) 특성을 갖는 제1 포토레지스트막(103)을 도포한다.
그 다음, 도 3b에 도시된 바와 같이, 포토리소그라피 공정 기술을 이용한 노광 및 현상 공정을 통해 상기 제1 포토레지스트막(103)을 선택적으로 패터닝하여, 제1 포토레지스트막패턴(103a)을 형성한다.
이어서, 도 3c에 도시된 바와 같이, 상기 제1 포토레지스트막패턴(103a)을 식각마스크로, 상기 반도체기판(101)을 선택적으로 식각하여, 소자분리용 트렌치 (Shallow tranch)(105)를 형성한다.
그 다음, 도 3d에 도시된 바와 같이, 상기 제1 포토레지스트막패턴(103a)을 제거하고, 상기 트렌치(105) 내부 표면에 측벽 산화막(107)을 형성한다.
이어서, 상기 측벽 산화막(107)을 포함한 트렌치(105) 및 반도체기판(101) 표면에 실리콘 질화물질과 같은 무기 절연 물질을 증착하여 질화막(109)을 형성한다. 이때, 질화막 증착은 LPCVD 방법으로 증착하며, 인장응력(tensile stress)을 갖는 막이 형성되도록 한다. 인장 응력을 갖는 이유는 LPCVD 증착 조건 때문에 발생하며, 인장 응력을 가진 질화막이 압축응력(compressive stress)를 갖는 막보다 전하 차징에 더 유리하다. 증착되는 두께는 50 ~ 200 A 이다. 두꺼울수록 차징이 많이 되지만, 과도한 스트레스가 발생하기 때문에 200 A 두께보다 크게 하는 것은 바람직하지 않다. 또한 50 A미만일 경우, 차징 능력이 급격히 떨어지기 때문에 피해야 한다.
그 다음, 도 3e에 도시된 바와 같이, 상기 질화막(109)을 포함한 기판 전면에 무기 절연물질인 HDP 산화막을 증착하여, 상기 소자분리막(105)을 매립하는 매립절연막(111)을 형성한다.
이어서, 도 3f에 도시된 바와 같이, 상기 평탄화 공정, 예를 들어 CMP (Chemical Mechanical Polishing) 공정에 의해 상기 매립절연막(111)을 선택적으로 식각하여, 상기 트렌치(105) 내부에 소자분리막(111a)을 형성한다. 이때, 상기 매립절연막(111)의 평탄화 공정시에, 상기 질화막(109)은 식각 중지막으로 사용된다. 또한, 상기 소자분리막(111a)은 소자 간 절연 역할을 담당하며, 전하(charge) 필드 영역(field area)으로 이용된다.
그 다음, 도 3g에 도시된 바와 같이, 노출된 질화막(109)을 선택적으로 식각하여, 상기 라이너 질화막(109a)을 형성한다. 이때, 상기 라이너 질화막(109a)은 상기 트렌치(107) 내부 표면에 형성된 측벽산화막(107) 상에만 남게 된다.
상기 소자분리막(105) 내부에 형성된 상기 측벽산화막(107) 표면에 형성되는 라이너 질화막(liner nitride) (109a) 내에 전하(charge)를 차징시킬 수 있다. 이때, 상기 라이너 질화막(109a)의 두께 정도에 따라 전하를 차징할 수 있는 정도가 달라지게 된다. 따라서, 도 4에서와 같이, 이러한 라이너 질화막(109a)에 차징되는 전하 량에 따라 메모리 소자의 드레인 전류값이 달라지게 된다. 드레인 전류값의 차이로 인해, 메모리 기능으로 이용할 수 있다. 차징을 하지 않은 것과 차징을 한 것이 확연히 차이가 있으므로, 이러한 현상을 이용하여 OPT용 메모리 소자에 응용할 수 있는 것이다.
이어서, 도 3h에 도시된 바와 같이, 상기 소자분리막(111a)을 포함한 반도체기판(101)의 전체 표면상에 게이트절연막(113)과 게이트 층(115)을 차례로 적층한 후 그 위에 포지티브(positive) 특성을 갖는 제2 포토레지스트막(117)을 도포한다. 이때, 상기 게이트절연막(113)은 산화막의 형태로서 예컨대, 산화 규소(SiO2), 질화 규소 산화막(SiON), 산화 하프늄(HfO2), 또는 산화 지르코늄(ZrO2)을 포함한 고 유전율(high-K)의 산화물질 중 한 개로 형성될 수 있다.
또한, 게이트 층(115)은 예를 들어 폴리실리콘으로 형성될 수 있으며, 이 외에도, 통상적으로 반도체 메모리 소자의 게이트 전극으로 사용되는 타탈륨(Ta), 타이타늄(Ti) 및 텅스텐(W) 금속을 비롯한 이들의 합금 형태인 니켈 실리사이드 (NiSi), 타이 실리사이드(TiSi), 텅스텐 실리사이드(WSi) 중 하나로 형성될 수 있다.
그 다음, 도 3i에 도시된 바와 같이, 포토리소그라피 공정 기술을 이용한 노광 및 현상 공정을 통해 상기 제2 포토레지스트막(117)을 선택적으로 패터닝하여, 제2 포토레지스트막패턴(117a)을 형성한다.
이어서, 도 3j에 도시된 바와 같이, 상기 제2 포토레지스트막패턴(117a)을 식각마스크로, 상기 금속물질층(115) 및 게이트절연막(113)을 순차적으로 식각하여, 게이트절연막패턴(113a)과 게이트전극(115a)을 형성한다.
그 다음, 상기 제2 포토레지스트막패턴(117a)을 제거하고, 상기 게이트전극 (115a)을 포함한 반도체기판 전면에 스페이서용 절연물질을 증착하여, 스페이서 절연막(119)을 형성한다.
이어서, 도 3k에 도시된 바와 같이, 상기 스페이서 절연막(119)을 전면 식각하여, 상기 게이트절연막패턴(113a)과 게이트전극(115a) 측면에 스페이서 절연막패턴(119a)을 형성한다.
그 다음, 3l에 도시된 바와 같이, 상기 게이트전극(115a) 및 스페이서 절연막패턴(119a)을 차단 마스크로, 상기 반도체기판(101)의 표면, 예를 들어 전하 차단영역(charge blocking area)(101a)에 고농도 불순물을 이온주입하여, 상기 게이트전극(115a) 양측 아래의 반도체기판(101) 내에 소스영역(121a) 및 드레인영역 (121b)을 형성함으로써, 본 발명에 따른 전하 트랩용 메모리 소자를 제조한다.
도 4에 도시된 바와 같이, 상기 공정 순으로 제조된 전하 트랩용 메모리 소자의 경우에, 드레인 전압(Vd)에 따른 드레인 전류(Id)의 변화를 비교해 본 결과 전하(charge)를 차징(charging)하기 전보다 전하를 차징한 이후에 드레인 전류(Id)가 크게 나타남을 알 수 알 수 있다. 특히, 드레인 전압(Vd)이 약 0.3 V 이상으로 증가할수록 차징 후의 드레인 전류(Id) 값이 차징 전의 드레인 전류(Id) 값보다 증가하는 것을 알 수 있다.
이상에서와 같이, 본 발명에 따른 전하 트랩형 메모리소자 및 그 제조방법에 따르면, 트렌치 내부에 매립되는 소자분리막, 즉 질화막에 전하(charge)를 차징 함으로써, 전하를 차징후의 드레인 전류 값이 전하를 차징하기 전보다 증가하는 특성을 갖는 트랜지스터 제작이 가능하여, CMOS를 이용한 메모리 소자에 적용이 적합하다.
이상에서 본 발명의 바람직한 실시 예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다.
따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
101: 반도체기판 105: 트렌치(trench)
107: 측벽산화막 109a: 라이너 질화막
111a: 소자분리막 113a: 게이트절연막패턴
115a: 게이트전극 119a: 스페이서절연막패턴
121a: 소스영역 121b: 드레인영역

Claims (8)

  1. 반도체기판;
    상기 반도체기판 내부에 형성되고, 소자 절연 영역을 정의해 주는 트렌치;
    상기 트렌치 내부 표면에 형성된 측벽산화막;
    상기 트렌치 내부의 측벽산화막 표면에 형성되고 소스영역 및 드레인영역을 통해 전하(charge)가 차징(charging)되는 라이너 질화막;
    상기 트렌치 내부에 충진된 소자분리막; 및
    전하 차단 영역을 포함하여 구성되는 메모리 소자.
  2. 제1 항에 있어서, 상기 라이너 질화막은 인장응력을 갖고 50 ∼200 A 두께를 갖는 것을 특징으로 하는 메모리 소자.
  3. 제1 항에 있어서, 상기 전하차단영역은 상기 소자분리막의 외주변에 있는 반도체기판 부분인 것을 특징으로 하는 메모리 소자.
  4. 제1 항에 있어서, 제1 항에 있어서, 상기 라이너 질화막은 Si3N, Si3N2 또는 Si3N3 중에서 어느 하나인 것을 특징으로 하는 메모리 소자.
  5. 반도체기판 내부에 소자 절연 영역을 정의해 주는 트렌치를 형성하는 단계;
    상기 트렌치 내부 표면에 측벽산화막을 형성하는 단계;
    상기 트렌치 내부의 측벽산화막 표면에 소스영역 및 드레인영역을 통해 전하(charge)가 차징(charging)되는 라이너 질화막을 형성하는 단계;
    상기 트렌치 내부에 소자분리막을 매립하는 단계;
    상기 트렌치 사이의 반도체기판 표면에 게이트절연막패턴과 게이트전극을 형성하는 단계; 및
    상기 게이트전극 양측 아래의 반도체기판 내에 상기 소스영역과 드레인영역을 형성하는 단계를 포함하여 구성되는 메모리 소자 제조방법.
  6. 제5 항에 있어서, 상기 라이너 질화막은 인장 응력을 갖고 50 ∼200 A 두께를 갖는 것을 특징으로 하는 메모리 소자 제조방법.
  7. 제5 항에 있어서, 상기 소자분리막의 외주변에 있는 반도체기판 부분은 전하가 차징되는 것을 차단하는 전하차단영역인 것을 특징으로 하는 메모리 소자 제조방법.
  8. 제5 항에 있어서, 상기 라이너 질화막은 Si3N, Si3N2 또는 Si3N3 중에서 어느 하나인 것을 특징으로 하는 메모리 소자 제조방법.
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CN112002694B (zh) * 2020-10-27 2021-02-12 晶芯成(北京)科技有限公司 Sonos存储器及其制造方法

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