TWI478325B - 非揮發性記憶體元件及其製作方法 - Google Patents

Description

非揮發性記憶體元件及其製作方法

本發明係關於一種非揮發性記憶體元件及其製作方法，尤指一種整合閘極後製流程(gate last process)與高介電常數介電層後製流程(high K last process)的非揮發性記憶體元件及其製作方法。

記憶體元件一般分為揮發性記憶體元件與非揮發性記憶體元件兩種。非揮發性記憶體元件快由於具有不因電源供應中斷而造成儲存資料遺失之特性，因此被廣泛使用在行動電話(mobile phone)、數位相機(digital camera)、遊戲機(video player)、個人數位助理(personal digital assistant,PDA)等電子產品中。

其中，電熔絲記憶元件(e-fuse memory)即為一種非揮發性記憶體元件。以電熔絲記憶元件為例。電熔絲記憶元件主要包括至少一具有低電阻的電熔絲，例如設置於一晶片上的一多晶矽層。此電熔絲可透過一編程(program)而提高其電阻值或中斷導通，例如藉由外加一高電壓。並且，對於編程後的電熔絲記憶元件，具有低電阻值的電熔絲可代表邏輯0，而具有高電阻值的電熔絲可代表邏輯1。據此，電熔絲記憶元件可作為一非揮發性記憶體元件。

然而，在以閘極後製流程製作的晶片中，原本閘極結構中的多晶矽層將會被移除，而無法提供習知的電熔絲記憶體元件所需的多晶矽層。因此，需要一種新的非揮發性記憶體元件，以搭配閘極後製流程，來取代習知的電熔絲記憶體元件。

本發明之目的之一在於提供一種非揮發性記憶體元件及其製作方法，以解決習知技術所面臨之限制與缺點。

本發明之一較佳實施例提供一種非揮發性記憶體元件。此非揮發性記憶體元件包括一基底、一第一堆疊閘結構、以及一源極區與一汲極區。其中，基底上定義有一記憶單元區，且第一堆疊閘結構係設置於虛置閘極基底之虛置閘極記憶單元區上。再者，第一堆疊閘結構由下而上依序包括一穿隧介電層、一電荷儲存層、一閘間介電層、以及一第一金屬閘極。此外，源極區與汲極區係分別設置於第一堆疊閘結構之相對兩側之基底中。

本發明之另一較佳實施例提供一種非揮發性記憶體元件之製作方法。此非揮發性記憶體元件之製作方法，包括下列步驟。首先，提供一基底。接著，於基底上形成一穿隧介電層，且於穿隧介電層上形成一虛置閘極。隨後，於虛置閘極周圍形成一層間介電層，且移除虛置閘極以形成一開口。之後，於開口之內側壁上形成一電荷儲存層，且電荷儲存層覆蓋穿隧介電層。然後，於電荷儲存層上形成一閘間介電層，且於閘間介電層上形成一金屬閘極。

本發明之非揮發性記憶體元件及其製作方法，利用第一堆疊閘結構中的金屬閘極作為控制閘極，可有效降低非揮發性記憶體元件的電阻。並且，由於電阻值的降低，可進一步縮小非揮發性記憶體元件的元件尺寸。

在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域中具有通常知識者應可理解，製作商可能會用不同的名詞來稱呼同樣的元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區別元件的方式，而是以元件在功能上的差異來作為區別的基準。在通篇說明書及後續的申請專利範圍當中所提及的「包括」係為一開放式的用語，故應解釋成「包括但不限定於」。此外，需注意的是圖式僅以說明為目的，並未依照原尺寸作圖，且圖式中相同的元件或部位沿用相同的符號來表示。

請參閱第1圖至第9圖，第1圖至第9圖繪示了本發明第一較佳實施例製作非揮發性記憶體元件之示意圖。如第1圖所示，首先提供一基底10，在本較佳實施例中，基底10係為一半導體基底，例如一矽基底、含矽基底、或一絕緣層上覆矽(silicon-on-insulator；SOI)基底等。但基底10並不以此為限，而可以其他合適的材質組成。基底10上定義有一記憶單元區101與一控制元件區102。其中，記憶單元區101可用來設置大量的記憶體單元，而控制元件區102可用來放置各式控制元件，例如週邊電路(peripheral circuit)或輸入或輸出(input/output,I/O)元件等。下文將於記憶單元區101形成至少一記憶體單元，且於控制元件區102中形成至少一N型金氧半導體電晶體與一P型金氧半導體電晶體，來詳述本發明的非揮發性記憶體元件及其製作方法。此外，基底10中包括至少一絕緣區域103，如淺溝隔離(shallow trench isolation,STI)結構，用以隔離不同的電晶體等元件。並且，基底10中不同區域分別具有P型井區104與N型井區105。

如第1圖所示，接著在基底10表面形成一介電層(dielectric layer)。其中，位於記憶單元區101的介電層作為一穿隧介電層(tunneling dielectric layer)111，而位於控制元件區102的介電層作為輸入或輸出閘極介電層(IOGOX)112。值得注意的是，由於後續應用上的差異，可透過製程參數的調整，使穿隧介電層111的厚度小於閘極介電層112的厚度。在本較佳實施例中，介電層可包括二氧化矽層或氮氧化矽層等介電材料。另外，可於介電層上選擇性地形成一阻絕層(barrier layer)12，用以於後續製程中保護介電層。然後，於阻絕層12上形成一多晶矽層13。多晶矽層13係用來做為一犧牲層，可包括不具有任何摻質(undoped)的多晶矽材料、具有摻質的多晶矽材料、非晶矽或其他材料。

隨後，形成一圖案化光阻層(圖未示)在多晶矽層13上，並利用圖案化光阻層當作遮罩進行一圖案轉移製程，以單次蝕刻或逐次蝕刻步驟去除部分的多晶矽層13、阻絕層12、穿隧介電層111、以及閘極介電層112，並剝除此圖案化光阻層。據此，如第2圖所示，在記憶單元區101之穿隧介電層111上形成一第一虛置閘極15，並且在控制元件區102之閘極介電層112上形成兩第二虛置閘極16、17。

如第3圖所示，選擇性利用至少一遮罩(圖未示)進行至少一輕摻雜製程，以於基底10中形成所需的輕摻雜源極區106與輕摻雜汲極區107。舉例來說，本較佳實施例中係將N型摻質分別植入第一虛置閘極15兩側的基底10中與第二虛置閘極16兩側的基底10中，並且將P型摻質植入第二虛置閘極17兩側的基底10中。接下來，分別於第一虛置閘極15與兩第二虛置閘極16、17之周圍側壁上形成至少一間隙壁18。其中，間隙壁18可包括氧矽化合物或氮矽化合物等材料所組成之單一材料層或多層結構，其形成的方法可以是一熱氧化製程、或一化學氣相沉積(chemical vapor deposition,CVD)製程或其它合適的製程。

再者，於形成間隙壁18之後，利用不同的遮罩(圖未示)分別進行P型與N型的重摻雜離子佈植製程，將摻質植入基底10中，以分別形成所需的源極區108以及汲極區109。源極區108與汲極區109之形成方式類似上述形成輕摻雜源極區106與輕摻雜汲極區107的作法，惟源極區108與汲極區109之離子佈植製程之摻質濃度較高，故不再贅述。此外，在完成源極區與汲極區的摻雜後，可選擇性地對基底10進行一活化(activation)製程，例如一快速升溫退火(rapid thermal process,RTP)製程，用以活化輕摻雜源極區106、輕摻雜汲極區107、源極區18、以及汲極區20內的摻質，並同時修補基底10表面的晶格結構。然後再選擇性一自對準金屬矽化(salicide)製程。

之後，如第3圖所示，形成一層間介電層(interlayer dielectric layer)19。舉例來說，可先於基底10上全面沉積一層間介電材料(圖未示)，並覆蓋第一虛置閘極15與第二虛置閘極16、17，再進行一化學機械研磨(chemical mechanical polishing,CMP)製程或一蝕刻製程，以去除部分的層間介電層19，並使多晶矽層13頂部約略切齊於層間介電層19表面。其中，層間介電層19可包括氮化物、氧化物、碳化物、低介電係數材料其中之一或其組合。然後，全面地形成一遮罩層14。此遮罩層14可包括二氧化矽、氮化矽、碳矽化合物或氮氧矽化合物等材料。

接著，可先覆蓋一圖案化光阻層(圖未示)於記憶單元區101以外的區域，再利用蝕刻製程去除記憶單元區101之遮罩層14，以暴露出多晶矽層13。隨後，進行一乾蝕刻或濕蝕刻製程，例如利用氨水(ammonium hydroxide,NH₄ OH)或氫氧化四甲銨(Tetramethylammonium Hydroxide,TMAH)等蝕刻溶液來去除記憶單元區101中的多晶矽層13與阻絕層12，但不蝕刻穿隧介電層111。據此，如第4圖所示，可於記憶單元區101中形成一開口21。

並且，如第4圖所示，於基底10上全面覆蓋一電荷儲存層40，其中電荷儲存層40可包括導電材料或非導電材料。在本較佳實施例中，電荷儲存層40係由非導電材料組成，用以作為一電荷束縛層(charge trap layer)。再者，本較佳實施例之電荷儲存層40可包括至少一高介電常數材料，例如二氧化鉿(HfO₂ )、三氧化二鑭(La₂ O₃ )、二氧化鋯(ZrO₂ )、二氧化鈰(CeO₂ )、二氧化鈦(TiO₂ )、三氧化鎢(WO₃ )、五氧化二鑭(Ta₂ O₅ )等高介電常數材料或其組合。據此，電荷儲存層40係設置於開口21之內側壁上，且電荷儲存層40覆蓋穿隧介電層111，並沿著間隙壁18之側壁向上延伸，而構成一U型的剖面結構。接著，於電荷儲存層40之表面上選擇性地覆蓋一氮化矽層41。因此，氮化矽層41同樣與電荷儲存層40具有U型的剖面結構。此氮化矽層41係用以保護電荷儲存層40，避免電荷儲存層40受到其他物質的影響，例如氧原子等。

接下來，如第5圖所示，先覆蓋一圖案化光阻層31於記憶單元區101上，再利用蝕刻製程去除控制元件區102上的氮化矽層41、電荷儲存層40、與遮罩層14，以暴露出第二虛置閘極16、17的多晶矽層13。隨後，進行如前文所述之乾蝕刻或濕蝕刻製程，去除控制元件區102中的多晶矽層13與阻絕層12，但不蝕刻閘極介電層112，以於控制元件區102中形成至少兩開口22、23。

如第6圖所示，移除第5圖中的圖案化光阻層31，再次全面沉積另一高介電常數介電層42，且覆蓋於開口21、22、23之內側壁上。同樣的，此高介電常數介電層42之材料可包括前文所述之高介電常數材料，故不再贅述。在本較佳實施例中，氮化矽層41與高介電常數介電層42係構成記憶單元區101內的閘間介電層(inter-gate dielectric layer)。換言之，閘間介電層包括氮化矽層41與高介電常數介電層42，且高介電常數介電層42覆蓋氮化矽層41。之後，於高介電常數介電層42上，依序全面沉積一氮化鈦層43與一氮化鉭層44。

隨後，如第7圖所示，全面形成一氮化鈦層45，再形成一圖案化光阻層32，設置於部分控制元件區102之氮化鈦層45上。更明確的說，圖案化光阻層32係暴露出記憶單元區101的區域，以及暴露出部分控制元件區102中作為P型金氧半導體電晶體的區域。如第8圖所示，先移除未被圖案化光阻層32遮蔽之氮化鈦層45，再移除圖案化光阻層32，並接著全面形成一鋁化鈦層46。至此，位於記憶單元區101的阻障金屬層已完成，此阻障金屬層由下而上依序包括氮化鈦層43、氮化鉭層44、以及鋁化鈦層46。並且，位於控制元件區102的功函數金屬層亦已完成。其中，設置於開口22中用以作為N型金氧半導體電晶體的功函數金屬層，由下而上依序包括氮化鈦層43、氮化鉭層44、以及鋁化鈦層46；而設置於開口23中用以作為P型金氧半導體電晶體的功函數金屬層，由下而上依序包括氮化鈦層43(又稱為第一氮化鈦層)、氮化鉭層44、氮化鈦層45(又稱為第二氮化鈦層)、以及鋁化鈦層46。在本較佳實施例中，功函數金屬層中的各層亦皆具有U型的剖面結構。

值得注意的是，在本較佳實施例中，位於記憶單元區101的記憶體單元係使用N型通道，故記憶單元區101的阻障金屬層係與控制元件區102中N型金氧半導體電晶體的功函數金屬層一起製作，而控制元件區102中P型金氧半導體電晶體的功函數金屬層係另外製作。但本發明並不限於此較佳實施例，例如記憶單元區101的阻障金屬層可與控制元件區102中P型金氧半導體電晶體的功函數金屬層一起製作。

如第9圖所示，沉積一閘極金屬層(圖未示)，填滿開口21、22與23，以於記憶單元區101形成一第一金屬閘極47，且於控制元件區102形成兩第二金屬閘極48。再者，進行化學機械研磨製程或一蝕刻製程，以去除部分的閘極金屬層、阻障金屬層，功函數金屬層、閘間介電層、以及電荷儲存層40，並使開口21、22與23內之材質約略切齊於層間介電層19表面。但本發明並不限於上述的製作方式。舉例來說，可先去除部分的阻障金屬層、功函數金屬層、閘間介電層、以及電荷儲存層40，再於開口21、22與23內填入閘極金屬層，來形成第一金屬閘極47與兩第二金屬閘極48。在本較佳實施例中，此閘極金屬層之材質為鋁，但不以此為限，而可以為其他合適的金屬材質或導電材料。再者，可進行一鋁處理製程，以分別於第一金屬閘極47與第二金屬閘極48頂部中形成一鈦鋁氧化物(titanium aluminum oxide,TiAlO)49。

至此，如第9圖所示，位於記憶單元區101的第一堆疊閘結構51已完成，且位於控制元件區102的兩第二堆疊閘結構52與53亦已完成。其中，第一堆疊閘結構51包括穿隧介電層111、電荷儲存層40、閘間介電層、阻障金屬層、以及第一金屬閘極47；第二堆疊閘結構52與53分別包括穿隧介電層111、高介電常數介電層42、功函數金屬層、以及第二金屬閘極48，其中第二堆疊閘結構52與53具有不同的功函數金屬層。此外，阻障金屬層係設置於第一金屬閘極47的下方，並沿著第一金屬閘極47之側壁向上延伸，而具有U型的剖面結構。同樣的，功函數金屬層亦設置於第二金屬閘極48的下方，並沿著第二金屬閘極48之側壁向上延伸。據此，本發明之第一堆疊閘結構51可實現儲存一個位元(one-bit)或兩個位元(twin-bit)的資料。以儲存兩個位元(twin-bit)的運作方式為例，第一堆疊閘結構51的電荷儲存層40，可藉由外加電壓於源極與汲極，驅使電子分別由輕摻雜源極區106與輕摻雜汲極區107，通過穿隧介電層111，進而束縛於電荷儲存層40靠近輕摻雜源極區106與輕摻雜汲極區107的兩側中。並且，後續可藉由源極與汲極間電壓與電流間的關係，判斷出電荷儲存層40兩側的電子束縛情況，藉以得之資料儲存資訊。此外，請繼續參閱第9圖，基底10包含一表面 110，氮化矽層41與高介電常數介電層42皆位在表面110之上，氮化矽層41與高介電常數介電層42係構成記憶單元區101內的閘間介電層，也就是說閘間介電層完全位在表面110之上，摻雜源極區106與輕摻雜汲極區107皆位在表面110之下。

上述這些製程的進行順序均可依製程需求改變或調整。舉例來說，第一較佳實施例係於形成層間介電層19之前，於虛置閘極之周圍側壁形成一間隙壁18。但是，於其他實施例中，間隙壁18相關的製程順序可改變。請參閱第10圖，第10圖繪示了本發明第二較佳實施例製作非揮發性記憶體元件之示意圖。如第10圖所示，在第二較佳實施例中，層間介電層19係直接形成於各虛置閘極之周圍側壁。接著，移除虛置閘極，以於層間介電層19中形成複數個開口21、22與23。之後，在形成電荷儲存層之前，分別於開口21、22與23之內側壁上形成至少一間隙壁18。第二較佳實施例之後續步驟大體上與第一較佳實施例相同，也就是依序於開口21、22與23內形成電荷儲存層、閘間介電層、阻障金屬層、以及第一金屬閘極等複數層結構，在此不再贅述。

綜上所述，本發明係例用閘極後製流程與高介電常數介電層後製流程，來製作非揮發性記憶體元件。並且，本發明之非揮發性記憶體元件，利用第一堆疊閘結構中的金屬閘極作為控制閘極，可有效降低電阻值，且因為電阻值的降低，可在一定的電阻值範圍內進一步縮小元件尺寸。再者，利用高介電常數介電層作為一電荷儲存 層，可使非揮發性記憶體元件在較低的電壓下具有較高的電場。此外，位於記憶單元區的第一堆疊閘結構與位於控制元件區的第二堆疊閘結構，可以搭配一同製作，有效的節省製作成本。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

10‧‧‧基底

101‧‧‧記憶單元區

102‧‧‧控制元件區

103‧‧‧絕緣區域

104‧‧‧P型井區

105‧‧‧N型井區

106‧‧‧輕摻雜源極區

107‧‧‧輕摻雜汲極區

108‧‧‧源極區

109‧‧‧汲極區

111‧‧‧穿隧介電層

112‧‧‧閘極介電層

12‧‧‧阻絕層

13‧‧‧多晶矽層

14‧‧‧遮罩層

15‧‧‧第一虛置閘極

16、17‧‧‧第二虛置閘極

18‧‧‧間隙壁

19‧‧‧層間介電層

21、22、23‧‧‧開口

31、32‧‧‧圖案化光阻層

40‧‧‧電荷儲存層

41‧‧‧氮化矽層

42‧‧‧高介電常數介電層

43、45‧‧‧氮化鈦層

44‧‧‧氮化鉭層

46‧‧‧鋁化鈦層

47‧‧‧第一金屬閘極

48‧‧‧第二金屬閘極

49‧‧‧鈦鋁氧化物

51‧‧‧第一堆疊閘結構

52、53‧‧‧第二堆疊閘結構

110‧‧‧表面

第1圖至第9圖繪示了本發明第一較佳實施例製作非揮發性記憶體元件之示意圖。

第10圖繪示了本發明第二較佳實施例製作非揮發性記憶體元件之示意圖。

10．．．基底

101．．．記憶單元區

102．．．控制元件區

103．．．絕緣區域

104．．．P型井區

105．．．N型井區

106．．．輕摻雜源極區

107．．．輕摻雜汲極區

108．．．源極區

109．．．汲極區

111．．．穿隧介電層

112．．．閘極介電層

18．．．間隙壁

19．．．層間介電層

40．．．電荷儲存層

41．．．氮化矽層

42．．．高介電常數介電層

43、45．．．氮化鈦層

44．．．氮化鉭層

46．．．鋁化鈦層

47．．．第一金屬閘極

48．．．第二金屬閘極

49．．．鈦鋁氧化物

51．．．第一堆疊閘結構

52、53．．．第二堆疊閘結構

Claims (20)

1. 一種非揮發性記憶體元件，包括：一基底，該基底上定義有一記憶單元區，該基底包含一表面；一第一堆疊閘結構，設置於該基底之該記憶單元區上，該第一堆疊閘結構由下而上依序包括：一穿隧介電層；一電荷儲存層；一閘間介電層，其中該閘間介電層構成一U型的剖面結構並且該閘間介電層完全位在該表面之上；以及一第一金屬閘極；以及一源極區與一汲極區，分別設置於該第一堆疊閘結構之相對兩側之該基底中，其中該源極區和該汲極區位在該表面之下。
2. 如請求項第1項所述之非揮發性記憶體元件，其中該電荷儲存層包括一高介電常數材料。
3. 如請求項第1項所述之非揮發性記憶體元件，其中該非揮發性記憶體元件另包括一間隙壁設置於該第一堆疊閘結構之周圍。
4. 如請求項第3項所述之非揮發性記憶體元件，其中該電荷儲存層覆蓋該穿隧介電層，且該電荷儲存層沿著該間隙壁之側壁向上延伸。
5. 如請求項第4項所述之非揮發性記憶體元件，其中該閘間介電層覆蓋該電荷儲存層。
6. 如請求項第1項所述之非揮發性記憶體元件，其中該第一堆疊閘結構另包括一阻障金屬層，設置於該第一金屬閘極與該閘間介電層之間。
7. 如請求項第6項所述之非揮發性記憶體元件，其中該阻障金屬層係設置於該第一金屬閘極的下方，且該阻障金屬層沿著該第一金屬閘極之側壁向上延伸。
8. 如請求項第1項所述之非揮發性記憶體元件，其中該閘間介電層包括一氮化矽層與一高介電常數介電層，且該高介電常數介電層覆蓋該氮化矽層。
9. 如請求項第1項所述之非揮發性記憶體元件，其中該阻障金屬層由下而上依序包括一氮化鈦層、一氮化鉭層、以及一鋁化鈦層。
10. 如請求項第1項所述之非揮發性記憶體元件，其中該第一金屬閘極包括鋁。
11. 如請求項第1項所述之非揮發性記憶體元件，其中該基底上另 定義有一控制元件區，且該非揮發性記憶體元件另包括一第二堆疊閘結構，設置於該基底之該控制元件區上。
12. 如請求項第11項所述之非揮發性記憶體元件，其中該第二堆疊閘結構由下而上依序包括：一閘極介電層；一高介電常數介電層；一功函數金屬層；以及一第二金屬閘極，其中該功函數金屬層係設置於該第二金屬閘極的下方，且該功函數金屬層沿著該第二金屬閘極之側壁向上延伸。
13. 如請求項第12項所述之非揮發性記憶體元件，其中該第二金屬閘極係設置於該高介電常數介電層的兩部份之間。
14. 如請求項第12項所述之非揮發性記憶體元件，其中該功函數金屬層由下而上依序包括一氮化鈦層、一氮化鉭層、以及一鋁化鈦層，且該第二金屬閘極包括鋁。
15. 如請求項第12項所述之非揮發性記憶體元件，其中該功函數金屬層由下而上依序包括一第一氮化鈦層、一氮化鉭層、一第二氮化鈦層、以及一鋁化鈦層，且該第二金屬閘極包括鋁。
16. 一種非揮發性記憶體元件之製作方法，包括：提供一基底；於該基底上形成一穿隧介電層，且於該穿隧介電層上形成一虛置閘極；於該虛置閘極周圍形成一層間介電層，且移除該虛置閘極以形成一開口；於該開口之內側壁上以及該穿隧介電層上形成一電荷儲存層；以及於該電荷儲存層上形成一閘間介電層，且於該閘間介電層上形成一金屬閘極。
17. 如請求項第16項所述之製作方法，其中該電荷儲存層包括一高介電常數材料。
18. 如請求項第16項所述之製作方法，另包括於該虛置閘極之相對兩側之該基底中分別形成一源極區與一汲極區。
19. 如請求項第16項所述之製作方法，其中形成該層間介電層之前，該製作方法另包括於該虛置閘極之周圍形成一間隙壁。
20. 如請求項第16項所述之製作方法，其中形成該電荷儲存層之前，該製作方法另包括於該開口之內側壁上形成一間隙壁。