CN115249711A - 单次可编程存储器元件 - Google Patents
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Abstract
本发明公开一种单次可编程存储器元件，该半导体元件主要包含输入/输出区、单次可编程电容区以及核心区定义于基底上，一第一金属栅极设于输入/输出区且第一金属栅极包含第一高介电常数介电层，一第二金属栅极设于单次可编程电容区以及一第三金属栅极设于核心区，其中第三金属栅极包含第三高介电常数介电层与该第一高介电常数介电层且该第三高介电常数介电层包含I形。
Description
技术领域
本发明涉及一种半导体元件，尤指一种包含金属栅极的单次可编程存储器元件。
背景技术
半导体存储装置已经普遍用于各种电子装置。举例来说，非挥发性存储器广泛用于移动电话、数字相机、个人数字助理移动运算装置以及其他应用。一般来说，非挥发性存储器主要包含多次可编程(multi-time programmable,MTP)存储器以及单次可编程(one-time programmable,OTP)存储器。相较于可复写(rewritable)式存储器，单次可编程存储器具有较低的制造成本和存储数据不易遗失的优点。然而，单次可编程存储器仅能进行一次性的数据烧写，一旦指定存储区块内的特定几个存储单元的位元经由一次性数据写入程序而被改写，指定存储区块内的该些特定存储单元便无法被再次执行数据烧绿。
由于现行单次可编程存储器元件仍有在读取模式下较弱读取电流以及在程序模式下具有较长应力时间(stress time)等缺点，因此如何改良现有单次可编程存储器元件架构以解决上述问题即为现今一重要课题。
发明内容
本发明一实施例揭露一种半导体元件，其主要包含输入/输出区、单次可编程电容区以及核心区定义于基底上，一第一金属栅极设于输入/输出区且第一金属栅极包含第一高介电常数介电层，一第二金属栅极设于单次可编程电容区以及一第三金属栅极设于核心区，其中第三金属栅极包含第三高介电常数介电层与该第一高介电常数介电层且该第三高介电常数介电层包含I形。
本发明另一实施例揭露一种半导体元件，其主要包含输入/输出区、单次可编程电容区以及核心区定义于基底上，一第一金属栅极设于输入/输出区且第一金属栅极包含第一高介电常数介电层，一第二金属栅极设于单次可编程电容区以及一第三金属栅极设于核心区，其中第三金属栅极包含第三高介电常数介电层与该第一高介电常数介电层且该第三高介电常数介电层包含U形。
附图说明
图1为本发明一实施例的一半导体元件的上视图；
图2至图4为图1中各区域制作半导体元件的剖面示意图；
图5为本发明一实施例的一半导体元件的结构示意图；
图6为本发明一实施例的一半导体元件的结构示意图；
图7为本发明一实施例的一半导体元件的结构示意图。
主要元件符号说明
12:基底
14:输入/输出区
16:核心区
18:单次可编程电容区
20静态随机存去存储器区
22单元区
24:周边区
26:单元区
28:周边区
30:浅沟隔离
32:栅极结构
34:栅极结构
36:栅极结构
38:栅极结构
40:栅极介电层
42:高介电常数介电层
44:栅极材料层
46:间隙壁
48:掺杂区
50:层间介电层
52:功函数金属层
54:低阻抗金属层
56:硬掩模
58:层间介电层
60:接触插塞
具体实施方式
请参照图1至图4，图1至图4为本发明一实施例制作半导体元件的方法示意图，其中图1为本发明一实施例的一半导体元件的上视图而图2至图4则为图1中各区域制作半导体元件的剖面示意图。如图1至图2所示，首先提供一基底12，例如一硅基底或硅覆绝缘(silicon-on-insulator,SOI)基板并于基底上定义输入/输出区14、核心区16、单次可编程电容区18以及静态随机存去存储器区20，其中单次可编程电容区18可细部包含单元区22与周边区24，且静态随机存去存储器区20可同样包含单元区26与周边区28。
在本实施例中输入/输出区14与核心区16中较佳于后续制作工艺中制备例如金属氧化物半导体晶体管而单次可编程电容区18中则较佳制备金属氧化物半导体晶体管与单次可编程电容的整合结构。另外由于本发明的重点在于将金属栅极结构整合至输入/输出区14、核心区16以及单次可编程电容区18三者，因次静态随机存去存储器区20的元件较佳不显示于后续制作工艺中。接着形成浅沟隔离(shallow trench isolation,STI)30于输入/输出区14、核心区16以及单次可编程电容区18的基底12内，再进行一离子注入制作工艺将N型或P型掺质注入基底12内，以于各区域中的基底12内形成阱区。
接着形成一栅极结构32于输入/输出区14、一栅极结构34于核心区16，以及栅极结构36与栅极结构38于单次可编程电容区18。在本实施例中，上述栅极结构32、34、36、38的制作方式可依据制作工艺需求以先栅极(gate first)制作工艺、后栅极(gate last)制作工艺的先高介电常数介电层(high-k first)制作工艺以及后栅极制作工艺的后高介电常数介电层(high-k last)制作工艺等方式制作完成。以本实施例的先高介电常数介电层制作工艺为例，可先依序形成一由氧化硅、氮氧化硅(silicon oxynitride,SiON)、碳氧化硅(silicon oxycarbide,SiOC)或氟氧化硅(silicon oxyfluoride,SiOF)所构成的栅极介电层40或介质层、一高介电常数介电层42、一由多晶硅所构成的栅极材料层44以及一选择性硬掩模(图未示)于基底12上，并利用一图案化光致抗蚀剂(图未示)当作掩模进行一图案转移制作工艺，以单次蚀刻或逐次蚀刻步骤，去除部分栅极材料层44、部分高介电常数介电层42以及部分栅极介电层40，然后剥除图案化光致抗蚀剂，以于基底12上形成由图案化的栅极介电层40、图案化的高介电常数介电层42以及图案化的栅极材料层44所构成的栅极结构32、34、36、38。
在本实施例中，高介电常数介电层42包含介电常数大于4的介电材料，例如选自氧化铪(hafnium oxide,HfO2)、硅酸铪氧化合物(hafnium silicon oxide,HfSiO4)、硅酸铪氮氧化合物(hafnium silicon oxynitride,HfSiON)、氧化铝(aluminum oxide,Al2O3)、氧化镧(lanthanum oxide,La2O3)、氧化钽(tantalum oxide,Ta2O5)、氧化钇(yttrium oxide,Y2O3)、氧化锆(zirconium oxide,ZrO2)、钛酸锶(strontium titanate oxide,SrTiO3)、硅酸锆氧化合物(zirconium silicon oxide,ZrSiO4)、锆酸铪(hafnium zirconium oxide,HfZrO4)、锶铋钽氧化物(strontium bismuth tantalate,SrBi2Ta2O9,SBT)、锆钛酸铅(leadzirconate titanate,PbZrxTi1-xO3,PZT)、钛酸钡锶(barium strontium titanate,BaxSr1- xTiO3,BST)、或其组合所组成的群组。
值得注意的是，本实施例中核心区16与单次可编程电容区18中的栅极介电层40较佳具有相同厚度但两者的厚度又分别小于输入/输出区14中栅极介电层40厚度。举例来说，输入/输出区14中栅极介电层40的厚度较佳约介于25埃至45埃或最佳约35埃，核心区16的栅极介电层40厚度约介于10埃至20埃或最佳约15埃，而单次可编程电容区18的栅极介电层40厚度同样约介于10埃至20埃或最佳约15埃。此外输入/输出区14、核心区16以及单次可编程电容区18中的高介电常数介电层40较佳具有相同厚度例如但不局限于13埃至23埃或最佳18埃。
依据本发明一实施例，在上述各区中制作具有不同厚度栅极介电层40的步骤可先全面形成一栅极介电层(图未示)于输入/输出区14、核心区16以及单次可编程电容区18，形成一图案化掩模(图未示)覆盖核心区16与单次可编程电容区18，再形成另一栅极介电层于输入/输出区14的栅极介电层上。如此核心区16与单次可编程电容区18的整体栅极介电层厚度便分别低于输入/输出区14的整体栅极介电层40厚度。此外，依据本发明另一实施例，可先全面形成一栅极介电层(图未示)于输入/输出区14、核心区16以及单次可编程电容区18，形成一图案化掩模(图未示)覆盖输入/输出区14，再利用例如蚀刻制作工艺去除核心区16与单次可编程电容区18的部分栅极介电层使核心区16与单次可编程电容区18剩余的栅极介电层厚度分别低于输入/输出区14的栅极介电层40厚度，这些变化型均属本发明所涵盖的范围。
然后在各栅极结构32、34、36、38侧壁形成至少一间隙壁46，并于栅极结构32、34、36、38一侧或两侧的基底12内中形成掺杂区48或源极/漏极区域。在本实施例中，间隙壁46可为单一间隙壁或复合式间隙壁，例如可细部包含一偏位间隙壁与一主间隙壁。其中偏位间隙壁与主间隙壁可包含相同或不同材料，且两者均可选自由氧化硅、氮化硅、氮氧化硅以及氮碳化硅所构成的群组。掺杂区48或源极/漏极区域可依据所置备晶体管的导电型式而包含不同掺质，例如可包含P型掺质或N型掺质。
需注意的是，上述实施例虽较佳于形成栅极结构32、34、36、38之后才形成掺杂区48，但为了使掺杂区48能更延伸至栅极结构38正下方的位置，本发明其他实施例又可选择先形成栅极结构32、34、36，形成掺杂区48于栅极结构32、34、36两侧之后再形成栅极结构38。此外，依据本发明又一实施例，可选择形成栅极结构32、34、36、38，形成一图案化掩模(图未示)覆盖栅极结构32、34、36，以斜角离子注入制作工艺将离子注入栅极结构38正下方的基底12内形成部分掺杂区48，去除图案化掩模，再进行另一离子注入制作工艺于栅极结构32、34、36两侧的基底12内分别形成所有掺杂区48，这些变化型均属本发明所涵盖的范围。
如图3所示，接着可形成一层间介电层50于栅极结构32、34、36、38与浅沟隔离30上，并进行一平坦化制作工艺，例如利用化学机械研磨(chemical mechanical polishing,CMP)去除部分层间介电层50并暴露出由多晶硅材料所构成的栅极材料层44，使各栅极材料层44上表面与层间介电层50上表面齐平。随后进行一金属栅极置换制作工艺将栅极结构32、34、36、38转换为金属栅极。例如可先选择性形成一图案化掩模(图未示)盖住栅极结构32、34、36、38，再进行一选择性的干蚀刻或湿蚀刻制作工艺，例如利用氨水(ammoniumhydroxide,NH4OH)或氢氧化四甲铵(Tetramethylammonium Hydroxide,TMAH)等蚀刻溶液来去除栅极结构32、34、36、38中的栅极材料层44以于层间介电层50中形成凹槽(图未示)。之后依序形成包含功函数金属层52与低阻抗金属层54的导电层于凹槽内，并再搭配进行一平坦化制作工艺使U型功函数金属层52与低阻抗金属层54的表面与层间介电层50表面齐平。
在本实施例中，功函数金属层52较佳用以调整形成金属栅极的功函数，使其适用于N型晶体管(NMOS)或P型晶体管(PMOS)。若晶体管为N型晶体管，功函数金属层52可选用功函数为3.9电子伏特(eV)～4.3eV的金属材料，如铝化钛(TiAl)、铝化锆(ZrAl)、铝化钨(WAl)、铝化钽(TaAl)、铝化铪(HfAl)或TiAlC(碳化钛铝)等，但不以此为限；若晶体管为P型晶体管，功函数金属层52可选用功函数为4.8eV～5.2eV的金属材料，如氮化钛(TiN)、氮化钽(TaN)或碳化钽(TaC)等，但不以此为限。功函数金属层52与低阻抗金属层54之间可包含另一阻障层(图未示)，其中阻障层的材料可包含钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等材料。低阻抗金属层54则可选自铜(Cu)、铝(Al)、钨(W)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide，CoWP)等低电阻材料或其组合。由于依据金属栅极置换制作工艺将虚置栅极转换为金属栅极是此领域者所熟知技术，在此不另加赘述。接着可去除部分功函数金属层52与部分低阻抗金属层54形成凹槽(图未示)，然后再填入一硬掩模56于凹槽内并使硬掩模56与层间介电层50表面齐平，其中硬掩模56可选自由氧化硅、氮化硅、氮氧化硅以及氮碳化硅所构成的群组。
如图4所示，之后可选择性形成另一层间介电层58于金属栅极所构成的栅极结构32、34、36、38与层间介电层50上，并进行一图案转移制作工艺，例如可利用一图案化掩模去除栅极结构32、34、36旁的部分的层间介电层58、50及栅极结构38顶部的层间介电层58与硬掩模56以形成多个接触洞(图未示)并暴露出掺杂区48与导电层54顶部。然后再于各接触洞中填入所需的导电材料，例如包含钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等的阻障层材料以及选自钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungstenphosphide，CoWP)等低电阻材料或其组合的低阻抗金属层。之后进行一平坦化制作工艺，例如以化学机械研磨去除部分导电材料以形成接触插塞60接触并电连接各掺杂区48与栅极结构38。至此即完成本发明优选实施例一半导体元件的制作。
请再参照图4，图4为本发明一实施例的一半导体元件的结构示意图。如图4所示，输入/输出区14较佳包含一金属栅极晶体管、核心区16包含另一金属栅极晶体管，而单次可编程电容区18则包含二金属栅极一同构成的单晶体管与单电容(one transistor onecapacitor,1T1C)结构，其中栅极结构38正下方的掺杂区48可作为一电容下电极，栅极结构38中的栅极介电层40可作为电容介电层，而栅极结构38中的功函数金属层52与低阻抗金属层54则可作为电容上电极。如前所述，核心区16中金属栅极的栅极介电层40厚度较佳等于单次可编程电容区18中金属栅极的栅极介电层40厚度，同时核心区16与单次可编程电容区18中的栅极介电层40厚度又较佳小于输入/输出区14中金属栅极的栅极介电层40厚度。依据本发明的优选实施例，于单次可编程电容区18设置较薄的栅极介电层40可有效降低电容用来程式化的所需电压并由此提升元件效能。
请继续参照图5，图5为本发明一实施例的一半导体元件的结构示意图。如图5所示，本发明可依据前述图2实施例进行先高介电常数介电层制作工艺时先形成栅极介电层40与高介电常数介电层42于输入/输出区14、核心区16以及单次可编程电容区18，去除单次可编程电容区18的高介电常数介电层42但保留输入/输出区14与核心区16的高介电常数介电层42，形成栅极材料层44于输入/输出区14、核心区16以及单次可编程电容区18，再以图案转移制作工艺去除部分栅极材料层44、部分高介电常数介电层42以及部分栅极介电层40以形成栅极结构32、34、36、38于输入/输出区14、核心区16以及单次可编程电容区18。之后形成间隙壁46与掺杂区48等元件，再比照图3制作工艺以金属栅极置换制作工艺将各多晶硅栅极转换为金属栅极。相较于前述实施例中输入/输出区14、核心区16以及单次可编程电容区18中的I形高介电常数介电层42均直接接触功函数金属层52，本实施例中由于单次可编程电容区18的金属栅极中高介电常数介电层42已被完全去除，因此单次可编程电容区18的金属栅极中较佳以栅极介电层40接触功函数金属层52而输入/输出区14与核心区16中的金属栅极仍以I形高介电常数介电层42直接接触功函数金属层52。
请参照图6，图6为本发明一实施例的一半导体元件的结构示意图。如图6所示，相较于前述实施例中以先高介电常数介电层制作工艺来制备输入/输出区14、核心区16以及单次可编程电容区18中的金属栅极，本发明又可选择利用后高介电常数介电层制作工艺于输入/输出区14、核心区16以及单次可编程电容区18分别制作出金属栅极。从结构上来看，由于高介电常数介电层42是在金属栅极制作工艺过程中掏空栅极材料层44之后才填入凹槽内，因此输入/输出区14、核心区16以及单次可编程电容区18中所形成的高介电常数介电层42均较佳包含U形剖面。另外如同前述图4与图5的实施例，本实施例核心区16中金属栅极的栅极介电层40厚度较佳等于单次可编程电容区18中金属栅极的栅极介电层40厚度，同时核心区16与单次可编程电容区18中的栅极介电层40厚度又分别小于输入/输出区14中金属栅极的栅极介电层40厚度。
请再参照图7，图7为本发明一实施例的一半导体元件的结构示意图。如图7所示，本发明又可结合图5与图6的实施例先利用后高介电常数介电层制作工艺于输入/输出区14、核心区16以及单次可编程电容区18形成U形高介电常数介电层42，去除单次可编程电容区18的高介电常数介电层42但保留输入/输出区14与核心区16的高介电常数介电层42，再形成功函数金属层52与低阻抗导电层54于输入/输出区14与核心区16的高介电常数介电层42上以及单次可编程电容区18的栅极介电层40上。另外如同前述图4至图6的实施例，本实施例核心区16中金属栅极的栅极介电层40厚度较佳等于单次可编程电容区18中金属栅极的栅极介电层40厚度，同时核心区16与单次可编程电容区18中的栅极介电层40厚度又较佳小于输入/输出区14中金属栅极的栅极介电层40厚度。如前实施例所述，于单次可编程电容区18设置较薄的栅极介电层40可降低电容用来编程的所需电压并由此提升元件效能。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。
Claims (12)
1.一种半导体元件，其特征在于，包含：
基底，包含输入/输出区、核心区以及单次可编程电容区；
第一金属栅极，设于该输入/输出区，其中该第一金属栅极包含第一高介电常数介电层；
第二金属栅极，设于该核心区，其中该第二金属栅极包含第二高介电常数介电层且该第一高介电常数介电层与该第二高介电常数介电层包含I形；以及
第三金属栅极，设于该单次可编程电容区，其中该第三金属栅极包含第三高介电常数介电层。
2.如权利要求1所述的半导体元件，其中该第三金属栅极包含第三高介电常数介电层且该第三高介电常数介电层包含I形。
3.如权利要求1所述的半导体元件，其中该第一金属栅极包含第一栅极介电层，该第二金属栅极包含第二栅极介电层，且该第三金属栅极包含第三栅极介电层。
4.如权利要求3所述的半导体元件，其中该第二栅极介电层厚度小于该第一栅极介电层厚度。
5.如权利要求3所述的半导体元件，其中该第三栅极介电层厚度小于该第一栅极介电层厚度。
6.如权利要求3所述的半导体元件，其中该第二栅极介电层厚度等于该第三栅极介电层厚度。
7.一种半导体元件，其特征在于，包含：
基底，包含输入/输出区、核心区以及单次可编程电容区；
第一金属栅极，设于该输入/输出区，其中该第一金属栅极包含第一高介电常数介电层；
第二金属栅极，设于该核心区，其中该第二金属栅极包含第二高介电常数介电层且该第一高介电常数介电层与该第二高介电常数介电层包含U形；以及
第三金属栅极，设于该单次可编程电容区，其中该第三金属栅极包含第三高介电常数介电层。
8.如权利要求7所述的半导体元件，其中该第三金属栅极包含第三高介电常数介电层且该第三高介电常数介电层包含U形。
9.如权利要求7所述的半导体元件，其中该第一金属栅极包含第一栅极介电层，该第二金属栅极包含第二栅极介电层，且该第三金属栅极包含第三栅极介电层。
10.如权利要求9所述的半导体元件，其中该第二栅极介电层厚度小于该第一栅极介电层厚度。
11.如权利要求9所述的半导体元件，其中该第三栅极介电层厚度小于该第一栅极介电层厚度。
12.如权利要求9所述的半导体元件，其中该第二栅极介电层厚度等于该第三栅极介电层厚度。
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