CN114864590A - 存储器元件及其制造方法 - Google Patents
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Abstract
本发明公开一种存储器元件及其制造方法。存储器元件，包括第一栅极、第二栅极以及栅间介电层。第一栅极埋入衬底中。第二栅极配置于衬底上，且第二栅极的材料包括金属。栅间介电层配置于第一栅极与第二栅极之间。另提供一种存储器元件的制造方法。
Description
本申请是中国发明专利申请(申请号：201510521058.5，申请日：2015年08月24日，发明名称：存储器元件及其制造方法)的分案申请。
技术领域
本发明涉及一种半导体元件及其制造方法，且特别是涉及一种存储器元件及其制造方法。
背景技术
随着多功能芯片的发展，将不同功能的构件(例如存储器与金属氧化物半导体晶体管)整合在单一芯片上为时势所趋。然而，存储器与金属氧化物半导体晶体管的制作通常是分开进行的，因此需要多个光罩以及复杂的制作工艺步骤，会增加成本及减少竞争力。因此，如何有效地整合存储器与金属氧化物半导体晶体管，已获得业界的高度关注。
发明内容
有鉴于此，本发明的目的在于提供一种存储器元件及其制造方法，可利用制作金属栅极的制作工艺来同步制作存储器元件，有效整合不同构件在单一芯片上。
为达上述目的，本发明提供一种存储器元件，其包括第一栅极、第二栅极以及栅间介电层。第一栅极埋入衬底中。第二栅极配置于衬底上，且第二栅极的材料包括金属。栅间介电层配置于第一栅极与第二栅极之间。
在本发明的一实施例中，上述第二栅极的尺寸大于第一栅极的尺寸，且栅间介电层更配置于第二栅极与衬底之间。
在本发明的一实施例中，上述栅间介电层包括ONO介电层、介电常数大于10的高介电常数层或其组合。
在本发明的一实施例中，上述高介电常数层的材料包括金属氧化物。
在本发明的一实施例中，上述存储器元件更包括穿隧绝缘层，其配置于第一栅极与衬底之间。
在本发明的一实施例中，上述存储器元件更包括至少二掺杂区，其配置于第一栅极的两侧的衬底中。
在本发明的一实施例中，上述第一栅极的深度大于掺杂区的深度。
本发明另提供一种存储器元件，其包括第一栅极、第二栅极以及栅间介电层。第一栅极埋入衬底中。第二栅极配置于衬底上，且第二栅极的材料包括金属。栅间介电层配置于第一栅极与第二栅极之间，且栅间介电层的材料包括介电常数大于10的高介电常数层。
在本发明的一实施例中，上述第二栅极的尺寸大于第一栅极的尺寸，且栅间介电层更配置于第二栅极与衬底之间。
在本发明的一实施例中，上述存储器元件更包括界面层，其配置于高介电常数层与第一栅极之间。
在本发明的一实施例中，上述存储器元件更包括穿隧绝缘层，其配置于第一栅极与衬底之间。
在本发明的一实施例中，上述存储器元件更包括至少二掺杂区，其配置于第一栅极的两侧的衬底中。
在本发明的一实施例中，上述第一栅极的深度大于掺杂区的深度。
本发明又提供一种存储器元件的制造方法。提供具有第一区与第二区的衬底，其中第一区的衬底中形成有至少一开口。于开口的表面上形成绝缘层。于开口中填入第一导体层。于第一导体层上形成第一介电层与第二导体层。
在本发明的一实施例中，上述方法更包括：于第二导体层的周围形成第二介电层；移除第二导体层以于第二介电层中形成沟槽；以及于沟槽中填入第三导体层。
在本发明的一实施例中，上述第二导体层的材料包括多晶硅、非晶硅或其组合，且第三导体层的材料包括金属。
在本发明的一实施例中，上述第一区的第三导体层与第二区的金属栅极同时形成。
在本发明的一实施例中，上述第一介电层包括ONO介电层、介电常数大于10的高介电常数层或其组合。
在本发明的一实施例中，上述第一导体层的表面低于衬底的表面。
在本发明的一实施例中，上述第一区的第一介电层与第二区的金属栅极下方的高介电常数层同时形成。
基于上述，在本发明的存储器元件中，浮置栅极埋于衬底中，且控制栅极与周边区的金属栅极为同时形成且处于相同水平，故形成金属栅极的研磨步骤不会对控制栅极造成影响。此外，在本发明中，可利用现有的制作工艺轻易地将存储器元件以及金属氧化物半导体晶体管元件整合在一起，大幅降低成本，提升竞争力。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
附图说明
图1A至图1H为依照本发明一实施例所绘示的一种半导体元件的制造方法的剖面示意图；
图2为依照本发明另一实施例所绘示的一种半导体元件的剖面示意图；
图3为依照本发明又一实施例所绘示的一种半导体元件的剖面示意图；
图4为依照本发明再一实施例所绘示的一种半导体元件的剖面示意图；
图5A至图5E为依照本发明另一实施例所绘示的一种半导体元件的制造方法的剖面示意图；
图6为依照本发明又一实施例所绘示的一种半导体元件的剖面示意图。
具体实施方式
图1A至图1H为依照本发明一实施例所绘示的一种半导体元件的制造方法的剖面示意图。
请参照图1A，提供衬底100。衬底100可为半导体衬底，例如含硅衬底。衬底100具有第一区10与第二区20。在一实施例中，第一区10例如是晶胞区，第二区20例如周边区。在另一实施例中，第一区10例如是存储器元件区，第二区20例如是金属氧化物半导体元件区或低压元件区，但本发明并不以此为限。在一实施例中，衬底100上已形成有垫氧化层101以及掩模层102。垫氧化层101的材料包括氧化硅，且其形成方法包括进行热氧化法。掩模层102的材料包括氮化硅，且其形成方法包括进行沉积制作工艺(例如化学气相沉积(CVD)制作工艺)以及后续的图案化制作工艺(例如光刻蚀刻制作工艺)。接着，以掩模层102为掩模，移除部分衬底100，以于第一区10的衬底100中形成至少一开口104。移除部分衬底100的方法包括进行蚀刻制作工艺。
请参照图1B，于开口104的表面上形成绝缘层106。绝缘层106的材料包括氧化硅，且其形成方法包括进行热氧化法。之后，于开口104中填入导体层108。在一实施例中，导体层108的表面与掩模层102的表面实质上齐平。导体层108的材料包括多晶硅、非晶硅或其组合。导体层108的形成方法包括进行适当的沉积制作工艺(例如CVD制作工艺)，以于衬底100上形成导体材料层(未绘示)，且导体材料层填入开口104中。然后，以掩模层102为研磨中止层，进行化学机械研磨(CMP)制作工艺，以移除开口104外的导体材料层。
请参照图1C，移除部分导体层108，以使剩余的导体层108a的表面不高于衬底100的表面。在一实施例中，导体层108a的表面低于衬底100的表面，如图1C所示，但本发明并不以此为限。在另一实施例中，导体层108a的表面与衬底100的表面实质上齐平。移除部分导体层108的方法包括进行回蚀刻(etching back)制作工艺。之后，移除掩模层102。
请参照图1D，于第一区10的衬底100上形成氧化硅-氮化硅-氧化硅(ONO)介电层110。在一实施例中，导体层108a的表面至衬底100的表面的距离大致上等于ONO介电层110的厚度，使得导体层108a上方的ONO介电层110的表面与衬底100的表面实质上齐平。形成ONO介电层110的方法包括进行多次沉积制作工艺(例如CVD制作工艺)，以于第一区10以及第二区20的衬底100上形成ONO介电材料层(未绘示)。接着，移除第二区20的衬底100上的ONO介电材料层。在一实施例中，于衬底100上形成覆盖第一区10而裸露第二区20的光致抗蚀剂层(未绘示)，然后，移除未被光致抗蚀剂层覆盖的ONO介电材料层。
之后，于导体层108a两侧的衬底100中形成至少二掺杂区113。形成掺杂区113的方法包括进行离子植入制作工艺。在一实施例中，掺杂区113的深度小于导体层108a的深度。此外，掺杂区113与开口102的侧壁接触。在上述实施例中，是先形成ONO介电层110再形成掺杂区113，但本发明并不以此为限。在另一实施例中，也可以先形成掺杂区113再形成ONO介电层110。然后，进行蚀刻制作工艺，以移除第二区20的衬底100上的垫氧化层101。
请参照图1E，于第二区20的衬底100上形成界面层112。界面层112的材料包括氧化硅。在一实施例中，当界面层112是由热氧化法形成时，界面层112仅形成于第二区20的衬底100上。在另一实施例中，当界面层112是由例如CVD的沉积制作工艺形成时，界面层112会形成于第二区20的衬底100上以及第一区10的ONO介电层110上。
接着，于第一区10以及第二区20的衬底100上形成高介电常数(high-dielectric-constant，high-k)层114。在一实施例中，高介电常数层114覆盖第一区10的ONO介电层110以及第二区20的界面层112。高介电常数层114的形成方法包括进行适当的沉积制作工艺，例如CVD制作工艺。在一实施例中，高介电常数层114可为介电常数大于4、大于7或甚至大于10的高介电常数层。举例来说，高介电常数层114的材料可包括金属氧化物，例如稀土金属氧化物层。具有高介电常数材料可选自氧化铪(hafnium oxide，HfO2)、硅酸铪氧化合物(hafnium silicon oxide，HfSiO4)、硅酸铪氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化铝(aluminum oxide，Al2O3)、氧化镧(lanthanum oxide，La2O3)、氧化钽(tantalum oxide，Ta2O5)、氧化钇(yttrium oxide，Y2O3)、氧化锆(zirconium oxide，ZrO2)、钛酸锶(strontium titanate oxide，SrTiO3)、硅酸锆氧化合物(zirconium siliconoxide，ZrSiO4)、锆酸铪(hafnium zirconium oxide，HfZrO4)、锶铋钽氧化物(strontiumbismuth tantalate，SrBi2Ta2O9，SBT)、锆钛酸铅(lead zirconate titanate，PbZrxTi1-xO3，PZT)与钛酸钡锶(barium strontium titanate，BaxSr1-xTiO3，BST)所组成的族群，其中x为介于0与1之间的数值。
之后，于第一区10以及第二区20的高介电常数层114上形成导体材料层116。导体材料层116的材料包括多晶硅、非晶硅或其组合，且其形成方法包括进行适当的沉积制作工艺，例如CVD制作工艺。
请参照图1F，将导体材料层116以及高介电常数层114图案化，以于第一区10的衬底100上形成导体层116a及其下方的高介电常数层114a，并同时于第二区20的衬底100上形成导体层116b及其下方的高介电常数层114b。图案化步骤包括进行光刻蚀刻制作工艺。在一实施例中，此图案化步骤会同时移除部分ONO介电层110，使得剩余的ONO介电层110a形成于高介电常数层114a下方。在一实施例中，此图案化步骤会同时移除部分界面层112，使得剩余的界面层112a形成于高介电常数层114b下方，且会同时移除部分垫氧化层101，使得剩余的垫氧化层101a形成于ONO介电层110a与衬底100之间。
接着，于导体层116a以及116b的周围形成介电层126。在一实施例中，介电层126围绕导体层116、116b的侧面且裸露出导体层116、116b的顶面。介电层126的材料包括氧化硅、硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、无掺杂硅玻璃(USG)、氟掺杂硅玻璃(FSG)、旋涂式玻璃(SOG)或是介电常数低于4的低介电常数材料。介电层126的形成方法包括进行旋涂法或是适当的沉积制作工艺，例如CVD制作工艺。在一实施例中，于形成介电层126的步骤之前，间隙壁120a、120b可分别形成于导体层116a、116b的侧壁上，且蚀刻终止层124可形成于介电层126与间隙壁120a、120b之间以及介电层126与衬底100之间。
请参照图1G，移除导体层116a以及导体层116b，以于介电层126中形成沟槽128a以及沟槽128b。移除导体层116a、116b的方法包括进行蚀刻制作工艺。在此实施例中，沟槽128a、128b分别裸露出高介电常数层114a、114b。
请参照图1H，于沟槽128a以及沟槽128b中分别填入导体层130a以及导体层130b。导体层130a以及导体层130b的材料包括金属。在一实施例中，导体层130a、130b的材料包括功函数金属层以及低电阻金属层(未绘示)。功函数金属层的材料包括氮化钛(titaniumnitride，TiN)、碳化钛(titanium carbide，TiC)、氮化钽(tantalum nitride，TaN)、碳化钽(tantalum carbide，TaC)、碳化钨(tungsten carbide，WC)、或氮化铝钛(aluminumtitanium nitride，TiAlN)、铝化钛(titanium aluminide，TiAl)、铝化锆(zirconiumaluminide，ZrAl)、铝化钨(tungsten aluminide，WAl)、铝化钽(tantalum aluminide，TaAl)、铝化铪(hafnium aluminide，HfAl)或其组合。低电阻金属层的材料包括铜、铝或其合金。
形成导体层130a、130b的方法包括进行适当的沉积制作工艺(例如CVD制作工艺)，以于第一区10以及第二区20的衬底100上形成金属材料层(未绘示)，且金属材料层填入沟槽128a及沟槽128b中。然后，以介电层126为研磨中止层，进行化学机械研磨制作工艺，以移除沟槽128a、128b外的金属材料层。至此，完成本发明的半导体元件的制作。
在此实施例中，在第一区10的存储器元件中，绝缘层106作为穿隧绝缘层，导体层108a作为浮置栅极，ONO介电层110a与高介电常数层114a作为栅间介电层，且导体层130a作为控制栅极。在第二区20的金属氧化物半导体晶体管元件中，高介电常数层114b作为栅介电层，且导体层130b作为金属栅极。
现有的作法中，金属氧化物半导体晶体管元件的金属栅极的所处平面通常低于存储器元件的控制栅极的所处平面，故形成金属栅极的研磨步骤会对控制栅极造成影响。然而，本发明中，由于第一区10的控制栅极(例如导体层130a)与第二区20的金属栅极(例如导体层130b)同时形成且处于相同水平，故形成金属栅极的研磨步骤不会对控制栅极造成影响。
在一实施例中，于形成ONO介电层110的步骤之后以及于形成导体材料层116的步骤之前，或者于移除导体层116a、116b的步骤之后以及填入导体层130a、130b的步骤之前，也可以选择性地移除第一区10上的高介电常数层114/114a，以形成如图2的存储器元件，其中导体层130a与ONO介电层110a直接接触。
此外，在上述的实施例中，控制栅极(例如导体层130a)的尺寸或宽度大于浮置栅极(例如导体层108a)的尺寸或宽度，如图1H以及图2所示，但本发明并不以此为限。在另一实施例中，控制栅极(例如导体层130a)的尺寸或宽度可大致上等于浮置栅极(例如导体层108a)的尺寸或宽度，如图3、图4所示。
图5A至图5E为依照本发明另一实施例所绘示的一种半导体元件的制造方法的剖面示意图。图5A至图5E的方法与图1A至图1H的方法类似，相同的元件符号指代相同的构件，其差异在于图5A至图5E的方法中省略了形成ONO介电层的步骤。
请参照图5A，提供具有第一区10与第二区20的衬底100。衬底100上已形成有垫氧化层101。此外，第一区10的衬底100中形成有至少一开口104。于开口104的表面上形成绝缘层106。于开口104中填入导体层108a。导体层108a的表面不高于衬底100的表面。在此实施例中，导体层108a的表面与衬底100的表面实质上齐平。接着，于导体层108a两侧的衬底100中形成至少二掺杂区113。在一实施例中，于形成掺杂区113之后，进行蚀刻制作工艺，以移除第一区10以及第二区20的衬底100上的垫氧化层101。
请参照图5B，于第一区10以及第二区20的衬底100上形成界面层112。界面层112的材料包括氧化硅，且其形成方法包括进行热氧化法或合适的沉积制作工艺，例如CVD制作工艺。
接着，于第一区10以及第二区20的衬底100上形成高介电常数层114。在一实施例中，高介电常数层114覆盖第一区10以及第二区20的界面层112。高介电常数层114的形成方法包括进行适当的沉积制作工艺，例如CVD制作工艺。在一实施例中，高介电常数层114可为介电常数大于4、大于7或甚至大于10的高介电常数层。举例来说，高介电常数层114的材料可包括金属氧化物。
之后，于第一区10以及第二区20的高介电常数层114上形成导体材料层116。导体材料层116的材料包括多晶硅、非晶硅或其组合，且其形成方法包括进行适当的沉积制作工艺，例如CVD制作工艺。
请参照图5C，将导体材料层116以及高介电常数层114图案化，以于第一区10的衬底100上形成导体层116a及其下方的高介电常数层114a，并同时于第二区20的衬底100上形成导体层116b及其下方的高介电常数层114b。图案化步骤包括进行光刻蚀刻制作工艺。在一实施例中，此图案化步骤会同时移除部分界面层112，使得剩余的界面层112a形成于高介电常数层114b下方，且剩余的界面层112b形成于高介电常数层114a与导体层108a之间。在一实施例中，界面层112b还形成于高介电常数层114a与衬底100之间。
接着，于导体层116a以及116b的周围形成介电层126。在一实施例中，介电层126围绕导体层116、116b的侧面且裸露出导体层116、116b的顶面。在一实施例中，于形成介电层126的步骤之前，间隙壁120a、120b可分别形成于导体层116a、116b的侧壁上，且蚀刻终止层124可形成于介电层126与间隙壁120a、120b之间以及介电层126与衬底100之间。
请参照图5D，移除导体层116a及导体层116b，以于介电层126中形成沟槽128a及沟槽128b。移除导体层116a、116b的方法包括进行蚀刻制作工艺。在此实施例中，沟槽128a、128b分别裸露出高介电常数层114a、114b。
请参照图5E，于沟槽128a及沟槽128b中分别填入导体层130a以及导体层130b。导体层130a以及导体层130b的材料包括金属。在一实施例中，导体层130a、130b的材料包括功函数金属层以及低电阻金属层。至此，完成本发明的半导体元件的制作。
在此实施例中，在第一区10的存储器元件中，绝缘层106作为穿隧绝缘层，导体层108a作为浮置栅极，界面层112b与高介电常数层114a作为栅间介电层，且导体层130a作为控制栅极。在第二区20的金属氧化物半导体晶体管元件中，高介电常数层114b作为栅介电层，且导体层130b作为金属栅极。
在此实施例中，第一区10的控制栅极(例如导体层130a)与第二区20的金属栅极(例如导体层130b)同时形成。此外，第一区10的控制栅极与浮置栅极之间的高常数介电层114a与第二区20的金属栅极下方的高介电常数层114b同时形成。
在一实施例中，控制栅极(例如导体层130a)的尺寸或宽度大于浮置栅极(例如导体层108a)的尺寸或宽度，如图5E所示，但本发明并不以此为限。在另一实施例中，控制栅极(例如导体层130a)的尺寸或宽度可大致上等于浮置栅极(例如导体层108a)的尺寸或宽度，如图6所示。
在上述的实施例中，是用先进行高k栅介电层的金属栅极(high-k first metalgate)制作工艺来同步制作存储器元件为例来说明之，但并不用以限定本发明。本领域具有通常知识者应了解，也可用后进行高k栅介电层的金属栅极(high-k last metal gate)制作工艺来同步制作存储器元件。
接下来，将参照图1H、图2至图4、图5E以及图6说明本发明的存储器元件的结构。
本发明的存储器元件包括第一栅极(例如导体层108a)、第二栅极(例如导体层130a)、穿隧绝缘层(例如绝缘层106)以及栅间介电层。第一栅极埋入衬底100中。第二栅极配置于衬底100上，且第二栅极的材料包括金属。穿隧绝缘层配置于第一栅极与衬底100之间。栅间介电层配置于第一栅极与第二栅极之间。在一实施例中，栅间介电层是由ONO介电层110a与高介电常数层114a所组成，如图1H、图3所示。在另一实施例中，栅间介电层仅由ONO介电层110a所组成，如图2、图4所示。在又一实施例中，栅间介电层是由界面层112b与高介电常数层114a所组成，如图5E、图6所示。
在一实施例中，第二栅极的尺寸大于第一栅极的尺寸，且栅间介电层更配置于第二栅极与衬底100之间，如图1H、图2、图5E所示。在另一实施例中，第二栅极的尺寸大致上等于第一栅极的尺寸，如图3、图4、图6所示。
此外，本发明的存储器元件更包括二掺杂区113，其作为源极/漏极区且配置于第一栅极两侧的衬底100中。在一实施例中，第一栅极的深度大于掺杂区113的深度。
综上所述，本发明的晶胞区的浮置栅极埋于衬底中，且控制栅极与周边区的金属栅极为同时形成且处于相同水平，故形成金属栅极的研磨步骤不会对控制栅极造成影响。此外，在本发明中，利用形成金属栅极的半导体制作工艺来同步制作存储器元件以及金属氧化物半导体晶体管元件，可大幅降低成本，提升竞争力。
虽然已结合以上实施例揭露了本发明，然而其并非用以限定本发明，任何所属技术领域中熟悉此技术者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应以附上的权利要求所界定的为准。
Claims (10)
1.一种存储器元件，其特征在于，具有第一区与第二区，且包括：
第一栅极，设置于所述第一区中，且所述第一栅极完全埋入衬底中，其中所述衬底具有第一表面，所述第一栅极在所述第一表面下方；
第二栅极，设置于所述第一区中且配置于所述衬底上，其中所述第二栅极的材料包括金属；
金属栅极，设置于所述第二区中且配置于所述衬底上；
栅间介电层，配置于所述第一栅极与所述第二栅极之间；
间隙壁，配置于所述第二栅极的侧壁与所述金属栅极的侧壁上；
介电层，围绕所述第二栅极以及所述金属栅极；
蚀刻终止层，形成于所述介电层与所述间隙壁之间；以及
垫氧化层，配置于所述栅间介电层与所述衬底之间，
其中所述第二栅极与所述金属栅极处于相同水平。
2.如权利要求1所述的存储器元件，其中所述第二栅极的尺寸大于所述第一栅极的尺寸，且所述栅间介电层还配置于所述第二栅极与所述衬底之间。
3.如权利要求1所述的存储器元件，其中所述栅间介电层包括介电常数大于10的高介电常数层，所述存储器元件还包括在所述第二区中且在所述金属栅极和所述衬底之间的另一高介电常数层，所述另一高介电常数层和所述高介电常数层是通过图案化相同材料层而形成。
4.如权利要求3所述的存储器元件，其中所述高介电常数层的材料包括金属氧化物。
5.如权利要求1所述的存储器元件，还包括穿隧绝缘层，其配置于所述第一栅极与所述衬底之间。
6.如权利要求1所述的存储器元件，还包括至少二掺杂区，其配置于所述第一栅极的两侧的所述衬底中。
7.如权利要求6所述的存储器元件，其中所述第一栅极的深度大于所述掺杂区的深度。
8.如权利要求1所述的存储器元件，还包括在所述第二区中且在所述金属栅极和所述衬底之间的另一高介电常数层，所述垫氧化层和所述另一高介电常数层是通过分别图案化不同材料层而形成。
9.如权利要求1所述的存储器元件，其中所述介电层在所述第一表面下方。
10.一种存储器元件，其特征在于，具有第一区与第二区，且包括：
第一栅极，设置于所述第一区中且完全埋入衬底中，其中所述衬底具有第一表面，所述第一栅极在所述第一表面下方；
第二栅极，设置于所述第一区中且配置于所述衬底上，其中所述第二栅极的材料包括金属；
金属栅极，设置于所述第二区中且配置于所述衬底上；
栅间介电层，配置于所述第一栅极与所述第二栅极之间，其中所述栅间介电层的材料包括介电常数大于10的高介电常数层；
间隙壁，配置于所述第二栅极的侧壁与所述金属栅极的侧壁上；
介电层，围绕所述第二栅极以及所述金属栅极；
蚀刻终止层，形成于所述介电层与所述间隙壁之间；以及
界面层，配置于所述高介电常数层与所述第一栅极之间，
其中所述第二栅极与所述金属栅极处于相同水平。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |