JP6345107B2 - 半導体装置およびその製造方法 - Google Patents
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Description
本発明は、半導体装置およびその製造方法に関し、例えば、半導体基板に形成された半導体素子を備える半導体装置およびその製造方法に好適に利用できるものである。
半導体基板に形成された半導体素子からなるメモリを備える半導体装置として、アンチヒューズ素子により形成されたメモリセルを有するものがある。このような半導体装置では、アンチヒューズ素子のゲート電極と、ソース・ドレイン領域との間に高電圧を印加して、アンチヒューズ素子のゲート絶縁膜を絶縁破壊することにより、メモリセルにデータを書き込む。この書き込み動作において、アンチヒューズ素子のゲート絶縁膜が絶縁破壊されることにより、ゲートリーク電流としての読み出し電流は、書き込み動作の前後で増加する。
また、あるアンチヒューズ素子におけるゲート絶縁膜の絶縁破壊は、一回限りのものである。そのため、当該アンチヒューズ素子により形成されるメモリセルの書き込みは、ＯＴＰ（One Time Program）と称される。また、アンチヒューズ素子からなるメモリ素子は、ＯＴＰ（One Time Programmable）メモリ素子と称され、ＲＯＭ（Read Only Memory）等に用いられる。
特表２００５−５０４４３４号公報（特許文献１）には、ＭＯＳ（Metal-Oxide-Semiconductor）データ記憶素子を備えた記憶素子において、ＭＯＳデータ記憶素子の超薄膜誘電体をブレークダウンさせることにより記憶素子に書き込みが行われ、記憶素子を通る電流を検知することにより記憶素子からの読み出しが行われる技術が開示されている。
特開２００９−１１７４６１号公報（特許文献２）には、ＭＯＳトランジスタのドレイン電極と電極の間に設けられた絶縁膜を有し、絶縁膜が絶縁破壊されることで、ドレイン電極と電極とが導通する、アンチヒューズ素子についての技術が開示されている。
このようなメモリセルを有する半導体装置として、消費電力を低くするために、支持基板上にＢＯＸ（Buried Oxide）層を介して形成されたＳＯＩ（Silicon on Insulator）層を有するＳＯＩ基板上のＳＯＩ層に形成されたアンチヒューズ素子を有する半導体装置がある。
このような半導体装置では、書き込み動作に伴って、アンチヒューズ素子においてゲート絶縁膜が絶縁破壊される際に、ホットキャリアが発生する。例えばアンチヒューズ素子が、ｎチャネル型のＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）と類似した構造を有し、ゲート電極に正極性の電位が印加される場合には、発生したホットキャリアとしてのホットホールは、ＳＯＩ層中で、ＢＯＸ層に向かって加速される。ＢＯＸ層に向かって加速されたホットホールは、ＢＯＸ層に注入され、ＢＯＸ層の膜質が劣化し、例えばＢＯＸ層の絶縁性が低下する。これにより、読み出し動作の際に、メモリセルにおける選択ビット周囲の非選択ビットの読み出し電流などが変動し、メモリセルのデータ信頼性が低下するおそれがある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、ＳＯＩ基板と、ＳＯＩ基板に形成されたアンチヒューズ素子と、を備える。ＳＯＩ基板は、支持基板の主面側に形成されたｐ型ウェル領域と、ｐ型ウェル領域上にＢＯＸ層を介して形成されたＳＯＩ層と、を有する。アンチヒューズ素子は、ＳＯＩ層上にゲート絶縁膜を介して形成されたゲート電極を有する。アンチヒューズ素子により、記憶素子が形成され、記憶素子の書き込み動作の際に、ゲート電極に第１電位が印加され、かつ、ｐ型ウェル領域に第１電位と同極性の第２電位が印加される。
また、他の実施の形態によれば、半導体装置は、ＳＯＩ基板と、ＳＯＩ基板に形成されたアンチヒューズ素子および電界効果トランジスタと、を備える。ＳＯＩ基板は、支持基板の主面側に形成されたｐ型ウェル領域と、ｐ型ウェル領域上にＢＯＸ層を介して形成されたＳＯＩ層と、を有する。アンチヒューズ素子は、メモリセル領域で、ＳＯＩ層上にゲート絶縁膜を介して形成されたゲート電極を有する。電界効果トランジスタは、周辺回路領域で、ＳＯＩ層上にゲート絶縁膜を介して形成されたゲート電極を有する。アンチヒューズ素子により、記憶素子が形成される。アンチヒューズ素子および電界効果トランジスタの各々のゲート電極は、ｎ型の不純物が導入された半導体膜からなる。アンチヒューズ素子のゲート電極におけるｎ型の不純物の濃度は、電界効果トランジスタのゲート電極におけるｎ型の不純物の濃度よりも低い。
また、他の実施の形態によれば、半導体装置の製造方法において、メモリセル領域で、支持基板の主面側に形成されたｐ型ウェル領域上にＢＯＸ層を介して形成されたＳＯＩ層を有するＳＯＩ基板を用意する。次に、メモリセル領域で、ＳＯＩ層上に、アンチヒューズ素子用の半導体膜からなるゲート電極をゲート絶縁膜を介して形成し、当該ゲート電極上にハードマスク膜を形成し、周辺回路領域で、ＳＯＩ層上に、電界効果トランジスタ用の半導体膜からなるゲート電極を、ゲート絶縁膜を介して形成する。次に、メモリセル領域で、ｎ型の不純物をイオン注入してｎ+型半導体領域を形成した後、メモリセル領域で、ハードマスク膜を除去する。次に、メモリセル領域で、アンチヒューズ素子用のｎ-型半導体領域を形成し、アンチヒューズ素子用のゲート電極にｎ型の不純物をイオン注入し、周辺回路領域で、電界効果トランジスタ用のｎ-型半導体領域を形成する。次に、周辺回路領域で、電界効果トランジスタ用のｎ+型半導体領域を形成し、電界効果トランジスタ用のゲート電極にｎ型の不純物をイオン注入する。アンチヒューズ素子用のｎ-型半導体領域を形成する工程にてｎ型の不純物がイオン注入されたアンチヒューズ素子用のゲート電極におけるｎ型の不純物の濃度は、電界効果トランジスタ用のｎ+型半導体領域を形成する工程にてｎ型の不純物がイオン注入された電界効果トランジスタ用のゲート電極におけるｎ型の不純物の濃度よりも低い。
一実施の形態によれば、半導体装置の性能を向上させることができる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、代表的な実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、実施の形態で用いる図面においては、断面図であっても図面を見やすくするためにハッチングを省略する場合もある。
（実施の形態１）
＜半導体装置の構造＞
初めに、本実施の形態１の半導体装置の構造を、図面を参照して説明する。図１は、実施の形態１の半導体装置の要部断面図である。
＜半導体装置の構造＞
初めに、本実施の形態１の半導体装置の構造を、図面を参照して説明する。図１は、実施の形態１の半導体装置の要部断面図である。
図１に示すように、本実施の形態１の半導体装置は、半導体基板としてのＳＯＩ基板１を備える。ＳＯＩ基板１は、基体としての支持基板２と、支持基板２の主面としての上面２ａ上に形成された絶縁層すなわち埋め込み酸化膜であるＢＯＸ層３と、ＢＯＸ層３上に形成された半導体層であるＳＯＩ層４と、を有する。
支持基板２は、例えば、単結晶シリコン（Ｓｉ）基板である。ＢＯＸ層３は、例えば、酸化シリコン（ＳｉＯ2）膜であり、その膜厚は、例えば、４〜１００ｎｍ程度である。また、ＳＯＩ層４は、例えば、単結晶シリコン層であり、その膜厚は、例えば、４〜１００ｎｍ程度である。
ＳＯＩ基板１の主面としての上面１ａ、または、支持基板２の主面としての上面２ａでは、素子分離領域６と、活性領域としての、メモリセル領域ＡＲ１ならびに周辺回路領域ＡＲ２およびＡＲ３と、が規定されている。メモリセル領域ＡＲ１ならびに周辺回路領域ＡＲ２およびＡＲ３の各々は、素子分離領域６により区画された領域である。
素子分離領域６では、ＳＯＩ基板１の主面としての上面１ａに、ＳＯＩ層４およびＢＯＸ層３を貫通し、底面が支持基板２の厚みの途中に位置するように、素子分離溝７が形成されている。そして、素子分離溝７に、素子分離膜８が埋め込まれている。素子分離膜８は、好ましくは酸化シリコン膜からなる。素子分離領域６における素子分離膜８は、後述するように、ＳＴＩ（Shallow Trench Isolation）法により形成することができる。
すなわち、本実施の形態１の半導体装置は、ＳＯＩ基板１の主面としての上面１ａの一部の領域、または、支持基板２の主面としての上面２ａの一部の領域として、メモリセル領域ＡＲ１ならびに周辺回路領域ＡＲ２およびＡＲ３を有する。
メモリセル領域ＡＲ１には、アンチヒューズ素子ＡＦ、および、電界効果トランジスタとしての選択トランジスタＳＴが形成されている。アンチヒューズ素子ＡＦと、選択トランジスタＳＴとにより、記憶素子としてのメモリセルＭＣが形成されている。周辺回路領域ＡＲ２には、電界効果トランジスタとしてのＭＩＳＦＥＴＱＬが形成されている。周辺回路領域ＡＲ３には、電界効果トランジスタとしてのＭＩＳＦＥＴＱＨが形成されている。
したがって、本実施の形態１の半導体装置は、ＳＯＩ基板１と、ＳＯＩ基板１に形成されたアンチヒューズ素子ＡＦと、ＳＯＩ基板１に形成された選択トランジスタＳＴと、ＳＯＩ基板１に形成されたＭＩＳＦＥＴＱＬおよびＱＨと、を有する。すなわち、本実施の形態１の半導体装置では、消費電力を低くするために、メモリセル領域ＡＲ１で、ＳＯＩ基板１上に形成されたアンチヒューズ素子ＡＦおよび選択トランジスタＳＴによりメモリセルが形成され、周辺回路領域ＡＲ２で、ＳＯＩ基板１上に形成されたＭＩＳＦＥＴＱＬにより周辺回路が形成される。
ここで、周辺回路とは、例えばＣＰＵ（Central Processing Unit）などのプロセッサ、制御回路、センスアンプ、カラムデコーダ、ロウデコーダ、入出力回路などである。周辺回路領域ＡＲ２に形成されたＭＩＳＦＥＴＱＬ、および、周辺回路領域ＡＲ３に形成されたＭＩＳＦＥＴＱＨは、周辺回路用のＭＩＳＦＥＴである。
周辺回路領域ＡＲ２は低圧系ＭＩＳ（Metal-Insulator-Semiconductor）領域であり、周辺回路領域ＡＲ３は、高圧系ＭＩＳ領域である。したがって、周辺回路領域ＡＲ２に形成されるＭＩＳＦＥＴＱＬは、低耐圧のＭＩＳＦＥＴであり、周辺回路領域ＡＲ３に形成されるＭＩＳＦＥＴＱＨは、高耐圧のＭＩＳＦＥＴである。周辺回路領域が、低圧系ＭＩＳ領域と、高圧系ＭＩＳ領域と、を含むことにより、各種の回路を形成することができる。
なお、図１においては、理解を簡単にするために、メモリセル領域ＡＲ１と周辺回路領域ＡＲ２とが互いに隣り合い、周辺回路領域ＡＲ２と周辺回路領域ＡＲ３とが互いに隣り合うように示しているが、メモリセル領域ＡＲ１ならびに周辺回路領域ＡＲ２およびＡＲ３の実際の位置関係は、必要に応じて変更することができる。また、メモリセル領域ＡＲ１と周辺回路領域ＡＲ２との間には、メモリセル領域ＡＲ１の外部の領域としての領域ＡＲ４が設けられていてもよく、周辺回路領域ＡＲ２と周辺回路領域ＡＲ３との間には、周辺回路領域ＡＲ２の外部の領域としての領域ＡＲ５が設けられていてもよい。
以下では、選択トランジスタＳＴならびにＭＩＳＦＥＴＱＬおよびＱＨの各々として、ｎチャネル型のＭＩＳＦＥＴが形成され、アンチヒューズ素子ＡＦとして、ｎチャネル型ＭＩＳＦＥＴにおける一方の側のソース・ドレイン領域が形成されない場合を例示して説明する。しかし、選択トランジスタＳＴならびにＭＩＳＦＥＴＱＬおよびＱＨの各々として、ｐチャネル型のＭＩＳＦＥＴが形成されてもよく、アンチヒューズ素子ＡＦとして、ｐチャネル型ＭＩＳＦＥＴにおける一方の側のソース・ドレイン領域が形成されなくてもよい。すなわち、各半導体素子における各半導体領域における導電型が、ｐ型とｎ型との間で、一括して反対の導電型に代えられてもよい。
なお、「ｐ型」とは、主要な電荷担体すなわちキャリアが正孔すなわちホールである導電型を意味する。また、「ｎ型」とは、主要な電荷担体すなわちキャリアが電子であり、ｐ型とは反対の導電型を意味する。
メモリセル領域ＡＲ１において、支持基板２の主面としての上面２ａ側には、例えばホウ素（Ｂ）などのｐ型の不純物が導入された、ｐ型の半導体領域であるｐ型ウェル領域ＰＷ１が形成されている。また、メモリセル領域ＡＲ１において、ｐ型ウェル領域ＰＷ１上には、絶縁層であるＢＯＸ層３としてのＢＯＸ層３ａが形成され、ＢＯＸ層３ａ上には、半導体層であるＳＯＩ層４としてのＳＯＩ層４ａが形成されている。ＢＯＸ層３は、例えば酸化シリコン膜からなり、ＳＯＩ層４は、例えばシリコン単結晶からなる。
周辺回路領域ＡＲ２において、支持基板２の主面としての上面２ａ側には、例えばホウ素などのｐ型の不純物が導入された、ｐ型の半導体領域であるｐ型ウェル領域ＰＷ２が形成されている。また、周辺回路領域ＡＲ２において、ｐ型ウェル領域ＰＷ２上には、ＢＯＸ層３としてのＢＯＸ層３ｂが形成され、ＢＯＸ層３ｂ上には、ＳＯＩ層４としてのＳＯＩ層４ｂが形成されている。
周辺回路領域ＡＲ３において、支持基板２の主面としての上面２ａ側には、ｐ型の半導体領域であるｐ型ウェル領域ＰＷ３が形成されている。また、周辺回路領域ＡＲ３において、ｐ型ウェル領域ＰＷ３上のＢＯＸ層３およびＳＯＩ層４は、除去されている。
次に、メモリセル領域ＡＲ１に形成されたアンチヒューズ素子ＡＦについて説明する。アンチヒューズ素子ＡＦは、ゲート電極ＧＥ１１、ｎ+型半導体領域ＳＤ１１およびｎ-型半導体領域ＥＸ１１を有する。
ゲート電極ＧＥ１１は、メモリセル領域ＡＲ１において、ＳＯＩ層４ａ上に、ゲート絶縁膜ＧＩ１１を介して形成されている。ゲート絶縁膜ＧＩ１１は、絶縁膜ＩＦ１からなり、ゲート電極ＧＥ１１は、導電膜ＣＦ１からなる。
絶縁膜ＩＦ１は、例えば酸化シリコン膜または酸窒化シリコン（ＳｉＯＮ）膜などの絶縁膜からなる。あるいは、絶縁膜ＩＦ１として、例えば、酸化ハフニウム（ＨｆＯ2）膜、酸化ジルコニウム（ＺｒＯ2）膜、酸化アルミニウム（Ａｌ2Ｏ3）膜、酸化タンタル（Ｔａ2Ｏ5）膜または酸化ランタン（Ｌａ2Ｏ3）膜などの金属酸化物膜であるＨｉｇｈ−ｋ膜（高誘電率膜）からなる絶縁膜を用いることができる。さらに、絶縁膜ＩＦ１として、酸化シリコン膜または酸窒化シリコン膜とＨｉｇｈ−ｋ膜（高誘電率膜）との積層膜を用いることができる。
なお、高誘電率膜とは、例えば窒化シリコン（ＳｉＮ）膜の誘電率よりも高い誘電率を有する絶縁膜を意味する。
導電膜ＣＦ１は、例えば多結晶シリコン膜などの半導体膜にｎ型の不純物が導入されて低抵抗率とされている導電膜（ドープトシリコン膜）からなる。このとき、ゲート電極ＧＥ１１は、ｎ型の不純物が導入された、ｎ型の半導体膜からなる。
あるいは、導電膜ＣＦ１として、例えば、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、炭化チタン（ＴｉＣ）膜、炭化タンタル（ＴａＣ）膜、炭化タングステン（ＷＣ）膜または窒化炭化タンタル（ＴａＣＮ）膜などの金属膜からなる導電膜を用いることができる。さらに、導電膜ＣＦ１として、これらの金属膜とドープトシリコン膜との積層構造であるＭＩＰＳ（Metal Inserted Poly-silicon Stack）構造を有する導電膜を用いることができる。
ゲート電極ＧＥ１１の側壁上には、側壁絶縁膜としてサイドウォールスペーサＳＷ１１およびＳＷ１２が形成されている。
具体的には、ゲート電極ＧＥ１１のゲート長方向における一方の側（図１中左側）の側面ＳＳ１１上には、オフセットスペーサＯＦ１を介して、サイドウォールスペーサＳＷ１１が形成されている。また、ゲート電極ＧＥ１１のゲート長方向における他方の側（図１中右側）の側面ＳＳ１２上には、オフセットスペーサＯＦ１を介して、サイドウォールスペーサＳＷ１２が形成されている。サイドウォールスペーサＳＷ１１およびＳＷ１２の各々は、絶縁膜ＩＦ６からなる。
オフセットスペーサＯＦ１は、例えば酸化シリコン膜もしくは窒化シリコン膜、または、酸化シリコン膜と窒化シリコン膜との積層膜からなる。サイドウォールスペーサＳＷ１１およびＳＷ１２の各々に含まれる絶縁膜ＩＦ６は、例えば窒化シリコン膜からなる。
なお、ゲート電極ＧＥ１１の側面ＳＳ１１と、素子分離領域６とは、あまり離れていないため、サイドウォールスペーサＳＷ１１は、素子分離膜８上に形成されている。
サイドウォールスペーサＳＷ１２を挟んでゲート電極ＧＥ１１と反対側に位置する部分のＳＯＩ層４ａ上には、例えば選択エピタキシャル成長により選択的に成長したシリコン層からなる、ソース・ドレイン領域としてのｎ+型半導体領域ＳＤ１１が形成されている。ｎ+型半導体領域ＳＤ１１には、例えばリンまたはヒ素などのｎ型の不純物が導入されている。
なお、ｎ+型半導体領域ＳＤ１１は、選択エピタキシャル成長によりＳＯＩ層４ａ上に形成されたシリコン層のみならず、シリコン層下に位置するＳＯＩ層４ａの内部に形成されていてもよい。あるいは、シリコン層が形成されず、ｎ+型半導体領域ＳＤ１１が、サイドウォールスペーサＳＷ１１を挟んでゲート電極ＧＥ１１と反対側に位置する部分のＳＯＩ層４ａの内部に形成されていてもよい。
ｎ+型半導体領域ＳＤ１１とゲート電極ＧＥ１１との間に位置する部分のＳＯＩ層４ａの内部には、エクステンション領域としてのｎ-型半導体領域ＥＸ１１が形成されている。すなわち、ｎ-型半導体領域ＥＸ１１は、ゲート電極ＧＥ１１に対して、ゲート電極ＧＥ１１のゲート長方向における一方の側（図１中左側）と反対側である他方の側（図１中右側）に位置する部分のＳＯＩ層４ａの内部に形成されている。ｎ-型半導体領域ＥＸ１１には、例えばリンまたはヒ素などのｎ型の不純物が導入されている。
ｎ+型半導体領域ＳＤ１１におけるｎ型の不純物の濃度は、ｎ-型半導体領域ＥＸ１１におけるｎ型の不純物の濃度よりも高い。これにより、ｎ-型半導体領域ＥＸ１１と、ｎ+型半導体領域ＳＤ１１とからなる、ＬＤＤ（Lightly Doped Drain）構造を有するソース・ドレイン領域を形成することができる。
なお、図１では図示を省略するが、ゲート電極ＧＥ１１上に、サリサイド（Salicide：Self Aligned Silicide）技術を用いて、コバルトシリサイド層またはニッケルシリサイド層などの金属シリサイド層を形成することもできる。
図１に示すように、ゲート電極ＧＥ１１の側面ＳＳ１１側には、ソース・ドレイン領域およびエクステンション領域が形成されていない。したがって、アンチヒューズ素子ＡＦは、ＭＩＳＦＥＴにおいて、ゲート電極を挟んで両側のうち、一方の側でソース・ドレイン領域およびエクステンション領域を形成しない、いわゆるハーフトランジスタである。
次に、メモリセル領域ＡＲ１に形成された選択トランジスタＳＴについて説明する。選択トランジスタＳＴは、ゲート電極ＧＥ１２、ｎ+型半導体領域ＳＤ１１およびＳＤ１２、ならびに、ｎ-型半導体領域ＥＸ１２およびＥＸ１３を有する。したがって、アンチヒューズ素子ＡＦと選択トランジスタＳＴとは、ｎ+型半導体領域ＳＤ１１を共有する。
ゲート電極ＧＥ１２も、ゲート電極ＧＥ１１と同様に、メモリセル領域ＡＲ１において、ＳＯＩ層４ａ上に、ゲート絶縁膜ＧＩ１２を介して形成されている。ゲート電極ＧＥ１２は、ｎ+型半導体領域ＳＤ１１を挟んでゲート電極ＧＥ１１と反対側に位置する部分のＳＯＩ層４ａ上に、ゲート絶縁膜ＧＩ１２を介して形成されている。ゲート絶縁膜ＧＩ１２は、絶縁膜ＩＦ１からなり、ゲート電極ＧＥ１２は、導電膜ＣＦ１からなる。ゲート電極ＧＥ１１と同様に、ゲート電極ＧＥ１２は、ｎ型の不純物が導入された、ｎ型の半導体膜からなるものとすることができる。
ゲート絶縁膜ＧＩ１２に含まれる絶縁膜ＩＦ１として、ゲート絶縁膜ＧＩ１１に含まれる絶縁膜ＩＦ１と同様の絶縁膜を用いることができる。また、ゲート電極ＧＥ１２に含まれる導電膜ＣＦ１として、ゲート電極ＧＥ１１に含まれる導電膜ＣＦ１と同様の導電膜を用いることができる。
ゲート電極ＧＥ１２の側壁上には、側壁絶縁膜としてサイドウォールスペーサＳＷ１３およびＳＷ１４が形成されている。
具体的には、ゲート電極ＧＥ１２のゲート電極ＧＥ１１側（図１中左側）の側面ＳＳ１３上には、オフセットスペーサＯＦ１を介して、サイドウォールスペーサＳＷ１３が形成されている。また、ゲート電極ＧＥ１２のゲート電極ＧＥ１１側と反対側（図１中右側）の側面ＳＳ１４上には、オフセットスペーサＯＦ１を介して、サイドウォールスペーサＳＷ１４が形成されている。サイドウォールスペーサＳＷ１３およびＳＷ１４の各々は、絶縁膜ＩＦ６からなる。
サイドウォールスペーサＳＷ１３およびＳＷ１４の各々に含まれる絶縁膜ＩＦ６として、サイドウォールスペーサＳＷ１１およびＳＷ１２の各々に含まれる絶縁膜ＩＦ６と同様の絶縁膜を用いることができる。
シリコン層からなるｎ+型半導体領域ＳＤ１１は、サイドウォールスペーサＳＷ１３を挟んでゲート電極ＧＥ１２と反対側に、形成されている。
サイドウォールスペーサＳＷ１４を挟んでゲート電極ＧＥ１２と反対側に位置する部分のＳＯＩ層４ａ上には、選択エピタキシャル成長により選択的に成長したシリコン層からなる、ソース・ドレイン領域としてのｎ+型半導体領域ＳＤ１２が形成されている。すなわち、ｎ+型半導体領域ＳＤ１２は、ゲート電極ＧＥ１２を挟んでｎ+型半導体領域ＳＤ１１と反対側に位置する部分のＳＯＩ層４ａに形成されている。ｎ+型半導体領域ＳＤ１２にも、ｎ+型半導体領域ＳＤ１１と同様に、例えばリンまたはヒ素などのｎ型の不純物が導入されている。
なお、ｎ+型半導体領域ＳＤ１２も、ｎ+型半導体領域ＳＤ１１と同様に、選択エピタキシャル成長によりＳＯＩ層４ａ上に形成されたシリコン層のみならず、シリコン層下に位置するＳＯＩ層４ａの内部に形成されていてもよい。あるいは、シリコン層が形成されず、ｎ+型半導体領域ＳＤ１２が、サイドウォールスペーサＳＷ１４を挟んでゲート電極ＧＥ１２と反対側に位置する部分のＳＯＩ層４ａの内部に形成されていてもよい。
ｎ+型半導体領域ＳＤ１１とゲート電極ＧＥ１２との間に位置する部分のＳＯＩ層４ａの内部には、エクステンション領域としてのｎ-型半導体領域ＥＸ１２が形成されている。すなわち、ｎ-型半導体領域ＥＸ１２は、ゲート電極ＧＥ１２に対して、ゲート電極ＧＥ１２のゲート長方向における一方の側（図１中左側）に位置する部分のＳＯＩ層４ａの内部に形成されている。ｎ-型半導体領域ＥＸ１２には、ｎ-型半導体領域ＥＸ１１と同様に、例えばリンまたはヒ素などのｎ型の不純物が導入されている。
また、ｎ+型半導体領域ＳＤ１２とゲート電極ＧＥ１２との間に位置する部分のＳＯＩ層４ａの内部には、エクステンション領域としてのｎ-型半導体領域ＥＸ１３が形成されている。すなわち、ｎ-型半導体領域ＥＸ１３は、ゲート電極ＧＥ１２に対して、ゲート電極ＧＥ１２のゲート長方向における他方の側（図１中右側）に位置する部分のＳＯＩ層４ａの内部に形成されている。ｎ-型半導体領域ＥＸ１３には、ｎ-型半導体領域ＥＸ１１と同様に、例えばリンまたはヒ素などのｎ型の不純物が導入されている。
ｎ+型半導体領域ＳＤ１１におけるｎ型の不純物の濃度は、ｎ-型半導体領域ＥＸ１２におけるｎ型の不純物の濃度よりも高い。これにより、ｎ-型半導体領域ＥＸ１２と、ｎ+型半導体領域ＳＤ１１とからなる、ＬＤＤ構造を有するソース・ドレイン領域を形成することができる。
ｎ+型半導体領域ＳＤ１２におけるｎ型の不純物の濃度は、ｎ-型半導体領域ＥＸ１３におけるｎ型の不純物の濃度よりも高い。これにより、ｎ-型半導体領域ＥＸ１３と、ｎ+型半導体領域ＳＤ１２とからなる、ＬＤＤ構造を有するソース・ドレイン領域を形成することができる。
なお、図１では図示を省略するが、ｎ+型半導体領域ＳＤ１２上およびゲート電極ＧＥ１２上に、サリサイド技術を用いて、コバルトシリサイド層またはニッケルシリサイド層などの金属シリサイド層を形成することもできる。
次に、周辺回路領域ＡＲ２に形成されたＭＩＳＦＥＴＱＬについて説明する。ＭＩＳＦＥＴＱＬは、ゲート電極ＧＥ２、ｎ+型半導体領域ＳＤ２１およびＳＤ２２、ならびに、ｎ-型半導体領域ＥＸ２１およびＥＸ２２を有する。
ゲート電極ＧＥ２は、周辺回路領域ＡＲ２において、ＳＯＩ層４ｂ上に、ゲート絶縁膜ＧＩ２を介して形成されている。ゲート絶縁膜ＧＩ２は、絶縁膜ＩＦ１からなり、ゲート電極ＧＥ２は、導電膜ＣＦ１からなる。
ゲート絶縁膜ＧＩ２に含まれる絶縁膜ＩＦ１として、ゲート絶縁膜ＧＩ１１に含まれる絶縁膜ＩＦ１と同様の絶縁膜を用いることができる。また、ゲート電極ＧＥ２に含まれる導電膜ＣＦ１として、ゲート電極ＧＥ１１に含まれる導電膜ＣＦ１と同様の導電膜を用いることができる。そして、ゲート電極ＧＥ１１と同様に、ゲート電極ＧＥ２は、ｎ型の半導体膜からなるものとすることができる。
ゲート電極ＧＥ２の側壁上には、側壁絶縁膜としてサイドウォールスペーサＳＷ２１およびＳＷ２２が形成されている。
具体的には、ゲート電極ＧＥ２の一方の側（図１中左側）の側面ＳＳ２１上には、オフセットスペーサＯＦ１を介して、サイドウォールスペーサＳＷ２１が形成されている。また、ゲート電極ＧＥ２の他方の側（図１中右側）の側面ＳＳ２２上には、オフセットスペーサＯＦ１を介して、サイドウォールスペーサＳＷ２２が形成されている。サイドウォールスペーサＳＷ２１およびＳＷ２２の各々は、絶縁膜ＩＦ６からなる。
サイドウォールスペーサＳＷ２１およびＳＷ２２の各々に含まれる絶縁膜ＩＦ６として、サイドウォールスペーサＳＷ１１およびＳＷ１２の各々に含まれる絶縁膜ＩＦ６と同様の絶縁膜を用いることができる。
サイドウォールスペーサＳＷ２１を挟んでゲート電極ＧＥ２と反対側に位置する部分のＳＯＩ層４ｂ上には、選択エピタキシャル成長により選択的に成長したシリコン層からなる、ソース・ドレイン領域としてのｎ+型半導体領域ＳＤ２１が形成されている。また、サイドウォールスペーサＳＷ２２を挟んでゲート電極ＧＥ２と反対側に位置する部分のＳＯＩ層４ｂ上には、選択エピタキシャル成長により選択的に成長したシリコン層からなる、ソース・ドレイン領域としてのｎ+型半導体領域ＳＤ２２が形成されている。ｎ+型半導体領域ＳＤ２１およびＳＤ２２の各々には、ｎ+型半導体領域ＳＤ１１と同様に、例えばリンまたはヒ素などのｎ型の不純物が導入されている。
なお、ｎ+型半導体領域ＳＤ２１およびＳＤ２２の各々は、ｎ+型半導体領域ＳＤ１１と同様に、選択エピタキシャル成長によりＳＯＩ層４ｂ上に形成されたシリコン層のみならず、シリコン層下に位置するＳＯＩ層４ｂの内部に形成されていてもよい。あるいは、シリコン層が形成されず、ｎ+型半導体領域ＳＤ２１が、サイドウォールスペーサＳＷ２１を挟んでゲート電極ＧＥ２と反対側に位置する部分のＳＯＩ層４ｂの内部に形成されていてもよい。また、シリコン層が形成されず、ｎ+型半導体領域ＳＤ２２が、サイドウォールスペーサＳＷ２２を挟んでゲート電極ＧＥ２と反対側に位置する部分のＳＯＩ層４ｂの内部に形成されていてもよい。
ｎ+型半導体領域ＳＤ２１とゲート電極ＧＥ２との間に位置する部分のＳＯＩ層４ｂの内部には、エクステンション領域としてのｎ-型半導体領域ＥＸ２１が形成されている。また、ｎ+型半導体領域ＳＤ２２とゲート電極ＧＥ２との間に位置する部分のＳＯＩ層４ｂの内部には、エクステンション領域としてのｎ-型半導体領域ＥＸ２２が形成されている。ｎ-型半導体領域ＥＸ２１およびＥＸ２２の各々には、ｎ-型半導体領域ＥＸ１１と同様に、例えばリンまたはヒ素などのｎ型の不純物が導入されている。
ｎ+型半導体領域ＳＤ２１におけるｎ型の不純物の濃度は、ｎ-型半導体領域ＥＸ２１におけるｎ型の不純物の濃度よりも高い。これにより、ｎ-型半導体領域ＥＸ２１と、ｎ+型半導体領域ＳＤ２１とからなる、ＬＤＤ構造を有するソース・ドレイン領域を形成することができる。
ｎ+型半導体領域ＳＤ２２におけるｎ型の不純物の濃度は、ｎ-型半導体領域ＥＸ２２におけるｎ型の不純物の濃度よりも高い。これにより、ｎ-型半導体領域ＥＸ２２と、ｎ+型半導体領域ＳＤ２２とからなる、ＬＤＤ構造を有するソース・ドレイン領域を形成することができる。
なお、図１では図示を省略するが、ｎ+型半導体領域ＳＤ２１およびＳＤ２２の各々の上、ならびに、ゲート電極ＧＥ２上に、サリサイド技術を用いて、コバルトシリサイド層またはニッケルシリサイド層などの金属シリサイド層を形成することもできる。
ｎ-型半導体領域ＥＸ１１、ＥＸ１２、ＥＸ１３、ＥＸ２１およびＥＸ２２の各々におけるｎ型の不純物の濃度は、例えば２×１０19ｃｍ-3程度以上であり、好ましくは１×１０20ｃｍ-3程度以上である。また、ｎ+型半導体領域ＳＤ１１、ＳＤ１２、ＳＤ２１およびＳＤ２２の各々におけるｎ型の不純物の濃度は、例えば５×１０20ｃｍ-3程度以上である。なお、ｐ型ウェル領域ＰＷ１およびＰＷ２の各々におけるｐ型の不純物の濃度は、例えば５×１０17〜7×１０18ｃｍ-3である。
次に、周辺回路領域ＡＲ３に形成されたＭＩＳＦＥＴＱＨについて説明する。ＭＩＳＦＥＴＱＨは、ゲート電極ＧＥ３、ｎ+型半導体領域ＳＤ３１およびＳＤ３２、ならびに、ｎ-型半導体領域ＥＸ３１およびＥＸ３２を有する。
高耐圧のＭＩＳＦＥＴであるＭＩＳＦＥＴＱＨをｎチャネル型のＭＩＳＦＥＴとする場合、周辺回路領域ＡＲ３において、支持基板２には、例えば周辺回路領域ＡＲ２におけるｐ型ウェル領域ＰＷ２よりもｐ型の不純物濃度が小さい高耐圧のｐ型ウェル領域ＰＷ３を形成することができる。
また、ｐ型ウェル領域ＰＷ３の上層部、すなわちチャネル領域を形成する部分には、ｐ型半導体領域ＶＭＧが形成されている。ｐ型半導体領域ＶＭＧにおけるｐ型の不純物の濃度を調整することにより、ＭＩＳＦＥＴＱＨの閾値電圧を調整することができる。
ゲート電極ＧＥ３は、周辺回路領域ＡＲ３において、ｐ型ウェル領域ＰＷ３上、すなわちｐ型半導体領域ＶＭＧ上に、ゲート絶縁膜ＧＩ３を介して形成されている。ゲート絶縁膜ＧＩ３は、絶縁膜ＩＦ２からなり、ゲート電極ＧＥ３は、導電膜ＣＦ１からなる。
ゲート絶縁膜ＧＩ３に含まれる絶縁膜ＩＦ２として、ゲート絶縁膜ＧＩ１１に含まれる絶縁膜ＩＦ１と同様の絶縁膜を用いることができる。ただし、ＭＩＳＦＥＴＱＨは高耐圧のＭＩＳＦＥＴであるため、絶縁膜ＩＦ２の厚さは、絶縁膜ＩＦ１の厚さよりも厚くすることができる。また、ゲート電極ＧＥ２に含まれる導電膜ＣＦ１として、ゲート電極ＧＥ１１に含まれる導電膜ＣＦ１と同様の導電膜を用いることができる。
ゲート電極ＧＥ３の側壁上には、側壁絶縁膜としてサイドウォールスペーサＳＷ３１およびＳＷ３２が形成されている。
具体的には、ゲート電極ＧＥ３の一方の側（図１中左側）の側面ＳＳ３１上には、オフセットスペーサＯＦ１を介して、サイドウォールスペーサＳＷ３１が形成されている。また、ゲート電極ＧＥ３の他方の側（図１中右側）の側面ＳＳ３２上には、オフセットスペーサＯＦ１を介して、サイドウォールスペーサＳＷ３２が形成されている。サイドウォールスペーサＳＷ３１およびＳＷ３２の各々は、絶縁膜ＩＦ５からなる。
サイドウォールスペーサＳＷ３１およびＳＷ３２の各々に含まれる絶縁膜ＩＦ５として、サイドウォールスペーサＳＷ１１およびＳＳ１２の各々に含まれる絶縁膜ＩＦ６と同様の絶縁膜を用いることができる。
サイドウォールスペーサＳＷ３１を挟んでゲート電極ＧＥ３と反対側に位置する部分のｐ型ウェル領域ＰＷ３すなわちｐ型半導体領域ＶＭＧの内部には、ソース・ドレイン領域としてのｎ+型半導体領域ＳＤ３１が形成されている。また、サイドウォールスペーサＳＷ３２を挟んでゲート電極ＧＥ３と反対側に位置する部分のｐ型ウェル領域ＰＷ３すなわちｐ型半導体領域ＶＭＧの内部には、ソース・ドレイン領域としてのｎ+型半導体領域ＳＤ３２が形成されている。ｎ+型半導体領域ＳＤ３１およびＳＤ３２の各々には、例えばリンまたはヒ素などのｎ型の不純物が導入されている。
ｎ+型半導体領域ＳＤ３１とゲート電極ＧＥ３との間に位置する部分のｐ型ウェル領域ＰＷ３すなわちｐ型半導体領域ＶＭＧの内部には、エクステンション領域としてのｎ-型半導体領域ＥＸ３１が形成されている。また、ｎ+型半導体領域ＳＤ３２とゲート電極ＧＥ２との間に位置する部分のｐ型ウェル領域ＰＷ３すなわちｐ型半導体領域ＶＭＧの内部には、エクステンション領域としてのｎ-型半導体領域ＥＸ３２が形成されている。ｎ-型半導体領域ＥＸ３１およびＥＸ３２の各々には、例えばリンまたはヒ素などのｎ型の不純物が導入されている。
ｎ+型半導体領域ＳＤ３１におけるｎ型の不純物の濃度は、ｎ-型半導体領域ＥＸ３１におけるｎ型の不純物の濃度よりも高い。これにより、ｎ-型半導体領域ＥＸ３１と、ｎ+型半導体領域ＳＤ３１とからなる、ＬＤＤ構造を有するソース・ドレイン領域を形成することができる。
ｎ+型半導体領域ＳＤ３２におけるｎ型の不純物の濃度は、ｎ-型半導体領域ＥＸ３２におけるｎ型の不純物の濃度よりも高い。これにより、ｎ-型半導体領域ＥＸ３２と、ｎ+型半導体領域ＳＤ３２とからなる、ＬＤＤ構造を有するソース・ドレイン領域を形成することができる。
なお、図１では図示を省略するが、ｎ+型半導体領域ＳＤ３１およびＳＤ３２の各々の上、ならびに、ゲート電極ＧＥ３上に、サリサイド技術を用いて、コバルトシリサイド層またはニッケルシリサイド層などの金属シリサイド層を形成することもできる。
ｎ-型半導体領域ＥＸ１１は、平面視において、ゲート電極ＧＥ１１のうち、ゲート長方向における側面ＳＳ１１側の部分と重なっている。また、ｎ-型半導体領域ＥＸ１２は、平面視において、ゲート電極ＧＥ１２のうち、ゲート長方向における側面ＳＳ１３側の部分と重なっており、ｎ-型半導体領域ＥＸ１３は、平面視において、ゲート電極ＧＥ１２のうち、ゲート長方向における側面ＳＳ１４側の部分と重なっている。一方、ｎ-型半導体領域ＥＸ２１は、平面視において、ゲート電極ＧＥ２のうち、ゲート長方向における側面ＳＳ２１側の部分と重なっており、ｎ-型半導体領域ＥＸ２２は、平面視において、ゲート電極ＧＥ２のうち、ゲート長方向における側面ＳＳ２２側の部分と重なっている。
ＳＯＩ基板１の上面１ａ全面上には、アンチヒューズ素子ＡＦ、選択トランジスタＳＴ、ＭＩＳＦＥＴＱＬおよびＭＩＳＦＥＴＱＨを覆うように、層間絶縁膜１０が形成されている。層間絶縁膜１０は、例えば、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜とそれよりも厚い酸化シリコン膜との積層膜などからなる。層間絶縁膜１０の上面は、メモリセル領域ＡＲ１ならびに周辺回路領域ＡＲ２およびＡＲ３の各々の間で、その高さがほぼ一致するように、平坦化されている。
層間絶縁膜１０にはコンタクトホールＣＮＴが形成されており、コンタクトホールＣＮＴ内には、導電性のプラグＰＧが形成されている。メモリセル領域ＡＲ１では、コンタクトホールＣＮＴおよびそれを埋め込むプラグＰＧは、ｎ+型半導体領域ＳＤ１２ならびにゲート電極ＧＥ１１およびＧＥ１２の各々の上に形成されており、プラグＰＧは、ｎ+型半導体領域ＳＤ１２ならびにゲート電極ＧＥ１１およびＧＥ１２の各々と電気的に接続されている。
周辺回路領域ＡＲ２では、コンタクトホールＣＮＴおよびそれを埋め込むプラグＰＧは、ｎ+型半導体領域ＳＤ２１およびＳＤ２２ならびにゲート電極ＧＥ２の各々の上に形成されており、プラグＰＧは、ｎ+型半導体領域ＳＤ２１およびＳＤ２２ならびにゲート電極ＧＥ２の各々と電気的に接続されている。周辺回路領域ＡＲ３では、コンタクトホールＣＮＴおよびそれを埋め込むプラグＰＧは、ｎ+型半導体領域ＳＤ３１およびＳＤ３２ならびにゲート電極ＧＥ３の各々の上に形成されており、プラグＰＧは、ｎ+型半導体領域ＳＤ３１およびＳＤ３２ならびにゲート電極ＧＥ３の各々と電気的に接続されている。
なお、図１では、ゲート電極ＧＥ１１、ＧＥ１２、ＧＥ２およびＧＥ３の各々の上のコンタクトホールＣＮＴおよびプラグＰＧの図示を省略する。
プラグＰＧが埋め込まれた層間絶縁膜１０上には、例えば銅（Ｃｕ）を主導電材料とする埋込配線としてのダマシン配線として、第１層目の配線が形成されており、その第１層目の配線上には、ダマシン配線として、上層の配線も形成されているが、ここではその図示および説明は省略する。また、第１層目の配線およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電膜をパターニングして形成することもでき、例えばタングステン（Ｗ）配線またはアルミニウム（Ａｌ）配線などとすることもできる。
＜メモリセルの動作＞
次に、本実施の形態１の半導体装置におけるメモリセルの動作を説明する。図２は、実施の形態１の半導体装置におけるメモリセルの等価回路図である。図３は、読み出し動作および書き込み動作の際の各部位への電圧の印加条件の一例を示す表である。
次に、本実施の形態１の半導体装置におけるメモリセルの動作を説明する。図２は、実施の形態１の半導体装置におけるメモリセルの等価回路図である。図３は、読み出し動作および書き込み動作の際の各部位への電圧の印加条件の一例を示す表である。
図３の表には、読み出し動作および書き込み動作の各々において、アンチヒューズ素子ＡＦのゲート電極ＧＥ１１に印加される電位Ｖｍｌ、選択トランジスタＳＴのｎ+型半導体領域ＳＤ１２に印加される電位Ｖｂｌ、および、選択トランジスタＳＴのゲート電極ＧＥ１２に印加される電位Ｖｓｌが、記載されている。また、図３の表には、読み出し動作および書き込み動作の各々において、ｐ型ウェル領域ＰＷ１に印加される電位Ｖｓｂが、記載されている。なお、図３の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。
なお、本願明細書では、特に明記しない場合には、ある部位に印加される電圧を、その部位に印加される電位と接地電位との差と定義する。したがって、以下では、電圧に代え、電位で表記するが、特に明記しない場合には、電位は電圧に等しい。
図２に示すように、本実施の形態１の半導体装置は、メモリセルＭＣを複数個有する。複数のメモリセルＭＣの各々は、メモリセル領域ＡＲ１（図１参照）に形成され、アンチヒューズ素子ＡＦと、選択トランジスタＳＴと、を有する。図１を用いて前述したように、アンチヒューズ素子ＡＦは、例えばｎチャネル型のハーフトランジスタからなり、選択トランジスタＳＴは、ＭＩＳＦＥＴからなる。アンチヒューズ素子ＡＦと選択トランジスタＳＴとは、例えばｎ+型半導体領域ＳＤ１１を共有することにより、直列に接続されている。
図２に示すように、本実施の形態１の半導体装置は、複数のメモリ線ＭＬと、複数の選択線ＳＬと、複数のビット線ＢＬと、基板バイアス線ＳＢＬと、を有する。複数のメモリ線ＭＬは、メモリセル領域ＡＲ１に形成され、例えばＸ軸方向にそれぞれ延在し、かつ、Ｘ軸方向と交差、好適には直交するＹ軸方向に配列されている。複数の選択線ＳＬは、メモリセル領域ＡＲ１に形成され、例えばＹ軸方向にそれぞれ延在し、かつ、Ｘ軸方向に配列されている。複数の選択線ＳＬは、メモリセル領域ＡＲ１に形成され、例えばＹ軸方向にそれぞれ延在し、かつ、Ｘ軸方向に配列されている。複数のビット線ＢＬは、メモリセル領域ＡＲ１に形成され、例えばＹ軸方向にそれぞれ延在し、かつ、Ｘ軸方向に配列されている。基板バイアス線ＳＢＬは、メモリセル領域ＡＲ１に形成され、例えばＹ軸方向に延在している。
複数のメモリ線ＭＬと、複数のビット線ＢＬとは、互いに交差しており、複数のメモリ線ＭＬと複数のビット線ＢＬとがそれぞれ交差する複数の交差部の各々に、メモリセルＭＣが形成されている。そのため、メモリセルＭＣは、Ｘ軸方向およびＹ軸方向にマトリクス状に配列されている。
メモリセルＭＣに含まれるアンチヒューズ素子ＡＦのゲート電極ＧＥ１１は、メモリ線ＭＬに接続され、選択トランジスタＳＴのゲート電極ＧＥ１２は、選択線ＳＬに接続されている。そのため、Ｘ軸方向に配列された複数のメモリセルＭＣの各々にそれぞれ含まれる複数のゲート電極ＧＥ１１の各々は、同一のメモリ線ＭＬに接続されている。また、Ｙ軸方向に配列された複数のメモリセルＭＣの各々にそれぞれ含まれる複数のゲート電極ＧＥ１２の各々は、同一の選択線ＳＬに接続されている。
メモリセルＭＣに含まれる選択トランジスタＳＴのソース・ドレイン領域のうち、当該メモリセルＭＣに含まれるアンチヒューズ素子ＡＦ側と反対側のソース・ドレイン領域であるｎ+型半導体領域ＳＤ１２は、ビット線ＢＬと接続されている。また、メモリセルＭＣに含まれるアンチヒューズ素子ＡＦのソース・ドレイン領域のうち、当該メモリセルＭＣに含まれる選択トランジスタＳＴ側と反対側のソース・ドレイン領域は形成されていないため、アンチヒューズ素子ＡＦの選択トランジスタＳＴ側と反対側は、どこにも接続されていない。
Ｙ軸方向に配列された複数のメモリセルＭＣの各々にそれぞれ含まれる複数のｎ+型半導体領域ＳＤ１２の各々は、同一のビット線ＢＬに接続されている。また、図２に示す例では、あるビット線ＢＬのＸ軸方向における両側に配置された２つのメモリセルＭＣの各々にそれぞれ含まれる２つのｎ+型半導体領域ＳＤ１２の各々は、当該ビット線ＢＬに接続されている。
複数のメモリセルＭＣの各々の下に位置する部分のｐ型ウェル領域ＰＷ１は、基板バイアス線ＳＢＬに接続されている。
図２に示すように、Ｘ軸方向およびＹ軸方向にマトリクス状に配列された４個のメモリセルＭＣを、メモリセルＭＣＡ、ＭＣＢ、ＭＣＣおよびＭＣＤと称する。以下では、メモリセルＭＣからデータを読み出す読み出し動作として、メモリセルＭＣＡ、ＭＣＢ、ＭＣＣおよびＭＣＤのうち、メモリセルＭＣＡのデータを読み出す読み出し動作について説明する。また、メモリセルＭＣにデータを書き込む書き込み動作として、メモリセルＭＣＡ、ＭＣＢ、ＭＣＣおよびＭＣＤのうち、メモリセルＭＣＡにデータを書き込む書き込み動作について説明する。すなわち、図３に示すように、選択状態については、メモリセルＭＣＡが選択状態にあり、メモリセルＭＣＢ、ＭＣＣおよびＭＣＤの各々が非選択状態にある場合について説明する。
メモリセルＭＣＡのデータを読み出す読み出し動作、および、メモリセルＭＣＡにデータを書き込む書き込み動作のいずれの際にも、図３に示すように、メモリセルＭＣＡ、ＭＣＢ、ＭＣＣおよびＭＣＤの各々のｎ+型半導体領域ＳＤ１２に印加される電位Ｖｂｌを、０Ｖとする。すなわち、メモリセルＭＣＡ、ＭＣＢ、ＭＣＣおよびＭＣＤの各々のｎ+型半導体領域ＳＤ１２の電位は、接地電位である。また、メモリセルＭＣＡおよびＭＣＣの各々のゲート電極ＧＥ１２の各々に印加される電位Ｖｓｌを、Ｖｓｌ１とし、メモリセルＭＣＢおよびＭＣＤの各々のゲート電極ＧＥ１２に印加される電位Ｖｓｌを、Ｖｓｌ２とする。電位Ｖｓｌ１は、選択トランジスタＳＴの閾値電圧以上の電位であり、電位Ｖｓｌ２は、選択トランジスタＳＴの閾値電圧未満の電位である。
これにより、選択されたメモリセルＭＣＡに含まれる選択トランジスタＳＴのチャネル領域を十分に強く反転した反転層とし、選択トランジスタＳＴをオン状態にすることができる。そのため、当該選択トランジスタＳＴのｎ+型半導体領域ＳＤ１２に接続するビット線ＢＬの電位である０Ｖの電位Ｖｂｌが、当該選択トランジスタＳＴと直列に接続されたアンチヒューズ素子ＡＦが選択トランジスタＳＴと共有するｎ+型半導体領域ＳＤ１１に印加される。すなわち、アンチヒューズ素子ＡＦのｎ+型半導体領域ＳＤ１１に０Ｖが印加され、アンチヒューズ素子ＡＦのｎ+型半導体領域ＳＤ１１の電位が接地電位に等しくなる。
なお、電位Ｖｓｌ１は、周辺回路領域ＡＲ２における電源電圧と同等以上で、かつ、選択トランジスタＳＴのオン状態における耐圧以下の電位である。
まず、メモリセルＭＣＡのデータを読み出す読み出し動作の際には、図３に示すように、メモリセルＭＣＡおよびＭＣＢの各々のゲート電極ＧＥ１１に印加される電位Ｖｍｌを、電位ＶｍｌＲとし、メモリセルＭＣＣおよびＭＣＤの各々のゲート電極ＧＥ１１に印加される電位Ｖｍｌを、０Ｖとする。すなわち、メモリセルＭＣＣおよびＭＣＤの各々のゲート電極ＧＥ１１の電位は、接地電位である。また、メモリセルＭＣＡ、ＭＣＢ、ＭＣＣおよびＭＣＤの各々の基板バイアスとしての電位Ｖｓｂを、０Ｖとする。電位ＶｍｌＲは、周辺回路領域ＡＲ２における電源電圧と等しい。
メモリセルＭＣＡに含まれるゲート絶縁膜ＧＩ１１がブレークダウン、すなわち絶縁破壊する前は、メモリセルＭＣＡに含まれるゲート電極ＧＥ１１の電位ＶｍｌＲとｎ+型半導体領域ＳＤ１１の電位である０Ｖとの間の電位差に応じて、ＦＮ（Fowler-Nordheim）トンネルにより電流が流れる。
一方、メモリセルＭＣＡにデータを書き込む書き込み動作の際には、図３に示すように、メモリセルＭＣＡおよびＭＣＢの各々のゲート電極ＧＥ１１に印加される電位Ｖｍｌを、電位ＶｍｌＰとする。すなわち、書き込み動作の際には、メモリセルＭＣＡおよびＭＣＢの各々のゲート電極ＧＥ１１に印加される電位Ｖｍｌを、読み出し動作の際の電位ＶｍｌＲから変更する。ここで、電位ＶｍｌＰは、ゲート絶縁膜ＧＩ１１を絶縁破壊するための電位である。ただし、消費電力の低減という観点からは、電位ＶｍｌＰは、なるべく低い電位であることが望ましい。
また、メモリセルＭＣＣおよびＭＣＤの各々のゲート電極ＧＥ１１に印加される電位Ｖｍｌを、０Ｖとする。すなわち、メモリセルＭＣＣおよびＭＣＤの各々のゲート電極ＧＥ１１の電位は、接地電位である。また、メモリセルＭＣＡ、ＭＣＢ、ＭＣＣおよびＭＣＤの各々の基板バイアスとしての電位Ｖｓｂを、電位ＶｓｂＰとする。
本実施の形態１では、電位ＶｓｂＰは、電位ＶｍｌＰと同極性の電位である。これにより、ホットキャリアがＢＯＸ層３ａ（図１参照）に注入されることを抑制することができる。
好適には、電位ＶｓｂＰは、メモリセルＭＣＡで電位Ｖｓｂが０Ｖである場合に比べ、アンチヒューズ素子ＡＦのゲート絶縁膜ＧＩ１１を絶縁破壊するための電圧すなわちゲート耐圧を増加させないような範囲の電位である。
また、好適には、電位Ｖｓｂは、非選択状態であるメモリセルＭＣＢ、ＭＣＣおよびＭＣＤの各々にそれぞれ含まれる３個の選択トランジスタＳＴがいずれもオフ状態を維持できる電位、すなわちいずれの選択トランジスタＳＴにおけるチャネル領域にも反転層が形成されない電位である。
本実施の形態１では、書き込み動作の際には、図３に示すように、ｎ+型半導体領域ＳＤ１１の電位が０Ｖすなわち接地電位であり、かつ、選択トランジスタＳＴがオン状態で、ゲート絶縁膜ＧＩ１１が絶縁破壊されることにより、メモリセルＭＣＡに含まれるゲート電極ＧＥ１１とｎ+型半導体領域ＳＤ１１とが導通する。そのため、メモリセルＭＣＡに含まれるゲート電極ＧＥ１１とｎ+型半導体領域ＳＤ１１との間を流れる電流、すなわち読み出し電流が、書き込み動作の前後で、１桁程度、すなわち１０倍程度増加する。この読み出し電流の増加の有無により、各メモリセルＭＣにおけるデータが“０”か“１”かを検出する。
すなわち、本実施の形態１では、アンチヒューズ素子ＡＦのゲート電極ＧＥ１１と、ｎ+型半導体領域ＳＤ１１との間に高電圧が印加され、アンチヒューズ素子ＡＦのゲート絶縁膜ＧＩ１１が絶縁破壊されることにより、メモリセルにデータが書き込まれる。
後述する図２０を用いて説明するように、アンチヒューズ素子ＡＦがｎチャネル型のＭＩＳＦＥＴに類似した構造を有し、書き込み動作の際に、ゲート電極ＧＥ１１に正極性の電位ＶｍｌＰが印加される場合、チャネル領域に反転層が形成される一方で、ホットキャリアとしてのホットホールがＢＯＸ層３ａに注入されるおそれがある。
このような場合、図３に示すように、書き込み動作の際に、ゲート電極ＧＥ１１に、正極性の電位ＶｍｌＰが印加され、かつ、ゲート電極ＧＥ１１に印加される電位ＶｍｌＰと同極性の電位ＶｓｂＰが、ｐ型ウェル領域ＰＷ１に印加される。すなわち、書き込み動作の際に、ゲート電極ＧＥ１１に、正極性の電位ＶｍｌＰが印加され、かつ、ｐ型ウェル領域ＰＷ１に、正極性の電位ＶｓｂＰが印加される。これにより、ＢＯＸ層３ａにホットキャリアとしてのホットホールが注入されることを防止または抑制することができる。
なお、電位ＶｓｂＰは、電位ＶｍｌＰよりも低いことが好ましい。これにより、電位ＶｓｂＰが電位ＶｍｌＰよりも高い場合に比べ、電位ＶｍｌＰよりもさらに高い電位を供給する電源電圧を用意しなくても済むため、半導体装置の消費電力が増加することはない。
また、好適には、電位ＶｓｂＰすなわち電圧ＶｓｂＰは、ＢＯＸ層３ａの信頼性の観点でＢＯＸ層３ａを介したＦＮトンネル電流が発生しない電圧以下、または、経時的絶縁破壊寿命（Time Dependent Dielectric Breakdown）が保証される電圧以下に設定する必要がある。
一方、周辺回路領域ＡＲ２では、ゲート電極ＧＥ２に、正極性の電位が印加され、かつ、ｐ型ウェル領域ＰＷ２には、負極性の電位が印加される。そのため、ｐ型ウェル領域ＰＷ２には、ｐ型ウェル領域ＰＷ１に印加される電位ＶｓｂＰと異なる電位が印加される。すなわち、本実施の形態１では、ｐ型ウェル領域ＰＷ２に印加される電位と、書き込み動作の際にｐ型ウェル領域ＰＷ１に印加される電位ＶｂｓＰとは、別々に制御される。
また、ｎチャネル型のＭＩＳＦＥＴに類似した構造を有するアンチヒューズ素子がバルク基板としての半導体基板に形成され、アンチヒューズ素子のゲート電極に印加される電位と同極性の電位が基板バイアスとして印加された場合、半導体基板に、ソース・ドレイン領域の電位である接地電位よりも高い電位が印加されることになる。そのため、ゲート電極に印加する電位と同極性の電位が基板バイアスとして印加された場合、アバランシェ降伏により、半導体基板からソース・ドレイン領域に向かって、付帯電流が流れるおそれがある。
一方、本実施の形態１では、ｎチャネル型のＭＩＳＦＥＴに類似した構造を有するアンチヒューズ素子ＡＦがＳＯＩ基板１に形成されており、ｐ型ウェル領域ＰＷ１と、ｎ+型半導体領域ＳＤ１１とは、接触しておらず、ｐ型ウェル領域ＰＷ１とｎ+型半導体領域ＳＤ１１との間にｐｎ接合は介在しない。そのため、ゲート電極ＧＥ１１に印加される電位ＶｍｌＰと同極性であって、ｎ+型半導体領域ＳＤ１１の電位である接地電位よりも高い電位である電位ＶｓｂＰがｐ型ウェル領域ＰＷ１に印加された場合でも、ｐ型ウェル領域ＰＷ１からｎ+型半導体領域ＳＤ１１に向かって、付帯電流が流れるおそれがない。
＜半導体装置の製造工程＞
次に、本実施の形態１の半導体装置の製造工程を、図面を参照して説明する。図４および図５は、実施の形態１の半導体装置の製造工程の一部を示す製造プロセスフロー図である。図６〜図１９は、実施の形態１の半導体装置の製造工程中の要部断面図である。
次に、本実施の形態１の半導体装置の製造工程を、図面を参照して説明する。図４および図５は、実施の形態１の半導体装置の製造工程の一部を示す製造プロセスフロー図である。図６〜図１９は、実施の形態１の半導体装置の製造工程中の要部断面図である。
まず、図６に示すように、ＳＯＩ基板１を用意する（図４のステップＳ１）。このステップＳ１では、基体としての支持基板２と、支持基板２の主面としての上面２ａ上に形成された絶縁層すなわち埋め込み酸化膜であるＢＯＸ層３と、ＢＯＸ層３上に形成された半導体層であるＳＯＩ層４と、を有するＳＯＩ基板１を用意する。
支持基板２は、例えば、単結晶シリコン（Ｓｉ）基板である。ＢＯＸ層３は、例えば、酸化シリコン（ＳｉＯ2）膜であり、その膜厚は、例えば、４〜１００ｎｍ程度である。また、ＳＯＩ層４は、例えば、単結晶シリコン層であり、その膜厚は、例えば、４〜１００ｎｍ程度である。
次に、図６に示すように、素子分離膜８を形成する（図４のステップＳ２）。このステップＳ２では、ＳＯＩ基板１の素子分離領域６において、ＳＴＩ法により素子分離膜８を形成する。
具体的には、フォトリソグラフィ技術およびエッチング技術により、素子分離領域６で、ＳＯＩ基板１の主面としての上面１ａに、ＳＯＩ層４およびＢＯＸ層３を貫通し、底面が支持基板２の厚みの途中に位置するように、素子分離溝７を形成する。次いで、素子分離溝７内を含めたＳＯＩ基板１上に、例えば化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法により、例えば酸化シリコン膜からなる絶縁膜を形成する。その後、絶縁膜を化学的機械的研磨（Chemical Mechanical Polishing：ＣＭＰ）法により研磨することなどにより、素子分離溝７に、絶縁膜からなる素子分離膜８を埋め込む。
このようにして素子分離膜８が形成された素子分離領域６により、メモリセル領域ＡＲ１、周辺回路領域ＡＲ２およびＡＲ３が規定、すなわち画定される。また、メモリセル領域ＡＲ１と周辺回路領域ＡＲ２との間には、メモリセル領域ＡＲ１の外部の領域としての領域ＡＲ４が設けられてもよく、周辺回路領域ＡＲ２と周辺回路領域ＡＲ３との間には、周辺回路領域ＡＲ２の外部の領域としての領域ＡＲ５が設けられてもよい。
このとき、メモリセル領域ＡＲ１におけるＢＯＸ層３をＢＯＸ層３ａとし、メモリセル領域ＡＲ１におけるＳＯＩ層４をＳＯＩ層４ａとし、周辺回路領域ＡＲ２におけるＢＯＸ層３をＢＯＸ層３ｂとし、周辺回路領域ＡＲ２におけるＳＯＩ層４をＳＯＩ層４ｂとする。また、周辺回路領域ＡＲ３におけるＢＯＸ層３をＢＯＸ層３ｃとし、周辺回路領域ＡＲ３におけるＳＯＩ層４をＳＯＩ層４ｃとする。
なお、図６に示す例では、ＳＯＩ層４上に、例えば酸化シリコン膜からなる絶縁膜５が形成されている。
次に、図６および図７に示すように、ｐ型ウェル領域ＰＷ１を形成する（図４のステップＳ３）。
このステップＳ３では、まず、図６に示すように、メモリセル領域ＡＲ１で、支持基板２の主面としての上面２ａ側に、例えばホウ素（Ｂ）などのｐ型の不純物が導入されたｐ型ウェル領域ＰＷ１を形成する。また、周辺回路領域ＡＲ２で、支持基板２の上面２ａ側に、例えばホウ素などのｐ型の不純物が導入されたｐ型ウェル領域ＰＷ２を形成する。
具体的には、例えばホウ素などのｐ型の不純物を支持基板２にイオン注入することにより、ｐ型ウェル領域ＰＷ１およびＰＷ２を形成する。なお、周辺回路領域ＡＲ２などでｐチャネル型のＭＩＳＦＥＴなどを形成する場合には、例えばリンまたはヒ素などのｎ型の不純物を支持基板２にイオン注入することにより、ｎ型ウェル領域を形成する。
さらに、周辺回路領域ＡＲ３で、例えばホウ素などのｐ型の不純物を支持基板２にイオン注入することにより、支持基板２の上面２ａ側に、ｐ型の不純物が導入された高耐圧ウェル領域としてのｐ型ウェル領域ＰＷ３を形成する。例えば、ｐ型ウェル領域ＰＷ３における不純物濃度を、ｐ型ウェル領域ＰＷ２における不純物濃度よりも小さくすることで、高耐圧ウェル領域としてのｐ型ウェル領域ＰＷ３を形成することができる。
なお、周辺回路領域ＡＲ２などでｐチャネル型のＭＩＳＦＥＴなどを形成する場合には、例えばリンまたはヒ素などのｎ型の不純物を支持基板２にイオン注入することにより、ｎ型ウェル領域を形成する。
このステップＳ３では、次に、図７に示すように、フォトリソグラフィ技術、ならびに、ドライエッチングおよびウェットエッチングを用いて、周辺回路領域ＡＲ３で、ＳＯＩ層４ｃおよびＢＯＸ層３ｃ（図６参照）を除去する。
具体的には、まず、ＳＯＩ基板１の上面１ａ全面上に、フォトレジスト膜（図示は省略）を塗布した後、露光、現像することで、フォトレジスト膜をパターニングする。次に、残されたフォトレジスト膜をエッチングマスクとして用いて、絶縁膜５、ＳＯＩ層４およびＢＯＸ層３をエッチングし、周辺回路領域ＡＲ３で、フォトレジスト膜から露出した部分の絶縁膜５、ＳＯＩ層４およびＢＯＸ層３を、選択的に除去する。このエッチングには、エッチング液としてフッ酸などを用いたウェットエッチングを用いることができる。
これにより、絶縁膜５、ＳＯＩ層４およびＢＯＸ層３が除去された領域、すなわち周辺回路領域ＡＲ３では、支持基板２の上面２ａが露出する。一方、メモリセル領域ＡＲ１および周辺回路領域ＡＲ２で、フォトレジスト膜に覆われた部分のＳＯＩ層４およびＢＯＸ層３は、除去されずに残存する。その後、フォトレジスト膜を除去する。
なお、ステップＳ３では、領域ＡＲ４およびＡＲ５でも、ＳＯＩ層４およびＢＯＸ層３が除去される。また、全ての領域で、絶縁膜５が除去される。
以上のようにして、ステップＳ１〜ステップＳ３を行うことにより、支持基板２と、ｐ型ウェル領域ＰＷ１およびＰＷ２と、ＢＯＸ層３ａおよび３ｂと、ＳＯＩ層４ａおよび４ｂと、を有するＳＯＩ基板１を用意する。ＢＯＸ層３ａは、ｐ型ウェル領域ＰＷ１上に形成され、ＳＯＩ層４ａは、ＢＯＸ層３ａ上に形成されている。ＢＯＸ層３ｂは、ｐ型ウェル領域ＰＷ２上に形成され、ＳＯＩ層４ｂは、ＢＯＸ層３ｂ上に形成されている。そして、後の工程で、ＳＯＩ基板１に、アンチヒューズ素子ＡＦ（図１９参照）、選択トランジスタＳＴ（図１９参照）、ＭＩＳＦＥＴＱＬ（図１９参照）、および、ＭＩＳＦＥＴＱＨ（図１９参照）を形成することになる。
なお、周辺回路領域ＡＲ３で、例えばホウ素などのｐ型の不純物を支持基板２にイオン注入することにより、ｐ型ウェル領域ＰＷ３の上層部、すなわちチャネル領域を形成する部分に、ｐ型半導体領域ＶＭＧを形成する。このイオン注入される不純物の種類、または、イオン注入の条件を調整することにより、ＭＩＳＦＥＴＱＨの閾値電圧を調整することができる。
次に、図８に示すように、ゲート電極ＧＥ１１およびハードマスク膜ＨＭ１を形成する（図４のステップＳ４）。
このステップＳ４では、まず、メモリセル領域ＡＲ１および周辺回路領域ＡＲ２で、ＳＯＩ基板１の上面１ａ上に、例えば熱酸化法により、例えば酸化シリコン膜からなる、ゲート絶縁膜用の絶縁膜ＩＦ１を形成する。
あるいは、絶縁膜ＩＦ１として、酸化シリコン膜からなる絶縁膜ＩＦ１を、ＣＶＤ法により形成してもよく、酸化シリコン膜に３〜１０％程度の窒素が窒素プラズマ法で導入された酸窒化シリコン（ＳｉＯＮ）膜を形成してもよい。また、絶縁膜ＩＦ１として、例えばＨｉｇｈ−ｋ膜（高誘電率膜）からなる絶縁膜、または、酸化シリコン膜もしくは酸窒化シリコン膜とＨｉｇｈ−ｋ膜（高誘電率膜）との積層膜を形成してもよい。
なお、このとき、周辺回路領域ＡＲ３では、支持基板２の上面２ａ上に、絶縁膜ＩＦ２が形成される。絶縁膜ＩＦ２の膜厚を、絶縁膜ＩＦ１の膜厚よりも厚くすることができる。
次に、メモリセル領域ＡＲ１ならびに周辺回路領域ＡＲ２およびＡＲ３で、絶縁膜ＩＦ１上に、例えば多結晶シリコン膜などの半導体膜に不純物が導入されて低抵抗率とされている導電膜（ドープトシリコン膜）からなる、ゲート電極用の導電膜ＣＦ１を形成する。
次に、メモリセル領域ＡＲ１ならびに周辺回路領域ＡＲ２およびＡＲ３で、絶縁膜ＩＦ１およびＩＦ２の各々の上に、例えばＣＶＤ法により、例えば窒化シリコン（ＳｉＮ）膜からなる絶縁膜ＨＭ２を形成する。
次に、ＳＯＩ基板１の上面１ａ全面上に、フォトレジスト膜（図示は省略）を塗布した後、露光、現像することで、フォトレジスト膜をパターニングする。その後、残されたフォトレジスト膜をエッチングマスクとしたドライエッチングにより、絶縁膜ＨＭ２、導電膜ＣＦ１、ならびに、絶縁膜ＩＦ１およびＩＦ２をエッチングする。
これにより、メモリセル領域ＡＲ１で、ＳＯＩ層４ａ上に、絶縁膜ＩＦ１からなるゲート絶縁膜ＧＩ１１を形成し、ＳＯＩ層４ａ上に、導電膜ＣＦ１からなるゲート電極ＧＥ１１を、ゲート絶縁膜ＧＩ１１を介して形成し、ゲート電極ＧＥ１１上に、絶縁膜ＨＭ２からなる保護膜としてのハードマスク膜ＨＭ１を形成する。また、メモリセル領域ＡＲ１で、ＳＯＩ層４ａ上に、絶縁膜ＩＦ１からなるゲート絶縁膜ＧＩ１２を形成し、ＳＯＩ層４ａ上に、導電膜ＣＦ１からなるゲート電極ＧＥ１２を、ゲート絶縁膜ＧＩ１２を介して形成し、ゲート電極ＧＥ１２上に、絶縁膜ＨＭ２からなる保護膜としてのハードマスク膜ＨＭ１を形成する。
一方、周辺回路領域ＡＲ２で、ＳＯＩ層４ｂ上に、絶縁膜ＩＦ１からなるゲート絶縁膜ＧＩ２を形成し、ＳＯＩ層４ｂ上に、導電膜ＣＦ１からなるゲート電極ＧＥ２を、ゲート絶縁膜ＧＩ２を介して形成し、ゲート電極ＧＥ２上に、絶縁膜ＨＭ２からなるハードマスク膜ＨＭ１を形成する。また、周辺回路領域ＡＲ３で、ｐ型ウェル領域ＰＷ３すなわちｐ型半導体領域ＶＭＧ上に、絶縁膜ＩＦ２からなるゲート絶縁膜ＧＩ３を形成し、ＳＯＩ層４ｃ上に、導電膜ＣＦ１からなるゲート電極ＧＥ３を、ゲート絶縁膜ＧＩ３を介して形成し、ゲート電極ＧＥ３上に、絶縁膜ＨＭ２からなるハードマスク膜ＨＭ１を形成する。その後、フォトレジスト膜は除去される。
なお、ゲート電極ＧＥ１１の一方の側（図８中左側）の側面を、側面ＳＳ１１とし、ゲート電極ＧＥ１１の他方の側（図８中右側）の側面を、側面ＳＳ１２とする。また、ゲート電極ＧＥ１２のゲート電極ＧＥ１１側（図８中左側）の側面を、側面ＳＳ１３とし、ゲート電極ＧＥ１２のゲート電極ＧＥ１１側と反対側（図８中右側）の側面を、側面ＳＳ１４とする。
一方、ゲート電極ＧＥ２の一方の側（図８中左側）の側面を、側面ＳＳ２１とし、ゲート電極ＧＥ２の他方の側（図８中右側）の側面を、側面ＳＳ２２とする。また、ゲート電極ＧＥ３の一方の側（図８中左側）の側面を、側面ＳＳ３１とし、ゲート電極ＧＥ３の他方の側（図８中右側）の側面を、側面ＳＳ３２とする。
次に、図９および図１０に示すように、サイドウォールスペーサＳＦ１１およびＳＦ１２を形成する（図４のステップＳ５）。
このステップＳ５では、まず、図９に示すように、オフセットスペーサＯＦ１を形成する。
具体的には、ゲート電極ＧＥ１１、ＧＥ１２、ＧＥ２およびＧＥ３、ならびに、ゲート電極ＧＥ１１、ＧＥ１２、ＧＥ２およびＧＥ３の各々の上に形成されたハードマスク膜ＨＭ１を覆うように、例えばＣＶＤ法により、例えば酸化シリコン膜からなる絶縁膜ＩＦ３を形成する。そして、絶縁膜ＩＦ３を、反応性イオンエッチング（Reactive Ion Etching：ＲＩＥ）法などにより異方性エッチングすることによってエッチバックする。
これにより、メモリセル領域ＡＲ１で、ゲート電極ＧＥ１１の側面ＳＳ１１上に残された部分の絶縁膜ＩＦ３からなるオフセットスペーサＯＦ１を形成し、ゲート電極ＧＥ１１の側面ＳＳ１２上に残された部分の絶縁膜ＩＦ３からなるオフセットスペーサＯＦ１を形成する。また、メモリセル領域ＡＲ１で、ゲート電極ＧＥ１２の側面ＳＳ１３上に残された部分の絶縁膜ＩＦ３からなるオフセットスペーサＯＦ１を形成し、ゲート電極ＧＥ１２の側面ＳＳ１４上に残された部分の絶縁膜ＩＦ３からなるオフセットスペーサＯＦ１を形成する。
一方、周辺回路領域ＡＲ２で、ゲート電極ＧＥ２の側面ＳＳ２１上に残された部分の絶縁膜ＩＦ３からなるオフセットスペーサＯＦ１を形成し、ゲート電極ＧＥ２の側面ＳＳ２２上に残された部分の絶縁膜ＩＦ３からなるオフセットスペーサＯＦ１を形成する。また、周辺回路領域ＡＲ３で、ゲート電極ＧＥ３の側面ＳＳ３１上に残された部分の絶縁膜ＩＦ３からなるオフセットスペーサＯＦ１を形成し、ゲート電極ＧＥ３の側面ＳＳ３２上に残された部分の絶縁膜ＩＦ３からなるオフセットスペーサＯＦ１を形成する。
このステップＳ５では、次に、図９に示すように、ｎ-型半導体領域ＥＸ３１およびＥＸ３２を形成する。
具体的には、図９に示すように、メモリセル領域ＡＲ１、周辺回路領域ＡＲ２およびＡＲ３、ならびに、領域ＡＲ４およびＡＲ５で、ＳＯＩ基板１の上面１ａ上、または、支持基板２の上面２ａ上に、フォトレジスト膜（レジスト膜）Ｒ１を形成する。そして、周辺回路領域ＡＲ３で、支持基板２の上面２ａ上に形成されたフォトレジスト膜Ｒ１を除去する。このとき、メモリセル領域ＡＲ１、周辺回路領域ＡＲ２、ならびに、領域ＡＲ４およびＡＲ５では、フォトレジスト膜Ｒ１が残される。
そして、フォトレジスト膜Ｒ１、および、ゲート電極ＧＥ３の上面に形成されたハードマスク膜ＨＭ１をマスクとして、ｐ型ウェル領域ＰＷ３およびｐ型半導体領域ＶＭＧに、ｎ型の不純物イオンＩＭ１を注入する。これにより、ゲート電極ＧＥ３に対して側面ＳＳ３１側に位置する部分のｐ型ウェル領域ＰＷ３の上層部に、ｎ-型半導体領域ＥＸ３１が形成される。また、ゲート電極ＧＥ３に対して側面ＳＳ３２側に位置する部分のｐ型ウェル領域ＰＷ３の上層部に、ｎ-型半導体領域ＥＸ３２が形成される。その後、フォトレジスト膜Ｒ１は除去される。
このステップＳ５では、次に、図１０に示すように、サイドウォールスペーサＳＦ１１およびＳＦ１２を形成する。
具体的には、ゲート電極ＧＥ１１、ＧＥ１２およびＧＥ２の各々の上に形成されたハードマスク膜ＨＭ１、ならびに、ゲート電極ＧＥ１１、ＧＥ１２およびＧＥ２の各々の側面上に形成されたオフセットスペーサＯＦ１を覆うように、例えばＣＶＤ法により、例えば酸化シリコン膜からなる絶縁膜ＩＦ４を形成する。そして、絶縁膜ＩＦ４をエッチバックする。
これにより、メモリセル領域ＡＲ１で、ゲート電極ＧＥ１１の側面ＳＳ１１上に、絶縁膜ＩＦ４からなるサイドウォールスペーサＳＦ１１を、オフセットスペーサＯＦ１を介して形成し、ゲート電極ＧＥ１１の側面ＳＳ１２上に、絶縁膜ＩＦ４からなるサイドウォールスペーサＳＦ１２を、オフセットスペーサＯＦ１を介して形成する。また、メモリセル領域ＡＲ１で、ゲート電極ＧＥ１２の側面ＳＳ１３上に、絶縁膜ＩＦ４からなるサイドウォールスペーサＳＦ１３を、オフセットスペーサＯＦ１を介して形成し、ゲート電極ＧＥ１１の側面ＳＳ１４上に、絶縁膜ＩＦ４からなるサイドウォールスペーサＳＦ１４を、オフセットスペーサＯＦ１を介して形成する。
また、周辺回路領域ＡＲ２で、ゲート電極ＧＥ２の側面ＳＳ２１上に、絶縁膜ＩＦ４からなるサイドウォールスペーサＳＦ２１を、オフセットスペーサＯＦ１を介して形成し、ゲート電極ＧＥ２の側面ＳＳ２２上に、絶縁膜ＩＦ４からなるサイドウォールスペーサＳＦ２２を、オフセットスペーサＯＦ１を介して形成する。
一方、周辺回路領域ＡＲ３では、ゲート電極ＧＥ３上に形成されたハードマスク膜ＨＭ１、および、ゲート電極ＧＥ３の側面上に形成されたオフセットスペーサＯＦ１を覆うように、フォトレジスト膜Ｒ２が形成される。
次に、図１１に示すように、シリコン層ＳＬ１を形成する（図４のステップＳ６）。このステップＳ６では、メモリセル領域ＡＲ１において、ＳＯＩ層４ａ上に、選択エピタキシャル成長法により、シリコン層ＳＬ１およびＳＬ２を形成し、周辺回路領域ＡＲ２において、ＳＯＩ層４ｂ上に、選択エピタキシャル成長法により、シリコン層ＳＬ３およびＳＬ４を形成する。例えば、ジクロールシラン（ＳｉＨ2Ｃｌ2）および塩化水素（ＨＣｌ）ガスを用いた減圧ＣＶＤ法によってシリコン層を堆積する。
この方法によれば、メモリセル領域ＡＲ１において、ＳＯＩ層４ａが露出した部分に堆積されるシリコン層は、ＳＯＩ層４ａの単結晶に倣ってエピタキシャル成長し、周辺回路領域ＡＲ２において、ＳＯＩ層４ｂが露出した部分に堆積されるシリコン層は、ＳＯＩ層４ｂの単結晶に倣ってエピタキシャル成長する。
そして、メモリセル領域ＡＲ１において、平面視でサイドウォールスペーサＳＦ１２を挟んでゲート電極ＧＥ１１と反対側に位置し、かつ、平面視でサイドウォールスペーサＳＦ１３を挟んでゲート電極ＧＥ１２と反対側に位置する部分のＳＯＩ層４ａ上に、シリコン層ＳＬ１が形成される。また、メモリセル領域ＡＲ１において、平面視でサイドウォールスペーサＳＦ１４を挟んでゲート電極ＧＥ１２と反対側に位置する部分のＳＯＩ層４ａ上に、シリコン層ＳＬ２が形成される。
また、周辺回路領域ＡＲ２において、平面視でサイドウォールスペーサＳＦ２１を挟んでゲート電極ＧＥ２と反対側に位置する部分のＳＯＩ層４ｂ上に、シリコン層ＳＬ３が形成される。また、周辺回路領域ＡＲ２において、平面視でサイドウォールスペーサＳＦ２２を挟んでゲート電極ＧＥ２と反対側に位置する部分のＳＯＩ層４ｂ上に、シリコン層ＳＬ４が形成される。
なお、領域ＡＲ４では、シリコン層ＳＬ５が形成され、領域ＡＲ５では、シリコン層ＳＬ６が形成される。また、後述する図１２以後では、シリコン層ＳＬ１およびＳＬ２の各々と、ＳＯＩ層４ａとを、一体化して示し、シリコン層ＳＬ３およびＳＬ４の各々と、ＳＯＩ層４ｂとを、一体化して示す。
一方、周辺回路領域ＡＲ３では、ゲート電極ＧＥ３、ゲート電極ＧＥ３上に形成されたハードマスク膜ＨＭ１、および、ゲート電極ＧＥ３の側面上に形成されたオフセットスペーサＯＦ１を覆うように、例えば窒化シリコン膜からなる絶縁膜ＩＦＩが形成される。
次に、図１２および図１３に示すように、ハードマスク膜ＨＭ１ならびにサイドウォールスペーサＳＦ１１およびＳＦ１２を除去する（図５のステップＳ１１）。
このステップＳ１１では、まず、図１２に示すように、メモリセル領域ＡＲ１において、例えば熱リン酸を用いたウェットエッチングまたはドライエッチングにより、例えば窒化シリコン膜からなる、ハードマスク膜ＨＭ１、ならびに、サイドウォールスペーサＳＦ１１、ＳＦ１２、ＳＦ１３およびＳＦ１４（図１１参照）を、除去する。
このとき、周辺回路領域ＡＲ２において、ハードマスク膜ＨＭ１、ならびに、サイドウォールスペーサＳＦ２１およびＳＦ２２（図１１参照）が、除去される。また、周辺回路領域ＡＲ３において、絶縁膜ＩＦＩおよびハードマスク膜ＨＭ１（図１１参照）が、除去される。
このステップＳ１１では、次に、図１３に示すように、メモリセル領域ＡＲ１ならびに周辺回路領域ＡＲ２およびＡＲ３で、ＳＯＩ基板１の上面１ａ上、または、支持基板２の上面２ａ上に、フォトレジスト膜Ｒ３を形成する。そして、周辺回路領域ＡＲ３で、支持基板２の上面２ａ上に形成されたフォトレジスト膜Ｒ３を除去する。このとき、メモリセル領域ＡＲ１および周辺回路領域ＡＲ２、ならびに、領域ＡＲ４およびＡＲ５では、フォトレジスト膜Ｒ３が残される。
次に、周辺回路領域ＡＲ３で、ゲート電極ＧＥ３、ならびに、ゲート電極ＧＥ３の側面ＳＳ３１およびＳＳ３２の各々の上に形成されたオフセットスペーサＯＦ１を覆うように、例えばＣＶＤ法により、例えば窒化シリコン膜からなる絶縁膜ＩＦ５を形成する。そして、絶縁膜ＩＦ５をエッチバックする。
これにより、周辺回路領域ＡＲ３で、ゲート電極ＧＥ３の側面ＳＳ３１上に、絶縁膜ＩＦ５からなるサイドウォールスペーサＳＷ３１を、オフセットスペーサＯＦ１を介して形成し、ゲート電極ＧＥ３の側面ＳＳ３２上に、絶縁膜ＩＦ５からなるサイドウォールスペーサＳＷ３２を、オフセットスペーサＯＦ１を介して形成する。
次に、図１４に示すように、ｎ-型半導体領域ＥＸ１１を形成する（図５のステップＳ１２）。
具体的には、メモリセル領域ＡＲ１、周辺回路領域ＡＲ２およびＡＲ３、ならびに、領域ＡＲ４およびＡＲ５で、ＳＯＩ基板１の上面１ａ上、または、支持基板２の上面２ａ上に、フォトレジスト膜Ｒ４を形成する。そして、メモリセル領域ＡＲ１および周辺回路領域ＡＲ２で、ＳＯＩ基板１の上面１ａ上に形成されたフォトレジスト膜Ｒ４を除去する。このとき、周辺回路領域ＡＲ３ならびに領域ＡＲ４およびＡＲ５では、フォトレジスト膜Ｒ４が残される。
そして、フォトレジスト膜Ｒ４、ならびに、ゲート電極ＧＥ１１、ＧＥ１２およびＧＥ２をマスクとして、ＳＯＩ層４ａおよび４ｂに、ｎ型の不純物イオンＩＭ２を注入する。
これにより、メモリセル領域ＡＲ１で、ゲート電極ＧＥ１１とシリコン層ＳＬ１との間に位置する部分のＳＯＩ層４ａの内部に、ｎ-型半導体領域ＥＸ１１が形成される。また、メモリセル領域ＡＲ１で、ゲート電極ＧＥ１２とシリコン層ＳＬ１との間に位置する部分のＳＯＩ層４ａの内部に、ｎ-型半導体領域ＥＸ１２が形成され、ゲート電極ＧＥ１２とシリコン層ＳＬ２との間に位置する部分のＳＯＩ層４ａの内部に、ｎ-型半導体領域ＥＸ１３が形成される。なお、シリコン層ＳＬ１の上層部にも、ｎ-型半導体領域ＥＸ１４が形成され、シリコン層ＳＬ２の上層部にも、ｎ-型半導体領域ＥＸ１５が形成される。
また、周辺回路領域ＡＲ２で、ゲート電極ＧＥ２とシリコン層ＳＬ３との間に位置する部分のＳＯＩ層４ｂの内部に、ｎ-型半導体領域ＥＸ２１が形成され、ゲート電極ＧＥ２とシリコン層ＳＬ４との間に位置する部分のＳＯＩ層４ｂの内部に、ｎ-型半導体領域ＥＸ２２が形成される。なお、シリコン層ＳＬ３の上層部にも、ｎ-型半導体領域ＥＸ２３が形成され、シリコン層ＳＬ４の上層部にも、ｎ-型半導体領域ＥＸ２４が形成される。
また、このとき、ゲート電極ＧＥ１１、ＧＥ１２およびＧＥ２の各々にも、低濃度のｎ型の不純物イオンＩＭ２が注入される。これにより、ゲート電極ＧＥ１１の上層部に、ｎ-型半導体領域ＮＭ１が形成され、ゲート電極ＧＥ１２の上層部に、ｎ-型半導体領域ＮＭ２が形成され、ゲート電極ＧＥ２の上層部に、ｎ-型半導体領域ＮＭ３が形成される。その後、フォトレジスト膜Ｒ４は除去される。
次に、図１５および図１６に示すように、サイドウォールスペーサＳＷ１１およびＳＷ１２を形成する（図５のステップＳ１３）。
このステップＳ１３では、まず、図１５に示すように、領域ＡＲ４およびＡＲ５で、シリコン層ＳＬ５およびＳＬ６に、低濃度のｐ型の不純物をイオン注入する。なお、図１５では図示を省略するが、シリコン層ＳＬ５およびＳＬ６に、低濃度のｐ型の不純物をイオン注入する際に、例えばｐチャネル型のＭＩＳＦＥＴのｐ-型半導体領域を形成することができる。
具体的には、メモリセル領域ＡＲ１、周辺回路領域ＡＲ２およびＡＲ３、ならびに、領域ＡＲ４およびＡＲ５で、ＳＯＩ基板１の上面１ａ上、または、支持基板２の上面２ａ上に、フォトレジスト膜Ｒ５を形成する。そして、領域ＡＲ４およびＡＲ５で、シリコン層ＳＬ５およびＳＬ６の各々の上に形成されたフォトレジスト膜Ｒ５を除去する。このとき、メモリセル領域ＡＲ１ならびに周辺回路領域ＡＲ２およびＡＲ３では、フォトレジスト膜Ｒ５が残される。
そして、フォトレジスト膜Ｒ５をマスクとして、シリコン層ＳＬ５およびＳＬ６の各々に、低濃度のｐ型の不純物イオンＩＭ３を注入する。
これにより、領域ＡＲ４で、シリコン層ＳＬ５の上層部に、ｎ-型半導体領域ＮＭ４が形成される。また、領域ＡＲ５で、シリコン層ＳＬ６の上層部に、ｐ-型半導体領域ＮＭ５が形成される。その後、フォトレジスト膜Ｒ５は、除去される。
このステップＳ１３では、次に、図１６に示すように、サイドウォールスペーサＳＷ１１およびＳＷ１２を形成する。
具体的には、ゲート電極ＧＥ１１、ＧＥ１２およびＧＥ２、ならびに、ゲート電極ＧＥ１１、ＧＥ１２およびＧＥ２の各々の側面上に形成されたオフセットスペーサＯＦ１を覆うように、例えばＣＶＤ法により、例えば窒化シリコン膜からなる絶縁膜ＩＦ６を形成する。そして、絶縁膜ＩＦ６をエッチバックする。
これにより、メモリセル領域ＡＲ１で、ゲート電極ＧＥ１１の側面ＳＳ１１上に、絶縁膜ＩＦ６からなるサイドウォールスペーサＳＷ１１を、オフセットスペーサＯＦ１を介して形成し、ゲート電極ＧＥ１１の側面ＳＳ１２上に、絶縁膜ＩＦ６からなるサイドウォールスペーサＳＷ１２を、オフセットスペーサＯＦ１を介して形成する。また、メモリセル領域ＡＲ１で、ゲート電極ＧＥ１２の側面ＳＳ１３上に、絶縁膜ＩＦ６からなるサイドウォールスペーサＳＷ１３を、オフセットスペーサＯＦ１を介して形成し、ゲート電極ＧＥ１２の側面ＳＳ１４上に、絶縁膜ＩＦ６からなるサイドウォールスペーサＳＷ１４を、オフセットスペーサＯＦ１を介して形成する。
一方、周辺回路領域ＡＲ３では、ゲート電極ＧＥ３、ならびに、ゲート電極ＧＥ３の側面上にオフセットスペーサＯＦ１を介して形成されたサイドウォールスペーサＳＷ３１およびＳＷ３２を覆うように、フォトレジスト膜Ｒ６が形成される。
次に、図１７〜図１９に示すように、ｎ+型半導体領域ＳＤ１１およびＳＤ１２を形成する（図５のステップＳ１４）。
このステップＳ１４では、まず、図１７に示すように、領域ＡＲ４およびＡＲ５で、シリコン層ＳＬ５およびＳＬ６に、高濃度のｐ型の不純物をイオン注入する。なお、図１７では図示を省略するが、シリコン層ＳＬ５およびＳＬ６に、高濃度のｐ型の不純物をイオン注入する際に、例えばｐチャネル型のＭＩＳＦＥＴのｐ+型半導体領域を形成することができる。
具体的には、メモリセル領域ＡＲ１、周辺回路領域ＡＲ２およびＡＲ３、ならびに、領域ＡＲ４およびＡＲ５で、ＳＯＩ基板１の上面１ａ上、または、支持基板２の上面２ａ上に、フォトレジスト膜Ｒ７を形成する。そして、領域ＡＲ４およびＡＲ５で、シリコン層ＳＬ５およびＳＬ６の各々の上に形成されたフォトレジスト膜Ｒ７を除去する。このとき、メモリセル領域ＡＲ１ならびに周辺回路領域ＡＲ２およびＡＲ３では、フォトレジスト膜Ｒ７が残される。
そして、フォトレジスト膜Ｒ７をマスクとして、シリコン層ＳＬ５およびＳＬ６の各々に、高濃度のｐ型の不純物イオンＩＭ４を注入する。
これにより、領域ＡＲ４で、シリコン層ＳＬ５の内部に、ｐ+型半導体領域ＮＲ４が形成される。また、領域ＡＲ５で、シリコン層ＳＬ６の内部に、ｐ+型半導体領域ＮＲ５が形成される。その後、フォトレジスト膜Ｒ７は、除去される。
このステップＳ１４では、次に、図１８に示すように、ｎ+型半導体領域ＳＤ３１およびＳＤ３２を形成する。
具体的には、図１８に示すように、メモリセル領域ＡＲ１、周辺回路領域ＡＲ２およびＡＲ３、ならびに、領域ＡＲ４およびＡＲ５で、ＳＯＩ基板１の上面１ａ上、または、支持基板２の上面２ａ上に、フォトレジスト膜Ｒ８を形成する。そして、周辺回路領域ＡＲ３で、支持基板２の上面２ａ上に形成されたフォトレジスト膜Ｒ８を除去する。このとき、メモリセル領域ＡＲ１、周辺回路領域ＡＲ２、ならびに、領域ＡＲ４およびＡＲ５では、フォトレジスト膜Ｒ８が残される。
そして、フォトレジスト膜Ｒ８、および、ゲート電極ＧＥ３、および、ゲート電極ＧＥ３の側面上にオフセットスペーサＯＦ１を介して形成されたサイドウォールスペーサＳＷ３１およびＳＷ３２をマスクとして、ｐ型ウェル領域ＰＷ３に、高濃度のｎ型の不純物イオンＩＭ５を注入する。これにより、サイドウォールスペーサＳＷ３１を挟んでゲート電極ＧＥ３と反対側に位置する部分のｐ型ウェル領域ＰＷ３に、ｎ+型半導体領域ＳＤ３１が形成される。また、サイドウォールスペーサＳＷ３２を挟んでゲート電極ＧＥ３と反対側に位置する部分のｐ型ウェル領域ＰＷ３に、ｎ+型半導体領域ＳＤ３２が形成される。その後、フォトレジスト膜Ｒ８は除去される。
なお、ステップＳ１４では、周辺回路領域ＡＲ３において、ゲート電極ＧＥ３、ｎ+型半導体領域ＳＤ３１およびＳＤ３２、ならびに、ｎ-型半導体領域ＥＸ３１およびＥＸ３２を有するＭＩＳＦＥＴＱＨが形成される。
このステップＳ１４では、次に、図１９に示すように、ｎ+型半導体領域ＳＤ１１およびＳＤ１２を形成する。
具体的には、メモリセル領域ＡＲ１、周辺回路領域ＡＲ２およびＡＲ３、ならびに、領域ＡＲ４およびＡＲ５で、ＳＯＩ基板１の上面１ａ上、または、支持基板２の上面２ａ上に、フォトレジスト膜Ｒ９を形成する。そして、メモリセル領域ＡＲ１および周辺回路領域ＡＲ２で、ＳＯＩ基板１の上面１ａ上に形成されたフォトレジスト膜Ｒ９を除去する。このとき、周辺回路領域ＡＲ３、ならびに、領域ＡＲ４およびＡＲ５では、フォトレジスト膜Ｒ９が残される。
そして、ゲート電極ＧＥ１１、ＧＥ１２およびＧＥ２、ならびに、サイドウォールスペーサＳＷ１１、ＳＷ１２、ＳＷ１３、ＳＷ１４、ＳＷ２１およびＳＷ２２をマスクとして、シリコン層ＳＬ１、ＳＬ２、ＳＬ３およびＳＬ４（図１８参照）、ならびに、ＳＯＩ層４ａおよび４ｂに、ｎ型の不純物イオンＩＭ６を注入する。
これにより、メモリセル領域ＡＲ１で、シリコン層ＳＬ１の内部、および、シリコン層ＳＬ１下に位置する部分のＳＯＩ層４ａの内部に、ｎ+型半導体領域ＳＤ１１が形成される。また、メモリセル領域ＡＲ１で、シリコン層ＳＬ２の内部、および、シリコン層ＳＬ２下に位置する部分のＳＯＩ層４ａの内部に、ｎ+型半導体領域ＳＤ１２が形成される。
また、周辺回路領域ＡＲ２で、シリコン層ＳＬ３の内部、および、シリコン層ＳＬ３下に位置する部分のＳＯＩ層４ｂの内部に、ｎ+型半導体領域ＳＤ２１が形成され、シリコン層ＳＬ４の内部、および、シリコン層ＳＬ４下に位置する部分のＳＯＩ層４ｂの内部に、ｎ+型半導体領域ＳＤ２２が形成される。
また、このとき、ゲート電極ＧＥ１１、ＧＥ１２およびＧＥ２にも、高濃度のｎ型の不純物イオンＩＭ６が注入される。これにより、ゲート電極ＧＥ１１の内部に、ｎ+型半導体領域ＮＲ１が形成され、ゲート電極ＧＥ１２の内部に、ｎ+型半導体領域ＮＲ２が形成され、ゲート電極ＧＥ２の内部に、ｎ+型半導体領域ＮＲ３が形成される。その後、フォトレジスト膜Ｒ９は除去される。
以上のようにして、メモリセル領域ＡＲ１において、ゲート電極ＧＥ１１、ｎ+型半導体領域ＳＤ１１、および、ｎ-型半導体領域ＥＸ１１を有するアンチヒューズ素子ＡＦが形成される。また、メモリセル領域ＡＲ１において、ゲート電極ＧＥ１２、ｎ+型半導体領域ＳＤ１１およびＳＤ１２、ならびに、ｎ-型半導体領域ＥＸ１２およびＥＸ１３を有する選択トランジスタＳＴが形成される。ｎ+型半導体領域ＳＤ１１およびＳＤ１２の各々におけるｎ型の不純物の濃度は、ｎ-型半導体領域ＥＸ１１、ＥＸ１２およびＥＸ１３の各々におけるｎ型の不純物の濃度よりも高い。
一方、周辺回路領域ＡＲ２において、ゲート電極ＧＥ２、ｎ+型半導体領域ＳＤ２１およびＳＤ２２、ならびに、ｎ-型半導体領域ＥＸ２１およびＥＸ２２を有するＭＩＳＦＥＴＱＬが形成される。ｎ+型半導体領域ＳＤ２１およびＳＤ２２の各々におけるｎ型の不純物の濃度は、ｎ-型半導体領域ＥＸ２１およびＥＸ２２の各々におけるｎ型の不純物の濃度よりも高い。
なお、各ソース・ドレイン領域および各ゲート電極に不純物をイオン注入により導入した後、導入された不純物を活性化するためのアニール処理を行ってもよい。
また、サリサイド技術により、ゲート電極ＧＥ１１、ＧＥ１２、ＧＥ２およびＧＥ３、ならびに、ｎ+型半導体領域ＳＤ１２、ＳＤ２１、ＳＤ２２、ＳＤ３１およびＳＤ３２の表面に、コバルトシリサイドまたはニッケルシリサイドなどからなる低抵抗の金属シリサイド層(図示は省略)を形成することもできる。この金属シリサイド層は、金属シリサイド層を形成する領域を覆うように、例えばコバルト（Ｃｏ）膜またはニッケル（Ｎｉ）膜などの金属膜を堆積して熱処理することにより、形成することができ、その後、未反応の金属膜は除去される。
次に、図１に示すように、層間絶縁膜１０およびプラグＰＧを形成する（図５のステップＳ１５）。
このステップＳ１５では、まず、ＳＯＩ基板１の上面１ａ全面上に層間絶縁膜１０を形成する。すなわち、アンチヒューズ素子ＡＦ、選択トランジスタＳＴ、ならびに、ＭＩＳＦＥＴＱＬおよびＱＨを覆うように、ＳＯＩ基板１の上面１ａ全面上に、層間絶縁膜１０を形成する。層間絶縁膜１０は、例えば、酸化シリコン膜の単体膜、または、窒化シリコン膜とそれよりも厚い酸化シリコン膜との積層膜などからなる。その後、層間絶縁膜１０の上面をＣＭＰ法により研磨するなどして、層間絶縁膜１０の上面を平坦化する。
次に、層間絶縁膜１０上に形成され、パターニングされたフォトレジスト膜（図示は省略）をエッチングマスクとして用いて、層間絶縁膜１０をドライエッチングすることにより、層間絶縁膜１０にコンタクトホールＣＮＴを形成する。コンタクトホールＣＮＴの底部では、例えばｎ+型半導体領域ＳＤ１２、ＳＤ２１、ＳＤ２２、ＳＤ３１およびＳＤ３２などが露出する。なお、図１では図示を省略するが、コンタクトホールＣＮＴの底部では、例えばゲート電極ＧＥ１１、ＧＥ１２、ＧＥ２およびＧＥ３なども露出する。
次に、コンタクトホールＣＮＴ内に、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する。プラグＰＧを形成するには、例えば、コンタクトホールＣＮＴの内部を含む層間絶縁膜１０上に、プラズマＣＶＤ法などによりバリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、タングステン膜などからなる主導体膜を、ＣＶＤ法などによって、バリア導体膜上にコンタクトホールＣＮＴを埋めるように形成し、層間絶縁膜１０上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去する。これにより、プラグＰＧを形成することができる。
プラグＰＧは、その底部で、例えばｎ+型半導体領域ＳＤ１２、ＳＤ２１、ＳＤ２２、ＳＤ３１およびＳＤ３２などと接して、電気的に接続される。なお、図１では図示を省略するが、プラグＰＧは、その底部で、例えばゲート電極ＧＥ１１、ＧＥ１２、ＧＥ２およびＧＥ３などとも接して、電気的に接続される。
その後、プラグＰＧが埋め込まれた層間絶縁膜１０上には、例えば銅（Ｃｕ）を主導電材料とする埋込配線としてのダマシン配線として、第１層目の配線を形成し、その第１層目の配線上には、ダマシン配線として、上層の配線を形成するが、ここではその図示および説明は省略する。また、第１層目の配線およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電膜をパターニングして形成することもでき、例えばタングステン（Ｗ）配線またはアルミニウム（Ａｌ）配線などとすることもできる。
＜ホットキャリアのＢＯＸ層への注入について＞
次に、ホットキャリアのＢＯＸ層への注入について、ｐ型ウェル領域ＰＷ１に印加される電位が、０Ｖであるか、または、ゲート電極ＧＥ１１に印加される電位と逆極性である例、すなわち比較例１と対比しながら説明する。
次に、ホットキャリアのＢＯＸ層への注入について、ｐ型ウェル領域ＰＷ１に印加される電位が、０Ｖであるか、または、ゲート電極ＧＥ１１に印加される電位と逆極性である例、すなわち比較例１と対比しながら説明する。
図２０は、比較例１の半導体装置の書き込み動作の際のエネルギー分布を示すバンド図である。図２０では、各層について、価電子帯の上端のエネルギーを、エネルギーＥｖと表記し、伝導帯の下端のエネルギーをエネルギーＥｃと表記している。
比較例１の半導体装置の構造は、実施の形態１の半導体装置の構造と同様であり、書き込み動作の際に、アンチヒューズ素子ＡＦ（図１参照）のゲート電極ＧＥ１１と、ｎ+型半導体領域ＳＤ１１との間に高電圧を印加する。しかし、比較例１の半導体装置では、実施の形態１の半導体装置とは異なり、書き込み動作の際に、ｐ型ウェル領域ＰＷ１に０Ｖの電位を印加する、すなわちｐ型ウェル領域ＰＷ１の電位が接地電位である。あるいは、比較例１の半導体装置では、実施の形態１の半導体装置とは異なり、書き込み動作の際に、ゲート電極ＧＥ１１に印加される電位ＶｍｌＰと逆極性の電位を、ｐ型ウェル領域ＰＷ１に印加する。
比較例１の半導体装置でも、実施の形態１の半導体装置と同様に、アンチヒューズ素子ＡＦ（図１参照）のゲート電極ＧＥ１１と、ｎ+型半導体領域ＳＤ１１（図１参照）との間に高電圧が印加され、アンチヒューズ素子ＡＦのゲート絶縁膜ＧＩ１１が絶縁破壊されることにより、メモリセルにデータが書き込まれる。この書き込み動作において、アンチヒューズ素子ＡＦのゲート絶縁膜ＧＩ１１が絶縁破壊されることにより、ゲート電極ＧＥ１１とｎ+型半導体領域ＳＤ１１との間を流れる電流、すなわちゲートリーク電流としての読み出し電流は、書き込み動作の前後で、１桁程度、すなわち１０倍程度増加する。
一旦絶縁破壊されたアンチヒューズ素子におけるゲート絶縁膜の絶縁性が回復し、読み出し電流が減少することはない。すなわち、あるアンチヒューズ素子におけるゲート絶縁膜の絶縁破壊は、一回限りのものである。そのため、当該アンチヒューズ素子により形成されるメモリセルの書き込みは、ＯＴＰと称され、アンチヒューズ素子からなるメモリ素子は、ＯＴＰメモリ素子と称され、ＲＯＭ等に用いられる。
比較例１の半導体装置では、書き込み動作の際に、ゲート電極ＧＥ１１に印加される電位は、チャネル領域に反転層が形成される際に、ゲート電極ＧＥ１１に印加される電位と同極性である。
一方、比較例１の半導体装置でも、実施の形態１の半導体装置と同様に、アンチヒューズ素子ＡＦは、バルク基板としての半導体基板にではなく、ＳＯＩ基板１（図１参照）のＳＯＩ層４ａに形成されている。すなわち、比較例１の半導体装置でも、実施の形態１と同様に、消費電力を低くするために、メモリセル領域ＡＲ１（図１参照）で、ＳＯＩ基板１上に形成されたアンチヒューズ素子ＡＦおよび選択トランジスタＳＴによりメモリセルが形成され、周辺回路領域ＡＲ２（図１参照）で、ＳＯＩ基板１上に形成されたＭＩＳＦＥＴＱＬにより周辺回路が形成される。
しかし、前述したように、書込み動作の際に、ゲート電極ＧＥ１１に印加される電位と逆極性の電位、または、０電位がｐ型ウェル領域ＰＷ１に印加される比較例１の半導体装置では、以下の問題点があることを、本発明者は、見出した。
比較例１の半導体装置では、書き込み動作の際に、ゲート絶縁膜ＧＩ１１と接触する部分のＳＯＩ層４ａ、すなわちチャネル領域に、キャリアの導電型が反転された反転層が形成され、反転層における電子ＥＬが、矢印ＤＡ１に示すように、ＦＮトンネルによりＳＯＩ層４ａからゲート電極ＧＥ１１に注入される。
一方、ゲート電極ＧＥ１１では、書き込み動作に伴って、アンチヒューズ素子ＡＦにおいてゲート絶縁膜ＧＩ１１が絶縁破壊される際に、ホットキャリアが発生する。比較例１の半導体装置におけるアンチヒューズ素子ＡＦが、ｎチャネル型のＭＩＳＦＥＴと類似した構造を有し、ゲート電極ＧＥ１１に正極性の電位ＶｍｌＰが印加される場合には、ゲート電極ＧＥ１１において、ホットキャリアとして、電子ＥＬとホールＨＬとのペアＰＡのうち例えばホールＨＬからなるホットホールが発生する。そして、ゲート電極ＧＥ１１で発生したホットホールは、ＳＯＩ層４ａに注入され、ＳＯＩ層４ａ中で、矢印ＤＡ２に示すように、ｐ型ウェル領域ＰＷ１に向かって加速される。
ここで、アンチヒューズ素子がバルク基板としての半導体基板に形成されている場合には、発生したホットキャリアとしてのホットホールは、容易に半導体基板の下面側に到達するので、各メモリセルの動作に影響は及ぼされない。
一方、アンチヒューズ素子ＡＦがＳＯＩ基板１に形成されている比較例１の半導体装置では、ＳＯＩ層４ａとｐ型ウェル領域ＰＷ１との間にＢＯＸ層３ａが配置されている。そのため、書き込み動作の際に、ｐ型ウェル領域ＰＷ１に向かって加速されたホットホールが、ＢＯＸ層３ａに注入され、ＢＯＸ層３ａの膜質が劣化し、例えばＢＯＸ層３ａの絶縁性が低下する。これにより、読み出し動作の際に、データが書き込まれたメモリセルにおける読み出し電流などが変動し、データが書き込まれたメモリセルのデータ信頼性が低下するおそれがある。
また、メモリセル領域ＡＲ１内では、複数のメモリセルＭＣの各々で、ＢＯＸ層３ａは共有される。したがって、ＢＯＸ層３ａの膜質が一部でも劣化し、ＢＯＸ層３ａの絶縁性が一部でも低下すると、データが書き込まれていないメモリセルにおける読み出し電流なども変動し、データが書き込まれていないメモリセルのデータ信頼性も低下するおそれがある。
具体的には、書き込み動作の際に、ｎ+型半導体領域ＳＤ１１に対するゲート電極ＧＥ１１の電位すなわちゲート電圧の増加を増加させて、ゲート絶縁膜ＧＩ１１を絶縁破壊したときに、その絶縁破壊と連動して、ゲート電極ＧＥ１１からＢＯＸ層３ａに流れ込む電流が観測された。また、ゲート絶縁膜ＧＩ１１が絶縁破壊された後、ｎ+型半導体領域ＳＤ１１に対するゲート電極ＧＥ１１の電位すなわちゲート電圧の増加を再度増加させると、ゲート電圧が低い範囲でも、ＢＯＸ層３ａに流れ込む電流が観測された。
この、ゲート絶縁膜ＧＩ１１が絶縁破壊された後、ゲート電極ＧＥ１１からＢＯＸ層３ａに流れ込む電流の大きさは、ＢＯＸ層３ａの膜厚を考慮すると、ＦＮトンネルにより流れたものと仮定した場合に予想される電流の大きさよりもはるかに大きい。そのため、ゲート絶縁膜ＧＩ１１が絶縁破壊された後、ゲート電極ＧＥ１１からＢＯＸ層３ａに流れ込む電流は、ＢＯＸ層３ａの膜質が劣化し、絶縁性が低下し、ゲート電極ＧＥ１１からＢＯＸ層３ａを介してｐ型ウェル領域ＰＷ１に流れる電流に起因する電流であると考えられる。
＜本実施の形態の主要な特徴と効果＞
一方、本実施の形態１の半導体装置では、書き込み動作の際に、ゲート電極ＧＥ１１に印加される電位と同極性の電位を、ｐ型ウェル領域ＰＷ１に印加する。
一方、本実施の形態１の半導体装置では、書き込み動作の際に、ゲート電極ＧＥ１１に印加される電位と同極性の電位を、ｐ型ウェル領域ＰＷ１に印加する。
これにより、書き込み動作に伴って、アンチヒューズ素子ＡＦにおいてゲート絶縁膜ＧＩ１１が絶縁破壊される際に、発生したホットキャリアとしてのホットホールが、ｐ型ウェル領域ＰＷ１に向かって加速されない。そのため、書き込み動作の際に、ホットホールが、ＢＯＸ層３ａに注入されることを防止または抑制することができ、ＢＯＸ層３ａの膜質が劣化し、例えばＢＯＸ層３ａの絶縁性が低下することを、防止または抑制することができる。したがって、読み出し動作の際に、メモリセルにおける読み出し電流などが変動することを防止または抑制し、メモリセルのデータ信頼性を向上させることができる。
また、書き込み動作の際に、ｐ型ウェル領域ＰＷ１に印加される電位が高くなりすぎ、アンチヒューズ素子ＡＦのチャネル領域の電位が高くなると、ゲート絶縁膜ＧＩ１１直下の電位も高くなる。そのため、ゲート絶縁膜ＧＩ１１が絶縁破壊するときの電圧すなわちゲート耐圧が高くなるおそれがある。したがって、好適には、書き込み動作の際に、ｐ型ウェル領域ＰＷ１に印加される電位ＶｓｂＰは、メモリセルＭＣＡで電位Ｖｓｂが０Ｖである場合に比べ、ゲート耐圧を増加させないような範囲である。
図２１は、実施の形態１の半導体装置の書き込み動作の際の電位分布をデバイスシミュレーションで計算した図である。図２１は、電位ＶｓｂＰが負電圧、０Ｖおよび正電圧である場合における、アンチヒューズ素子ＡＦおよびＳＯＩ基板１の厚さ方向における電位分布を、デバイスシミュレーションを行って求めた結果を模式的に示した図である。図２１の横軸は、厚さ方向の位置を示し、図２１の縦軸は、電位を示す。
図２１に示すように、書き込み動作の際にｐ型ウェル領域ＰＷ１に印加される電位ＶｓｂＰが増加するのに伴って、ｐ型ウェル領域ＰＷ１内の電位も、上昇する。また、ＢＯＸ層３ａ内の電位も、上昇する。さらに、図２１の二点鎖線で囲んだ領域ＲＧ１に示すように、ＳＯＩ層４ａのＢＯＸ層３ａ側の部分内の電位も、上昇する。
しかし、書き込み動作の際にｐ型ウェル領域ＰＷ１に印加される電位ＶｓｂＰがいずれの場合でも、ＳＯＩ層４ａのゲート絶縁膜ＧＩ１１側の電位に変化はない。これは、書き込み動作の際にｐ型ウェル領域ＰＷ１に印加された電位ＶｓｂＰの影響が、ＳＯＩ層４ａのうちゲート絶縁膜ＧＩ１１側の部分に直接及ばない電圧範囲があることを示している。このように、書き込み動作の際に、ｐ型ウェル領域ＰＷ１に印加される電位ＶｓｂＰは、メモリセルＭＣＡで電位Ｖｓｂが０Ｖである場合に比べ、ゲート耐圧を増加させないような範囲であることが好ましい。
なお、書き込み動作の際にｐ型ウェル領域ＰＷ１に印加される電位ＶｓｂＰがゲート絶縁膜ＧＩ１１直下の電位に影響を及ぼさない範囲で、実際にゲート電極ＧＥ１１とｎ+型半導体領域ＳＤ１１との間にＦＮトンネルにより流れるゲートリーク電流のＩ−Ｖ特性を測定したところ、電位ＶｓｂＰによらず差異が観察されなかった。このことからも、前述したように、ｐ型ウェル領域ＰＷ１に印加された電位ＶｓｂＰの影響が、ＳＯＩ層４ａのうちゲート絶縁膜ＧＩ１１側の部分に直接及ばないことが明らかである。
また、書き込み動作の際に、アンチヒューズ素子ＡＦに含まれるゲート電極ＧＥ１１に印加される電位と同極性の電位であって、ｐ型ウェル領域ＰＷ１に印加される電位が高くなると、選択トランジスタＳＴ下に位置する部分のｐ型ウェル領域ＰＷ１に、順バイアスすなわちフォワードバイアスが印加されることになる。そのため、選択トランジスタＳＴにおける閾値電圧が低下するおそれがある。したがって、好適には、書き込み動作の際に、ｐ型ウェル領域ＰＷ１に印加される電位ＶｓｂＰは、非選択状態であるメモリセルＭＣＢおよびＭＣＤの各々にそれぞれ含まれる選択トランジスタＳＴがいずれもオフ状態を維持できる電位である。すなわち、当該電位ＶｓｂＰは、非選択状態であるメモリセルＭＣＢおよびＭＣＤの各々にそれぞれ含まれる選択トランジスタＳＴのいずれにおけるチャネル領域にも反転層が形成されない電位である。
（実施の形態２）
実施の形態１では、アンチヒューズ素子ＡＦのゲート電極ＧＥ１１に含まれる導電膜ＣＦ１の導電型がｎ型である例について説明した。一方、実施の形態２では、アンチヒューズ素子ＡＦのゲート電極ＧＥ１１に含まれる導電膜ＣＦ１の導電型がｐ型であるか、または、ｎ型であっても、よりｐ型に近くなっている例について説明する。
実施の形態１では、アンチヒューズ素子ＡＦのゲート電極ＧＥ１１に含まれる導電膜ＣＦ１の導電型がｎ型である例について説明した。一方、実施の形態２では、アンチヒューズ素子ＡＦのゲート電極ＧＥ１１に含まれる導電膜ＣＦ１の導電型がｐ型であるか、または、ｎ型であっても、よりｐ型に近くなっている例について説明する。
＜半導体装置の構造＞
初めに、本実施の形態２の半導体装置の構造を、図面を参照して説明する。図２２は、実施の形態２の半導体装置の要部断面図である。
初めに、本実施の形態２の半導体装置の構造を、図面を参照して説明する。図２２は、実施の形態２の半導体装置の要部断面図である。
本実施の形態２の半導体装置の構造は、アンチヒューズ素子ＡＦのゲート電極ＧＥ１１に含まれる導電膜ＣＦ１のうち、少なくともゲート絶縁膜ＧＩ１１と接触する部分ＰＲ１１が、ｐ型であるか、または、ｎ型であってもよりｐ型に近くなっている点を除き、実施の形態１の半導体装置の構造と同様である。したがって、以下では、主として、実施の形態１の半導体装置の構造と異なる点について、説明する。
本実施の形態２でも、実施の形態１と同様に、アンチヒューズ素子ＡＦのゲート電極ＧＥ１１、および、選択トランジスタＳＴのゲート電極ＧＥ１２は、いずれも導電膜ＣＦ１からなる。
一方、本実施の形態２では、導電膜ＣＦ１は、例えば多結晶シリコン膜などの半導体膜にｐ型の不純物が導入されて低抵抗率とされている導電膜（ドープトシリコン膜）からなる。すなわち、導電膜ＣＦ１の導電型は、ｐ型である。
また、ゲート電極ＧＥ１１の上層部ＰＲ１２には、低濃度のｎ型の不純物が導入されたｎ-型半導体領域ＮＭ１が形成されているが、ｎ-型半導体領域ＮＭ１が形成された部分以外の部分のゲート電極ＧＥ１１には、ｎ型の不純物が導入されておらず、ｐ型の半導体膜としての導電膜ＣＦ１からなる。このとき、ゲート電極ＧＥ１１は、全体としては、ｐ型の半導体膜からなる。
あるいは、ゲート電極ＧＥ１２の上層部ＰＲ１４には、低濃度のｎ型の不純物が導入されたｎ-型半導体領域ＮＭ２が形成されているが、ｎ-型半導体領域ＮＭ２が形成された部分以外の部分のゲート電極ＧＥ１２には、ｎ型の不純物が導入されておらず、ｐ型の半導体膜としての導電膜ＣＦ１からなる。このとき、ゲート電極ＧＥ１２は、全体としては、ｐ型の半導体膜からなる。
したがって、ゲート電極ＧＥ１１のうち、ゲート絶縁膜ＧＩ１１と接触する部分ＰＲ１１は、ｐ型の半導体膜としての導電膜ＣＦ１からなる。また、ゲート電極ＧＥ１２のうち、ゲート絶縁膜ＧＩ１２と接触する部分ＰＲ１３は、ｐ型の半導体膜としての導電膜ＣＦ１からなる。
あるいは、導電膜ＣＦ１は、例えば多結晶シリコン膜などの半導体膜に低濃度のｎ型の不純物が導入されて低抵抗率とされている導電膜（ドープトシリコン膜）からなるものであってもよい。すなわち、導電膜ＣＦ１の導電型がｎ型であってもよい。このとき、ゲート電極ＧＥ１１およびＧＥ１２の各々は、ｎ型の不純物が導入された、ｎ型の半導体膜からなる。
ＭＩＳＦＥＴＱＬのゲート電極ＧＥ２も、導電膜ＣＦ１からなるが、ゲート電極ＧＥ２に含まれる導電膜ＣＦ１には、上面から下面にかけて、全体にわたって、高濃度のｎ型の不純物が導入される。すなわち、ゲート電極ＧＥ２は、実施の形態１と同様に、高濃度のｎ型の不純物が導入された、高濃度のｎ型の半導体膜からなる。
したがって、導電膜ＣＦ１の導電型がｎ型であっても、ｎ-型半導体領域ＮＭ１が形成された部分以外の部分のゲート電極ＧＥ１１におけるｎ型の不純物の濃度は、ゲート電極ＧＥ２におけるｎ型の不純物の濃度よりも低い。また、導電膜ＣＦ１の導電型がｎ型であっても、ｎ-型半導体領域ＮＭ２が形成された部分以外の部分のゲート電極ＧＥ１２におけるｎ型の不純物の濃度は、ゲート電極ＧＥ２におけるｎ型の不純物の濃度よりも低い。
このような場合、ゲート電極ＧＥ１１のうち、ゲート絶縁膜ＧＩ１１と接触する部分ＰＲ１１におけるｎ型の不純物の濃度は、ゲート電極ＧＥ２のうち、ゲート絶縁膜ＧＩ２と接触する部分ＰＲ１５におけるｎ型の不純物の濃度よりも低い。また、ゲート電極ＧＥ１２のうち、ゲート絶縁膜ＧＩ１２と接触する部分ＰＲ１３におけるｎ型の不純物の濃度は、ゲート電極ＧＥ２のうち、ゲート絶縁膜ＧＩ２と接触する部分ＰＲ１５におけるｎ型の不純物の濃度よりも低い。
あるいは、ゲート電極ＧＥ１１のうち、ゲート絶縁膜ＧＩ１１と接触する部分ＰＲ１１におけるｎ型の不純物の濃度は、ゲート電極ＧＥ１１の上層部ＰＲ１２におけるｎ型の不純物の濃度よりも低い。このとき、上記したように、ゲート電極ＧＥ１１におけるｎ型の不純物の濃度と、ゲート電極ＧＥ２におけるｎ型の不純物の濃度との間に、差があってもよく、あるいは、差がなくてもよい。
これにより、メモリセルＭＣにデータを書き込む書き込み動作の際に、ホットキャリアがＢＯＸ層３ａに注入されてＢＯＸ層３ａの絶縁性などが劣化することを防止または抑制し、かつ、ゲート電極ＧＥ１１に印加する電位の絶対値を小さくすることができる。
なお、ゲート電極ＧＥ１１の各部分におけるｎ型の不純物の濃度の平均値が、ゲート電極ＧＥ２の各部分におけるｎ型の不純物の濃度の平均値より低くてもよい。また、ゲート電極ＧＥ１２の各部分におけるｎ型の不純物の濃度の平均値が、ゲート電極ＧＥ２の各部分におけるｎ型の不純物の濃度の平均値より低くてもよい。
＜メモリセルの動作＞
本実施の形態２の半導体装置におけるメモリセルの動作については、メモリセルＭＣにデータを書き込む書き込み動作の際に、ゲート電極ＧＥ１１に負極性の電位を印加する点を除き、図２および図３を用いて説明した実施の形態１の半導体装置におけるメモリセルの動作と同様であり、それらの説明を省略する。
本実施の形態２の半導体装置におけるメモリセルの動作については、メモリセルＭＣにデータを書き込む書き込み動作の際に、ゲート電極ＧＥ１１に負極性の電位を印加する点を除き、図２および図３を用いて説明した実施の形態１の半導体装置におけるメモリセルの動作と同様であり、それらの説明を省略する。
ただし、本実施の形態２では、メモリセルＭＣにデータを書き込む書き込み動作の際に、ゲート電極ＧＥ１１に負極性の電位が印加される。これにより、ホットキャリアがＢＯＸ層３ａに注入されることを抑制することができる。
なお、本実施の形態２でも、実施の形態１と同様に、電位ＶｓｂＰ（図３参照）が、電位ＶｍｌＰ（図３参照）と同極性の電位であってもよい。このとき、電位ＶｓｂＰおよび電位ＶｍｌＰ（図３参照）は、いずれも負極性の電位である。
＜半導体装置の製造工程＞
次に、本実施の形態２の半導体装置の製造工程を、図面を参照して説明する。図２３は、実施の形態２の半導体装置の製造工程の一部を示す製造プロセスフロー図である。図２４〜図３２は、実施の形態２の半導体装置の製造工程中の要部断面図である。
次に、本実施の形態２の半導体装置の製造工程を、図面を参照して説明する。図２３は、実施の形態２の半導体装置の製造工程の一部を示す製造プロセスフロー図である。図２４〜図３２は、実施の形態２の半導体装置の製造工程中の要部断面図である。
本実施の形態２の半導体装置の製造工程では、実施の形態１で図６〜図１１を用いて説明した工程（図４のステップＳ１〜ステップＳ６）を行ってシリコン層ＳＬ１を形成した後、図２４に示すように、メモリセル領域ＡＲ１で、ｎ+型半導体領域ＳＤ１１およびＳＤ１２を形成する（図２３のステップＳ２０）。このステップＳ２０は、メモリセル領域ＡＲ１における工程として対比する限りにおいて、図５のステップＳ１４と同様の工程である。
このステップＳ２０では、まず、メモリセル領域ＡＲ１、ならびに、周辺回路領域ＡＲ２およびＡＲ３、ならびに、領域ＡＲ４およびＡＲ５で、ＳＯＩ基板１の上面１ａ上、または、支持基板２の上面２ａ上に、フォトレジスト膜Ｒ１０を形成する。そして、メモリセル領域ＡＲ１で、ＳＯＩ基板１の上面１ａ上に形成されたフォトレジスト膜Ｒ１０を除去する。このとき、周辺回路領域ＡＲ２およびＡＲ３、ならびに、領域ＡＲ４およびＡＲ５では、フォトレジスト膜Ｒ１０が残される。
そして、ゲート電極ＧＥ１１およびＧＥ１２の各々の上にそれぞれ形成されたハードマスク膜ＨＭ１、ならびに、サイドウォールスペーサＳＦ１１、ＳＦ１２、ＳＦ１３およびＳＦ１４をマスクとして、シリコン層ＳＬ１およびＳＬ２（図１１参照）ならびにＳＯＩ層４ａに、ｎ型の不純物イオンＩＭ７を注入する。
これにより、メモリセル領域ＡＲ１で、シリコン層ＳＬ１（図１１参照）の内部、および、シリコン層ＳＬ１下に位置する部分のＳＯＩ層４ａの内部に、ｎ+型半導体領域ＳＤ１１が形成される。また、メモリセル領域ＡＲ１で、シリコン層ＳＬ２（図１１参照）の内部、および、シリコン層ＳＬ２下に位置する部分のＳＯＩ層４ａの内部に、ｎ+型半導体領域ＳＤ１２が形成される。その後、フォトレジスト膜Ｒ１０は除去される。
すなわち、ステップＳ２０では、サイドウォールスペーサＳＦ１１を挟んでゲート電極ＧＥ１１と反対側に位置する部分のＳＯＩ層４ａに、ｎ型の不純物をイオン注入することにより、ｎ+型半導体領域ＳＤ１１を形成し、ＳＯＩ層４ｂに、ｎ型の不純物をイオン注入しない。
一方、このステップＳ２０の工程では、ゲート電極ＧＥ１１およびＧＥ１２の各々の上にはハードマスク膜ＨＭ１が形成されているため、ゲート電極ＧＥ１１およびＧＥ１２には、高濃度のｎ型の不純物イオンＩＭ７が注入されない。
次に、図２５に示すように、ハードマスク膜ＨＭ１ならびにサイドウォールスペーサＳＦ１１およびＳＦ１２（図２４参照）を除去する（図２３のステップＳ２１）。このステップＳ２１では、実施の形態１で図１２を用いて説明した工程（図５のステップＳ１１）と同様の工程を行って、ハードマスク膜ＨＭ１、ならびに、サイドウォールスペーサＳＦ１１、ＳＦ１２、ＳＦ１３およびＳＦ１４（図２４参照）を除去する。
次に、図２６および図２７に示すように、ｎ-型半導体領域ＥＸ１１およびＥＸ１２を形成する（図２３のステップＳ２２）。このステップＳ２２では、実施の形態１で図１３および図１４を用いて説明した工程（図５のステップＳ１２）と同様の工程を行って、ｎ-型半導体領域ＥＸ１１、ＥＸ１２およびＥＸ１３を形成する。
ただし、本実施の形態２では、シリコン層ＳＬ１（図１１参照）の内部には、ｎ+型半導体領域ＳＤ１１が既に形成されているため、ｎ-型半導体領域ＥＸ１４（図１４参照）は形成されない。また、シリコン層ＳＬ２（図１１参照）の内部には、ｎ+型半導体領域ＳＤ１２が既に形成されているため、ｎ-型半導体領域ＥＸ１５（図１４参照）は形成されない。
すなわち、ステップＳ２２では、ゲート電極ＧＥ１１とｎ+型半導体領域ＳＤ１１との間に位置する部分のＳＯＩ層４ａに、ｎ型の不純物をイオン注入することにより、ｎ-型半導体領域ＥＸ１１を形成する。また、ゲート電極ＧＥ２の一方の側（図２７中左側）に位置する部分のＳＯＩ層４ｂに、ｎ型の不純物をイオン注入することにより、ｎ-型半導体領域ＥＸ２１を形成する。
なお、ステップＳ２２では、ゲート電極ＧＥ１１、ＧＥ１２およびＧＥ２に、低濃度のｎ型の不純物がイオン注入され、ｎ-型半導体領域ＮＭ１、ＮＭ２およびＮＭ３が形成される。
以上のようにして、メモリセル領域ＡＲ１において、ゲート電極ＧＥ１１、ｎ+型半導体領域ＳＤ１１およびｎ-型半導体領域ＥＸ１１を有するアンチヒューズ素子ＡＦが形成される。また、メモリセル領域ＡＲ１において、ゲート電極ＧＥ１２、ｎ+型半導体領域ＳＤ１１およびＳＤ１２、ならびに、ｎ-型半導体領域ＥＸ１２およびＥＸ１３を有する選択トランジスタＳＴが形成される。ｎ+型半導体領域ＳＤ１１およびＳＤ１２の各々におけるｎ型の不純物の濃度は、ｎ-型半導体領域ＥＸ１１、ＥＸ１２およびＥＸ１３の各々におけるｎ型の不純物の濃度よりも高い。
次に、実施の形態１で図１５および図１６を用いて説明した工程（図５のステップＳ１３）と同様の工程を行って、図２８および図２９に示すように、サイドウォールスペーサＳＷ１１およびＳＷ１２を形成する（図２３のステップＳ２３）。このステップＳ２３では、ゲート電極ＧＥ１１の側面ＳＳ１２上に、サイドウォールスペーサＳＷ１２を形成し、ゲート電極ＧＥ２の一方の側（図２９中左側）の側面ＳＳ２１上に、サイドウォールスペーサＳＷ２１を形成する。
次に、図３０〜図３２に示すように、周辺回路領域ＡＲ２で、ｎ+型半導体領域ＳＤ２１およびＳＤ２２を形成する（図２３のステップＳ２４）。
このステップＳ２４では、まず、実施の形態１で図１７を用いて説明した工程と同様の工程を行って、図３０に示すように、領域ＡＲ４およびＡＲ５で、シリコン層ＳＬ５およびＳＬ６（図２９参照）に、高濃度のｐ型の不純物をイオン注入する。
このステップＳ２４では、次に、実施の形態１で図１８を用いて説明した工程と同様の工程を行って、図３１に示すように、ｎ+型半導体領域ＳＤ３１およびＳＤ３２を形成する。
このステップＳ２４では、次に、図３２に示すように、周辺回路領域ＡＲ２で、ｎ+型半導体領域ＳＤ２１およびＳＤ２２を形成する。このｎ+型半導体領域ＳＤ２１およびＳＤ２２を形成する工程は、周辺回路領域ＡＲ２における工程として対比する限りにおいて、実施の形態１で図１９を用いて説明した工程（図５のステップＳ１４の一部の工程）と同様の工程である。
具体的には、メモリセル領域ＡＲ１、周辺回路領域ＡＲ２およびＡＲ３、ならびに、領域ＡＲ４およびＡＲ５で、ＳＯＩ基板１の上面１ａ上、または、支持基板２の上面２ａ上に、フォトレジスト膜Ｒ９を形成する。そして、周辺回路領域ＡＲ２で、ＳＯＩ基板１の上面１ａ上に形成されたフォトレジスト膜Ｒ９を除去する。このとき、メモリセル領域ＡＲ１、周辺回路領域ＡＲ３、ならびに、領域ＡＲ４およびＡＲ５では、フォトレジスト膜Ｒ９が残される。
そして、ゲート電極ＧＥ２ならびにサイドウォールスペーサＳＷ２１およびＳＷ２２をマスクとして、シリコン層ＳＬ３およびＳＬ４（図３１参照）、ならびに、ＳＯＩ層４ａおよび４ｂに、ｎ型の不純物イオンＩＭ６を注入する。
これにより、周辺回路領域ＡＲ２で、シリコン層ＳＬ３（図３１参照）の内部、および、シリコン層ＳＬ３下に位置する部分のＳＯＩ層４ｂの内部に、ｎ+型半導体領域ＳＤ２１が形成される。また、シリコン層ＳＬ４（図３１参照）の内部、および、シリコン層ＳＬ４下に位置する部分のＳＯＩ層４ｂの内部に、ｎ+型半導体領域ＳＤ２２が形成される。
すなわちステップＳ２４では、サイドウォールスペーサＳＷ２１を挟んでゲート電極ＧＥ２と反対側に位置する部分のＳＯＩ層４ｂに、ｎ型の不純物をイオン注入することにより、ｎ+型半導体領域ＳＤ２１を形成する。
また、このとき、ゲート電極ＧＥ２にも、高濃度のｎ型の不純物イオンＩＭ６が注入され、ｎ+型半導体領域ＮＲ３が形成される。このとき、ステップＳ２２にてｎ型の不純物がイオン注入されたゲート電極ＧＥ１１のうち、ゲート絶縁膜ＧＩ１１と接触する部分ＰＲ１１におけるｎ型の不純物の濃度は、ステップＳ２４にてｎ型の不純物がイオン注入されたゲート電極ＧＥ２のうち、ゲート絶縁膜ＧＩ２と接触する部分ＰＲ１５におけるｎ型の不純物の濃度よりも低い。その後、フォトレジスト膜Ｒ９は除去される。
なお、ステップＳ２４では、ゲート電極ＧＥ２には、ｎ型の不純物がイオン注入されるが、ゲート電極ＧＥ１１およびＧＥ１２には、ｎ型の不純物がイオン注入されない。
以上のようにして、周辺回路領域ＡＲ２において、ゲート電極ＧＥ２、ｎ+型半導体領域ＳＤ２１およびＳＤ２２、ならびに、ｎ-型半導体領域ＥＸ２１およびＥＸ２２を有するＭＩＳＦＥＴＱＬが形成される。ｎ+型半導体領域ＳＤ２１およびＳＤ２２の各々におけるｎ型の不純物の濃度は、ｎ-型半導体領域ＥＸ２１およびＥＸ２２の各々におけるｎ型の不純物の濃度よりも高い。
その後、実施の形態１で図１を用いて説明した工程（図５のステップＳ１５）と同様の工程（図２３のステップＳ２５）を行って、図２２に示すように、本実施の形態２の半導体装置を形成する。
＜ゲート耐圧について＞
次に、本実施の形態２におけるアンチヒューズ素子ＡＦのゲート電極ＧＥ１１のゲート耐圧について、比較例２におけるアンチヒューズ素子ＡＦのゲート電極ＧＥ１１のゲート耐圧と対比しながら説明する。
次に、本実施の形態２におけるアンチヒューズ素子ＡＦのゲート電極ＧＥ１１のゲート耐圧について、比較例２におけるアンチヒューズ素子ＡＦのゲート電極ＧＥ１１のゲート耐圧と対比しながら説明する。
図３３は、比較例２の半導体装置の書き込み動作の際のエネルギー分布を示すバンド図である。図３３では、各層について、価電子帯の上端のエネルギーを、エネルギーＥｖと表記し、伝導帯の下端のエネルギーをエネルギーＥｃと表記している。
実施の形態１で前述したように、比較例１の半導体装置では、書き込み動作の際に、ゲート電極ＧＥ１１に、正極性の電位ＶｍｌＰが印加される。このような場合であって、書き込み動作の際に、ゲート電極ＧＥ１１に印加される電位と逆極性の電位または０電位がｐ型ウェル領域ＰＷ１に印加される比較例１の半導体装置では、書き込み動作の際に発生したホットキャリアであるホットホールは、ＢＯＸ層３ａに注入されるおそれがある。
一方、比較例２の半導体装置の構造は、実施の形態１の半導体装置の構造と同様であるが、比較例２の半導体装置では、書き込み動作の際に、ゲート電極ＧＥ１１に、負極性の電位ＶｍｌＰが印加される。このような場合、書き込み動作の際に発生したホットキャリアであるホットホールは、ＢＯＸ層３ａに注入されにくくなる。
ところが、比較例２の半導体装置では、書き込み動作の際に、ゲート絶縁膜ＧＩ１１と接触する部分のｎ-型半導体領域ＥＸ１１に、反転層が形成されず、キャリアが蓄積された蓄積層が形成される。また、ゲート電極ＧＥ１１における電子ＥＬが、矢印ＤＡ３に示すように、ＦＮトンネルによりゲート電極ＧＥ１１からｎ-型半導体領域ＥＸ１１に注入される。
一方、ｎ-型半導体領域ＥＸ１１では、書き込み動作に伴って、アンチヒューズ素子ＡＦにおいてゲート絶縁膜ＧＩ１１が絶縁破壊される際に、ホットキャリアが発生する。比較例２の半導体装置におけるアンチヒューズ素子ＡＦが、ｎチャネル型のＭＩＳＦＥＴと類似した構造を有し、ゲート電極ＧＥ１１に負極性の電位が印加される場合には、ｎ-型半導体領域ＥＸ１１において、ホットキャリアとして、電子ＥＬとホールＨＬとのペアＰＡのうち例えばホールＨＬからなるホットホールが発生する。そして、ｎ-型半導体領域ＥＸ１１で発生したホットホールは、ゲート電極ＧＥ１１に注入され、ゲート電極ＧＥ１１中で、矢印ＤＡ４に示すように、ゲート絶縁膜ＧＩ１１側と反対側に向かって加速される。
このような場合、ゲート絶縁膜ＧＩ１１が絶縁破壊するときの、ｎ+型半導体領域ＳＤ１１に対するゲート電極ＧＥ１１の電位差である電圧すなわちゲート耐圧が、ＳＯＩ層４ａにおけるバンドギャップに相当する電圧分だけ、増加する。ＳＯＩ層４ａがシリコン単結晶からなる場合、シリコンのバンドギャップに相当する電圧１．１Ｖ分だけ、ゲート耐圧が増加する。
このようなゲート耐圧が増加する問題は、アンチヒューズ素子ＡＦのゲート電極ＧＥ１１に含まれる半導体膜の導電型が、アンチヒューズ素子ＡＦのソース・ドレイン領域であるｎ+型半導体領域ＳＤ１１の導電型と同じ導電型であるときは、解消されない。また、比較例２の半導体装置は、実施の形態１の半導体装置と同様の製造工程により製造される。しかし、実施の形態１で図１９を用いて説明したように、ｎ+型半導体領域ＳＤ１１を形成する際に、ゲート電極ＧＥ１１に含まれる半導体膜としての導電膜ＣＦ１に高濃度のｎ型の不純物が導入され、ゲート電極ＧＥ１１に含まれる半導体膜の導電型がｎ型になる。したがって、比較例２の半導体装置では、ゲート耐圧が、ＳＯＩ層４ａにおけるバンドギャップに相当する電圧分だけ、増加する問題は、解決することができない。
比較例２の半導体装置の製造工程では、例えば、実施の形態１で図８を用いて説明した工程と同様の工程を行って、ゲート電極ＧＥ１１上にハードマスク膜ＨＭ１が形成された状態でゲート電極ＧＥ１１を形成した後、図１２を用いて説明した工程と同様の工程を行って、ハードマスク膜ＨＭ１を除去する。次に、ゲート電極ＧＥ１１の上面が露出した状態で、低濃度のｎ型の不純物をイオン注入してｎ-型半導体領域ＥＸ１１を形成し、高濃度のｎ型の不純物をイオン注入してｎ+型半導体領域ＳＤ１１を形成する。
このような比較例２の半導体装置の製造工程では、高濃度のｎ型の不純物をイオン注入してｎ+型半導体領域ＳＤ１１を形成する際に、ゲート電極ＧＥ１１に含まれる半導体膜にも高濃度のｎ型の不純物がイオン注入されてｎ型の半導体膜からなるゲート電極ＧＥ１１が形成される。そのため、ゲート耐圧が、ＳＯＩ層４ａにおけるバンドギャップに相当する電圧分だけ、増加する問題は、解決することができない。
＜本実施の形態の主要な特徴と効果＞
一方、本実施の形態２の半導体装置では、メモリセル領域ＡＲ１において、ゲート電極ＧＥ１１は、ｐ型の半導体膜からなる。または、本実施の形態２の半導体装置では、メモリセル領域ＡＲ１において、ゲート電極ＧＥ１１のうち、ゲート絶縁膜ＧＩ１１と接触する部分ＰＲ１１におけるｎ型の不純物の濃度は、周辺回路領域ＡＲ２において、ゲート電極ＧＥ２のうち、ゲート絶縁膜ＧＩ２と接触する部分ＰＲ１５におけるｎ型の不純物の濃度よりも低い。
一方、本実施の形態２の半導体装置では、メモリセル領域ＡＲ１において、ゲート電極ＧＥ１１は、ｐ型の半導体膜からなる。または、本実施の形態２の半導体装置では、メモリセル領域ＡＲ１において、ゲート電極ＧＥ１１のうち、ゲート絶縁膜ＧＩ１１と接触する部分ＰＲ１１におけるｎ型の不純物の濃度は、周辺回路領域ＡＲ２において、ゲート電極ＧＥ２のうち、ゲート絶縁膜ＧＩ２と接触する部分ＰＲ１５におけるｎ型の不純物の濃度よりも低い。
これにより、書き込み動作の際に、アンチヒューズ素子ＡＦのゲート電極ＧＥ１１に、ＳＯＩ層４ａにおけるチャネル領域に蓄積層が形成される極性の電位が印加される場合でも、ゲート絶縁膜ＧＩ１１のゲート耐圧が、ＳＯＩ層４ａにおけるバンドギャップに相当する電圧分だけ、増加することを、防止または抑制することができる。したがって、書き込み動作の際に発生したホットキャリアであるホットホールが、ＢＯＸ層３ａに注入されることを防止または抑制しつつ、ゲート絶縁膜ＧＩ１１のゲート耐圧が増加することを防止または抑制することができる。
また、本実施の形態２の半導体装置の製造工程では、メモリセル領域ＡＲ１および周辺回路領域ＡＲ２で、ゲート電極ＧＥ１１およびＧＥ２を形成し、ゲート電極ＧＥ１１の上にハードマスク膜ＨＭ１を形成した後、メモリセル領域ＡＲ１で、高濃度のｎ型の不純物をイオン注入してｎ+型半導体領域ＳＤ１１を形成する。次に、ハードマスク膜ＨＭ１を除去し、メモリセル領域ＡＲ１および周辺回路領域ＡＲ２で、低濃度のｎ型の不純物をイオン注入してｎ-型半導体領域ＥＸ１１およびＥＸ２１を形成した後、周辺回路領域ＡＲ２で、高濃度のｎ型の不純物をイオン注入してｎ+型半導体領域ＳＤ２１を形成する。
これにより、高濃度のｎ型の不純物は、ゲート電極ＧＥ２には導入されるが、ゲート電極ＧＥ１１には導入されない。そのため、ゲート電極ＧＥ１１を、ｐ型の半導体膜からなるものとするか、または、ゲート電極ＧＥ１１のうち、ゲート絶縁膜ＧＩ１１と接触する部分ＰＲ１１におけるｎ型の不純物の濃度を、ゲート電極ＧＥ２のうち、ゲート絶縁膜ＧＩ２と接触する部分ＰＲ１５におけるｎ型の不純物の濃度よりも低くすることができる。したがって、ゲート耐圧が、ＳＯＩ層４ａにおけるバンドギャップに相当する電圧分だけ、増加することを、防止または抑制することができる。
本実施の形態２の半導体装置および比較例２の半導体装置の各々におけるアンチヒューズ素子ＡＦについて、ゲート電極ＧＥ１１とチャネル領域との間の容量Ｃの、ゲート電圧Ｖ依存性、すなわちＣ−Ｖ特性の測定を行った。
その結果、本実施の形態２の半導体装置では、比較例２の半導体装置に比べ、蓄積層が形成される際の容量Ｃの立ち下がり電圧、および、反転層が形成される際の容量Ｃの立ち上がり電圧のいずれも、ほぼバンドギャップ分、正極性側に移動した。このことからも、本実施の形態２におけるゲート電極ＧＥ１１に含まれる半導体膜の導電型が、ｐ型であるか、または、ｎ型であっても、比較例２におけるゲート電極ＧＥ１１に含まれる半導体膜の導電型よりもｐ型に近くなっていることが、明らかになった。
（実施の形態３）
実施の形態３では、アンチヒューズ素子ＡＦのｎ-型半導体領域ＥＸ１１のうちゲート電極ＧＥ１１と重なる部分の、ゲート長方向における長さが、ＭＩＳＦＥＴＱＬのｎ-型半導体領域ＥＸ２１のうちゲート電極ＧＥ２と重なる部分の、ゲート長方向における長さよりも長くなっている例について説明する。
実施の形態３では、アンチヒューズ素子ＡＦのｎ-型半導体領域ＥＸ１１のうちゲート電極ＧＥ１１と重なる部分の、ゲート長方向における長さが、ＭＩＳＦＥＴＱＬのｎ-型半導体領域ＥＸ２１のうちゲート電極ＧＥ２と重なる部分の、ゲート長方向における長さよりも長くなっている例について説明する。
なお、以下では、実施の形態３の半導体装置として、実施の形態２の半導体装置において、ｎ-型半導体領域ＥＸ１１のうちゲート電極ＧＥ１１と重なる部分の、ゲート長方向における長さが、長くなっている例について説明する。しかし、実施の形態３の半導体装置として、実施の形態１の半導体装置において、ｎ-型半導体領域ＥＸ１１のうちゲート電極ＧＥ１１と重なる部分の、ゲート長方向における長さを、長くすることもできる。
＜半導体装置の構造＞
初めに、本実施の形態３の半導体装置の構造を、図面を参照して説明する。図３４は、実施の形態３の半導体装置の要部断面図である。
初めに、本実施の形態３の半導体装置の構造を、図面を参照して説明する。図３４は、実施の形態３の半導体装置の要部断面図である。
本実施の形態３の半導体装置の構造は、ｎ-型半導体領域ＥＸ１１のうちゲート電極ＧＥ１１と重なる部分の、ゲート長方向における長さが、ｎ-型半導体領域ＥＸ２１のうちゲート電極ＧＥ２と重なる部分の、ゲート長方向における長さよりも長くなっている点を除き、実施の形態２の半導体装置の構造と同様である。したがって、以下では、主として、実施の形態２の半導体装置の構造と異なる点について、説明する。
本実施の形態３でも、実施の形態１と同様に、ｎ-型半導体領域ＥＸ１１は、平面視において、ゲート電極ＧＥ１１のうち、ゲート長方向における側面ＳＳ１１側の部分と重なっている。また、本実施の形態３でも、実施の形態１と同様に、ｎ-型半導体領域ＥＸ１２は、平面視において、ゲート電極ＧＥ１２のうち、ゲート長方向における側面ＳＳ１３側の部分と重なっており、ｎ-型半導体領域ＥＸ１３は、平面視において、ゲート電極ＧＥ１２のうち、ゲート長方向における側面ＳＳ１４側の部分と重なっている。一方、本実施の形態３でも、実施の形態１と同様に、ｎ-型半導体領域ＥＸ２１は、平面視において、ゲート電極ＧＥ２のうち、ゲート長方向における側面ＳＳ２１側の部分と重なっており、ｎ-型半導体領域ＥＸ２２は、平面視において、ゲート電極ＧＥ２のうち、ゲート長方向における側面ＳＳ２２側の部分と重なっている。
そして、ｎ-型半導体領域ＥＸ１１のうち、平面視においてゲート電極ＧＥ１１と重なる部分の、ゲート電極ＧＥ１１のゲート長方向における長さＬＮ１１は、ｎ-型半導体領域ＥＸ２１のうち、平面視においてゲート電極ＧＥ２と重なる部分の、ゲート電極ＧＥ２のゲート長方向における長さＬＮ２１よりも長い。また、長さＬＮ１１は、ｎ-型半導体領域ＥＸ２２のうち、平面視においてゲート電極ＧＥ２と重なる部分の、ゲート電極ＧＥ２のゲート長方向における長さＬＮ２２よりも長い。
これにより、メモリセル領域ＡＲ１において、ゲート電極ＧＥ１１のゲート耐圧を低減することができ、メモリセルＭＣにデータを書き込む書き込み動作の際に、ゲート電極ＧＥ１１に印加する電位の絶対値を、実施の形態２に比べ、さらに小さくすることができる。一方、周辺回路領域ＡＲ２において、オフリーク電流が増加することを防止または抑制することができる。
なお、ｎ-型半導体領域ＥＸ１２のうち、平面視においてゲート電極ＧＥ１２と重なる部分の、ゲート電極ＧＥ１２のゲート長方向における長さが、長さＬＮ２１または長さＬＮ２２よりも長くてもよい。また、ｎ-型半導体領域ＥＸ１３のうち、平面視においてゲート電極ＧＥ１２と重なる部分の、ゲート電極ＧＥ１２のゲート長方向における長さが、長さＬＮ２１または長さＬＮ２２よりも長くてもよい。
＜メモリセルの動作＞
本実施の形態３の半導体装置におけるメモリセルの動作については、実施の形態２の半導体装置におけるメモリセルの動作と同様であり、それらの説明を省略する。
本実施の形態３の半導体装置におけるメモリセルの動作については、実施の形態２の半導体装置におけるメモリセルの動作と同様であり、それらの説明を省略する。
また、本実施の形態３では、実施の形態２と同様に、メモリセルＭＣにデータを書き込む書き込み動作の際に、ゲート電極ＧＥ１１に負極性の電位を印加するため、ホットキャリアのうちホットホールがＢＯＸ層３ａに注入されてＢＯＸ層３ａの絶縁性などが劣化することを防止または抑制することができる。
＜半導体装置の製造工程＞
次に、本実施の形態３の半導体装置の製造工程を、図面を参照して説明する。図３５は、実施の形態３の半導体装置の製造工程の一部を示す製造プロセスフロー図である。図３６〜図４２は、実施の形態３の半導体装置の製造工程中の要部断面図である。
次に、本実施の形態３の半導体装置の製造工程を、図面を参照して説明する。図３５は、実施の形態３の半導体装置の製造工程の一部を示す製造プロセスフロー図である。図３６〜図４２は、実施の形態３の半導体装置の製造工程中の要部断面図である。
本実施の形態３の半導体装置の製造工程では、図４のステップＳ１〜ステップＳ６を行った後、図２３のステップＳ２０およびステップＳ２１と同様の工程（図３５のステップＳ３０およびステップＳ３１）を行う。
次に、図３６に示すように、周辺回路領域ＡＲ２で、ｎ-型半導体領域ＥＸ２１およびＥＸ２２を形成する（図３５のステップＳ３２１）。
具体的には、メモリセル領域ＡＲ１、周辺回路領域ＡＲ２およびＡＲ３、ならびに、領域ＡＲ４およびＡＲ５で、ＳＯＩ基板１の上面１ａ上、または、支持基板２の上面２ａ上に、フォトレジスト膜Ｒ４１を形成する。そして、周辺回路領域ＡＲ２で、ＳＯＩ基板１の上面１ａ上に形成されたフォトレジスト膜Ｒ４１を除去する。このとき、メモリセル領域ＡＲ１、周辺回路領域ＡＲ３、ならびに、領域ＡＲ４およびＡＲ５では、フォトレジスト膜Ｒ４１が残される。
そして、フォトレジスト膜Ｒ４１およびゲート電極ＧＥ２をマスクとして、シリコン層ＳＬ３およびＳＬ４ならびにＳＯＩ層４ｂに、ｎ型の不純物イオンＩＭ２１を注入する。
これにより、周辺回路領域ＡＲ２で、ゲート電極ＧＥ２とシリコン層ＳＬ３との間に位置する部分のＳＯＩ層４ｂの内部に、ｎ-型半導体領域ＥＸ２１が形成される。また、周辺回路領域ＡＲ２で、ゲート電極ＧＥ２とシリコン層ＳＬ４との間に位置する部分のＳＯＩ層４ｂの内部に、ｎ-型半導体領域ＥＸ２２が形成される。すなわち、ゲート電極ＧＥ２の一方の側（図３６中左側）に位置する部分のＳＯＩ層４ｂに、ｎ型の不純物をイオン注入することにより、ｎ-型半導体領域ＥＸ２１を形成する。ｎ-型半導体領域ＥＸ２１は、平面視において、ゲート電極ＧＥ２のうち、ゲート長方向における一方の側（図３６中左側）の部分と重なる。
なお、シリコン層ＳＬ３の上層部にも、ｎ-型半導体領域ＥＸ２３が形成され、シリコン層ＳＬ４の上層部にも、ｎ-型半導体領域ＥＸ２４が形成される。
また、このとき、ゲート電極ＧＥ２にも、低濃度のｎ型の不純物イオンＩＭ２１が注入される。これにより、ゲート電極ＧＥ２の上層部に、ｎ-型半導体領域ＮＭ３が形成される。その後、フォトレジスト膜Ｒ４１は除去される。
次に、図３７に示すように、メモリセル領域ＡＲ１で、ｎ-型半導体領域ＥＸ１１を形成する（図３５のステップＳ３２２）。
具体的には、メモリセル領域ＡＲ１、周辺回路領域ＡＲ２およびＡＲ３、ならびに、領域ＡＲ４およびＡＲ５で、ＳＯＩ基板１の上面１ａ上、または、支持基板２の上面２ａ上に、フォトレジスト膜Ｒ４２を形成する。そして、メモリセル領域ＡＲ１で、ＳＯＩ基板１の上面１ａ上に形成されたフォトレジスト膜Ｒ４２を除去する。このとき、周辺回路領域ＡＲ２およびＡＲ３、ならびに、領域ＡＲ４およびＡＲ５では、フォトレジスト膜Ｒ４２が残される。
そして、フォトレジスト膜Ｒ４２ならびにゲート電極ＧＥ１１およびＧＥ１２をマスクとして、ＳＯＩ層４ａに、ｎ型の不純物イオンＩＭ２２を注入する。
これにより、メモリセル領域ＡＲ１で、ゲート電極ＧＥ１１とｎ+型半導体領域ＳＤ１１との間に位置する部分のＳＯＩ層４ａの内部に、ｎ-型半導体領域ＥＸ１１が形成される。すなわち、ゲート電極ＧＥ１１とｎ+型半導体領域ＳＤ１１との間に位置する部分のＳＯＩ層４ａに、ｎ型の不純物をイオン注入することにより、ｎ-型半導体領域ＥＸ１１を形成する。ｎ-型半導体領域ＥＸ１１は、平面視において、ゲート電極ＧＥ１１のうち、ゲート長方向における他方の側（図３７中右側）の部分と重なる。
また、メモリセル領域ＡＲ１で、ゲート電極ＧＥ１２とｎ+型半導体領域ＳＤ１１との間に位置する部分のＳＯＩ層４ａの内部に、ｎ-型半導体領域ＥＸ１２が形成され、ゲート電極ＧＥ１２とｎ+型半導体領域ＳＤ１２との間に位置する部分のＳＯＩ層４ａの内部に、ｎ-型半導体領域ＥＸ１３が形成される。
また、このとき、ゲート電極ＧＥ１１およびＧＥ１２にも、低濃度のｎ型の不純物イオンＩＭ２２が注入される。これにより、ゲート電極ＧＥ１１の上層部に、ｎ-型半導体領域ＮＭ１が形成され、ゲート電極ＧＥ１２の上層部に、ｎ-型半導体領域ＮＭ２が形成される。その後、フォトレジスト膜Ｒ４２は除去される。
以上のようにして、メモリセル領域ＡＲ１において、ゲート電極ＧＥ１１、ｎ+型半導体領域ＳＤ１１およびｎ-型半導体領域ＥＸ１１を有するアンチヒューズ素子ＡＦが形成される。また、メモリセル領域ＡＲ１において、ゲート電極ＧＥ１２、ｎ+型半導体領域ＳＤ１１およびＳＤ１２、ならびに、ｎ-型半導体領域ＥＸ１２およびＥＸ１３を有する選択トランジスタＳＴが形成される。
本実施の形態３では、活性化アニールの条件も含め、不純物イオンＩＭ２１を導入する条件と、不純物イオンＩＭ２２を導入する条件とを、互いに異ならせる。これにより、ｎ-型半導体領域ＥＸ１１のうち、平面視においてゲート電極ＧＥ１１と重なる部分の、ゲート電極ＧＥ１１のゲート長方向における長さＬＮ１１を、ｎ-型半導体領域ＥＸ２１のうち、平面視においてゲート電極ＧＥ２と重なる部分の、ゲート電極ＧＥ２のゲート長方向における長さＬＮ２１よりも長くすることができる。また、長さＬＮ１１を、ｎ-型半導体領域ＥＸ２２のうち、平面視においてゲート電極ＧＥ２と重なる部分の、ゲート電極ＧＥ２のゲート長方向における長さＬＮ２２よりも長くすることができる。
なお、ステップＳ３２１と、ステップＳ３２２の順番を入れ替え、ステップＳ３２２を、ステップＳ３２１の前に行ってもよい。
次に、実施の形態２で図２８および図２９を用いて説明した工程（図２３のステップＳ２３）と同様の工程を行って、図３８および図３９に示すように、サイドウォールスペーサＳＷ１１およびＳＷ１２を形成する（図３５のステップＳ３３）。
次に、実施の形態２で図３０〜図３２を用いて説明した工程（図２３のステップＳ２４）と同様の工程を行って、図４０〜図４２に示すように、周辺回路領域ＡＲ２で、ｎ+型半導体領域ＳＤ２１およびＳＤ２２を形成する（図３５のステップＳ３４）。
これにより、周辺回路領域ＡＲ２において、ゲート電極ＧＥ２、ｎ+型半導体領域ＳＤ２１およびＳＤ２２、ならびに、ｎ-型半導体領域ＥＸ２１およびＥＸ２２を有するＭＩＳＦＥＴＱＬが形成される。
その後、実施の形態１で図１を用いて説明した工程（図５のステップＳ１５）と同様の工程（図３５のステップＳ３５）を行って、図３４に示すように、本実施の形態３の半導体装置を形成する。
＜エクステンション領域とゲート電極との間のオーバーラップ長について＞
次に、エクステンション領域のうち、ゲート電極と重なる部分のゲート長方向における長さ、すなわちエクステンション領域とゲート電極との間のオーバーラップ長について、本実施の形態３と、比較例１、比較例２、実施の形態１および実施の形態２とを比較しながら説明する。
次に、エクステンション領域のうち、ゲート電極と重なる部分のゲート長方向における長さ、すなわちエクステンション領域とゲート電極との間のオーバーラップ長について、本実施の形態３と、比較例１、比較例２、実施の形態１および実施の形態２とを比較しながら説明する。
書き込み動作の際に、ゲート電極ＧＥ１１に、正極性の電位ＶｍｌＰが印加され、ゲート電極ＧＥ１１に印加される電位と逆極性の電位または０電位がｐ型ウェル領域ＰＷ１に印加される比較例１の半導体装置では、書き込み動作の際に発生したホットキャリアであるホットホールは、ＢＯＸ層３ａに注入されるおそれがある。
一方、比較例２の半導体装置では、書き込み動作の際に、ゲート電極ＧＥ１１に、負極性の電位ＶｍｌＰが印加される。このような場合、書き込み動作の際に発生したホットキャリアであるホットホールは、ＢＯＸ層３ａに注入されにくくなるが、比較例１に比べゲート耐圧が増加するという問題がある。
ゲート電極ＧＥ１１に正極性の電位が印加される実施の形態１の半導体装置では、消費電力を低減させ、オフリーク電流をできるだけ低減するために、閾値電圧を高く設定する。そのため、ゲート誘導ドレインリーク（Gate Induced Drain Leakage：ＧＩＤＬ）が、オフリーク電流を律速するパラメータとなる。ＧＩＤＬを低減するためには、ｎ-型半導体領域ＥＸ１１とゲート電極ＧＥ１１との間のオーバーラップ長を短くすることが有効である。
ところが、ゲート電極に負極性の電位が印加される比較例２の半導体装置では、アンチヒューズ素子ＡＦにおけるゲート絶縁膜ＧＩ１１のうち、ＦＮトンネルにより電流が流れる部分は、ｎ-型半導体領域ＥＸ１１のうち、ゲート電極ＧＥ１１と重なる部分に限られる。そのため、比較例２の半導体装置では、ＦＮトンネルにより流れる電流は、実施の形態１の半導体装置に比べ、ｎ-型半導体領域ＥＸ１１のうち、ゲート電極ＧＥ１１と重なる部分の面積が少なくなる分だけ、少なくなる。すなわち、ＦＮトンネルにより流れる電流が少ない分だけ、ゲート絶縁膜ＧＩ１１が絶縁破壊するときのｎ+型半導体領域ＳＤ１１に対するゲート電極ＧＥ１１の電位差である電圧、すなわちゲート耐圧は、高くなる。
なお、メモリセルＭＣを形成するアンチヒューズ素子ＡＦでは、書き込み動作および読み出し動作を行う上で、オフリーク電流は重要なパラメータではない。
ここで、エクステンション領域としてのｎ-型半導体領域ＥＸ１１とゲート電極ＧＥ１１との間のオーバーラップ長を、実施の形態２の半導体装置に比べ、減らした例を比較例３とした。そして、実施の形態２の半導体装置におけるゲート電極ＧＥ１１とｎ+型半導体領域ＳＤ１１との間を流れる電流Ｉのドレイン電圧Ｖ依存性すなわちＩ−Ｖ特性の測定を行った。すなわち、比較例３の半導体装置では、メモリセル領域ＡＲ１において、ｎ-型半導体領域ＥＸ１１のうち、ゲート電極ＧＥ１１と平面視において重なる部分のゲート長方向の長さは、周辺回路領域ＡＲ２において、ｎ-型半導体領域ＥＸ２１のうち、ゲート電極ＧＥ２と平面視において重なる部分のゲート長方向の長さよりも短い。
その結果、比較例３におけるゲート耐圧は、実施の形態２におけるゲート耐圧よりも大きくなった。すなわち、エクステンション領域としてのｎ-型半導体領域ＥＸ１１とゲート電極ＧＥ１１との間のオーバーラップ長が実施の形態２の半導体装置に比べて長い比較例３の半導体装置では、ゲート耐圧が大きくなることを示している。
＜本実施の形態の主要な特徴と効果＞
一方、本実施の形態３の半導体装置では、ｎ-型半導体領域ＥＸ１１のうち、ゲート電極ＧＥ１１と平面視において重なる部分ＰＲ１１の、ゲート長方向の長さが、ｎ-型半導体領域ＥＸ２１のうち、ゲート電極ＧＥ２と平面視において重なる部分ＰＲ１５の、ゲート長方向の長さよりも長い。
一方、本実施の形態３の半導体装置では、ｎ-型半導体領域ＥＸ１１のうち、ゲート電極ＧＥ１１と平面視において重なる部分ＰＲ１１の、ゲート長方向の長さが、ｎ-型半導体領域ＥＸ２１のうち、ゲート電極ＧＥ２と平面視において重なる部分ＰＲ１５の、ゲート長方向の長さよりも長い。
これにより、メモリセル領域ＡＲ１では、ｎ-型半導体領域ＥＸ１１とゲート電極ＧＥ１１との間のオーバーラップ長を相対的に長くすることができ、アンチヒューズ素子ＡＦにおけるゲート絶縁膜ＧＩ１１のうち、ＦＮトンネルにより電流が流れる部分の割合が増加し、ＦＮトンネルにより流れる電流が増加する。したがって、書き込み動作の際に発生したホットキャリアであるホットホールがＢＯＸ層３ａに注入されることを防止または抑制しつつ、ゲート絶縁膜ＧＩ１１のゲート耐圧が増加することを防止または抑制することができる。
一方、周辺回路領域ＡＲ２では、ｎ-型半導体領域ＥＸ２１とゲート電極ＧＥ２との間のオーバーラップ長を相対的に短くすることができ、ＭＩＳＦＥＴＱＬのオフリーク電流を低減することができる。
また、本実施の形態３の半導体装置の製造工程では、メモリセル領域ＡＲ１でエクステンション領域としてのｎ-型半導体領域ＥＸ１１を形成する工程を、周辺回路領域ＡＲ２でエクステンション領域としてのｎ-型半導体領域ＥＸ２１を形成する工程と別に行う。
これにより、ｎ-型半導体領域ＥＸ１１のうち、ゲート電極ＧＥ１１と平面視において重なる部分の、ゲート長方向の長さＬＮ１１を、ｎ-型半導体領域ＥＸ２１のうち、ゲート電極ＧＥ２と平面視において重なる部分の、ゲート長方向の長さＬＮ２１よりも長くすることができる。
なお、本実施の形態３では、実施の形態２の半導体装置において、エクステンション領域としてのｎ-型半導体領域ＥＸ１１とゲート電極ＧＥ１１との間のオーバーラップ長を長くした場合について、説明した。これにより、実施の形態２と実施の形態３との相乗効果により、実施の形態２の半導体装置に比べ、ゲート耐圧の増加を防止または抑制する効果が大きくなる。
しかし、実施の形態１の半導体装置において、エクステンション領域としてのｎ-型半導体領域ＥＸ１１とゲート電極ＧＥ１１との間のオーバーラップ長を長くすることもできる。すなわち、本実施の形態３の半導体装置を、書き込み動作の際に、ゲート電極ＧＥ１１に正極性の電位が印加される場合にも適用することができる。これにより、実施の形態１に比べ、ゲート耐圧をさらに下げることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
１ ＳＯＩ基板
１ａ、２ａ 上面
２ 支持基板
３、３ａ〜３ｃ ＢＯＸ層
４、４ａ〜４ｃ ＳＯＩ層
５ 絶縁膜
６ 素子分離領域
７ 素子分離溝
８ 素子分離膜
１０ 層間絶縁膜
ＡＦ アンチヒューズ素子
ＡＲ１ メモリセル領域
ＡＲ２、ＡＲ３ 周辺回路領域
ＡＲ４、ＡＲ５ 領域
ＢＬ ビット線
ＣＦ１ 導電膜
ＣＮＴ コンタクトホール
ＤＡ１〜ＤＡ４ 矢印
ＥＬ 電子
ＥＸ１１〜ＥＸ１５、ＥＸ２１〜ＥＸ２４、ＥＸ３１、ＥＸ３２ ｎ-型半導体領域
ＧＥ１１、ＧＥ１２、ＧＥ２、ＧＥ３ ゲート電極
ＧＩ１１、ＧＩ１２、ＧＩ２、ＧＩ３ ゲート絶縁膜
ＨＬ ホール
ＨＭ１ ハードマスク膜
ＨＭ２、ＩＦ１〜ＩＦ６、ＩＦＩ 絶縁膜
ＩＭ１、ＩＭ２、ＩＭ２１、ＩＭ２２、ＩＭ３〜ＩＭ７ 不純物イオン
ＬＮ１１、ＬＮ２１、ＬＮ２２ 長さ
ＭＣ、ＭＣＡ〜ＭＣＤ メモリセル
ＭＬ メモリ線
ＮＭ１〜ＮＭ５ ｎ-型半導体領域
ＮＲ１〜ＮＲ５ ｎ+型半導体領域
ＯＦ１ オフセットスペーサ
ＰＡ ペア
ＰＧ プラグ
ＰＲ１１、ＰＲ１３、ＰＲ１５ 部分
ＰＲ１２、ＰＲ１４ 上層部
ＰＷ１〜ＰＷ３ ｐ型ウェル領域
ＱＨ、ＱＬ ＭＩＳＦＥＴ
Ｒ１、Ｒ１０、Ｒ２〜Ｒ４、Ｒ４１、Ｒ４２、Ｒ５〜Ｒ９ フォトレジスト膜
ＲＧ１ 領域
ＳＢＬ 基板バイアス線
ＳＤ１１、ＳＤ１２、ＳＤ２１、ＳＤ２２、ＳＤ３１、ＳＤ３２ ｎ+型半導体領域
ＳＦ１１〜ＳＦ１４、ＳＦ２１、ＳＦ２２ サイドウォールスペーサ
ＳＬ 選択線
ＳＬ１〜ＳＬ６ シリコン層
ＳＳ１１〜ＳＳ１４、ＳＳ２１、ＳＳ２２、ＳＳ３１、ＳＳ３２ 側面
ＳＴ 選択トランジスタ
ＳＷ１１〜ＳＷ１４、ＳＷ２１、ＳＷ２２ サイドウォールスペーサ
ＳＷ３１、ＳＷ３２ サイドウォールスペーサ
ＶＭＧ ｐ型半導体領域
１ａ、２ａ 上面
２ 支持基板
３、３ａ〜３ｃ ＢＯＸ層
４、４ａ〜４ｃ ＳＯＩ層
５ 絶縁膜
６ 素子分離領域
７ 素子分離溝
８ 素子分離膜
１０ 層間絶縁膜
ＡＦ アンチヒューズ素子
ＡＲ１ メモリセル領域
ＡＲ２、ＡＲ３ 周辺回路領域
ＡＲ４、ＡＲ５ 領域
ＢＬ ビット線
ＣＦ１ 導電膜
ＣＮＴ コンタクトホール
ＤＡ１〜ＤＡ４ 矢印
ＥＬ 電子
ＥＸ１１〜ＥＸ１５、ＥＸ２１〜ＥＸ２４、ＥＸ３１、ＥＸ３２ ｎ-型半導体領域
ＧＥ１１、ＧＥ１２、ＧＥ２、ＧＥ３ ゲート電極
ＧＩ１１、ＧＩ１２、ＧＩ２、ＧＩ３ ゲート絶縁膜
ＨＬ ホール
ＨＭ１ ハードマスク膜
ＨＭ２、ＩＦ１〜ＩＦ６、ＩＦＩ 絶縁膜
ＩＭ１、ＩＭ２、ＩＭ２１、ＩＭ２２、ＩＭ３〜ＩＭ７ 不純物イオン
ＬＮ１１、ＬＮ２１、ＬＮ２２ 長さ
ＭＣ、ＭＣＡ〜ＭＣＤ メモリセル
ＭＬ メモリ線
ＮＭ１〜ＮＭ５ ｎ-型半導体領域
ＮＲ１〜ＮＲ５ ｎ+型半導体領域
ＯＦ１ オフセットスペーサ
ＰＡ ペア
ＰＧ プラグ
ＰＲ１１、ＰＲ１３、ＰＲ１５ 部分
ＰＲ１２、ＰＲ１４ 上層部
ＰＷ１〜ＰＷ３ ｐ型ウェル領域
ＱＨ、ＱＬ ＭＩＳＦＥＴ
Ｒ１、Ｒ１０、Ｒ２〜Ｒ４、Ｒ４１、Ｒ４２、Ｒ５〜Ｒ９ フォトレジスト膜
ＲＧ１ 領域
ＳＢＬ 基板バイアス線
ＳＤ１１、ＳＤ１２、ＳＤ２１、ＳＤ２２、ＳＤ３１、ＳＤ３２ ｎ+型半導体領域
ＳＦ１１〜ＳＦ１４、ＳＦ２１、ＳＦ２２ サイドウォールスペーサ
ＳＬ 選択線
ＳＬ１〜ＳＬ６ シリコン層
ＳＳ１１〜ＳＳ１４、ＳＳ２１、ＳＳ２２、ＳＳ３１、ＳＳ３２ 側面
ＳＴ 選択トランジスタ
ＳＷ１１〜ＳＷ１４、ＳＷ２１、ＳＷ２２ サイドウォールスペーサ
ＳＷ３１、ＳＷ３２ サイドウォールスペーサ
ＶＭＧ ｐ型半導体領域
Claims (14)
- 半導体基板と、
前記半導体基板に形成されたアンチヒューズ素子と、
を備え、
前記半導体基板は、
基体と、
前記基体の主面側に形成された第１導電型の第１半導体領域と、
前記第１半導体領域上に形成された第１絶縁層と、
前記第１絶縁層上に形成された第１半導体層と、
を有し、
前記アンチヒューズ素子は、
前記第１半導体層上に第１ゲート絶縁膜を介して形成された第１ゲート電極と、
前記第１ゲート電極に対して第１の側に位置する部分の前記第１半導体層に形成された、前記第１導電型とは反対の第２導電型の第２半導体領域と、
を有し、
前記アンチヒューズ素子により、記憶素子が形成され、
前記記憶素子の書き込み動作の際に、前記第１ゲート電極に第１電位が印加され、かつ、前記第１半導体領域に前記第１電位と同極性の第２電位が印加される、半導体装置。 - 請求項１記載の半導体装置において、
前記記憶素子の読み出し動作の際に、前記第１半導体領域の電位が、接地電位である、半導体装置。 - 請求項１記載の半導体装置において、
前記第１導電型は、ｐ型であり、
前記第２導電型は、ｎ型であり、
前記第１ゲート電極は、ｎ型の第１半導体膜からなり、
前記第１電位および前記第２電位は、いずれも正電位である、半導体装置。 - 請求項１記載の半導体装置において、
前記第１導電型は、ｐ型であり、
前記第２導電型は、ｎ型であり、
前記第１ゲート電極は、ｐ型の第２半導体膜からなり、
前記第１電位および前記第２電位は、いずれも負電位である、半導体装置。 - 請求項１記載の半導体装置において、
前記半導体基板に形成された第１電界効果トランジスタを備え、
前記第１導電型は、ｐ型であり、
前記第２導電型は、ｎ型であり、
前記第１半導体領域は、前記基体の前記主面側の第１領域に形成され、
前記第１ゲート電極は、ｎ型の第１不純物が導入された第３半導体膜からなり、
前記半導体基板は、
前記基体の前記主面側の第２領域に形成されたｐ型の第３半導体領域と、
前記第３半導体領域上に形成された第２絶縁層と、
前記第２絶縁層上に形成された第２半導体層と、
を有し、
前記第１電界効果トランジスタは、
前記第２半導体層上に第２ゲート絶縁膜を介して形成された第２ゲート電極と、
前記第２ゲート電極に対して第２の側に位置する部分の前記第２半導体層に形成されたｎ型の第４半導体領域と、
を有し、
前記第２ゲート電極は、ｎ型の第２不純物が導入された第４半導体膜からなり、
前記第１ゲート電極における前記第１不純物の濃度は、前記第２ゲート電極における前記第２不純物の濃度よりも低く、
前記第１電位および前記第２電位は、いずれも負電位である、半導体装置。 - 請求項１記載の半導体装置において、
前記第１導電型は、ｐ型であり、
前記第２導電型は、ｎ型であり、
前記第１ゲート電極は、ｎ型の第３不純物が導入された第５半導体膜からなり、
前記第１ゲート絶縁膜と接触する部分の前記第１ゲート電極における前記第３不純物の濃度は、前記第１ゲート電極の上層部における前記第３不純物の濃度よりも低く、
前記第１電位および前記第２電位は、いずれも負電位である、半導体装置。 - 請求項１記載の半導体装置において、
前記半導体基板に形成された第２電界効果トランジスタを備え、
前記第１導電型は、ｐ型であり、
前記第２導電型は、ｎ型であり、
前記第１半導体領域は、前記基体の前記主面側の第３領域に形成され、
前記第１ゲート電極は、ｎ型の第４不純物が導入された第６半導体膜からなり、
前記半導体基板は、
前記基体の前記主面側の第４領域に形成されたｐ型の第５半導体領域と、
前記第５半導体領域上に形成された第３絶縁層と、
前記第３絶縁層上に形成された第３半導体層と、
を有し、
前記第２電界効果トランジスタは、
前記第３半導体層上に第３ゲート絶縁膜を介して形成された第３ゲート電極と、
前記第３ゲート電極に対して第３の側に位置する部分の前記第３半導体層に形成されたｎ型の第６半導体領域と、
を有し、
前記第３ゲート電極は、ｎ型の第５不純物が導入された第７半導体膜からなり、
前記第２半導体領域は、前記第１ゲート電極に対して、前記第１ゲート電極の第１ゲート長方向における前記第１の側に位置する部分の前記第１半導体層に形成され、
前記第６半導体領域は、前記第３ゲート電極に対して、前記第３ゲート電極の第２ゲート長方向における前記第３の側に位置する部分の前記第３半導体層に形成され、
前記第２半導体領域は、平面視において、前記第１ゲート電極の前記第１の側の部分と重なり、
前記第６半導体領域は、平面視において、前記第３ゲート電極の前記第３の側の部分と重なり、
前記第２半導体領域のうち前記第１ゲート電極と重なる部分の、前記第１ゲート長方向における長さは、前記第６半導体領域のうち前記第３ゲート電極と重なる部分の、前記第２ゲート長方向における長さよりも長い、半導体装置。 - 請求項１記載の半導体装置において、
前記半導体基板に形成された第３電界効果トランジスタを備え、
前記第１半導体領域は、前記基体の前記主面側の第５領域に形成され、
前記半導体基板は、
前記基体の前記主面側の第６領域に形成された前記第１導電型の第７半導体領域と、
前記第７半導体領域上に形成された第４絶縁層と、
前記第４絶縁層上に形成された第４半導体層と、
を有し、
前記第３電界効果トランジスタは、
前記第４半導体層上に第４ゲート絶縁膜を介して形成された第４ゲート電極と、
前記第４ゲート電極に対して第４の側に位置する部分の前記第４半導体層に形成された前記第２導電型の第８半導体領域と、
を有し、
前記記憶素子の書き込み動作の際に、前記第７半導体領域に、前記第２電位と異なる第３電位が印加される、半導体装置。 - 請求項１記載の半導体装置において、
前記半導体基板に形成された第４電界効果トランジスタを備え、
前記第４電界効果トランジスタは、
前記第２半導体領域を挟んで前記第１ゲート電極と反対側に位置する部分の前記第１半導体層上に、第５ゲート絶縁膜を介して形成された第５ゲート電極と、
前記第５ゲート電極を挟んで前記第２半導体領域と反対側に位置する部分の前記第１半導体層に形成された、前記第２導電型の第９半導体領域と、
を有し、
前記アンチヒューズ素子と前記第４電界効果トランジスタとは、前記第２半導体領域を共有し、
前記アンチヒューズ素子と前記第４電界効果トランジスタとにより、前記記憶素子が形成され、
前記第１ゲート絶縁膜が絶縁破壊されることにより、前記記憶素子にデータが書き込まれ、
前記記憶素子の書き込み動作の際に、前記第９半導体領域の電位が接地電位であり、かつ、前記第４電界効果トランジスタがオン状態である、半導体装置。 - 半導体基板と、
前記半導体基板に形成されたアンチヒューズ素子と、
前記半導体基板に形成された電界効果トランジスタと、
を備え、
前記半導体基板は、
基体と、
前記基体の主面側の第１領域に形成された第１導電型の第１半導体領域と、
前記第１半導体領域上に形成された第１絶縁層と、
前記第１絶縁層上に形成された第１半導体層と、
前記基体の前記主面側の第２領域に形成された前記第１導電型の第２半導体領域と、
前記第２半導体領域上に形成された第２絶縁層と、
前記第２絶縁層上に形成された第２半導体層と、
を有し、
前記アンチヒューズ素子は、
前記第１半導体層上に第１ゲート絶縁膜を介して形成された第１ゲート電極と、
前記第１ゲート電極に対して第１の側に位置する部分の前記第１半導体層に形成された、前記第１導電型とは反対の第２導電型の第３半導体領域と、
を有し、
前記電界効果トランジスタは、
前記第２半導体層上に第２ゲート絶縁膜を介して形成された第２ゲート電極と、
前記第２ゲート電極に対して第２の側に位置する部分の前記第２半導体層に形成された前記第２導電型の第４半導体領域と、
を有し、
前記アンチヒューズ素子により、記憶素子が形成され、
前記第１ゲート電極は、前記第２導電型の第１不純物が導入された第１半導体膜からなり、
前記第２ゲート電極は、前記第２導電型の第２不純物が導入された第２半導体膜からなり、
前記第１ゲート電極における前記第１不純物の濃度は、前記第２ゲート電極における前記第２不純物の濃度よりも低い、半導体装置。 - 請求項１０記載の半導体装置において、
前記第１ゲート絶縁膜と接触する部分の前記第１ゲート電極における前記第１不純物の濃度は、前記第１ゲート電極の上層部における前記第１不純物の濃度よりも低い、半導体装置。 - 請求項１０記載の半導体装置において、
前記第１導電型は、ｐ型であり、
前記第２導電型は、ｎ型であり、
前記記憶素子の書き込み動作の際に、前記第１ゲート電極に負の電位が印加される、半導体装置。 - 請求項１０記載の半導体装置において、
前記第３半導体領域は、前記第１ゲート電極に対して、前記第１ゲート電極の第１ゲート長方向における前記第１の側に位置する部分の前記第１半導体層に形成され、
前記第４半導体領域は、前記第２ゲート電極に対して、前記第２ゲート電極の第２ゲート長方向における前記第２の側に位置する部分の前記第２半導体層に形成され、
前記第３半導体領域は、平面視において、前記第１ゲート電極の前記第１の側の部分と重なり、
前記第４半導体領域は、平面視において、前記第２ゲート電極の前記第２の側の部分と重なり、
前記第３半導体領域のうち前記第１ゲート電極と重なる部分の、前記第１ゲート長方向における長さは、前記第４半導体領域のうち前記第２ゲート電極と重なる部分の、前記第２ゲート長方向における長さよりも長い、半導体装置。 - （ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板に、アンチヒューズ素子および電界効果トランジスタを形成する工程、
を備え、
前記（ａ）工程では、基体と、前記基体の主面側の第１領域に形成された第１導電型の第１半導体領域と、前記第１半導体領域上に形成された第１絶縁層と、前記第１絶縁層上に形成された第１半導体層と、前記基体の前記主面側の第２領域に形成された前記第１導電型の第２半導体領域と、前記第２半導体領域上に形成された第２絶縁層と、前記第２絶縁層上に形成された第２半導体層と、を有する前記半導体基板を用意し、
前記（ｂ）工程は、
（ｂ１）前記第１半導体層上に、第１半導体膜からなる第１ゲート電極を、第１ゲート絶縁膜を介して形成し、前記第１ゲート電極上に保護膜を形成し、前記第２半導体層上に、第２半導体膜からなる第２ゲート電極を、第２ゲート絶縁膜を介して形成する工程、
（ｂ２）前記第１ゲート電極の第１の側の第１側面上に、第１サイドウォールスペーサを形成する工程、
（ｂ３）前記第１サイドウォールスペーサを挟んで前記第１ゲート電極と反対側に位置する部分の前記第１半導体層に、前記第１導電型とは反対の第２導電型の第１不純物をイオン注入することにより、前記第２導電型の第３半導体領域を形成し、前記第２半導体層に、前記第１不純物をイオン注入しない工程、
（ｂ４）前記（ｂ３）工程の後、前記保護膜および前記第１サイドウォールスペーサを除去する工程、
（ｂ５）前記（ｂ４）工程の後、前記第１ゲート電極と前記第３半導体領域との間に位置する部分の前記第１半導体層に、前記第２導電型の第２不純物をイオン注入することにより、前記第２導電型の第４半導体領域を形成し、前記第２ゲート電極の第２の側に位置する部分の前記第２半導体層に、前記第２導電型の第３不純物をイオン注入することにより、前記第２導電型の第５半導体領域を形成する工程、
（ｂ６）前記（ｂ５）工程の後、前記第１ゲート電極の前記第１側面上に、第２サイドウォールスペーサを形成し、前記第２ゲート電極の前記第２の側の第２側面上に、第３サイドウォールスペーサを形成する工程、
（ｂ７）前記第３サイドウォールスペーサを挟んで前記第２ゲート電極と反対側に位置する部分の前記第２半導体層に、前記第２導電型の第４不純物をイオン注入することにより、前記第２導電型の第６半導体領域を形成する工程、
を有し、
前記（ｂ３）工程では、前記第１ゲート電極に、前記第１不純物をイオン注入せず、
前記（ｂ５）工程では、前記第１ゲート電極に、前記第２不純物をイオン注入し、
前記（ｂ７）工程では、前記第２ゲート電極に、前記第４不純物をイオン注入し、前記第１ゲート電極に、前記第４不純物をイオン注入せず、
前記第３半導体領域における前記第１不純物の濃度は、前記第４半導体領域における前記第２不純物の濃度よりも高く、
前記第６半導体領域における前記第４不純物の濃度は、前記第５半導体領域における前記第３不純物の濃度よりも高く、
前記（ｂ５）工程にて前記第２不純物がイオン注入された前記第１ゲート電極における前記第２不純物の濃度は、前記（ｂ７）工程にて前記第４不純物がイオン注入された前記第２ゲート電極における前記第４不純物の濃度よりも低い、半導体装置の製造方法。
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