JP2020145290A - 半導体記憶装置 - Google Patents

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Abstract

【課題】好適に制御可能な半導体記憶装置を提供する。【解決手段】一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第１方向に配設された複数の第１ゲート電極と、第１方向に延伸し、複数の第１ゲート電極と対向する第１半導体膜と、複数の第１ゲート電極と第１半導体膜との間に設けられた第１ゲート絶縁膜と、複数の第１ゲート電極よりも基板から遠い第２ゲート電極と、第１方向に延伸し、第１方向の一端が第１半導体膜に接続され、第２ゲート電極と対向する第２半導体膜と、第２ゲート電極と第２半導体膜との間に設けられた第２ゲート絶縁膜と、を備える。第２ゲート電極は、第１部分と、第１部分及び第２半導体膜の間に設けられ第２半導体膜に対向する第２部分と、を備え、第２部分の少なくとも一部は、第１方向において、第１部分の基板側の面よりも、基板側に設けられている。【選択図】図６

Description

以下に記載された実施形態は、半導体記憶装置に関する。
基板と、基板の表面と交差する第１方向に配設された複数のゲート電極と、第１方向に延伸してこれら複数のゲート電極に対向する半導体膜と、複数のゲート電極及び半導体膜の間に設けられたゲート絶縁膜と、を備える半導体記憶装置が知られている。
特開２０１７−１７４８６６
好適に制御可能な半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第１方向に配設された複数の第１ゲート電極と、第１方向に延伸し、複数の第１ゲート電極と対向する第１半導体膜と、複数の第１ゲート電極と第１半導体膜との間に設けられた第１ゲート絶縁膜と、複数の第１ゲート電極よりも基板から遠い第２ゲート電極と、第１方向に延伸し、第１方向の一端が第１半導体膜に接続され、第２ゲート電極と対向する第２半導体膜と、第２ゲート電極と第２半導体膜との間に設けられた第２ゲート絶縁膜と、を備える。第２ゲート電極は、第１部分と、第１部分及び第２半導体膜の間に設けられ、第２半導体膜に対向する第２部分と、を備える。第２部分の少なくとも一部は、第１方向において、第１部分の複数の第１ゲート電極側の面よりも、複数の第１ゲート電極側に設けられている。
好適に制御可能な半導体記憶装置を提供する。
第１の実施形態に係る半導体記憶装置の模式的な等価回路図である。 同半導体記憶装置の一部の構成を示す模式的な平面図である。 同半導体記憶装置の一部の構成を示す模式的な平面図である。 同半導体記憶装置の一部の構成を示す模式的な斜視図である。 同半導体記憶装置の一部の構成を示す模式的な断面図である。 同半導体記憶装置の一部の構成を示す模式的な断面図である。 第１の実施形態に係る半導体記憶装置の製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 比較例に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 第１の実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 第２の実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。 第３の実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、これらの実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
また、各図面は模式的なものであり、一部の構成等が省略される場合がある。また、各実施形態において共通の部分には共通の符号を付し、説明を省略する場合がある。
また、本明細書においては、基板の表面に対して平行な所定の方向をＸ方向、基板の表面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の表面に対して垂直な方向をＺ方向と呼ぶ。
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記第１方向に沿って基板から離れる向きを上と、第１方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、第２方向又は第３方向と交差する面を側面等と呼ぶ。また、「高さ」と言った場合には、第１方向又はＺ方向における基板表面からの距離を意味する事とする。また、「高低差」と言った場合には、第１方向又はＺ方向における距離を意味する事とする。
また、本明細書において、構成、部材等について、所定方向の「幅」又は「厚み」と言った場合には、ＳＥＭ（Scanning electron microscopy）やＴＥＭ（Transmission electron microscopy）等によって観察された断面等における幅又は厚みを意味することがある。
［第１の実施形態］
［構成］
図１は、第１の実施形態に係る半導体記憶装置の模式的な等価回路図である。
本実施形態に係る半導体記憶装置は、メモリセルアレイＭＡと、メモリセルアレイＭＡを制御する周辺回路ＰＣと、を備える。
メモリセルアレイＭＡは、複数のメモリブロックＭＢを備える。これら複数のメモリブロックＭＢは、それぞれ、複数のサブブロックＳＢを備える。これら複数のサブブロックＳＢは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
メモリストリングＭＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続されたドレイン選択トランジスタＳＴＤ、複数のメモリセルＭＣ、及び、ソース選択トランジスタＳＴＳを備える。以下、ドレイン選択トランジスタＳＴＤ、及び、ソース選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶ事がある。
メモリセルＭＣは、半導体膜と、ゲート絶縁膜と、ゲート電極と、を備える電界効果型のトランジスタである。半導体膜は、チャネル領域として機能する。ゲート絶縁膜は、データを記憶可能なメモリ部を備える。このメモリ部は、例えば、窒化シリコン膜（ＳｉＮ）やフローティングゲート等の電荷蓄積膜である。この場合、メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。ゲート電極は、ワード線ＷＬに接続される。ワード線ＷＬは、１のメモリストリングＭＳに属する複数のメモリセルＭＣに対応して設けられ、１のメモリブロックＭＢ中の全てのメモリストリングＭＳに共通に接続される。
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、半導体膜と、ゲート絶縁膜と、ゲート電極と、を備える電界効果型のトランジスタである。半導体膜は、チャネル領域として機能する。ドレイン選択トランジスタＳＴＤのゲート電極は、ドレイン選択線ＳＧＤに接続される。ドレイン選択線ＳＧＤは、サブブロックＳＢに対応して設けられ、１のサブブロックＳＢ中の全てのドレイン選択トランジスタＳＴＤに共通に接続される。ソース選択トランジスタＳＴＳのゲート電極は、ソース選択線ＳＧＳに接続される。ソース選択線ＳＧＳは、１のメモリブロックＭＢ中の全てのソース選択トランジスタＳＴＳに共通に接続される。
周辺回路ＰＣは、例えば、読出動作、書込動作、消去動作に必要な電圧を生成し、ビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、及び、選択ゲート線（ＳＧＤ、ＳＧＳ）に印加する。周辺回路ＰＣは、例えば、メモリセルアレイＭＡと同一のチップ上に設けられた複数のトランジスタ及び配線を含む。
次に、図２を参照して、本実施形態に係る半導体記憶装置の構成例について説明する。図２は、本実施形態に係る半導体記憶装置の模式的な平面図である。図３は、図２にＡで示した部分の模式的な拡大図である。
図２に示す通り、本実施形態に係る半導体記憶装置は、基板Ｓを備える。基板Ｓは、例えば、単結晶シリコン（Ｓｉ）等からなる半導体基板である。
基板ＳにはＸ方向に並ぶ２つのメモリセルアレイＭＡが設けられる。各メモリセルアレイＭＡは、Ｙ方向に並ぶ複数のメモリブロックＭＢを備える。
メモリブロックＭＢは、図３に示す通り、Ｙ方向に並ぶ３つのサブブロックＳＢと、Ｙ方向において隣り合う２つのサブブロックＳＢの間にそれぞれ設けられたサブブロック間の絶縁部ＳＨＥと、を備える。これら２つのサブブロックＳＢに含まれるドレイン選択線ＳＧＤ（図１）は、絶縁部ＳＨＥを介して電気的に絶縁されている。
Ｙ方向において隣り合うメモリブロックＭＢの間には、Ｘ方向に延伸するブロック間の絶縁層ＳＴが設けられる。これら２つのメモリブロックＭＢに含まれるワード線ＷＬ（図１）は、絶縁層ＳＴを介して電気的に絶縁されている。
図４は、本実施形態に係る半導体記憶装置の模式的な斜視図である。図５は図４の一部の構成のＸＺ断面図であり、また図６は図４の一部の構成のＹＺ断面図である。説明の都合上、図４、図５及び図６では一部の構成を省略する。
図４に示す通り、本実施形態に係る半導体記憶装置は、基板Ｓと、基板Ｓの上方に設けられた回路層ＣＬと、回路層ＣＬの上方に設けられたメモリ層ＭＬと、メモリ層ＭＬの上方に設けられたトランジスタ層ＴＬと、を備える。
基板Ｓは、例えば、単結晶シリコン（Ｓｉ）等からなる半導体基板である。基板Ｓは、例えば、半導体基板の表面にｎ型の不純物層を有し、更にこのｎ型の不純物層中にｐ型の不純物層を有する２重ウェル構造を備える。
回路層ＣＬは、周辺回路ＰＣ（図１）を構成する複数のトランジスタＴｒと、これら複数のトランジスタＴｒに接続された複数の配線及びコンタクトと、を備える。トランジスタＴｒは、例えば、基板Ｓの表面をチャネル領域として利用する電界効果型のトランジスタである。
メモリ層ＭＬは、Ｚ方向に配設された複数の導電膜１１０と、Ｚ方向に延伸して複数の導電膜１１０に対向する複数の半導体膜１２０と、これら導電膜１１０及び半導体膜１２０の間に設けられたゲート絶縁膜１３０と、を備える。
導電膜１１０は、例えばタングステン（Ｗ）等の導電膜であり、ワード線ＷＬ（図１）及びこのワード線ＷＬに接続された複数のメモリセルＭＣのゲート電極として機能する。また、複数の導電膜１１０の下方には、導電膜１１１及び導電膜１０２が設けられている。導電膜１１１は、例えばリン（Ｐ）等のｎ型の不純物が注入された多結晶シリコン（ｐ−Ｓｉ）等の導電膜であり、ソース選択線ＳＧＳ（図１）及びこのソース選択線ＳＧＳに接続された複数のソース選択トランジスタＳＴＳ（図１）のゲート電極として機能する。導電膜１０２は、ソース線ＳＬ（図１）として機能する。また、導電膜１１０，１１１，１０２の間には、酸化シリコン（ＳｉＯ２）等の層間絶縁膜１０１が設けられている。
導電膜１１０，１１１は、所定のパターンで形成された複数の貫通孔ＭＨを有し、この貫通孔ＭＨの内部には半導体膜１２０及びゲート絶縁膜１３０が配置される。導電膜１１０のＸ方向の端部は、Ｚ方向に延伸するコンタクトＣＣに接続される。
導電膜１０２は、半導体膜１２０に接続された半導体膜１０３と、半導体膜１０３の下面に設けられた導電膜１０４と、を備える。半導体膜１０３は、例えば、リン等のｎ型の不純物が注入された多結晶シリコン等の導電性の半導体膜である。導電膜１０４は、例えば、リン等のｎ型の不純物が注入された多結晶シリコン、タングステン（Ｗ）等の金属、又は、シリサイド等の導電膜である。
半導体膜１２０は、複数の導電膜１１０，１１１と対向し、Ｚ方向に配設された複数のメモリセルＭＣ及びソース選択トランジスタＳＴＳのチャネル領域等として機能する。半導体膜１２０は、Ｚ方向に延伸する略円筒状の形状を有し、中心部分には酸化シリコン等の絶縁膜１４０が埋め込まれている。また、半導体膜１２０は、下端部において半導体膜１０３に接続されている。半導体膜１２０は、例えば、多結晶シリコン等の半導体膜である。尚、図６に示す通り、本実施形態に係る半導体膜１２０の上面には凹部１２０ａが設けられる。凹部１２０ａは、例えば、貫通孔ＭＨの中心軸ＡＭＨに近い部分ほど上面の高さが小さい略球面状の凹部である。
ゲート絶縁膜１３０は、半導体膜１２０の外周面に沿ってＺ方向に延伸する略円筒状の形状を有する。図５に示す通り、ゲート絶縁膜１３０は、半導体膜１２０の外周面に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン等の絶縁膜である。電荷蓄積膜１３２は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の電荷を蓄積可能な膜である。
トランジスタ層ＴＬは、図６に示す通り、Ｚ方向に配設された複数の導電膜２１０と、Ｚ方向に延伸して複数の導電膜２１０に対向する複数の半導体膜２２０と、これら導電膜２１０及び半導体膜２２０の間に設けられたゲート絶縁膜２３０と、を備える。
導電膜２１０は、例えばタングステン等の導電膜であり、ドレイン選択線ＳＧＤ（図１）及びこのドレイン選択線ＳＧＤに接続された複数のドレイン選択トランジスタＳＴＤ（図１）のゲート電極として機能する。導電膜２１０は、層間絶縁膜１０１を介してＺ方向に複数配設されている。また、これら導電膜２１０のＹ方向の幅は、導電膜１１０のＹ方向の幅の半分よりも小さく、Ｙ方向において隣り合う導電膜２１０の間には、酸化シリコン等の絶縁部ＳＨＥが設けられている。
導電膜２１０は、所定のパターンで形成された複数の貫通孔ＳＨを有し、この貫通孔ＳＨの内部には半導体膜２２０及びゲート絶縁膜２３０が配置される。
また、導電膜２１０の上面及び下面には凹凸が設けられる。即ち、導電膜２１０の上面及び下面の高さは、ＸＹ平面における複数の貫通孔ＭＨの配列周期と対応して略周期的に変化する。導電膜２１０の上面及び下面の高さは、ＸＹ平面において貫通孔ＭＨの中心軸ＡＭＨに近い部分ほど小さい。従って、例えば所定のＸＺ断面又はＹＺ断面に着目した場合、導電膜２１０は、貫通孔ＭＨに対応してＸ方向又はＹ方向に交互に設けられた複数の凸部２１０ａ及び凹部２１０ｂを備える。凸部２１０ａは、Ｙ方向又はＸ方向において隣り合う貫通孔ＭＨの中間付近に設けられる。凸部２１０ａは、導電膜２１０の上面及び下面の高さが、Ｙ方向又はＸ方向において隣り合う２つの貫通孔ＳＨの間の範囲Ｒ１において最大となる部分を含む。凹部２１０ｂは、貫通孔ＭＨ付近に設けられる。凹部２１０ｂは、導電膜２１０の上面及び下面の高さが、上記範囲Ｒ１において最小又は極小となる部分を含む。尚、凹部２１０ｂはゲート絶縁膜２３０に接続され、半導体膜２２０に対向する。
尚、詳しくは後述する通り、貫通孔ＭＨの中心軸ＡＭＨ及び貫通孔ＳＨの中心軸ＡＳＨは、ＸＹ平面においてずれる場合がある。例えば、図２５には、貫通孔ＳＨの中心軸ＡＳＨが貫通孔ＭＨの中心軸ＡＭＨに対してＹＺ断面における左側にずれた構成を図示している。ここで、上述の通り、導電膜２１０の上面及び下面には、ＸＹ平面において貫通孔ＭＨの中心軸ＡＭＨに近い部分ほど高さが小さい凹凸が設けられる。従って、例えば所定のＸＺ断面又はＹＺ断面に着目し、半導体膜２２０にＸ方向又はＹ方向の一方側（例えば、図２５の右側）から対向する凹部２１０ｂを凹部２１０ｂ１とし、半導体膜２２０にＸ方向又はＹ方向の他方（例えば、図２５の左側）から対向する凹部２１０ｂを凹部２１０ｂ２とすると、凹部２１０ｂ１の上面及び下面は、それぞれ、凹部２１０ｂ２の上面及び下面よりも下方に位置する。
半導体膜２２０は、図６に示す様に、複数の導電膜２１０と対向し、ドレイン選択トランジスタＳＴＤのチャネル領域等として機能する。半導体膜２２０はＺ方向に延伸する略円筒状の形状を有し、中心部分には酸化シリコン等の絶縁膜２４０が埋め込まれている。また、半導体膜２２０は、下端部において半導体膜１２０に接続されている。また、半導体膜２２０は上端部においてコンタクト１０５に接続され、このコンタクト１０５を介してビット線ＢＬに接続されている。半導体膜２２０は、例えば、ホウ素（Ｂ）等のｐ型の不純物が注入された多結晶シリコン等の半導体膜である。
尚、本実施形態に係る半導体膜２２０は、半導体膜１２０よりも小さい。即ち、半導体膜２２０のＺ方向の幅は、それぞれ、半導体膜１２０のＺ方向の幅よりも小さい。また、半導体膜２２０及び半導体膜１２０は略テーパ状に形成されることがあるが、この様な場合、半導体膜２２０の最大の外径は、半導体膜１２０の最小の外径よりも小さくても良い。更に、半導体膜２２０の下端部の外径は、半導体膜１２０の上端部の外径よりも小さい。ただし、例えば、半導体膜１２０の外径と半導体膜２２０の外径とを同程度の大きさにしても良い。
ゲート絶縁膜２３０は、半導体膜２２０の外周面に沿ってＺ方向に延伸する略円筒状の形状を有する。ゲート絶縁膜２３０は、酸化シリコン等の単層膜であっても良いし、酸化シリコンの絶縁膜及び窒化シリコンの絶縁膜を含む積層膜等であっても良い。
［製造方法］
次に、図７〜図２３を参照して、本実施形態に係る半導体記憶装置の製造方法について説明する。
同製造方法においては、基板Ｓ上に、図４を参照して説明した回路層ＣＬ、及び、導電膜１０２等を形成する導電膜等を形成する。
次に、この構造の上方に、図７に示す通り、複数の層間絶縁膜１０１及び窒化シリコン等の犠牲膜１１０Ａを交互に形成する。この工程は、例えば、ＣＶＤ（Chemical Vapor Deposition）等の方法によって行われる。
次に、図８に示す通り、貫通孔ＭＨを形成する。貫通孔ＭＨは、Ｚ方向に延伸し、犠牲膜１１０Ａ及び層間絶縁膜１０１を貫通する。この工程は、例えば、ＲＩＥ（Reactive Ion Etching）等の方法によって行われる。
次に、図９に示す通り、最上層に位置する層間絶縁膜１０１ａの上面及び貫通孔ＭＨの内周面に、ゲート絶縁膜１３０、半導体膜１２０、及び、絶縁膜１４０を形成する。この工程は、例えば、ＣＶＤ等の方法によって行われる。
次に、図１０に示す通り、ゲート絶縁膜１３０、半導体膜１２０、及び、絶縁膜１４０の一部を除去する。これにより、層間絶縁膜１０１ａの上面を露出させる。また、半導体膜１２０の上面の高さを、層間絶縁膜１０１ａの上面の高さよりも低くする。この工程は、例えば、ＲＩＥ等の方法によって行われる。
次に、図１１に示す通り、層間絶縁膜１０１ａの上面及び半導体膜１２０の上面に、更に半導体膜１２０を形成する。この工程は、例えば、ＣＶＤ等の方法によって行われる。
次に、図１２に示す通り、半導体膜１２０の一部を除去する。これにより、層間絶縁膜１０１ａの上面を露出させる。また、この工程では、半導体膜１２０及び層間絶縁膜１０１ａの上面に、ＸＹ平面において貫通孔ＭＨの中心軸ＡＭＨに近い部分ほど高さが小さい凹凸を形成する。この工程は、例えば、ＲＩＥ等の方法によって行われる。
次に、図１３に示す通り、この構造の上面に、複数の層間絶縁膜１０１及び窒化シリコン等の犠牲膜２１０Ａを交互に形成する。本実施形態において、これら複数の層間絶縁膜１０１及び窒化シリコン等の犠牲膜２１０Ａは、図１２を参照して説明した半導体膜１２０及び層間絶縁膜１０１ａ上面の凹凸に沿って形成される。従って、これら複数の層間絶縁膜１０１及び窒化シリコン等の犠牲膜２１０Ａの下面には、半導体膜１２０上面の凹部１２０ａに対応して、貫通孔ＭＨの中心軸ＡＭＨに近い部分ほど高さが小さい略球面状の凸部２１０Ａａが形成される。この工程は、例えば、ＣＶＤ等の方法によって行われる。
次に、図１４に示す通り、貫通孔ＳＨを形成する。貫通孔ＳＨは、Ｚ方向に延伸し、犠牲膜２１０Ａ及び層間絶縁膜１０１を貫通して、半導体膜１２０を露出させる貫通孔である。この工程は、例えば、ＲＩＥ等の方法によって行われる。
次に、図１５に示す通り、最上層に位置する層間絶縁膜１０１ｂの上面、貫通孔ＳＨの内周面、及び、半導体膜１２０の上面に、ゲート絶縁膜２３０及び半導体膜２２０の一部を形成する。この工程は、例えば、ＣＶＤ等の方法によって行われる。この場合には、例えば、半導体膜１２０の成膜に際して、シリコンを成膜するためのガスとホウ素等の不純物を成膜するためのガスとを同時に使用しても良い。
次に、図１６に示す通り、層間絶縁膜１０１ｂの上面、貫通孔ＳＨの内周面、及び、半導体膜１２０の上面に、半導体膜２２０の一部及び絶縁膜２４０を形成する。この工程では、例えば、ＲＩＥ等の方法により、半導体膜２２０及びゲート絶縁膜２３０のうち、半導体膜１２０の上面に設けられた部分及び層間絶縁膜１０１ｂの上面に設けられた部分を除去する。次に、ＣＶＤ等の方法により、半導体膜２２０及び絶縁膜２４０の成膜を行う。
次に、図１７に示す通り、半導体膜２２０及び絶縁膜２４０の一部を除去する。これにより、層間絶縁膜１０１ｂの上面を露出させる。また、半導体膜２２０の上面の高さを、層間絶縁膜１０１ｂの上面の高さよりも低くする。この工程は、例えば、ＲＩＥ等の方法によって行われる。
次に、図１８に示す通り、層間絶縁膜１０１ｂの上面及び半導体膜２２０の上面に、半導体膜２２０の一部を形成する。この工程は、例えば、ＣＶＤ等の方法によって行われる。
次に、図１９に示す通り、半導体膜２２０の一部を除去する。これにより、層間絶縁膜１０１ｂの上面を露出させる。この工程は、例えば、ＲＩＥ等の方法によって行われる。
次に、図２０に示す通り、この構造の上面に、層間絶縁膜１０１を形成する。この工程は、例えば、ＣＶＤ等の方法によって行われる。
次に、図２１に示す通り、図示しない開口を介して犠牲膜１１０Ａ，２１０Ａを除去し、空隙１１０Ｂ，２１０Ｂを形成する。この工程は、例えば、ウェットエッチング等の方法によって行われる。
次に、図２２に示す通り、上記図示しない開口を介して、空隙１１０Ｂ，２１０Ｂに、導電膜１１０，２１０を形成する。この工程は、例えば、ＣＶＤ等の方法によって行われる。また、ＣＶＤ等の方法により、図４を参照して説明した導電膜１０２を形成する。また、ＣＶＤ等の方法により、上記図示しない開口に酸化シリコン等の絶縁層ＳＴ（図３）を形成する。
次に、図２３に示す通り、開口ｏｐを形成する。開口ｏｐは、Ｚ方向及びＸ方向に延伸し、導電膜２１０及び一部の層間絶縁膜１０１をＹ方向に分断する溝である。この工程は、例えば、ＲＩＥ等の方法によって行われる。
その後、開口ｏｐに絶縁部ＳＨＥを形成し、最上層に位置する層間絶縁膜１０１にコンタクト１０５及びビット線ＢＬを形成することにより、図４〜図６を参照して説明した構造が形成される。
［効果］
次に、図２４及び図２５を参照して、第１の実施形態に係る半導体記憶装置の効果について説明する。図２４は、比較例に係る半導体記憶装置について説明するための模式的な図である。図２５は第１の実施形態に係る半導体記憶装置について説明するための模式的な図である。尚、図２４及び図２５には、貫通孔ＳＨの形成（図１４参照）に際して合せずれが生じた場合、即ち、貫通孔ＳＨの中心軸ＡＳＨがＸＹ平面において貫通孔ＭＨの中心軸ＡＭＨからずれた場合に製造される半導体記憶装置を図示している。
図２４に示す様に、比較例に係る半導体記憶装置は、基本的には第１の実施形態に係る半導体記憶装置と同様に構成されている。ただし、比較例に係る半導体記憶装置は、導電膜２１０及び半導体膜１２０を備えていない。また、比較例に係る半導体記憶装置は、Ｚ方向に延伸して複数の導電膜１１０と対向する半導体膜３００と、Ｚ方向に配設され半導体膜２２０に対向する複数の導電膜３１０と、を備える。半導体膜３００は、基本的には導電膜２１０と同様に構成されているが、上面が略平坦に形成されている。導電膜３１０は、基本的には導電膜２１０と同様に構成されているが、上面及び下面がＸＹ平面に沿って略平坦な形状を有する。
ここで、読出動作等においては、複数の導電膜１１０にゲート電圧を印加することにより、半導体膜３００の外周面に電子のチャネル（反転層）を形成する。
また、読出動作等においては、複数の導電膜３１０にゲート電圧を印加することにより、半導体膜２２０の外周面及び半導体膜３００の上面に電子のチャネル（反転層）を形成する。これにより、半導体膜３００の外周面に形成されたチャネルがビット線ＢＬと導通する。
また、読出動作においては、選択ワード線ＷＬ（図１）に所定の読出電圧を印加し、ビット線ＢＬ−ソース線ＳＬ間に所定の電圧を印加して、ビット線ＢＬに電流が流れるか否かを判定する。
ここで、比較例において上記合わせずれが生じた場合、例えば図２４に例示する様に、導電膜３１０下面のゲート電極として機能する部分３１０ａの面積に対して、半導体膜３００の上面３００ａの面積が相対的に大きくなってしまう。その結果、半導体膜３００の上面３００ａに好適に電子のチャネルを形成することが出来ず、半導体膜３００の外周面に形成されたチャネルがビット線ＢＬと導通しづらくなってしまう恐れがある。これにより、ビット線ＢＬ（図１）に流れる電流が小さくなってしまい、信頼性が低下してしまう恐れがある。
ここで、上述の通り、第１の実施形態に係る半導体記憶装置の製造に際しては、図１２を参照して説明した様に、半導体膜１２０の上面に凹部１２０ａを形成する。次に、図１３を参照して説明した様に、この構造の上面に沿って層間絶縁膜１０１、犠牲膜２１０Ａ等を形成する。これにより、犠牲膜２１０Ａの下面には、半導体膜１２０上面の凹部１２０ａに対応して、貫通孔ＭＨの中心軸ＡＭＨに近い部分ほど下面の高さが小さい略球面状の凸部２１０Ａａが形成される。次に、図１４を参照して説明した様に、この状態で貫通孔ＳＨを形成する。
この様な態様では、例えば図１４を参照して説明した工程における合せずれが比較的小さかった場合、犠牲膜２１０Ａ下面の凸部２１０Ａａのうち、最も下方に位置する一定の範囲の部分が除去される。従って、例えば図６に例示する様に、半導体膜１２０と導電膜２１０との距離が比較的大きい構造が製造される。
一方、合せずれが比較的大きかった場合、犠牲膜２１０Ａ下面の凸部２１０Ａａのうち、比較的下方に位置する部分が除去されないことになる。従って、例えば図２５に例示する様に、半導体膜１２０と導電膜２１０との距離が、比較的小さい構造が製造される。
従って、本実施形態によれば、合わせずれに伴うビット線ＢＬ（図１）の電流の低下を自己整合的に抑制して、好適に制御可能な半導体記憶装置を提供することが可能である。
［第２の実施形態］
次に、図２６を参照して、第２の実施形態における半導体記憶装置ついて説明する。
第２の実施形態に係る半導体記憶装置は、基本的には、第１の実施形態に係る半導体記憶装置と同様に構成されている。ただし、第２の実施形態に係る半導体記憶装置においては、導電膜２１０の一部の構成が、第１の実施形態に係る半導体記憶装置と異なっている。
上述の通り、導電膜２１０の上面及び下面には、貫通孔ＭＨの配列周期と対応して高さが略周期的に変化する凹凸が設けられる。ここで、第１の実施形態（図６）においては、導電膜２１０の上面及び下面に設けられた凹凸による高低差が、Ｚ方向に配設された複数の導電膜２１０の間で、略均一だった。一方、本実施形態においては、基板から離れた導電膜２１０ほど小さい高低差を有する。従って、例えば、Ｚ方向に設けられた複数の導電膜２１０のうち、最も下方に設けられた導電膜２１０＿１と、導電膜２１０＿１の上方に設けられた導電膜２１０＿２に着目し、導電膜２１０＿１の凸部２１０＿１ａの上面の上端から導電膜２１０＿２の凸部２１０＿２ａの下面の上端までの距離をｗ１とし、導電膜２１０＿１の凹部２１０＿１ｂの上面の下端から導電膜２１０＿２の凹部２１０＿２ｂの下面の下端までの距離をｗ２とすると、距離ｗ１は距離ｗ２よりも小さい。
この様な態様においても、合せずれに伴うビット線ＢＬ（図１）の電流の低下を自己整合的に抑制して、好適に制御可能な半導体記憶装置を提供することが可能である。
尚、図２６の例は一例にすぎず、各導電膜２１０における湾曲の度合い等、設計・製造時の詳細構造については、適宜変更可能である。
［第３の実施形態］
次に、図２７を参照して、第３の実施形態における半導体記憶装置について説明する。
第３の実施形態に係る半導体記憶装置は、基本的には、第１の実施形態に係る半導体記憶装置と同様に構成されている。ただし、第３の実施形態に係る半導体記憶装置は、導電膜２１０を１つしか備えていない。また、第３の実施形態に係る半導体記憶装置は、導電膜２１０の上方に設けられた複数の導電膜３２０を備えている。導電膜３２０は、基本的には導電膜２１０と同様に構成されているが、上面及び下面がＸＹ平面に沿って略平坦な形状を有する。
この様な態様においても、合せずれに伴うビット線ＢＬ（図１）の電流の低下を自己整合的に抑制して、好適に制御可能な半導体記憶装置を提供することが可能である。
尚、図２７の例は一例にすぎず、上面及び下面に凹凸が設けられた導電膜２１０及び上面及び下面が略平坦に形成された導電膜３２０との組み合わせについては、適宜変更可能である。例えば、導電膜２１０を２以上設けても良いし、導電膜３２０を１つのみ設けても良い。
［その他の実施形態に係る半導体記憶装置］
以上、第１〜第３の実施形態に係る半導体記憶装置について説明した。しかしながら、以上の実施形態はあくまでも例示であり、具体的な構成等は適宜変更可能である。
例えば、第１の実施形態に係るトランジスタ層ＴＬ（図６）は、ドレイン選択線ＳＧＤとして、Ｚ方向に配設された複数の導電膜２１０を備えていた。しかしながら、例えば、トランジスタ層ＴＬに導電膜２１０を一つのみ設け、この導電膜２１０をドレイン選択線ＳＧＤとしても良い。
また、第１〜第３の実施形態に係る導電膜２１０の上面及び下面には、貫通孔ＭＨの配列周期と対応して高さが略周期的に変化する凹凸が設けられていた。しかしながら、例えば、上面及び下面の双方でなく、下面のみに凹凸を設けても良い。
また、第１〜第３の実施形態に係る導電膜２１０は、タングステン等の金属を含む導電膜だった。しかしながら、導電膜２１０は、リンやホウ素等の不純物を含む多結晶シリコン等の導電膜であっても良いし、シリサイド等の導電膜であっても良い。
また、第１〜第３の実施形態に係る半導体膜１２０及び半導体膜２２０は、略円筒状の形状を有していた。しかしながら、半導体膜１２０及び半導体膜２２０の形状は、適宜変更可能である。例えば、半導体膜１２０及び半導体膜２２０は、円柱状の形状を有していても良い。また、半導体膜１２０及び半導体膜２２０は、四角柱状又はその他の多角柱状の形状を有していても良いし、四角筒状又はその他の多角筒状の形状を有していても良い。尚、半導体膜１２０及び半導体膜２２０の少なくとも一方がＸＹ断面において多角形状である場合、この様な多角形の外接円の中心を通る軸を中心軸としても良い。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
Ｓ…基板、ＣＬ…回路層、ＭＬ…メモリ層、ＴＬ…トランジスタ層、１１０，２１０…導電膜、１２０，２２０…半導体膜、１３０，２３０…ゲート絶縁膜。

Claims (5)

  1. 基板と、
    前記基板の表面と交差する第１方向に配設された複数の第１ゲート電極と、
    前記第１方向に延伸し、前記複数の第１ゲート電極と対向する第１半導体膜と、
    前記複数の第１ゲート電極と前記第１半導体膜との間に設けられた第１ゲート絶縁膜と、
    前記複数の第１ゲート電極よりも前記基板から遠い第２ゲート電極と、
    前記第１方向に延伸し、前記第１方向の一端が前記第１半導体膜に接続され、前記第２ゲート電極と対向する第２半導体膜と、
    前記第２ゲート電極と前記第２半導体膜との間に設けられた第２ゲート絶縁膜と
    を備え、
    前記第２ゲート電極は、
    第１部分と、
    前記第１部分及び前記第２半導体膜の間に設けられ、前記第２半導体膜に対向する第２部分と
    を備え、
    前記第２部分の少なくとも一部は、前記第１方向において、前記第１部分の前記複数の第１ゲート電極側の面よりも、前記複数の第１ゲート電極側に設けられている
    半導体記憶装置。
  2. 前記第２ゲート電極よりも前記基板から遠い第３ゲート電極を備え、
    前記第３ゲート電極は、
    前記第１方向において前記第２ゲート電極の第１部分と並ぶ第３部分と、
    前記第１方向において前記第２ゲート電極の第２部分と並び、前記第２半導体膜と対向する第４部分と
    を備える請求項１記載の半導体記憶装置。
  3. 前記第２ゲート電極の第１部分から前記第３ゲート電極の第３部分までの距離を第１距離とし、
    前記第２ゲート電極の第２部分から前記第３ゲート電極の第４部分までの距離を第２距離とすると、
    前記第１距離は前記第２距離よりも小さい
    請求項２記載の半導体記憶装置。
  4. 前記第４部分の少なくとも一部は、
    前記第１方向において、前記第３部分の前記基板側の面よりも、前記基板側に設けられている
    請求項２又は３記載の半導体記憶装置。
  5. 前記第１方向、及び、前記第１方向と交差する第２方向に延伸する断面において、
    前記第２ゲート電極は、
    前記第２方向の一方側から前記第２半導体膜に対向する第１対向部と、
    前記第２方向の他方側から前記第２半導体膜に対向する第２対向部と、
    を備え、
    前記第２半導体膜の前記第２方向における中心軸は、前記第１半導体膜の前記第２方向における中心軸よりも、前記第２方向の他方側に位置し、
    前記第１対向部は前記第２対向部よりも前記第１半導体膜に近い
    請求項１〜４のいずれか１項記載の半導体記憶装置。
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