TWI722472B - 半導體記憶裝置 - Google Patents

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Abstract

實施形態提供一種能夠妥善地控制之半導體記憶裝置。  一實施形態之半導體記憶裝置具備：基板；複數個第1閘極電極，其等配設於與基板之表面交叉之第1方向；第1半導體膜，其於第1方向延伸，且與複數個第1閘極電極對向；第1閘極絕緣膜，其設置於複數個第1閘極電極與第1半導體膜之間；第2閘極電極，其較複數個第1閘極電極遠離基板；第2半導體膜，其於第1方向延伸，且第1方向之一端連接於第1半導體膜，且與第2閘極電極對向；及第2閘極絕緣膜，其設置於第2閘極電極與第2半導體膜之間。第2閘極電極具備：第1部分；及第2部分，其設置於第1部分與第2半導體膜之間，且與第2半導體膜對向；且第2部分之至少一部分於第1方向上，設置於較第1部分之基板側之面靠基板側。

Description

半導體記憶裝置
以下所記載之實施形態係關於一種半導體記憶裝置。
已知有一種半導體記憶裝置，其具備：基板；複數個閘極電極，其等配設於與基板之表面交叉之第1方向；半導體膜，其於第1方向延伸且與該等複數個閘極電極對向；以及閘極絕緣膜，其設置於複數個閘極電極與半導體膜之間。
實施形態提供一種能夠較佳地控制之半導體記憶裝置。
一實施形態之半導體記憶裝置具備：基板；複數個第1閘極電極，其等配設於與基板之表面交叉之第1方向；第1半導體膜，其於第1方向延伸，且與複數個第1閘極電極對向；第1閘極絕緣膜，其設置於複數個第1閘極電極與第1半導體膜之間；第2閘極電極，其較複數個第1閘極電極更遠離基板；第2半導體膜，其於第1方向延伸，且第1方向之一端連接於第1半導體膜，且與第2閘極電極對向；以及第2閘極絕緣膜，其設置於第2閘極電極與第2半導體膜之間。第2閘極電極具備：第1部分；以及第2部分，其設置於第1部分與第2半導體膜之間，且與第2半導體膜對向。第2部分之至少一部分於第1方向上，設置於較第1部分之複數個第1閘極電極側之面更靠複數個第1閘極電極側。
接下來，參照圖式對實施形態之半導體記憶裝置詳細地進行說明。再者，該等實施形態只不過為一例，並非以限定本發明之意圖來表示。
又，各圖式係模式性之圖，存在將一部分之構成等省略之情況。又，有於各實施形態中對共通之部分標註共通之符號而省略說明之情況。
又，於本說明書中，將相對於基板之表面平行之特定之方向稱為X方向，將相對於基板之表面平行且與X方向垂直之方向稱為Y方向，將相對於基板之表面垂直之方向稱為Z方向。
又，於本說明書中，有時將沿著特定之面之方向稱為第1方向，將沿著該特定之面且與第1方向交叉之方向稱為第2方向，將與該特定之面交叉之方向稱為第3方向。該等第1方向、第2方向及第3方向可與X方向、Y方向及Z方向之任一者對應，亦可不對應。
又，於本說明書中，「上」或「下」等表達以基板為基準。例如，將沿著上述第1方向遠離基板之方向稱為上，將沿著第1方向接近基板之方向稱為下。又，於關於某構成言及下表面或下端之情形時，係指該構成之基板側之面或端部，於言及上表面或上端之情形時，係指該構成之與基板相反側之面或端部。又，將與第2方向或第3方向交叉之面稱為側面等。又，於言及「高度」之情形時，係指第1方向或Z方向上之距基板表面之距離。又，於言及「高低差」之情形時，係指第1方向或Z方向上之距離。
又，於本說明書中，關於構成、構件等，於言及特定方向之「寬度」或「厚度」之情形時，有時係指由SEM(Scanning electron microscopy，掃描式電子顯微鏡)或TEM(Transmission electron microscopy，透射電子顯微鏡)等觀察之剖面等中之寬度或厚度。
[第1實施形態]
[構成]
圖1係第1實施形態之半導體記憶裝置之模式性之等效電路圖。
本實施形態之半導體記憶裝置具備記憶胞陣列MA、及對記憶胞陣列MA進行控制之周邊電路PC。
記憶胞陣列MA具備複數個記憶體區塊MB。該等複數個記憶體區塊MB分別具備複數個子區塊SB。該等複數個子區塊SB分別具備複數個記憶體串MS。該等複數個記憶體串MS之一端分別經由位元線BL連接於周邊電路PC。又，該等複數個記憶體串MS之另一端分別經由共通之源極線SL連接於周邊電路PC。
記憶體串MS具備串聯連接於位元線BL與源極線SL之間之汲極選擇電晶體STD、複數個記憶胞MC、及源極選擇電晶體STS。以下，有時將汲極選擇電晶體STD及源極選擇電晶體STS簡稱為選擇電晶體(STD、STS)。
記憶胞MC為具備半導體膜、閘極絕緣膜、閘極電極之電場效應型之電晶體。半導體膜作為通道區域發揮功能。閘極絕緣膜具備能夠記憶資料之記憶體部。該記憶體部例如為氮化矽膜(SiN)或浮動閘極等電荷儲存膜。於該情形時，記憶胞MC之閾值電壓根據電荷儲存膜中之電荷量而變化。閘極電極連接於字元線WL。字元線WL與屬於1個記憶體串MS之複數個記憶胞MC對應地設置，且共通連接於1個記憶體區塊MB中之所有記憶體串MS。
選擇電晶體(STD、STS)為具備半導體膜、閘極絕緣膜、閘極電極之電場效應型之電晶體。半導體膜作為通道區域發揮功能。汲極選擇電晶體STD之閘極電極連接於汲極選擇線SGD。汲極選擇線SGD與子區塊SB對應地設置，且共通連接於1個子區塊SB中之所有汲極選擇電晶體STD。源極選擇電晶體STS之閘極電極連接於源極選擇線SGS。源極選擇線SGS共通連接於1個記憶體區塊MB中之所有源極選擇電晶體STS。
周邊電路PC例如產生讀出動作、寫入動作、刪除動作所需要之電壓，並施加至位元線BL、源極線SL、字元線WL、及選擇閘極線(SGD、SGS)。周邊電路PC例如包含設置於與記憶胞陣列MA相同之晶片上之複數個電晶體及配線。
接下來，參照圖2，對本實施形態之半導體記憶裝置之構成例進行說明。圖2係本實施形態之半導體記憶裝置之模式性之俯視圖。圖3係圖2中A所示之部分之模式性之放大圖。
如圖2所示，本實施形態之半導體記憶裝置具備基板S。基板S例如為包括單晶矽(Si)等之半導體基板。
於基板S設置排列於X方向之2個記憶胞陣列MA。各記憶胞陣列MA具備排列於Y方向之複數個記憶體區塊MB。
記憶體區塊MB如圖3所示，具備排列於Y方向之3個子區塊SB，及分別設置於在Y方向上相鄰之2個子區塊SB之間之子區塊間之絕緣部SHE。該等2個子區塊SB中所包含之汲極選擇線SGD(圖1)隔著絕緣部SHE而電絕緣。
於在Y方向上相鄰之記憶體區塊MB之間，設置有於X方向延伸之區塊間之絕緣層ST。該等2個記憶體區塊MB中所包含之字元線WL(圖1)隔著絕緣層ST而電絕緣。
圖4係本實施形態之半導體記憶裝置之模式性之立體圖。圖5係圖4之一部分之構成之XZ剖視圖，又圖6係圖4之一部分之構成之YZ剖視圖。為了方便說明，於圖4、圖5及圖6中省略一部分之構成。
如圖4所示，本實施形態之半導體記憶裝置具備：基板S；電路層CL，其設置於基板S之上方；記憶體層ML，其設置於電路層CL之上方；以及電晶體層TL，其設置於記憶體層ML之上方。
基板S例如為包括單晶矽(Si)等之半導體基板。基板S例如具備於半導體基板之表面具有n型之雜質層，進而於該n型之雜質層中具有p型之雜質層之雙重井構造。
電路層CL具備構成周邊電路PC(圖1)之複數個電晶體Tr、以及連接於該等複數個電晶體Tr之複數條配線及接點。電晶體Tr例如為將基板S之表面作為通道區域利用之電場效應型之電晶體。
記憶體層ML具備：複數個導電膜110，其等配設於Z方向；複數個半導體膜120，其等於Z方向延伸且與複數個導電膜110對向；以及閘極絕緣膜130，其設置於該等導電膜110與半導體膜120之間。
導電膜110例如為鎢(W)等導電膜，作為字元線WL(圖1)及連接於該字元線WL之複數個記憶胞MC之閘極電極發揮功能。又，於複數個導電膜110之下方，設置有導電膜111及導電膜102。導電膜111例如為注入有磷(P)等n型雜質之多晶矽(p-Si)等導電膜，作為源極選擇線SGS(圖1)及連接於該源極選擇線SGS之複數個源極選擇電晶體STS(圖1)之閘極電極發揮功能。導電膜102作為源極線SL(圖1)發揮功能。又，於導電膜110、111、102之間，設置有氧化矽(SiO2 )等層間絕緣膜101。
導電膜110、111具有以特定之圖案形成之複數個貫通孔MH，於該貫通孔MH之內部配置半導體膜120及閘極絕緣膜130。導電膜110之X方向之端部連接於在Z方向延伸之接點CC。
導電膜102具備：半導體膜103，其連接於半導體膜120；以及導電膜104，其設置於半導體膜103之下表面。半導體膜103例如為注入有磷等n型雜質之多晶矽等導電性之半導體膜。導電膜104例如為注入有磷等n型雜質之多晶矽、鎢(W)等金屬、或矽化物等導電膜。
半導體膜120與複數個導電膜110、111對向，且作為配設於Z方向之複數個記憶胞MC及源極選擇電晶體STS之通道區域等發揮功能。半導體膜120具有於Z方向延伸之大致圓筒狀之形狀，於中心部分填埋有氧化矽等絕緣膜140。又，半導體膜120於下端部連接於半導體膜103。半導體膜120例如為多晶矽等半導體膜。再者，如圖6所示，於本實施形態之半導體膜120之上表面設置凹部120a。凹部120a例如係越於接近貫通孔MH之中心軸AMH 之部分則上表面之高度越小之大致球面狀之凹部。
閘極絕緣膜130具有沿著半導體膜120之外周面於Z方向延伸之大致圓筒狀之形狀。如圖5所示，閘極絕緣膜130具備積層於半導體膜120之外周面之隧道絕緣膜131、電荷儲存膜132、及阻擋絕緣膜133。隧道絕緣膜131及阻擋絕緣膜133例如為氧化矽等絕緣膜。電荷儲存膜132例如為氮化矽(Si3 N4 )等能夠儲存電荷之膜。
電晶體層TL如圖6所示，具備：複數個導電膜210，其等配設於Z方向；複數個半導體膜220，其等於Z方向延伸且與複數個導電膜210對向；以及閘極絕緣膜230，其設置於該等導電膜210與半導體膜220之間。
導電膜210例如為鎢等導電膜，作為汲極選擇線SGD(圖1)及連接於該汲極選擇線SGD之複數個汲極選擇電晶體STD(圖1)之閘極電極發揮功能。導電膜210介隔層間絕緣膜101於Z方向配設有複數個。又，該等導電膜210之Y方向之寬度小於導電膜110之Y方向之寬度之一半，於在Y方向上相鄰之導電膜210之間設置有氧化矽等絕緣部SHE。
導電膜210具有以特定之圖案形成之複數個貫通孔SH，於該貫通孔SH之內部配置有半導體膜220及閘極絕緣膜230。
又，於導電膜210之上表面及下表面設置有凹凸。即，導電膜210之上表面及下表面之高度與XY平面中之複數個貫通孔MH之排列週期對應地大致週期性地變化。導電膜210之上表面及下表面之高度於XY平面中越於接近貫通孔MH之中心軸AMH 之部分則越小。因此，例如於著眼於特定之XZ剖面或YZ剖面之情形時，導電膜210具備與貫通孔MH對應地交替地設置於X方向或Y方向之複數個凸部210a及凹部210b。凸部210a設置於在Y方向或X方向上相鄰之貫通孔MH之中間附近。凸部210a包含導電膜210之上表面及下表面之高度於在Y方向或X方向上相鄰之2個貫通孔SH之間之範圍R1中成為最大之部分。凹部210b設置於貫通孔MH附近。凹部210b包含導電膜210之上表面及下表面之高度於上述範圍R1中成為最小或極小之部分。再者，凹部210b連接於閘極絕緣膜230，且與半導體膜220對向。
再者，詳細情況如下所述，存在貫通孔MH之中心軸AMH 及貫通孔SH之中心軸ASH 於XY平面中偏移之情況。例如，於圖25中，圖示了貫通孔SH之中心軸ASH 相對於貫通孔MH之中心軸AMH 向YZ剖面中之左側偏移之構成。此處，如上所述，於導電膜210之上表面及下表面，設置有於XY平面中越接近貫通孔MH之中心軸AMH 之部分則高度越小之凹凸。因此，例如，若著眼於特定之XZ剖面或YZ剖面，將自X方向或Y方向之一側(例如，圖25之右側)與半導體膜220對向之凹部210b設為凹部210b1，將自X方向或Y方向之另一側(例如，圖25之左側)與半導體膜220對向之凹部210b設為凹部210b2，則凹部210b1之上表面及下表面分別位於較凹部210b2之上表面及下表面靠下方。
半導體膜220如圖6所示，與複數個導電膜210對向，且作為汲極選擇電晶體STD之通道區域等而發揮功能。半導體膜220具有於Z方向延伸之大致圓筒狀之形狀，於中心部分填埋有氧化矽等絕緣膜240。又，半導體膜220於下端部中連接於半導體膜120。又，半導體膜220於上端部中連接於接點105，且經由該接點105連接於位元線BL。半導體膜220例如為注入有硼(B)等p型雜質之多晶矽等半導體膜。
再者，本實施形態之半導體膜220小於半導體膜120。即，半導體膜220之Z方向之寬度分別小於半導體膜120之Z方向之寬度。又，有時半導體膜220及半導體膜120形成為大致錐狀，於如此之情形時，半導體膜220之最大之外徑，亦可小於半導體膜120之最小之外徑。進而，半導體膜220之下端部之外徑，小於半導體膜120之上端部之外徑。但是，例如，亦可將半導體膜120之外徑與半導體膜220之外徑設為相同程度之大小。
閘極絕緣膜230具有沿著半導體膜220之外周面於Z方向延伸之大致圓筒狀之形狀。閘極絕緣膜230可為氧化矽等單層膜，亦可為包含氧化矽之絕緣膜及氮化矽之絕緣膜之積層膜等。
[製造方法]
接下來，參照圖7～圖23，就本實施形態之半導體記憶裝置之製造方法進行說明。
於該製造方法中，於基板S上，形成導電膜等，該導電膜形成參照圖4所說明過之電路層CL、及導電膜102等。
接下來，於該構造之上方，如圖7所示，交替地形成複數之層間絕緣膜101及氮化矽等犧牲膜110A。該步驟例如藉由CVD(Chemical Vapor Deposition，化學汽相沈積)等方法來進行。
接下來，如圖8所示，形成貫通孔MH。貫通孔MH於Z方向延伸，且貫通犧牲膜110A及層間絕緣膜101。該步驟例如藉由RIE(Reactive Ion Etching，反應性離子蝕刻)等方法來進行。
接下來，如圖9所示，於位於最上層之層間絕緣膜101a之上表面及貫通孔MH之內周面，形成閘極絕緣膜130、半導體膜120、及絕緣膜140。該步驟例如藉由CVD等方法來進行。
接下來，如圖10所示，將閘極絕緣膜130、半導體膜120、及絕緣膜140之一部分去除。藉此，使層間絕緣膜101a之上表面露出。又，使半導體膜120之上表面之高度低於層間絕緣膜101a之上表面之高度。該步驟例如藉由RIE等方法來進行。
接下來，如圖11所示，於層間絕緣膜101a之上表面及半導體膜120之上表面，進而形成半導體膜120。該步驟例如藉由CVD等方法來進行。
接下來，如圖12所示，將半導體膜120之一部分去除。藉此，使層間絕緣膜101a之上表面露出。又，於該步驟中，於半導體膜120及層間絕緣膜101a之上表面，形成於XY平面中越於接近貫通孔MH之中心軸AMH 之部分則高度越小之凹凸。該步驟例如藉由RIE等方法來進行。
接下來，如圖13所示，於該構造之上表面，交替地形成複數個層間絕緣膜101及氮化矽等犧牲膜210A。於本實施形態中，該等複數個層間絕緣膜101及氮化矽等犧牲膜210A沿著參照圖12所說明之半導體膜120及層間絕緣膜101a上表面之凹凸形成。因此，於該等複數個層間絕緣膜101及氮化矽等犧牲膜210A之下表面，與半導體膜120上表面之凹部120a對應地，形成越接近貫通孔MH之中心軸AMH 之部分則高度越小之大致球面狀之凸部210Aa。該步驟例如藉由CVD等方法來進行。
接下來，如圖14所示，形成貫通孔SH。貫通孔SH為於Z方向延伸，且貫通犧牲膜210A及層間絕緣膜101，使半導體膜120露出之貫通孔。該步驟例如藉由RIE等方法來進行。
接下來，如圖15所示，於位於最上層之層間絕緣膜101b之上表面、貫通孔SH之內周面、及半導體膜120之上表面，形成閘極絕緣膜230及半導體膜220之一部分。該步驟例如藉由CVD等方法來進行。於該情形時，例如，於半導體膜120之成膜時，亦可同時使用用以將矽成膜之氣體與用以將硼等雜質成膜之氣體。
接下來，如圖16所示，於層間絕緣膜101b之上表面、貫通孔SH之內周面、及半導體膜120之上表面，形成半導體膜220之一部分及絕緣膜240。於該步驟中，例如，藉由RIE等方法，將半導體膜220及閘極絕緣膜230中設置於半導體膜120之上表面之部分及設置於層間絕緣膜101b之上表面之部分去除。接下來，藉由CVD等方法，進行半導體膜220及絕緣膜240之成膜。
接下來，如圖17所示，將半導體膜220及絕緣膜240之一部分去除。藉此，使層間絕緣膜101b之上表面露出。又，使半導體膜220之上表面之高度低於層間絕緣膜101b之上表面之高度。該步驟例如藉由RIE等方法來進行。
接下來，如圖18所示，於層間絕緣膜101b之上表面及半導體膜220之上表面，形成半導體膜220之一部分。該步驟例如藉由CVD等方法來進行。
接下來，如圖19所示，將半導體膜220之一部分去除。藉此，使層間絕緣膜101b之上表面露出。該步驟例如藉由RIE等方法來進行。
接下來，如圖20所示，於該構造之上表面形成層間絕緣膜101。該步驟例如藉由CVD等方法來進行。
接下來，如圖21所示，經由未圖示之開口將犧牲膜110A、210A去除，形成空隙110B、210B。該步驟例如藉由濕式蝕刻等方法來進行。
接下來，如圖22所示，經由上述未圖示之開口，於空隙110B、210B形成導電膜110、210。該步驟例如藉由CVD等方法來進行。又，藉由CVD等方法，形成參照圖4所說明之導電膜102。又，藉由CVD等方法，於上述未圖示之開口形成氧化矽等絕緣層ST(圖3)。
接下來，如圖23所示，形成開口op。開口op為於Z方向及X方向延伸，且將導電膜210及一部分之層間絕緣膜101於Y方向分斷之槽。該步驟例如藉由RIE等方法來進行。
然後，於開口op形成絕緣部SHE，於位於最上層之層間絕緣膜101形成接點105及位元線BL，藉此形成參照圖4～圖6所說明之構造。
[效果]
接下來，參照圖24及圖25，對第1實施形態之半導體記憶裝置之效果進行說明。圖24係用以對比較例之半導體記憶裝置進行說明之模式性之圖。圖25係用以對第1實施形態之半導體記憶裝置進行說明之模式性之圖。再者，於圖24及圖25中，圖示了於貫通孔SH之形成(參照圖14)時產生對準偏移之情形時，即於貫通孔SH之中心軸ASH 於XY平面中自貫通孔MH之中心軸AMH 偏移之情形時製造之半導體記憶裝置。
如圖24所示，比較例之半導體記憶裝置基本上與第1實施形態之半導體記憶裝置相同地構成。但是，比較例之半導體記憶裝置不具備導電膜210及半導體膜120。又，比較例之半導體記憶裝置具備於Z方向延伸且與複數個導電膜110對向之半導體膜300，及配設於Z方向且與半導體膜220對向之複數個導電膜310。半導體膜300基本上與導電膜210相同地構成，但上表面大致平坦地形成。導電膜310基本上與導電膜210相同地構成，但上表面及下表面沿著XY平面具有大致平坦之形狀。
此處，於讀出動作等中，藉由對複數個導電膜110施加閘極電壓，於半導體膜300之外周面形成電子之通道(反轉層)。
又，於讀出動作等中，藉由對複數個導電膜310施加閘極電壓，於半導體膜220之外周面及半導體膜300之上表面形成電子之通道(反轉層)。藉此，形成於半導體膜300之外周面之通道與位元線BL導通。
又，於讀出動作中，對選擇字元線WL(圖1)施加特定之讀出電壓，對位元線BL－源極線SL間施加特定之電壓，判定係否於位元線BL流通電流。
此處，於在比較例中產生上述對準偏移之情形時，例如，如圖24所例示，相對於作為導電膜310下表面之閘極電極發揮功能之部分310a之面積，而半導體膜300之上表面300a之面積相對性地變大。其結果，有無法於半導體膜300之上表面300a較佳地形成電子之通道，而形成於半導體膜300之外周面之通道難以與位元線BL導通之可能性。藉此，有導致於位元線BL(圖1)流通之電流變小，而可靠性降低之可能性。
此處，如上所述，於第1實施形態之半導體記憶裝置之製造時，如參照圖12所說明般，於半導體膜120之上表面形成凹部120a。接下來，如參照圖13所說明般，沿著該構造之上表面形成層間絕緣膜101、犧牲膜210A等。藉此，於犧牲膜210A之下表面，與半導體膜120上表面之凹部120a對應地，形成越接近貫通孔MH之中心軸AMH 之部分則下表面之高度越小之大致球面狀之凸部210Aa。接下來，如參照圖14所說明過般，於該狀態下形成貫通孔SH。
於如此之形態中，例如，於參照圖14所說明過之步驟中之對準偏移相對較小之情形時，將犧牲膜210A下表面之凸部210Aa中位於最下方之固定之範圍之部分去除。因此，例如，如圖6所例示，製造半導體膜120與導電膜210之距離相對較大之構造。
另一方面，於對準偏移相對較大之情形時，不將犧牲膜210A下表面之凸部210Aa中位於相對較下方之部分去除。因此，例如，如圖25所例示，製造半導體膜120與導電膜210之距離相對較小之構造。
因此，根據本實施形態，能夠提供自對準地抑制伴隨對準偏移之位元線BL(圖1)之電流之降低，從而能夠妥善地控制之半導體記憶裝置。
[第2實施形態]
接下來，參照圖26就第2實施形態中之半導體記憶裝置進行說明。
第2實施形態之半導體記憶裝置，基本上與第1實施形態之半導體記憶裝置相同地構成。但是，於第2實施形態之半導體記憶裝置中，導電膜210之一部分之構成與第1實施形態之半導體記憶裝置不同。
如上所述，於導電膜210之上表面及下表面，設置與貫通孔MH之排列週期對應地高度大致週期性地變化之凹凸。此處，於第1實施形態(圖6)中，由設置於導電膜210之上表面及下表面之凹凸所致之高低差，於配設於Z方向之複數個導電膜210之間大致均勻。另一方面，於本實施形態中，具有越遠離基板之導電膜210則越小之高低差。因此，例如，若著眼於設置於Z方向之複數個導電膜210中設置於最下方之導電膜210＿1與設置於導電膜210＿1之上方之導電膜210＿2，將自導電膜210＿1之凸部210＿1a之上表面之上端至導電膜210＿2之凸部210＿2a之下表面之上端為止之距離設為w1，並將自導電膜210＿1之凹部210＿1b之上表面之下端至導電膜210＿2之凹部210＿2b之下表面之下端為止之距離設為w2，則距離w1小於距離w2。
於如此之形態中，亦能夠提供自對準地抑制伴隨對準偏移之位元線BL(圖1)之電流之降低，能夠妥善地控制之半導體記憶裝置。
再者，圖26之例只不過為一例，關於各導電膜210中之彎曲之程度等、設計、製造時之詳細構造能夠適當變更。
[第3實施形態]
接下來，參照圖27，就第3實施形態中之半導體記憶裝置進行說明。
第3實施形態之半導體記憶裝置基本上與第1實施形態之半導體記憶裝置相同地構成。但是，第3實施形態之半導體記憶裝置僅具備1個導電膜210。又，第3實施形態之半導體記憶裝置具備設置於導電膜210之上方之複數個導電膜320。導電膜320基本上與導電膜210相同地構成，但上表面及下表面沿著XY平面具有大致平坦之形狀。
於如此之形態中，亦能夠提供自對準地抑制伴隨對準偏移之位元線BL(圖1)之電流之降低，能夠妥善地控制之半導體記憶裝置。
再者，圖27之例只不過為一例，關於在上表面和下表面設置有凹凸之導電膜210、與上表面和下表面大致平坦地形成之導電膜320之組合能夠適當變更。例如，亦可設置2個以上之導電膜210，亦可僅設置1個導電膜320。
[其他實施形態之半導體記憶裝置]
以上，對第1～第3實施形態之半導體記憶裝置進行了說明。然而，以上之實施形態只不過為例示，具體性之構成等能夠適當變更。
例如，第1實施形態之電晶體層TL(圖6)具備配設於Z方向之複數個導電膜210作為汲極選擇線SGD。然而，例如，亦可於電晶體層TL僅設置一個導電膜210，將該導電膜210設為汲極選擇線SGD。
又，於第1～第3實施形態之導電膜210之上表面及下表面，設置有與貫通孔MH之排列週期對應地高度大致週期性地變化之凹凸。然而，例如，亦可僅於下表面設置凹凸，而並非於上表面及下表面之兩者設置凹凸。
又，第1～第3實施形態之導電膜210為包含鎢等金屬之導電膜。然而，導電膜210亦可為包含磷或硼等雜質之多晶矽等導電膜，亦可為矽化物等導電膜。
又，第1～第3實施形態之半導體膜120及半導體膜220具有大致圓筒狀之形狀。然而，半導體膜120及半導體膜220之形狀能夠適當變更。例如，半導體膜120及半導體膜220亦可具有圓柱狀之形狀。又，半導體膜120及半導體膜220亦可具有四角柱狀或其他多角柱狀之形狀，亦可具有四角筒狀或其他多角筒狀之形狀。再者，於半導體膜120及半導體膜220之至少一方於XY剖面中為多邊形狀之情形時，亦可將藉由如此之多邊形之外切圓之中心之軸設為中心軸。
[其他]
對本發明之幾個實施形態進行了說明，但該等實施形態係作為示例而提出者，並不意圖限定發明之範圍。該等新穎之實施形態能夠以其他各種形態實施，於不脫離發明之主旨之範圍內，能夠進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍中所記載之發明與其均等之範圍中。  [相關申請案]
本申請案享有以日本專利申請案2019-39971號(申請日：2019年3月5日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之所有內容。
101:層間絕緣膜101a:層間絕緣膜101b:層間絕緣膜102:導電膜103:半導體膜104:導電膜105:接點110:導電膜110A:犧牲膜110B:空隙120:半導體膜120a:凹部130:閘極絕緣膜131:隧道絕緣膜132:電荷儲存膜133:阻擋絕緣膜140:絕緣膜210:導電膜210＿1:導電膜210＿2:導電膜210＿1a:凸部210＿1b:凹部210＿2a:凸部210＿2b:凹部210a:凸部210A:犧牲膜210Aa:凸部210b:凹部210b1:凹部210b2:凹部210B:空隙220:半導體膜230:閘極絕緣膜240:絕緣膜ASH:中心軸AMH:中心軸BL :位元線CC:接點CL:電路層MA:記憶胞陣列MB:記憶體區塊MC:記憶胞MH:貫通孔ML:記憶體層MS:記憶體串op:開口PC:周邊電路R1:範圍S:基板SB:子區塊SGD:汲極選擇線SGS:源極選擇線SH:貫通孔SHE:絕緣部SL:源極線ST:絕緣層STD:汲極選擇電晶體STS:源極選擇電晶體TL:電晶體層Tr:電晶體w1:距離w2:距離WL:字元線
圖1係第1實施形態之半導體記憶裝置之模式性之等效電路圖。  圖2係表示該半導體記憶裝置之一部分之構成之模式性之俯視圖。  圖3係表示該半導體記憶裝置之一部分之構成之模式性之俯視圖。  圖4係表示該半導體記憶裝置之一部分之構成之模式性之立體圖。  圖5係表示該半導體記憶裝置之一部分之構成之模式性之剖視圖。  圖6係表示該半導體記憶裝置之一部分之構成之模式性之剖視圖。  圖7～圖23係表示第1實施形態之半導體記憶裝置之製造方法之模式性之剖視圖。  圖24係表示比較例之半導體記憶裝置之一部分之構成之模式性之剖視圖。  圖25係表示第1實施形態之半導體記憶裝置之一部分之構成之模式性之剖視圖。  圖26係表示第2實施形態之半導體記憶裝置之一部分之構成之模式性之剖視圖。  圖27係表示第3實施形態之半導體記憶裝置之一部分之構成之模式性之剖視圖。
101:層間絕緣膜
105:接點
110:導電膜
120:半導體膜
120a:凹部
130:閘極絕緣膜
140:絕緣膜
210:導電膜
210a:凸部
210b:凹部
220:半導體膜
230:閘極絕緣膜
240:絕緣膜
ASH:中心軸
AMH:中心軸
BL:位元線
MH:貫通孔
ML:記憶體層
R1:範圍
SH:貫通孔
SHE:絕緣部
TL:電晶體層

Claims (5)

  1. 一種半導體記憶裝置，其包含：基板；複數個第1閘極電極，其等配設於與上述基板之表面交叉之第1方向；第1半導體膜，其於上述第1方向延伸，且與上述複數個第1閘極電極對向；第1閘極絕緣膜，其設置於上述複數個第1閘極電極與上述第1半導體膜之間；第2閘極電極，其較上述複數個第1閘極電極遠離上述基板；第2半導體膜，其於上述第1方向延伸，上述第1方向之一端連接於上述第1半導體膜，與上述第2閘極電極對向；及第2閘極絕緣膜，其設置於上述第2閘極電極與上述第2半導體膜之間；且上述第2閘極電極包含：第1部分，其與上述第2半導體膜分離設置；及第2部分，其設置於上述第1部分與上述第2半導體膜之間，且與上述第2半導體膜對向；上述第2部分之至少一部分於上述第1方向上，設置於較上述第1部分之上述複數個第1閘極電極側之面靠上述複數個第1閘極電極側。
  2. 如請求項1之半導體記憶裝置，其包含第3閘極電極，該第3閘極電極 較上述第2閘極電極遠離上述基板，上述第3閘極電極包含：第3部分，其於上述第1方向上與上述第2閘極電極之第1部分並排；以及第4部分，其於上述第1方向上與上述第2閘極電極之第2部分並排，且與上述第2半導體膜對向。
  3. 如請求項2之半導體記憶裝置，其中若將自上述第2閘極電極之第1部分至上述第3閘極電極之第3部分為止之距離設為第1距離，將自上述第2閘極電極之第2部分至上述第3閘極電極之第4部分為止之距離設為第2距離，則上述第1距離小於上述第2距離。
  4. 如請求項2之半導體記憶裝置，其中上述第4部分之至少一部分於上述第1方向上，設置於較上述第3部分之上述基板側之面靠上述基板側。
  5. 如請求項1至4中任一項之半導體記憶裝置，其中於上述第1方向及與上述第1方向交叉之第2方向延伸之剖面中，上述第2閘極電極包含：第1對向部，其自上述第2方向之一側與上述第2半導體膜對向；及 第2對向部，其自上述第2方向之另一側與上述第2半導體膜對向；且上述第2半導體膜之上述第2方向上之中心軸，位於較上述第1半導體膜之上述第2方向上之中心軸靠上述第2方向之另一側，上述第1對向部較上述第2對向部接近上述第1半導體膜。
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