CN101167180A - 半导体装置及其制造方法 - Google Patents

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纐纈洋章
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Abstract

本发明提供一种半导体装置，具备有：栅极电极(31)，设于半导体衬底(10)上；氧化物/氮化物/氧化物(ONO)膜(18)，形成于栅极电极与半导体衬底间，且在栅极电极(31)下具有电荷蓄积区域；以及埋于半导体衬底(10)的位线(28)，该位线(28)包含有低浓度扩散区域(24)、形成于低浓度扩散区域(24)的中心部且具有高于低浓度扩散区域(24)的杂质浓度的高浓度扩散区域(22)、源极区域、以及漏极区域。藉此，可提升晶体管的源极/漏极耐压、抑制电性特性的偏差或抑制在位线及半导体衬底间的接面电流。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种半导体装置及其制造方法。尤其涉及一种使用具有多个电荷蓄积区域的晶体管的非易失性存储器的半导体装置及其制造方法。
先前技术
近年来，广泛地使用作为可重写数据的半导体装置的非易失性存储器。在这种非易失性存储器的技术区域中，正在发展为了高储存容量化而将存储器单元予以细致化以及降低构成存储器的晶体管的电性特性的偏差的技术开发。作为非易失性存储器，有例如具有用以将电荷储存在ONO(Oxide/Nitride/Oxide；氧化物/氮化物/氧化物)膜的MONOS(Metal Oxide Nitride Nitride Oxide Silicon；金属氧化物氮化物氧化物硅)型及SONOS(Silicon Oxide Nitride OxideSilicon；硅氧化物氮化物氧化物硅)型构造的快闪存储器。再者，已发展在一个晶体管中具有两个以上的电荷蓄积区域的快闪存储器，以供增加储存容量。例如，专利文献1揭示一种在栅极电极与半导体衬底间具有两个电荷蓄积区域的晶体管。此晶体管交替源极与漏极且对称地操作。以此方式，具有未区别源极区域和漏极区域的结构。再者，位线成为兼具源极区域与漏极区域且埋于半导体衬底中的构造。以此方式，可实现存储器单元的细致化。
使用第1图来说明上述习知技术(习知技术1)的制造方法。图式的左侧为核心区域，图式的右侧为周边电路区域。核心区域为设置有存储器单元的区域，而周边电路区域为用以构成解码器或输出输入电路等的区域。
参考第1图(a)，在半导体衬底10上形成穿隧氧化膜12(氧化硅膜)、捕捉层14(氮化硅膜)、以及顶部氧化膜16(氧化硅膜)以作为ONO膜8。在第1图(b)中，以光阻60作为掩膜并将例如砷予以离子注入以形成包含有源极区域及漏极区域的位线62。在第1图(c)中，移除光阻60。在第1图(d)中，移除在周边电路区域的ONO膜18及形成栅极氧化膜70(氧化硅膜)。形成多晶硅且移除预定区域，藉此在核心区域中形成兼作为栅极电极的字线68，以及在周边电路区域中形成栅极电极69。接着，在周边电路区域形成晶体管，且通过形成层间绝缘膜、形成配线层及形成保护膜而完成快闪存储器。
习知技术1作用为非易失性存储器，其中位线62间的半导体衬底10作用为通道且在通道和字线68间的ONO膜18储存电荷。电荷蓄积区域可形成于字线68下的位线62间的两个位置。由于通过扩散区域形成位线62，因此位线62具有比金属还高的电阻。结果，编程和擦除特性变差。为了补偿此点，对每条的多条横越字线68，位线62经由形成在层间绝缘膜的接触孔连接至配线层。为了将存储器单元予以细致化，必须将位线62予以低电阻化，且必须降低与配线层连接的接触孔的数目。
另一方面，专利文献2揭示以下的习知技术2。习知技术2揭示一种MONOS型快闪存储器，具备有：由ONO膜所构成的电荷蓄积区域，该ONO膜位于设置在连接至字线的存储器栅极的两侧的控制栅极和半导体衬底间；以及兼作为源极区域及漏极区域且埋于半导体衬底的位线。该位线由高浓度扩散区域及设置在高浓度扩散区域的两侧的低浓度扩散区域所构成。其制造方法通过使用控制栅极作为掩膜并施行离子注入而形成高浓度扩散区域，且在蚀刻控制栅极后，通过离子注入形成低浓度扩散区域。
专利文献1：美国专利第6011725号
专利文献2：日本特开第2004-253571号公报
发明内容
(发明所欲解决的课题)
在习知技术1中，为了降低位线62的电阻以达成存储器单元细致化的目的，较佳地增加形成位线62的离子注入的能量且增加其剂量。然而，源极区域及漏极区域亦会以高能量和高剂量形成，而降低晶体管的源极与漏极的耐压。此外，在形成位线62后，通过热处理步骤扩散高浓度扩散区域的杂质，造成晶体管的电性特性偏差。再者，当连接位线62至配线层的接触孔因为对位不准而和位线分离时，在位线62和半导体衬底10之间有接面电流流动。
另一方面，在习知技术2中，高浓度扩散区域及低浓度扩散区域的大小由控制电极的侧蚀刻量决定，因此，尺寸精确度差且增加晶体管特性的偏差。再者，习知技术2不能用于如习知技术1中所揭示在栅极电极及半导体衬底间具有两个电荷蓄积区域的晶体管。
本发明乃有鉴于上述课题而研创者，目的在于提供一种可提升晶体管的源极/漏极的耐压、抑制电性特性的偏差或抑制在位线与半导体衬底间的接面电流的半导体装置及其制造方法。
(解决课题的手段)
根据本发明的一态样，提供一种半导体装置，具备有：栅极电极，设置于半导体衬底上；ONO膜，形成在所述半导体衬底与所述栅极电极间，且在所述栅极电极下方具有电荷蓄积区域；以及位线，埋入于所述半导体衬底，其包含有低浓度扩散区域、形成于所述低浓度扩散区域的中心部且具有高于所述低浓度扩散区域的杂质浓度的高浓度扩散区域、源极区域、以及漏极区域。根据本发明，位线具有低掺杂漏极(LDD)结构。藉此，可防止降低晶体管的源极/漏极的耐压。此外，可防止晶体管特性的偏差。再者，可防止位线与半导体衬底间流动接面电流。
本发明的半导体装置可作成所述位线包含有形成在所述低浓度扩散区域两侧的袋状(pocket)注入扩散区域。根据本发明，可提供能抑制晶体管的短通道效应的半导体装置。
本发明的半导体装置可作成所述ONO膜具有多个所述电荷蓄积区域。此外，本发明的半导体装置可作成具备有与所述位线交叉且连接至所述栅极电极上部的字线。根据本发明，在具有多个可高储存容量化的所述电荷蓄积区域的半导体中，位线亦可采用LDD构造。本发明的半导体装置可作成于所述栅极电极的侧面具备有侧壁。根据本发明，可防止在形成LDD结构的位线时产生晶体管特性的偏差。
本发明的半导体装置可作成具备有于所述位线上且在位线的长度方向连续延伸的硅化物金属膜。根据本发明，可将位线予以低电组化，并可将存储器单元予以细致化。
根据本发明的另一态样，提供一种制造半导体装置的方法，具备有：在半导体衬底上形成ONO膜的步骤；在所述ONO膜上形成掩膜层的步骤；通过使用掩膜层作为离子注入的掩膜而形成低浓度扩散区域的步骤，该低浓度扩散区域埋入于所述半导体衬底，用以构成兼具源极区域及漏极区域的位线；以及通过使用所述掩膜层及该掩膜层的侧面所形成的侧壁作为离子注入的掩膜而形成高浓度扩散区域，该高浓度扩散区域用以构成比所述低浓度扩散区域的杂质浓度还高的的所述位线。根据本发明，可制造位线具有LDD结构的半导体装置。藉此，可防止晶体管的源极/漏极耐压的降低。此外，可防止晶体管特性的偏差。再者，可防止在位线及半导体衬底间流动接面电流。
本发明的半导体装置的制造方法可包括通过使用所述掩膜层作为离子注入的掩膜而在所述低浓度扩散区域的两侧形成袋状注入扩散区域。根据本发明，可提供可抑制晶体管的短通道效应的半导体装置的制造方法。
本发明的半导体装置的制造方法，所述掩膜层可包含有金属或绝缘膜。根据本发明，可在掩膜层的侧面形成侧壁，且可防止在形成位线的LDD结构时所发生的晶体管特性的偏差。
本发明的半导体装置的制造方法亦可包括在所述掩膜层上形成金属层的步骤，及将所述金属层及所述掩膜层予以蚀刻，而形成字线包含有所述金属层及栅极电极包含有所述掩膜层的步骤。根据本发明，因为兼具掩膜层及栅极电极故可简化制造方法。
本发明的半导体装置的制造方法可具备有将所述掩膜层及所述侧壁作为掩膜而在所述位线上形成硅化物金属膜的步骤。根据本发明，可将位线予以低电阻化，且可将存储器单元予以细致化。
本发明另一态样的半导体装置的制造方法，具备有在所述硅化物金属膜上选择性形成树脂层的步骤，以及移除所述掩膜层的步骤，其特征在于在移除所述掩膜层的步骤中，所述树脂层覆盖所述ONO膜中的捕捉层。根据本发明，可防止在移除掩膜层时移除捕捉层。
(发明的效果)
根据本发明，可提供一种可提升晶体管的源极/漏极耐压、抑制电性特性的偏差或抑制在位线及半导体衬底间的接面电流的半导体装置及其制造方法。
实施方式
在下文中，将参照所附图式说明本发明的实施例。
第一实施例
参照第2图至第6图来说明第一实施例的快闪存储器及其制造方法。第2图及第3图为在晶体管形成核心的位线宽度方向的剖面图，左侧为存储器单元的核心区域，右侧为周边电路区域。第4图至第6图为倾斜上视图及剖面图。
参考第2图(a)，在P型硅半导体衬底10(或形成在半导体衬底内的P型半导体区域)上形成穿隧氧化膜12(氧化硅膜)、捕捉层14(氮化硅膜)、以及顶部氧化膜16(氧化硅膜)以作为ONO膜18。穿隧氧化膜12由例如热氧化法形成，而捕捉层14及顶部氧化膜16由例如化学气相沉积(CVD)法形成。去除周边电路区域的ONO膜18，且经由例如热氧化法来形成栅极氧化膜70(氧化硅膜)。
第2图(b)中，于整面形成成为栅极电极31及38且亦具有掩膜层功能的第一多晶硅膜30。第2图(c)中，蚀刻形成位线28的区域的第一多晶硅膜30，并形成开口部。接着，将掩膜层的第一多晶硅膜30作为掩膜，以例如30keV的注入能量及5×1014cm-2的注入剂量在半导体衬底10注入砷，接着进行热处理以形成低浓度扩散区域24。亦即，将形成在ONO膜18上的掩膜层作为掩膜来进行离子注入，藉此形成埋入在半导体衬底10中且用以构成包含有源极区域及漏极区域的位线28的低浓度扩散区域24。并且，以例如30keV的注入能量、4×1013cm-2的注入剂量及与半导体衬底的垂直线为15°的离子射入角度的条件，使用硼进行袋状注入，接着进行热处理，藉此在低浓度扩散区域24的两侧形成袋状注入扩散区域26。亦即，将掩膜层作为掩膜来进行袋状注入，藉此在低浓度扩散区域24的宽度方向的两侧形成袋状注入扩散区域26。通过形成袋状注入扩散区域26，可防止晶体管的短通道效应。
第2图(d)中，使用例如氧化硅膜于第一多晶硅膜30上形成具有50nm膜厚的侧壁膜32。参考第3图(a)，通过蚀刻在第一多晶硅膜30的位线28的宽度方向侧面形成侧壁33。侧壁33的宽度可通过侧壁膜32的膜厚来控制。当侧壁膜32的膜厚为10nm时，侧壁33的宽度可大约设为7nm。侧壁33可为绝缘膜或金属。以例如40keV的注入能量及2×1015cm-2的注入剂量的条件，将第一多晶硅膜30及侧壁33作为掩膜而于半导体衬底10中注入砷，接着进行热处理，藉此形成高浓度扩散区域22。亦即，将掩膜层及形成于掩膜层的侧面的侧壁33作为掩膜来进行离子注入，藉此形成用以构成比低浓度扩散区域24的杂质浓度还高的位线28的高浓度扩散区域22。
第3图(b)中，形成氧化硅膜36以埋藏开口部且覆盖多晶硅膜30。第3图(c)中，经由化学机械研磨(CMP)法进行平坦化，而在第一多晶硅膜30的开口部留下剩余的氧化硅膜36。第4图为显示此时的立体构成的图。第4图(a)为倾斜上视图，左侧为核心区域，右侧为周边电路区域。此外，未显示侧壁33、半导体衬底10以及ONO膜18。第4图(b)为沿着线A-A的剖面图。在核心区域的半导体衬底10内形成位线28。在半导体衬底10的整面上，ONO膜18形成在核心区域，栅极氧化膜70形成在周边电路区域。在位线28上形成氧化硅膜36。在位线28以外的区域的ONO膜18或栅极氧化膜70上形成第一多晶硅膜30。
第5图中，在整面形成第二多晶硅膜34(金属层)。第5图(a)为倾斜上视图，左侧为核心区域，右侧为周边电路区域。第5图(b)为位线28的宽度方向的A-A线剖面图。第5图(c)为位线28区域中在位线28的长度方向的B-B线剖面图。第5图(d)为位线28间的区域中在位线28的长度方向的C-C线剖面图。在位线28区域中，在位线28上形成ONO膜18，并在ONO膜18上层叠氧化硅膜36和第二多晶硅膜34(金属层)。在位线28间的区域中，在位线28上形成ONO膜18，并在ONO膜18上层叠第一多晶硅膜30(掩膜层)和第二多晶硅膜34(金属层)。
在第6图及第3图(d)中，通过蚀刻第二多晶硅膜34(金属层)与第一多晶硅膜30(掩膜层)而形成包含有字线35(该字线35包含有与位线28交叉的金属层)以及掩膜层的栅极电极31。第6图(a)为倾斜上视图，左侧为核心区域，右侧为周边电路区域。第6图(b)为字线35区域中在字线35的长度方向的A-A线剖面图。第6图(c)为字线35间的区域中在字线35的长度方向的B-B线剖面图。第6图(d)为位线28区域中在位线28的长度方向的C-C线剖面图。第6图(e)为位线28间的区域中在位线28的长度方向的D-D线剖面图。
在核心区域中，在字线35下的位线28上形成ONO膜18，并在ONO膜18上形成氧化硅膜36。在字线35下的位线28间的区域上形成ONO膜18，并在ONO膜18上形成栅极电极31。在字线35的区域的位线28上形成ONO膜18，并在ONO膜18上仅形成有氧化硅膜36。在字线35间的区域的位线28间的区域上仅形成有ONO膜18。在周边电路区域中，在栅极形成区域的栅极氧化膜70上形成由第一多晶硅膜30及第二多晶硅膜34所构成的栅极电极38。以此方式，通过同时蚀刻两层多晶硅膜，同时地在核心区域中形成栅极电极31、以及连接在栅极电极31上的字线35、并在周边电路区域中形成栅极电极38。
然后，在周边电路区域中，形成周边电路用的晶体管。形成具有接触孔的层间绝缘膜。形成经由接触孔而连接至位线28的配线层。最终，形成保护膜，完成第一实施例的快闪存储器。
在第一实施例中，具备有：栅极电极31，设置于半导体衬底10上；ONO膜18，形成在栅极电极31及半导体衬底10之间，且在栅极电极31下具有电荷蓄积区域；以及位线28，其埋入于半导体衬底10中，且包含有低浓度扩散区域24、形成在低浓度扩散区域24的中心部且具有比低浓度扩散区域24还高的杂质浓度的高浓度扩散区域22、源极区域及漏极区域。在位线28中，在从栅极电极31的观点来看为高浓度扩散区域22的内侧形成有低浓度的低浓度扩散区域24。此为轻掺杂漏极(LDD)结构。藉此，即使为了将位线28予以低电阻化而以高能量、高剂量的离子注入来形成高浓度扩散区域22时，亦可防止降低晶体管的源极/漏极的耐压。
此外，即使在形成位线28后进行热处理步骤，由于来自低浓度扩散区域的杂质扩散小，因此可防止晶体管特性的偏差。再者，由于设置有低浓度扩散区域24，即使当用以连接配线层的接触孔从高浓度扩散区域22偏离时，半导体衬底10与接触孔亦不会接触。因此，可防止于半导体衬底10与接触孔间流动接面电流，并可防止于位线28与半导体衬底10间流动漏电流。
根据第一实施例，当位线28形成时掩膜层为金属的第一多晶硅膜30允许低浓度扩散区域24形成在高浓度扩散区域22的两侧上，这是因为在第一多晶硅(栅极电极)30的侧面具有侧壁之故。如果使用如习知技术1所述的光阻60来形成位线时，因为光阻无法暴露于高温中而无法在其侧面形成侧壁。因此，使用不同的光阻作为掩膜来形成高浓度扩散区域22及低浓度扩散区域24，而高浓度扩散区域22及低浓度扩散区域24的重叠处无法精确地形成。因此，晶体管的电性特性的偏差变大。
根据第一实施例，经由侧壁33的形成而形成高浓度扩散区域22和低浓度扩散区域24。由于侧壁33的宽度可以由侧壁层32的厚度来控制，因此与习知技术2中使用侧蚀刻量来控制相比，能容易控制尺寸的制造。因此，可抑制因为高浓度扩散区域22和低浓度扩散区域24的尺寸偏差而造成晶体管的电性特性的偏差。
再者，在栅极电极31下的ONO膜18具有两个电荷蓄积区域，且具备有与位线28交叉且连接至栅极电极31上的字线35。藉此，即使在栅极电极31下的ONO膜18具有两个以上的电荷蓄积区域的晶体管中，亦可将位线28作成LDD结构。
如同第一实施例，当形成低浓度扩散区域24时，可进行袋状注入以形成袋状注入扩散区域26。亦即，可包含有位线28以及形成于低浓度扩散区域24的位线宽度方向两侧的袋状注入扩散区域26。藉此，可抑制晶体管的短通道效应。再者，根据第一实施例，由于用以形成位线28的掩膜层成为栅极电极31，因此可减少制造步骤。
第二实施例
参照第7图至第10图来说明第二实施例的快闪存储器及其制造方法。第7图至第10图为显示形成有核心的晶体管在位线宽度方向的剖面图，左侧是存储器单元的核心区域，右侧是周边电路区域。
参考第7图(a)，与第一实施例同样，在半导体衬底10上形成穿隧氧化膜12以及捕捉层14。在捕捉层14上形成氧化硅膜以作为保护层15。保护层15为在制造步骤中用以保护捕捉层14的层。保护层15以热氧化法或CVD法至少形成为10nm以上。通过使用例如氧化硅膜作为保护层15而容易于之后移除保护层15，藉此在移除时确保作为捕捉层14的氮化硅膜的选择性。
第7图(b)中，在保护层15上形成氮化硅膜以作为掩膜层40。在此，通过使用例如氮化硅膜来作为掩膜层40而容易于之后进行掩膜层40的蚀刻，因此能在蚀刻时确保保护层15的选择性。再者，在后续硅化物金属膜形成中，半导体衬底10的表面可选择性地硅化而非硅化该表面。
在第7图(c)中，在掩膜层40形成用以形成位线28的开口部。以例如30keV的注入能量及5×1014cm-2的注入剂量的条件，将掩膜层40作为掩膜而在半导体衬底10注入砷，接着进行热处理，藉此形成低浓度扩散区域24。再者，以例如30keV的注入能量及4×1013cm-2的注入剂量的条件来进行袋状注入，藉此在低浓度扩散区域24的两侧形成袋状注入扩散区域26。
第7图(d)中，以例如氮化硅膜而于掩膜层40上形成具有50nm膜厚的侧壁膜42。使用与掩膜层40相同的氮化硅膜来作为侧壁膜42，藉此能于之后同时移除掩膜层40与侧壁43。在第8图(a)中，将侧壁膜42整面进行各向异性干蚀刻，而在掩膜层40的位线28的宽度方向侧面形成侧壁43。侧壁43的宽度可通过侧壁膜42的膜厚来控制。
第8图(b)中，将掩膜层40及侧壁43作为掩膜来蚀刻保护层15和捕捉层14。第8图(c)中，，以例如40keV的注入能量及2×1015cm-2的注入剂量的条件，将掩膜层40及侧壁43作为掩膜而在半导体衬底10注入砷，接着进行热处理，藉此形成高浓度扩散区域22。藉此，与根据第一实施例使用通过膜(through-film)作为ONO膜18相比，由于将该离子注入的通过膜仅作为穿隧氧化膜12，故能减少离子注入能量。因此，可减少离子注入时杂质在水平方向的扩散。结果，可形成细致的位线28。
第8图(d)中，将掩膜层40及侧壁43作为掩膜来蚀刻穿隧氧化膜12。将掩膜层40及侧壁43作为掩膜，而于位线28的表面形成硅化物金属膜50。硅化物金属膜50的形成是通过例如使用溅镀技术在整面形成钴或钛并进行热处理所形成者。在位线28的长度方向连续地形成硅化物金属膜50，藉此能谋求位线28的低电阻化。
在第9图(a)中，通过施加树脂而形成树脂层52以覆盖掩膜层40。可使用例如HSQ(hydrogen-silsesquioxane；氢-倍半硅氧烷)作为树脂。第9图(b)中，通过例如灰化(ashing)技术移除部分的树脂层52，使树脂层52残留在侧壁43间的硅化物金属膜上。亦即，在硅化物金属膜上选择性地形成树脂层52。树脂层52较佳为覆盖捕捉层14的侧面。通过例如热磷酸来移除掩膜层40及侧壁43。此时，由于作为氮化硅膜的捕捉层14的侧面被树脂层52保护，因此，可轻易移除掩膜层40及侧壁43而不会移除捕捉层14。
第9图(d)中，移除树脂层52及移除保护层15。第10图(a)中，使用例如CVD法在捕捉层14的表面及硅化物金属膜50的表面形成氧化硅膜以作为顶部氧化膜16。此时，形成温度较佳为避免硅化物金属膜50氧化的温度，例如为800℃以下。以此方式，形成具有穿隧氧化膜12、捕捉层14以及顶部氧化膜16的ONO膜18。由于顶部氧化膜16为未暴露于离子注入的良好膜质，故可在硅化物金属膜50与字线58之间获得良好的绝缘特性。
最后，在第10图(b)中，移除周边电路区域的ONO膜18，且形成栅极氧化膜60。通过沉积多晶硅膜及蚀刻预定区域而在核心区域形成兼具栅极电极的字线58。接着，在周边电路区域中形成周边电路用的晶体管。再者，形成具有接触孔的层间绝缘膜。形成经由接触孔而与位线28连接的配线层。最后，形成保护膜，完成第二实施例的快闪存储器。
于第二实施例中，与第一实施例同样，位线28具有LDD结构。藉此，可防止降低晶体管的源极/漏极耐压。此外，即使当接触孔从高浓度扩散区域偏移时，亦可防止在位线28与半导体衬底10间流动漏电流。再者，由于掩膜层40为绝缘膜的氮化硅膜，且可在掩膜层40的侧面形成侧壁43，因此可降低晶体管的电性特性的偏差。
此外，可通过袋状注入而抑制晶体管的短通道效应。再者，在第二实施例中，由于使用氮化硅膜作为掩膜层40，因此可在位线28上选择性地形成硅化物金属膜50。藉此，可将位线予以低电阻化，并可将存储器单元予以细致化。
以上虽说明本发明的较佳实施例，但本发明并未限定于特定的实施例，在权利要求范围内所记载的本发明的要旨范围内，可进行各种的变形及改良。
图式简单说明
第1图(a)至(d)为显示习知技术的快闪存储器及其制造方法的剖面图。
第2图(a)至(d)为显示本发明的第一实施例的快闪存储器及其制造方法的剖面图(之一)。
第3图(a)至(d)为显示本发明的第一实施例的快闪存储器及其制造方法的剖面图(之二)。
第4图(a)及(b)为显示本发明的第一实施例的快闪存储器及其制造方法的立体图及剖面图(之一)。
第5图(a)至(d)为显示本发明的第一实施例的快闪存储器及其制造方法的立体图及剖面图(之二)。
第6图(a)至(e)为显示本发明的第一实施例的快闪存储器及其制造方法的剖面图及立体图(之三)。
第7图(a)至(d)为显示本发明的第二实施例的快闪存储器及其制造方法的剖面图(之一)。
第8图(a)至(d)为显示本发明的第二实施例的快闪存储器及其制造方法的剖面图(之二)。
第9图(a)至(d)为显示本发明的第二实施例的快闪存储器及其制造方法的剖面图(之三)。
第10图(a)及(b)为显示本发明的第二实施例的快闪存储器及其制造方法的剖面图(之四)。
主要元件符号说明
10    半导体衬底                        12     穿隧氧化膜
14    捕捉层                            15     保护层
16    顶部氧化膜、顶部层                18     ONO膜
22    高浓度扩散区域                    24     低浓度扩散区域
26    袋状注入扩散区域                  28     位线
30    第一多晶硅膜、多晶硅膜            31、38栅极电极
32    侧壁膜                            33     侧壁
34    第二多晶硅膜、第二多晶硅层
35    字线、多晶硅膜                    36     氧化硅膜
40    掩膜层                            42     侧壁膜
43    侧壁                              50     硅化物金属膜
52    树脂层                58    字线
60    光阻、栅极氧化膜      62    位线
68    字线                  69    栅极电极
70    栅极氧化膜

Claims (12)

1.一种半导体装置，其特征在于，具备有：
栅极电极，设置于半导体衬底上；
ONO膜，形成在所述半导体衬底和所述栅极电极间，且在所述栅极电极下方具有电荷蓄积区域；以及
位线，埋入于所述半导体衬底中，且包含有低浓度扩散区域、形成于所述低浓度扩散区域的中心部且具有比所述低浓度扩散区域还高的杂质浓度的高浓度扩散区域、源极区域、以及漏极区域。
2.如权利要求1所述的半导体装置，其特征在于，所述位线包含有形成于所述低浓度扩散区域两侧的袋状注入扩散区域。
3.如权利要求1或2所述的半导体装置，其特征在于，所述ONO膜具有多个所述电荷蓄积区域。
4.如权利要求1至3中任一项所述的半导体装置，其特征在于，还具备有字线，与所述位线交叉且连接至所述栅极电极上部。
5.如权利要求4所述的半导体装置，其特征在于，在所述栅极电极的侧面具备有侧壁。
6.如权利要求1至5中任一项所述的半导体装置，其特征在于，还具备有硅化物金属膜，形成于所述位线上且沿着所述位线的长度方向连续延伸。
7.一种半导体装置的制造方法，其特征在于，具备有：
在半导体衬底上形成ONO膜的步骤；
在所述ONO膜上形成掩膜层的步骤；
将所述掩膜层作为离子注入的掩膜而形成埋入于所述半导体衬底中，用以构成包含有源极区域及漏极区域的位线的低浓度扩散区域的步骤；以及
将所述掩膜层及形成在该掩膜层侧面的侧壁作为离子注入的掩膜，形成具有比所述低浓度扩散区域还高的杂质浓度且用以构成所述位线的高浓度扩散区域的步骤。
8.如权利要求7所述的半导体装置的制造方法，其特征在于，还包括使用所述掩膜层作为进行袋状注入的掩膜而在所述低浓度扩散区域的两侧形成袋状注入扩散区域。
9.如权利要求7或8所述的半导体装置的制造方法，其特征在于，所述掩膜层包含有金属或绝缘膜。
10.如权利要求7或8所述的半导体装置的制造方法，其特征在于，还
具备有：
在所述掩膜层上形成金属层的步骤；以及
通过蚀刻所述金属层及所述掩膜层而形成包含有所述金属层的字线以及包含有所述掩膜层的栅极电极的步骤。
11.如权利要求7或8所述的半导体装置的制造方法，其特征在于，还具备有将所述掩膜层及所述侧壁作为掩膜而在所述位线上形成硅化物金属膜的步骤。
12.如权利要求11所述的半导体装置的制造方法，其特征在于，还具备有：
在所述硅化物金属膜上选择性地形成树脂层的步骤；以及
移除所述掩膜层的步骤；
其中，在移除所述掩膜层的步骤中，所述树脂层覆盖所述ONO膜中的捕捉层。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018161838A1 (en) * 2017-03-07 2018-09-13 Yangtze Memory Technologies Co., Ltd. Composite substrate of three-dimensional memory devices
CN111668221A (zh) * 2019-03-05 2020-09-15 东芝存储器株式会社 半导体存储装置

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7678654B2 (en) * 2006-06-30 2010-03-16 Qimonda Ag Buried bitline with reduced resistance
JP2009049138A (ja) * 2007-08-17 2009-03-05 Spansion Llc 半導体装置の製造方法
JP5379366B2 (ja) * 2007-09-20 2013-12-25 スパンション エルエルシー 半導体装置およびその製造方法
JP5274878B2 (ja) * 2008-04-15 2013-08-28 パナソニック株式会社 半導体装置及びその製造方法
US7943983B2 (en) * 2008-12-22 2011-05-17 Spansion Llc HTO offset spacers and dip off process to define junction
US8653581B2 (en) * 2008-12-22 2014-02-18 Spansion Llc HTO offset for long Leffective, better device performance

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3397804B2 (ja) * 1992-06-09 2003-04-21 シチズン時計株式会社 不揮発性メモリの製造方法
US6768165B1 (en) 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
US6348711B1 (en) * 1998-05-20 2002-02-19 Saifun Semiconductors Ltd. NROM cell with self-aligned programming and erasure areas
JP2000260890A (ja) * 1999-03-12 2000-09-22 Nec Corp 不揮発性メモリ及びその製造方法
JP2001148434A (ja) * 1999-10-12 2001-05-29 New Heiro:Kk 不揮発性メモリセルおよびその使用方法、製造方法ならびに不揮発性メモリアレイ
US6248633B1 (en) * 1999-10-25 2001-06-19 Halo Lsi Design & Device Technology, Inc. Process for making and programming and operating a dual-bit multi-level ballistic MONOS memory
JP4923318B2 (ja) * 1999-12-17 2012-04-25 ソニー株式会社 不揮発性半導体記憶装置およびその動作方法
US6417081B1 (en) * 2000-05-16 2002-07-09 Advanced Micro Devices, Inc. Process for reduction of capacitance of a bitline for a non-volatile memory cell
US7125763B1 (en) * 2000-09-29 2006-10-24 Spansion Llc Silicided buried bitline process for a non-volatile memory cell
JP4051175B2 (ja) * 2000-11-17 2008-02-20 スパンション エルエルシー 不揮発性半導体メモリ装置および製造方法
JP4083975B2 (ja) * 2000-12-11 2008-04-30 株式会社ルネサステクノロジ 半導体装置
US6559010B1 (en) * 2001-12-06 2003-05-06 Macronix International Co., Ltd. Method for forming embedded non-volatile memory
US6940152B2 (en) * 2002-02-21 2005-09-06 Matsushita Electric Industrial Co., Ltd. Semiconductor storage device and its manufacturing method
JP2004095893A (ja) * 2002-08-30 2004-03-25 Nec Electronics Corp 半導体記憶装置及びその制御方法と製造方法
JP2004253571A (ja) 2003-02-19 2004-09-09 Seiko Epson Corp 半導体装置の製造方法及び半導体装置
US6754105B1 (en) * 2003-05-06 2004-06-22 Advanced Micro Devices, Inc. Trench side wall charge trapping dielectric flash memory device
JP4818578B2 (ja) * 2003-08-06 2011-11-16 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置およびその製造方法
US6987048B1 (en) * 2003-08-06 2006-01-17 Advanced Micro Devices, Inc. Memory device having silicided bitlines and method of forming the same
US6939767B2 (en) * 2003-11-19 2005-09-06 Freescale Semiconductor, Inc. Multi-bit non-volatile integrated circuit memory and method therefor
US7151293B1 (en) * 2004-08-27 2006-12-19 Spansion, Llc SONOS memory with inversion bit-lines

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018161838A1 (en) * 2017-03-07 2018-09-13 Yangtze Memory Technologies Co., Ltd. Composite substrate of three-dimensional memory devices
KR20190122796A (ko) * 2017-03-07 2019-10-30 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스의 복합 기판
KR102381095B1 (ko) 2017-03-07 2022-03-30 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스의 복합 기판
CN111668221A (zh) * 2019-03-05 2020-09-15 东芝存储器株式会社 半导体存储装置

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