JPWO2006117851A1 - 半導体装置およびその製造方法 - Google Patents

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Abstract

本発明は、半導体基板（１０）上に設けられたゲート電極（３１）と、ゲート電極と半導体基板の間に形成され、ゲート電極（３１）の下に電荷蓄積領域を有するＯＮＯ膜（１８）と、半導体基板（１０）に埋め込まれ、低濃度拡散領域（２４）と、低濃度拡散領域（２４）の中心部に形成され低濃度拡散領域（２４）より不純物濃度が高い高濃度拡散領域（２２）と、ソース領域およびドレイン領域を含むビットライン（２８）と、を具備する半導体装置である。これにより、トランジスタのソース・ドレイン耐圧の向上、電気的特性の揺らぎの抑制若しくはビットラインと半導体基板の接合電流の抑制することが可能な半導体装置を提供することができる。

Description

本発明は半導体装置およびその製造方法に関し、特に電荷蓄積領域を複数有するトランジスタを用いた不揮発性メモリである半導体装置およびその製造方法に関する。
近年、データの書換えが可能な半導体装置である不揮発性メモリが広く利用されている。このような不揮発性メモリの技術分野においては、高記憶容量化のためメモリセルの微細化、メモリを構成するトランジスタの電気的特性の揺らぎの低減を目的とした技術開発が進められている。不揮発性メモリとして、ＯＮＯ（Oxide/Nitride/Oxide）膜に電荷を蓄積されるＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）型やＳＯＮＯＳ（Silicon Oxide Nitride Oxide Silicon）型といった構造を有するフラッシュメモリがある。さらに、その中に、高記憶容量化を目的に、１つのトランジスタに２以上の電荷蓄積領域を有するフラッシュメモリが開発されている。例えば、特許文献１には、ゲート電極と半導体基板の間に２つの電荷蓄積領域を有するトランジスタが開示されている。このトランジスタはソースとドレインを入れ替えて対称的に動作させる。これより、ソース領域とドレイン領域を区別しない構造を有している。さらに、ビットラインがソース領域およびドレイン領域を兼ねており、半導体基板に埋め込まれた構造となっている。これにより、メモリセルの微細化を図っている。
上記従来技術（従来技術１）の製造方法について図１を用い説明する。左側がコア領域、右側が周辺回路領域を示している。コア領域とはメモリセルが配置される領域であり、周辺回路領域はデコーダや入出力回路等を構成する領域である。
図１（ａ）において、半導体基板１０上にＯＮＯ膜１８として、トンネル酸化膜１２（酸化シリコン膜）、トラップ層１４（窒化シリコン膜）およびトップ酸化膜１６（酸化シリコン膜）を形成する。図１（ｂ）において、フォトレジスト６０をマスクに例えば砒素をイオン注入し、ソース領域およびドレイン領域を含むビットライン６２を形成する。図１（ｃ）においてフォトレジスト６０を除去する。図１（ｄ）において、周辺回路領域のＯＮＯ膜１８を除去し、ゲート酸化膜７０（酸化シリコン膜）を形成する。多結晶シリコンを形成し、所定領域を除去することにより、コア領域においてゲート電極を兼ねるワードライン６８、周辺回路領域おいてゲート電極６９を形成する。その後、周辺回路領域でトランジスタを形成し、層間絶縁膜の形成、配線層の形成、保護膜の形成により、フラッシュメモリが完成する。
従来技術１は、ビットライン６２間の半導体基板１０がチャネルとして機能し、チャネルとワードライン６８の間のＯＮＯ膜１８に電荷を蓄積し、不揮発性メモリとして機能する。電荷蓄積領域はワードライン６８下のビットライン６２間に２箇所形成できる。ビットライン６２を拡散領域で形成しているため金属に比べると高抵抗である。そのため、書き込み消去特性が悪くなる。そこで、ビットライン６２は、ワードライン６８を複数本越える毎に、層間絶縁膜に形成されたコンタクトホールにより配線層と接続している。これより、メモリセルの微細化のためには、ビットライン６２を低抵抗化し、配線層との接続コンタクトホールを減らすことが求められている。
一方、特許文献２には以下の従来技術２が開示されている。従来技術２は、ワードラインと接続したメモリゲートの両側に設けられたコントロールゲートと半導体基板の間にＯＮＯ膜からなる電荷蓄積領域と、ソース領域およびドレイン領域を兼ね半導体基板に埋め込まれたビットラインを有するＭＯＮＯＳ型フラッシュメモリである。そして、ビットラインが高濃度拡散領域と、その両側に設けられた低濃度拡散領域からなっている。その製造方法は、コントロールゲートをマスクにイオン注入により高濃度拡散領域を形成し、コントロールゲートをエッチングした後、イオン注入により低濃度拡散領域を形成している。
米国特許第６０１１７２５号明細書 特開２００４−２５３５７１公報
従来技術１において、メモリセルの微細化を目的にビットライン６２の低抵抗化するためには、ビットライン６２を形成するイオン注入の高エネルギ化や高ドーズ化が好ましい。しかし、ソース領域およびドレイン領域も高エネルギや高ドーズで形成されてしまい、トランジスタのソース・ドレイン耐圧が低下する。また、ビットライン６２形成後の熱処理工程で高濃度拡散領域の不純物が拡散し、トランジスタの電気的特性が揺らいでしまう。さらに、ビットライン６２と配線層を接続するコンタクトホールが合わせずれでビットラインから外れると、ビットライン６２と半導体基板１０の間に接合電流が流れてしまう。
一方、従来技術２においては、高濃度拡散領域と低濃度拡散領域の寸法は、コントロールゲートのサイドエッチング量によって決まるため寸法精度が悪く、トランジスタの特性の揺らぎが大きくなる。さらに、従来技術１のように、ゲート電極と半導体基板の間に２つの電荷蓄積領域を有するトランジスタに用いることはできない。
本発明は、上記課題に鑑み、トランジスタのソース・ドレイン耐圧の向上、電気的特性の揺らぎの抑制若しくはビットラインと半導体基板の接合電流の抑制することが可能な半導体装置とその製造方法を提供することを目的とする。
本発明は、半導体基板上に設けられたゲート電極と、該ゲート電極と前記半導体基板の間に形成され、前記ゲート電極の下に電荷蓄積領域を有するＯＮＯ膜と、前記半導体基板に埋め込まれ、低濃度拡散領域と、該低濃度拡散領域の中心部に形成され前記低濃度拡散領域より不純物濃度が高い高濃度拡散領域と、ソース領域およびドレイン領域を含むビットラインと、を具備する半導体装置である。本発明によれば、ビットラインがＬＤＤ構造を有する。これにより、トランジスタのソース・ドレイン耐圧の低下を防止できる。また、トランジスタの特性の揺らぎを防止できる。さらに、ビットラインと半導体基板間にリーク電流が流れることを防ぐことができる。
本発明は、前記ビットラインは、前記低濃度拡散領域の両側に形成されたポケット注入拡散領域を含む半導体装置とすることができる。本発明によれば、トランジスタのショートチャネル効果を抑制することが可能な半導体装置を提供することができる。
本発明は、前記ＯＮＯ膜は複数の前記電荷蓄積領域を有する半導体装置とすることができる。また、本発明は、前記ビットラインと交差し、前記ゲート電極上で接するワードラインを具備する半導体装置とすることができる。本発明によれば、高記憶容量化が可能な複数の前記電荷蓄積領域を有する半導体装置においても、ビットラインのＬＤＤ構造を採用することができる。
本発明は、前記ゲート電極の側面に側壁を具備する半導体装置とすることができる。本発明によれば、ビットラインのＬＤＤ構造を形成する際生じるトランジスタの特性の揺らぎを防止できる。
本発明は、前記ビットライン上に、ビットラインの長手方向に連続して形成されたシリサイド金属膜を具備する請求項１から５のいずれか一項記載の半導体装置とすることができる。本発明によればビットラインを低抵抗化することができ、メモリセルを微細化することができる。
本発明は、半導体基板上にＯＮＯ膜を形成する工程と、前記ＯＮＯ膜上にマスク層を形成する工程と、前記マスク層をマスクにイオン注入し、前記半導体基板に埋め込まれ、ソース領域およびドレイン領域を兼ねるビットラインを構成する低濃度拡散領域を形成する工程と、前記マスク層および該マスク層の側面に形成された側壁をマスクにイオン注入し、前記低濃度拡散領域より不純物濃度が高く前記ビットラインを構成する高濃度拡散領域を形成する工程と、を具備する半導体装置の製造方法である。本発明によれば、ビットラインがＬＤＤ構造を有する半導体装置を製造することができる。これにより、トランジスタのソース・ドレイン耐圧の低下を防止できる。トランジスタの特性の揺らぎを防止できる。さらに、ビットラインと半導体基板間にリーク電流が流れることを防ぐことができる。
本発明は、前記マスク層をマスクにポケット注入を行い、前記低濃度拡散領域の両側に、ポケット注入拡散領域を形成する半導体装置の製造方法とすることができる。本発明によれば、トランジスタのショートチャネル効果を抑制することが可能な半導体装置の製造方法を提供することができる。
本発明は、前記マスク層は、金属または絶縁膜を含む半導体装置の製造方法とすることができる。本発明によれば、マスク層の側面に側壁を形成することができ、ビットラインのＬＤＤ構造を形成する際生じるトランジスタの特性の揺らぎを防止できる。
本発明は、前記マスク層上に金属層を形成する工程と、前記金属層および前記マスク層をエッチングし、前記金属層を含むワードラインと前記マスク層を含むゲート電極を形成する半導体装置の製造方法である。本発明によれば、マスク層とゲート電極を兼ねるため製造方法を簡略化することができる。
本発明は、前記マスク層および前記側壁をマスクに前記ビットライン上にシリサイド金属膜を形成する工程を具備する半導体装置の製造方法とすることができる。本発明によればビットラインを低抵抗化することができ、メモリセルを微細化することができる。
本発明は、前記シリサイド金属膜上に選択的に樹脂層を形成する工程と、前記マスク層を除去する工程と、を具備し、前記マスク層を除去する工程において、前記樹脂層が前記ＯＮＯ膜中のトラップ層を覆っている半導体装置の製造方法とすることができる。本発明によれば、マスク層を除去する際にトラップ層が除去されることを防ぐことができる。
本発明によれば、トランジスタのソース・ドレイン耐圧の向上、電気的特性の揺らぎの抑制若しくはビットラインと半導体基板の接合電流の抑制することが可能な半導体装置およびその製造方法を提供することができる。
図1は従来技術に係るフラッシュメモリおよび製造方法を示す断面図である。 図２は実施例１に係るフラッシュメモリおよび製造方法を示す断面図（その1）である。 図３は実施例１に係るフラッシュメモリおよび製造方法を示す断面図（その２）である。 図４は実施例１に係るフラッシュメモリおよび製造方法を立体的に示す図および断面図（その１）である。 図５はは実施例１に係るフラッシュメモリおよび製造方法を立体的に示す図および断面図（その２）である。 図６はは実施例１に係るフラッシュメモリおよび製造方法を立体的に示す図および断面図（その３）である。 図７は実施例２に係るフラッシュメモリおよび製造方法を示す断面図（その１）である。 図８は実施例２に係るフラッシュメモリおよび製造方法を示す断面図（その２）である。 図９は実施例２に係るフラッシュメモリおよび製造方法を示す断面図（その３）である。 図１０は実施例２に係るフラッシュメモリおよび製造方法を示す断面図（その４）である。
以下、図面を用い本発明に係る実施例について説明する。
図２から図６を用い実施例１に係るフラッシュメモリおよびその製造方法を説明する。図２および図３はコアを形成するトランジスタのビットライン幅方向の断面を示す図であり、左側がメモリセルのコア領域、右側が周辺回路領域を示している。図４から図６は、斜め上方から観た図および断面図である。
図２（ａ）において、Ｐ型シリコン半導体基板１０（または、半導体基板内に形成されたＰ型半導体領域）上にＯＮＯ膜１８として、トンネル酸化膜１２（酸化シリコン膜）、トラップ層１４（窒化シリコン膜）およびトップ酸化膜１６（酸化シリコン膜）を形成する。トンネル酸化膜１２は例えば熱酸化法、トラップ層１４、トップ酸化膜１６は例えばＣＶＤ法により形成する。周辺回路領域のＯＮＯ膜１８を除去し、ゲート酸化膜７０（酸化シリコン膜）を例えば熱酸化法で形成する。
図２（ｂ）において、全面にゲート電極３１、３８となりマスク層としても機能する第１の多結晶シリコン膜３０を形成する。図２（ｃ）において、ビットライン２８を形成する領域の第１の多結晶シリコン膜３０をエッチングし開口部を形成する。その後、マスク層である第１の多結晶シリコン膜３０をマスクに半導体基板１０に砒素を例えば注入エネルギが３０ｋｅＶ、注入ドーズ量が５×１０１４ｃｍ−２の条件で注入し、その後熱処理することにより低濃度拡散領域２４を形成する。すなわち、ＯＮＯ膜１８上に形成されたマスク層をマスクにイオン注入し、半導体基板１０に埋め込まれソース領域およびドレイン領域を含むビットライン２８を構成する低濃度拡散領域２４を形成する。さらに、ボロンを用いポケット注入を、例えば注入エネルギが３０ｋｅＶ、注入ドーズ量が４×１０１３ｃｍ−２、イオンの入射角度を半導体基板の垂線から１５°の条件で行い、その後熱処理することにより、低濃度拡散領域２４の両側にポケット注入拡散領域２６を形成する。すなわち、マスク層をマスクにポケット注入を行い、低濃度拡散領域２４の幅方向両側に、ポケット注入拡散領域２６を形成する。ポケット注入拡散領域２６を形成することにより、トランジスタのショートチャネル効果を防止することができる。
図２（ｄ）において、第１の多結晶シリコン膜３０上に、膜厚５０ｎｍを有する側壁膜３２を例えば酸化シリコン膜で形成する。図３（ａ）においてエッチングし、第１の多結晶シリコン膜３０のビットライン２８幅方向側面に側壁３３を形成する。側壁３３の幅は側壁膜３２の膜厚によって制御することができる。側壁膜３２の膜厚が１０ｎｍの場合は、側壁３３の幅は約７ｎｍとすることができる。側壁３３は絶縁膜であっても、金属であっても良い。第１の多結晶シリコン膜３０および側壁３３をマスクに半導体基板１０に砒素を、例えば注入エネルギが４０ｋｅＶ、注入ドーズ量が２×１０１５ｃｍ−２の条件で注入し、その後熱処理することにより高濃度拡散領域２２を形成する。すなわち、マスク層およびマスク層の側面に形成された側壁３３をマスクにイオン注入し、低濃度拡散領域２４より不純物濃度が高いビットライン２８を構成する高濃度拡散領域２２を形成する。
図３（ｂ）において、開口部を埋め多結晶シリコン膜３０を覆うように酸化シリコン膜３６を形成する。図３（ｃ）においてＣＭＰ法により平坦化し、酸化シリコン膜３６を第１の多結晶シリコン膜３０の開口部に残存させる。
図４はこのときの立体的な構成を示す図である。図４（ａ）は斜上方から観た図であり、左側がコア領域、右側が周辺回路領域を示す。また、側壁３３、半導体基板１０、ＯＮＯ膜１８は図示していない。図４（ｂ）はＡ−Ａ断面図である。コア領域の半導体基板１０内にビットライン２８が形成されている。半導体基板１０上に、コア領域ではＯＮＯ膜１８が、周辺回路領域ではゲート酸化膜７０が全面に形成されている。ビットライン２８上には酸化シリコン膜３６が形成されている。ビットライン２８以外の領域のＯＮＯ膜１８またはゲート酸化膜７０上に、第１の多結晶シリコン膜３０が形成されている。
図５において、全面に第２の多結晶シリコン膜３４(金属層)を全面に形成する。図５（ａ）は斜上方から観た図であり、左側がコア領域、右側が周辺回路領域を示す図５（ｂ）はビットライン２８の幅方向のＡ−Ａ断面図、図５（ｃ）はビットライン２８領域のビットライン２８の長手方向のＢ−Ｂ断面図、図５（ｄ）はビットライン２８間の領域のビットライン２８の長手方向のＣ−Ｃ断面図である。ビットライン２８領域では、ビットライン２８上にＯＮＯ膜１８があり、その上に酸化シリコン膜３６、第２の多結晶シリコン膜３４（金属層）が積層されている。ビットライン２８間の領域では、ビットライン２８上にＯＮＯ膜１８があり、その上に多結晶シリコン膜３４（マスク層）、第２の多結晶シリコン膜３４（金属層）が積層されている。
図６および図３（ｄ）において、第２の多結晶シリコン膜３４(金属層)および第１の多結晶シリコン膜３０（マスク層）をエッチンングし、ビットライン２８に交差する金属層を含むワードライン３５およびマスク層を含むゲート電極３１を形成する。図６（ａ）は斜上方から観た図であり、左側がコア領域、右側が周辺回路領域を示す。図６（ｂ）はワードライン３５領域のワードライン３５の長手方向のＡ−Ａ断面図、図６（ｃ）はワードライン３５間の領域のワードライン３５の長手方向のＢ−Ｂ断面図である。図６（ｄ）はビットライン２８領域のビットライン２８の長手方向のＣ−Ｃ断面図、図６（ｅ）はビットライン２８間の領域のビットライン２８の長手方向のＤ−Ｄ断面図である。
コア領域においては、ワードライン３５下のビットライン２８上にＯＮＯ膜１８、その上に酸化シリコン膜３６が形成されている。ワードライン３５下のビットライン２８間の領域上にはＯＮＯ膜１８、その上にゲート電極３１が形成されている。ワードライン３５間の領域のビットライン２８上にはＯＮＯ膜１８、その上に酸化シリコン膜３６のみが形成されている。ワードライン３５間の領域のビットライン２８間の領域上にはＯＮＯ膜１８のみが形成されている。周辺回路領域においては、ゲート形成領域のゲート酸化膜７０上に第１の多結晶シリコン膜３０および第２の多結晶シリコン３４からなるゲード電極３８が形成されている。このように、２層の多結晶シリコン膜を同時にエッチングすることにより、コア領域におけるゲート電極３１と、その上で接続するワードライン３５並びに周辺回路領域におけるゲート電極３８を同時に形成している。
その後、周辺回路領域では、周辺回路用のトランジスタを形成する。コンタクトホールを有する層間絶縁膜を形成する。コンタクトホールを介しビットライン２８と接続する配線層を形成する。最後に保護膜を形成し、実施例１に係るフラッシュメモリが完成する。
実施例１においては、半導体基板１０上に設けられたゲート電極３１と、ゲート電極１３と半導体基板１０の間に形成され、ゲート電極３１の下に電荷蓄積領域を有するＯＮＯ膜１８と、半導体基板１０に埋め込まれ、低濃度拡散領域２４と、低濃度拡散領域２４の中心部に形成され低濃度拡散領域２４より不純物濃度が高い高低濃度拡散領域２２と、ソース領域およびドレイン領域を含むビットライン２８と、を具備している。ビットライン２８は、ゲート電極３１からみて高濃度拡散領域２２の内側に低濃度の低濃度拡散領域２４が形成されている。これは、いわゆるＬＤＤ（Lightly Doped Drain）構造である。これにより、ビットライン２８を低抵抗化するため高エネルギ、高ドーズ量のイオン注入で高濃度拡散領域２２を形成した場合であっても、トランジスタのソース・ドレイン耐圧が低下することを防止できる。
さらに、ビットライン２８形成後の熱処理工程によっても、低濃度拡散領域からの不純物の拡散は小さく、トランジスタの特性の揺らぎを防止できる。さらに、配線層と接続するためのコンタクトホールが高濃度拡散領域２２より外れた場合であっても、低濃度拡散領域２４が設けてあるため、半導体基板１０とコンタクトホールが接続することはない。これにより、半導体基板１０とコンタクトホール間に接合電流が流れ、ビットライン２８と半導体基板１０間にリーク電流が流れることを防ぐことができる。
このように、高濃度拡散領域２２の両側に低濃度拡散領域２４が形成できたのは、ビットライン２８を形成する場合のマスク層が金属である第１の多結晶シリコン膜３０であり、第１の多結晶シリコン(ゲート電極)３０の側面に側壁を具備したことによる。従来技術１のように、フォトレジスト６０を用いビットラインを形成すると、フォトレジストは高温に曝すことができないため、その側面に側壁を形成することができない。そのため、高濃度拡散領域２２と低濃度拡散領域２４を別々のフォトレジストをマスクに形成することとなり、高濃度拡散領域２２と低濃度拡散領域２４の重ね寸法を精度良くすることができない。このため、トランジスタの電気的特性の揺らぎが大きくなってしまう。
実施例１においては、側壁３３の形成により、高濃度拡散領域２２と低濃度拡散領域２４を形成している。側壁３３の幅は、側壁層３２の厚さで制御できるため、従来技術２ように、サイドエッチング量で制御するのに比べ、その寸法を制御よく製造することができる。よって、高濃度拡散領域２２と低濃度拡散領域２４寸法の揺らぎによるトランジスタの電気的特性の揺らぎを抑えることができる。
さらに、ゲート電極３１下のＯＮＯ膜１８に２つの電荷蓄積領域を有し、ビットライン２８と交差し、ゲート電極３１上で接するワードライン３５を具備する。これにより、ゲート電極３１下のＯＮＯ膜１８に２つ以上の電荷蓄積領域を有するトランジスタにおいても、ビットライン２８をＬＤＤ構造とすることができる。
実施例１のように、低濃度拡散領域２４を形成するときに、ポケット注入を行い、ポケット注入拡散領域２６を形成することもできる。すなわち、ビットライン２８、低濃度拡散領域２４のビットライン幅方向両側に形成されたポケット注入拡散領域２６を含むことができる。これにより、トランジスタのショートチャネル効果を抑制することができる。さらに、実施例１では、ビットライン２８を形成するマスク層がゲート電極３１となるため、製造工程を削減することができる。
図７から図１０を用い実施例２に係るフラッシュメモリおよびその製造方法について説明する。図７から図１０はコアを形成するトランジスタのビットライン幅方向の断面を示す図であり、左側がメモリセルのコア領域、右側が周辺回路領域を示している。
図７（ａ）において、半導体基板１０上に、実施例１と同様に、トンネル酸化膜１２、トラップ層１４を形成する。トラップ層１４上に保護層１５として酸化シリコン膜を形成する。保護層１５は、製造工程中トラップ層１４を保護するための層である。熱酸化法またはＣＶＤ法により少なくとも１０ｎｍ以上形成する。保護層１５として例えば酸化シリコン膜を用いることにより、保護膜１５の除去が容易であり、除去の際トラップ層１４である窒化シリコン膜との選択性を確保することができる。
図７（ｂ）において、保護層１５上にマスク層４０として窒化シリコン膜を形成する。ここで、マスク層４０層として、例えば窒化シリコン膜を使用することにより、その後のマスク層４０のエッチングが容易であり、エッチングの際保護層１５との選択性を確保することができる。さらに、その後のシルサイド金属膜形成において、表面がシリサイド化することがなく、半導体基板１０表面を選択的にシリサイド化させることができる。
図７（ｃ）において、マスク層４０にビットライン２８を形成するための開口部を形成する。マスク層４０をマスクに半導体基板１０に砒素を、例えば注入エネルギが３０ｋｅＶ、注入ドーズ量が５×１０１４ｃｍ−２の条件で注入し、その後熱処理することにより低濃度拡散領域２４を形成する。さらに、ポケット注入を注入エネルギが３０ｋｅＶ、注入ドーズ量が４×１０１３ｃｍ−２の条件で行い、低濃度拡散領域２４の両側にポケット注入拡散領域２６を形成する。
図７（ｄ）において、マスク層４０上に、膜厚５０ｎｍを有する側壁膜４２を例えば窒化シリコン膜で形成する。側壁層４２としてマスク層４０と同じ窒化シリコン膜を用いことにより、後にマスク層４０と側壁４３の除去を同時に行うことができる。図８（ａ）において側壁膜４２を全面を異方性のドライエッチングし、マスク層４０のビットライン２８幅方向側面に側壁４３を形成する。側壁４３の幅は側壁膜４２の膜厚によって制御することができる。
図８（ｂ）において、マスク層４０および側壁４３をマスクに保護層１５およびトラップ層１４をエッチングする。図８（ｃ）において、マスク層４０および側壁４３をマスクに半導体基板１０に砒素を、例えば注入エネルギが４０ｋｅＶ、注入ドーズ量が２×１０１５ｃｍ−２の条件で注入し、その後熱処理することにより高濃度拡散領域２２を形成する。このようにイオン注入のスルー膜をトンネル酸化膜１２のみとすることにより、実施例１のようにスルー膜をＯＮＯ膜１８とするのに比べイオン注入エネルギを小さくすることができる。これにより、イオン注入されるの不純物の横方向の拡がりを小さくすることができる。この結果、さらに微細なビットライン２８を形成することができる。
図８（ｄ）において、マスク層４０および側壁４３をマスクにトンネル酸化膜１２をエッチングする。マスク層４０および側壁４３をマスクに、ビットライン２８表面にシリサイド金属膜５０を形成する。シリサイド金属膜５０の形成は、例えば、コバルトやチタンをスパッタ法により全面に形成し、熱処理することにより形成する。ビットライン２８上に、ビットライン２８の長手方向に連続して形成されたシリサイド金属膜５０を形成することにより、ビットライン２８の低抵抗化を図ることができる。
図９（ａ）において、マスク層４０を覆うように、樹脂を塗布し樹脂層５２を形成する。樹脂としては、例えばＨＳＱ（hydrogen-silsesquioxane）を用いる。図９（ｂ）において、樹脂層５２の一部を例えばアッシング法で除去し、側壁４３の間のシリサイド金属膜上に樹脂層５２を残存させる。すなわち、シリサイド金属膜上に選択的に樹脂層５２を形成する。ここで、樹脂層５２はトラップ層１４の側面を覆っていることが好ましい。マスク層４０および側壁４３を例えば熱燐酸により除去する。このとき、窒化シリコン膜であるトラップ層１４の側面が樹脂層５２により保護されているため、トラップ層１４が除去されることなく、容易にマスク層４０および側壁４３を除去することが可能となる。
図９（ｄ）において、樹脂層５２を除去し、保護層１５を除去する。図１０（ａ）において、トラップ層１４表面およびシリサイド金属膜５０の表面に、トップ酸化膜１６として酸化シリコン膜を、例えばＣＶＤ法で形成する。このとき、形成温度はシリサイド金属膜５０の酸化を防止する温度、例えば８００℃以下とすることが好ましい。これにより、トンネル酸化膜１２、トラップ層１４およびトップ酸化膜１６を有するＯＮＯ膜１８が形成される。トップ酸化膜１６が、イオン注入に曝されていない良好な膜質であるため、シリサイド金属膜５０とワードライン５８間の良好な絶縁特性が得られる。
最後に、図１０（ｂ）おいて、周辺回路領域のＯＮＯ膜１８を除去し、ゲート酸化膜６０を形成する。多結晶シリコン膜を堆積させ、所定の領域をエッチングすることにより、コア領域に、ゲート電極を兼ねるワードライン５８を形成する。その後、周辺回路領域では、周辺回路用のトランジスタを形成する。さらに、コンタクトホールを有する層間絶縁膜を形成する。コンタクトホールを介しビットライン２８と接続する配線層を形成する。最後に保護膜を形成し、実施例２に係るフラッシュメモリが完成する。
実施例２においては、実施例１と同様に、ビットライン２８がＬＤＤ構造を有する。これにより、トランジスタのソース・ドレイン耐圧の低下を防止できる。トランジスタの特性の揺らぎを防止できる。また、コンタクトホールが高濃度拡散領域２２から外れた場合であっても、ビットライン２８と半導体基板１０間にリーク電流が流れることを防ぐことができる。さらに、マスク層４０は絶縁膜である窒化シリコン膜であり、その側面に側壁４３を形成することができるため、トランジスタの電気的特性の揺らぎを小さくできる。
さらに、ポケット注入により、トランジスタのショートチャネル効果を抑制することができる。さらに、実施例２においては、マスク層３０として、窒化シリコン膜を使用しているため、ビットライン２８上に選択的にシリサイド膜５０を形成することができる。これにより、ビットラインを低抵抗化でき、メモリセルを微細化することが可能となる。
以上、本発明の好ましい実施形態について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

Claims (12)

  1. 半導体基板上に設けられたゲート電極と、
    該ゲート電極と前記半導体基板の間に形成され、前記ゲート電極の下に電荷蓄積領域を有するＯＮＯ膜と、
    前記半導体基板に埋め込まれ、低濃度拡散領域と、該低濃度拡散領域の中心部に形成され前記低濃度拡散領域より不純物濃度が高い高濃度拡散領域と、ソース領域およびドレイン領域を含むビットラインと、
    を具備する半導体装置。
  2. 前記ビットラインは、前記低濃度拡散領域の両側に形成されたポケット注入拡散領域を含む請求項１記載の半導体装置
  3. 前記ＯＮＯ膜は複数の前記電荷蓄積領域を有する請求項１または２記載の半導体装置。
  4. 前記ビットラインと交差し、前記ゲート電極上で接するワードラインを具備する請求項１から３のいずれか一項記載の半導体装置。
  5. 前記ゲート電極の側面に側壁を具備する請求項４記載の半導体装置。
  6. 前記ビットライン上に、ビットラインの長手方向に連続して形成されたシリサイド金属膜を具備する請求項１から５のいずれか一項記載の半導体装置。
  7. 半導体基板上にＯＮＯ膜を形成する工程と、
    前記ＯＮＯ膜上にマスク層を形成する工程と、
    前記マスク層をマスクにイオン注入し、前記半導体基板に埋め込まれ、ソース領域およびドレイン領域を含むビットラインを構成する低濃度拡散領域を形成する工程と、
    前記マスク層および該マスク層の側面に形成された側壁をマスクにイオン注入し、前記低濃度拡散領域より不純物濃度が高く前記ビットラインを構成する高濃度拡散領域を形成する工程と、を具備する半導体装置の製造方法。
  8. 前記マスク層をマスクにポケット注入を行い、前記低濃度拡散領域の両側に、ポケット注入拡散領域を形成する請求項７記載の半導体装置の製造方法。
  9. 前記マスク層は、金属または絶縁膜を含む請求項７または８記載の半導体装置の製造方法。
  10. 前記マスク層上に金属層を形成する工程と、
    前記金属層および前記マスク層をエッチングし、前記金属層を含むワードラインと前記マスク層を含むゲート電極を形成する工程と、を具備する請求項７または８記載の半導体装置の製造方法。
  11. 前記マスク層および前記側壁をマスクに前記ビットライン上にシリサイド金属膜を形成する工程を具備する請求項７または８記載の半導体装置の製造方法。
  12. 前記シリサイド金属膜上に選択的に樹脂層を形成する工程と、
    前記マスク層を除去する工程と、を具備し、
    前記マスク層を除去する工程において、前記樹脂層が前記ＯＮＯ膜中のトラップ層を覆っている請求項１１記載の半導体装置の製造方法。

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