JP4051175B2 - 不揮発性半導体メモリ装置および製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 167
- 238000004519 manufacturing process Methods 0.000 title claims description 70
- 238000009792 diffusion process Methods 0.000 claims description 172
- 239000010410 layer Substances 0.000 claims description 104
- 229910021332 silicide Inorganic materials 0.000 claims description 103
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 103
- 239000000758 substrate Substances 0.000 claims description 77
- 230000002093 peripheral effect Effects 0.000 claims description 69
- 238000000034 method Methods 0.000 claims description 62
- 239000011229 interlayer Substances 0.000 claims description 47
- 238000002955 isolation Methods 0.000 claims description 27
- 238000003860 storage Methods 0.000 claims description 16
- 239000002184 metal Substances 0.000 claims description 15
- 229910052751 metal Inorganic materials 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 11
- 150000004767 nitrides Chemical class 0.000 claims description 11
- 238000000059 patterning Methods 0.000 claims description 11
- 239000010408 film Substances 0.000 description 263
- 238000005468 ion implantation Methods 0.000 description 23
- 238000001312 dry etching Methods 0.000 description 16
- 239000012535 impurity Substances 0.000 description 16
- 230000015572 biosynthetic process Effects 0.000 description 14
- 229910021417 amorphous silicon Inorganic materials 0.000 description 11
- 238000010586 diagram Methods 0.000 description 11
- 230000003647 oxidation Effects 0.000 description 10
- 238000007254 oxidation reaction Methods 0.000 description 10
- 229910019001 CoSi Inorganic materials 0.000 description 8
- 230000001133 acceleration Effects 0.000 description 7
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 6
- 239000002784 hot electron Substances 0.000 description 5
- 238000009413 insulation Methods 0.000 description 5
- 230000010354 integration Effects 0.000 description 4
- 238000010306 acid treatment Methods 0.000 description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000003870 refractory metal Substances 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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Description
【０００１】
【発明の属する技術分野】
本発明は一般に半導体装置に係り、特に不揮発性半導体メモリおよびその製造方法に関する。
【０００２】
フラッシュメモリはＤＲＡＭと同様な高集積化に適した簡単な素子構造を有する不揮発性半導体メモリであり、コンピュータや携帯電話を含む様々な情報処理装置に広く使われている。フラッシュメモリでは、一般にフローティングゲートを使って情報を電荷の形で保持することが行われる。
【０００３】
一方、最近ではＭＯＳトランジスタのゲート絶縁膜にＯＮＯ構造を有する絶縁膜を使ったＭＯＮＯＳ（metal-oxide-nitride-oxide-semiconductor）構造あるいはＳＯＮＯＳ（semiconductor-oxide-nitride-oxide-semiconductor）構造を有し、かかるＯＮＯゲート絶縁膜中に情報を電荷の形で保持する不揮発性半導体メモリが提案されている。かかるＭＯＮＯＳ構造あるいはＳＯＮＯＳ構造の不揮発性半導体メモリでは、ゲート絶縁膜中への電荷の注入をソース側から、あるいはドレイン側から行うことにより、多値情報の保持が可能である。
【０００４】
【従来の技術】
図１は、従来のＳＯＮＯＳ構造を有するＮＯＲ／ＡＮＤ型不揮発性半導体メモリ１０の回路構成を示す図である。
【０００５】
図１を参照するに、前記不揮発性半導体メモリ１０はＯＮＯ構造のゲート絶縁膜を有する複数のメモリセルトランジスタＭ11〜Ｍmmを行列状に配列したメモリセルアレイＭを有し、前記メモリセルアレイＭ中において行方向に配列した一群のメモリセルトランジスタは、各々のゲート電極において前記メモリセルアレイＭ中を行方向に延在するワードラインＷＬｎ，ＷＬｎ＋１，ＷＬｎ＋２，ＷＬｎ＋３・・・のいずれかに共通に接続されている。さらに列方向に配列した一群のメモリセルトランジスタは、ソース拡散領域よびドレイン拡散領域において、前記メモリセルアレイＭ中を列方向に延在するデータビットラインＤＢＬｈ，ＤＢＬｈ＋１，ＤＢＬｈ＋２，ＤＢＬｈ＋３，ＤＢＬｈ＋４・・・のいずれかに共通に接続されている。
【０００６】
さらに前記不揮発性半導体メモリ１０は選択ゲートラインＳＧ１，２，３，４、・・・を有し、前記データビットラインＤＢＬｈ，ＤＢＬｈ＋２は前記選択ゲートラインＳＧ１，ＳＧ２に接続された選択トランジスタＴ１，Ｔ２を介して対応するメインビットラインＭＢＬｈに、また前記データビットラインＤＢＬｈ＋１，ＤＢＬｈ＋３は前記選択ゲートラインＳＧ３，ＳＧ４に接続された選択トランジスタＴ３，Ｔ４を介して対応するメインビットラインＭＢＬｈ＋１に接続される。
【０００７】
かかる構成においては、情報は前記メモリセルトランジスタＭ11，Ｍ12，・・・のソース領域あるいはドレイン領域から、ＯＮＯ構造を有するゲート絶縁膜中にチャネルホットエレクトロンの形で注入され、保持される。
【０００８】
図２は、前記メモリセルアレイＭ中において前記メモリセルトランジスタＭ11，Ｍ12，・・・を構成するトランジスタ２０の構成を示す。
【０００９】
図２を参照するに、前記トランジスタ２０はＳｉ基板２１上に構成されており、前記Ｓｉ基板２１中には埋め込み拡散領域２１Ａ，２１Ｂが、それぞれソース領域およびドレイン領域として形成されている。さらに前記基板２１の表面は酸化膜２２ａ、窒化膜２２ｂおよび酸化膜２２ｃを積層した構造のＯＮＯ膜２２により覆われており、前記ＯＮＯ膜２２上にはポリシリコンゲート電極２３が形成されている。
【００１０】
図３（Ａ），（Ｂ）は、図２のメモリセルトランジスタにおける書き込み動作および消去動作をそれぞれ示す図である。
【００１１】
図３（Ａ）を参照するに、情報の書き込み時には前記ソース領域２１Ａが接地され前記ドレイン領域２１Ｂに大きな正電圧＋Ｖwが、また前記ゲート電極２３に大きな正電圧＋ＶG1が印加される。その結果チャネル領域のドレイン端での電子の加速によりチャネル中にホットエレクトロンが生じ、このようにして形成されたホットエレクトロンが前記ＯＮＯ膜２２中に注入される。注入されたホットエレクトロンは、前記ＯＮＯ膜２２中、前記ドレイン端近傍の部分に保持される。前記ドレイン領域２１Ｂとソース領域２１Ａに印加される駆動電圧を入れ替えることで、同様なホットエレクトロンの注入を、前記ＯＮＯ膜のソース端近傍において行うことも可能であり、その結果図２のメモリセルトランジスタ２０では図１に示した１セル２ビット書き込みが可能になる。
【００１２】
一方書き込まれた情報を消去する際には、図３（Ｂ）に示すようにドレイン領域２１Ｂに大きな正電圧＋Ｖeを印加し、さらに前記ゲート電極２３に大きな負電圧−ＶG2を印加することにより、前記ドレイン領域２１Ｂから前記ＯＮＯ膜２２へホールを注入し、前記ＯＮＯ膜２２中、ドレイン端近傍領域に蓄積されていた電荷を消滅させる。電子がＯＮＯ膜２２中のソース端近傍領域に蓄積されている場合には、前記ホール注入をソース領域２１Ａから行えばよい。
【００１３】
さらに前記ＯＮＯ膜２２のドレイン端近傍領域に書き込まれた情報を読み出す場合には、図４（Ａ）に示すように前記ゲート電極２３に所定のゲート電圧Ｖgを印加し、前記ドレイン領域２１Ｂを接地、ソース領域２１Ａに読み出し電圧Ｖrを印加する。その結果、前記ＯＮＯ膜２２のドレイン端近傍領域に電子が蓄積されていない場合には前記Ｓｉ基板２１中を前記ゲート電極２３直下に形成されたチャネルを通ってキャリアが前記ドレイン領域２１Ｂからソース領域２１Ａに流れることが可能であり、前記メモリセルトランジスタ２０は導通するのに対し、前記ＯＮＯ膜２２のドレイン端近傍領域に電子が蓄積されている場合には、前記ゲート電極２３直下のチャネルが前記ドレイン端において遮断され、前記トランジスタ２０は導通しない。一方、前記ＯＮＯ膜２２のソース端近傍領域に書き込まれた情報を読み出す場合には、図４（Ａ），（Ｂ）において前記ソース領域２１Ａを接地し、前記ドレイン領域２１Ｂに読み出し電圧Ｖrを印加すればよい。
【００１４】
図５（Ａ）〜（Ｄ）．図６（Ａ）〜（Ｃ），図７（Ａ）〜（Ｄ），図８（Ａ）〜（Ｃ），図９（Ａ）〜（Ｄ），図１０（Ａ）〜（Ｃ）は、前記メモリセルトランジスタ２０を使った不揮発性半導体メモリ１０の製造工程を示す。
【００１５】
図５（Ａ）〜（Ｄ）を参照するに、図５（Ａ）は平面図、図５（Ｂ）は図５（Ａ）中、ラインＸ1−Ｘ1’に沿った断面図を、図５（Ｃ）は図５（Ａ）中、ラインＸ２−Ｘ２’に沿った断面図を、さらに図５（Ｄ）は図５（Ａ）中、ラインＸ３−Ｘ３’に沿った断面図を示す。
【００１６】
図５（Ａ）〜（Ｄ）を参照するに、Ｓｉ基板２１上には活性領域を画成するようにフィールド酸化膜２１Ｆが９００〜１０００°Ｃでの熱酸化工程により２００〜５００ｎｍの厚さに形成され、さらに前記活性領域上に前記ＯＮＯ膜２２を形成する。より具体的には、前記活性領域において露出されたＳｉ基板２１の表面を８００〜１１００°Ｃで熱酸化すことにより前記酸化膜２２ａを５〜１０ｎｍの厚さに形成し、さらに前記酸化膜２２ａ上に６００〜８００°ＣでＣＶＤ工程を行うことにより前記窒化膜２２ｂを１２〜１６ｎｍの厚さに堆積し、さらに前記窒化膜２２ｂ上に前記酸化膜２２ｃを１０００〜１１００°Ｃでのウェット酸化工程により、５〜１０ｎｍの厚さに形成する。
【００１７】
図５（Ａ）の工程では、さらにこのように形成されたＯＮＯ膜２２上にデータビットラインＤＢＬの各々に対応した開口部を有するレジストパターンＲ１が形成され、さらに前記レジスト開口部を介して前記Ｓｉ基板２１中にＡｓ+を５０〜９０ｋｅＶの加速電圧下、２×１０15〜５×１０15ｃｍ-2のドーズでイオン注入することにより、前記Ｓｉ基板２１中には前記データビットラインＤＢＬに対応したｎ型拡散領域２１Ｄが多数、互いに平行に形成される。以下では前記ｎ型拡散領域２１Ｄをビットライン拡散領域と記す。
【００１８】
図５（Ａ）〜（Ｄ）の段階では、図５（Ｂ）〜（Ｄ）の断面図は同一の構造を示す。
【００１９】
図６（Ａ）は図５（Ａ）中、ラインＹ−Ｙ’に沿った断面図を、図６（Ｂ）は前記不揮発性半導体メモリ１０で使われるｎチャネル型周辺トランジスタの断面図を、さらに図６（Ｃ）は前記不揮発性半導体メモリ１０で使われるｐチャネル形周辺トランジスタの断面図を示す。
【００２０】
図６（Ａ）を参照するに、前記ビットライン拡散領域２１Ｄは前記フィールド酸化膜２１Ｆにより画成された活性領域内を、前記データビットラインＤＢＬの延在方向に連続的に延在するのがわかる。一方図６（Ｂ），（Ｃ）よりわかるように、前記ｐチャネル周辺トランジスタ形成領域あるいはｎチャネル周辺トランジスタ形成領域は、図５（Ａ）の時点では前記レジストパターンＲ１により覆われており、基板中へのイオン注入はなされない。
【００２１】
次に図７（Ａ）〜（Ｄ）の工程において前記レジストパターンＲ１は除去され、前記Ｓｉ基板２１上には図１のワードラインＷＬに対応して複数のポリシリコンゲート電極パターン２３（以下ワードライン電極２３と記す）が前記拡散領域２１Ｄの延在方向に略直交する方向に形成される。さらに前記ワードライン電極２３をマスクに、前記Ｓｉ基板２１中にＢを５０〜８０ｅＶの加速電圧下、３×１０12〜１×１０13ｃｍ-2のドーズ量でイオン注入し、図７（Ｂ）あるいは図７（Ｄ）に示すように前記ビットライン拡散領域２１Ｄの間にチャネルストップ拡散領域２１ｄを形成する。ただし図７（Ａ）は前記不揮発性半導体メモリ１０の平面図を、また図７（Ｂ）〜（Ｄ）は、図７（Ａ）中ラインＸ１−Ｘ１’，ラインＸ２−Ｘ２’，ラインＸ２−Ｘ３’に沿った断面図を示す。かかるチャネルストップ拡散領域２１ｄは図７（Ｃ）に示すように前記ワードライン電極２３の直下には形成されていない。図７（Ｂ），（Ｃ）では、前記チャネルストップ拡散領域２１ｄは前記ビットライン拡散領域２１Ｄ中にも形成されているが、濃度が二桁小さいため、図示は省略している。
【００２２】
図８（Ａ）は図７（Ａ）中、ラインＹ−Ｙ’に沿った断面図を示す。
【００２３】
図８（Ａ）を参照するに、前記ＯＮＯ膜２２上には前記複数のワードライン電極２３が等間隔で繰り返し形成されているのがわかる。また前記Ｂのイオン注入の結果、前記拡散領域２１Ｄの端にチャネルストップ拡散領域２１ｄが形成されている。
【００２４】
ところで図７（Ａ）の工程では、前記レジストパターンＲ１の除去の後、前記ワードライン電極２３の形成に先立って周辺トランジスタの形成領域において前記ＯＮＯ膜２２がマスクプロセスにより除去され、さらに８００〜１１００°Ｃの熱酸化工程を行うことにより、熱酸化膜２２oxが図８（Ｂ），（Ｃ）に示すように、典型的には５〜１５ｎｍの厚さに形成される。かかる熱酸化工程を行っても、前記メモリセル領域Ｍにおいては既に前記ＯＮＯ膜２２が形成されているため、新たな酸化膜の形成は実質的に生じない。
【００２５】
さらに図８（Ｂ），（Ｃ）に示すように、このようにして形成された熱酸化膜２２ox上にはゲート電極２３Ｇ1，２３Ｇ2が、前記ワードライン電極２３と同時に形成される。
【００２６】
このようにして形成された不揮発性半導体メモリ１０ではデータビットラインＤＢＬが拡散領域２１Ｄにより形成されているため、ビットラインの抵抗を低減すべく、図９（Ａ）〜（Ｄ）に示すように前記データビットラインＤＢＬに対応して前記拡散領域２１Ｄ上をこれに平行に延在する配線パターン２４Ｍを形成する。ただし図９（Ａ）は前記不揮発性半導体メモリ１０の平面図を、また図９（Ｂ）〜（Ｄ）は、図９（Ａ）中ラインＸ１−Ｘ１’，Ｘ２−Ｘ２’，Ｘ３−Ｘ３’に沿った断面図を示す。
【００２７】
図９（Ｂ）〜（Ｄ）を参照するに、前記Ｓｉ基板２１上には前記ワードライン電極２３を覆うように層間絶縁膜２５が形成されており、これにドライエッチングにより前記拡散領域２１Ｄを露出するように形成したコンタクトホール２５Ａを介して、前記層間絶縁膜２５上に形成された前記メタル配線パターン２４Ｍを、前記拡散領域２１Ｄにコンタクトさせる。
【００２８】
また図９（Ａ）および（Ｃ）に示すように、前記層間絶縁膜２５上には前記ワードライン電極２３を露出するコンタクトホール２５Ｂが形成されており、前記層間絶縁膜２５上に形成されたメタル配線パターン２４Ｎが前記コンタクトホール２５Ｂを介して、各々のワードライン電極２３に接続される。
【００２９】
図１０（Ａ）は図９（Ａ）のラインＹ−Ｙ’に沿った断面図を示す。
【００３０】
図１０（Ａ）を参照するに、前記各々のワードライン電極２３はサイドウォール絶縁膜２３Ｓを有し、延在方向上の複数の位置においてコンタクトホール２５Ａを介して前記拡散領域２１Ｄにコンタクトする。かかるサイドウォール絶縁膜２３Ｓは、前記Ｓｉ基板２３上に絶縁膜を前記ワードライン電極２３を覆うように堆積し、さらに基板主面に垂直に作用する異方性エッチングによりエッチバックを行うことにより形成される。
【００３１】
一方、前記ｎチャネルおよびｐチャネル周辺トランジスタの形成領域においては、図８（Ｂ），（Ｃ）の構造を形成した後レジスト膜（図示せず）で覆い、さらに図１０（Ｂ）の工程において前記レジスト膜中にレジスト開口部を形成し、かかるレジスト開口部を介してｎ型ドーパントをイオン注入し、ｎ-型ＬＤＤ領域２１lnを前記Ｓｉ基板２１中、前記ゲート電極２３Ｇ1の両側に形成する。
【００３２】
次に前記レジスト膜を除去し、図１０（Ｃ）の工程において別のレジスト膜（図示せず）を形成し、レジスト開口部を介してｐ型ドーパントをイオン注入することにより、前記ゲート電極２３Ｇ2の両側にｐ-型ＬＤＤ領域２１lpを形成する。
さらに前記別のレジスト膜を除去した後、前記ゲート電極２３Ｇ1，２３Ｇ2の側壁に側壁絶縁膜を、前記ワードライン電極２３のサイドウォール絶縁膜２３Ｓと同時に形成し、さらにそれぞれのレジストプロセスおよびイオン注入工程により、図１０（Ｂ）のｎチャネル周辺トランジスタでは前記ゲート電極２３Ｇ1のサイドウォール絶縁膜外側にｎ+型の拡散領域２１ｎを、また図１０（Ｃ）のｐチャネル周辺トランジスタでは前記ゲート電極２３Ｇ2のサイドウォール絶縁膜外側にｐ+型の拡散領域２１ｐを形成する。
【００３３】
図１０（Ｂ），（Ｃ）において前記拡散領域２１ｎあるいは２１ｐは前記ゲート電極２３Ｇ1および２３Ｇ2を覆うように前記Ｓｉ基板２１上に形成された前記層間絶縁膜２５中に形成されたコンタクトホール２５Ｃ，２５Ｄにより露出され、かかるコンタクトホールを介して、前記層間絶縁膜２５上に形成されたメタル配線パターン２４Ｗが前記拡散領域２１ｎと、またメタル配線パターン２４Ｖが前記拡散領域２１ｐとコンタクトする。
【００３４】
【発明が解決しようとする課題】
ところで、このような従来の不揮発性半導体メモリ１０においても他の高速半導体装置と同様な高速動作に対する厳しい要求が存在し、このため前記ワードライン電極２３あるいはゲート電極２３Ｇ1，２３Ｇ2の表面、さらに拡散領域２１Ｄあるいは２１ｎ，２１ｐの表面コンタクト抵抗をできるだけ低減する必要が生じている。
【００３５】
従来より、かかるコンタクト抵抗の低減のために、Ｓｉ領域の表面にＷやＴｉ等の耐熱金属層を堆積し、Ｓｉ領域と反応させて低抵抗シリサイド層を形成するいわゆる自己整合シリサイド技術が提案されている。かかる自己整合シリサイド技術では、ゲート電極や拡散領域などのＳｉ領域が低抵抗シリサイドにより覆われるため寄生抵抗が減少し、優れた動作速度が得られる。
【００３６】
一方従来の自己整合シリサイド技術では、コンタクトを形成する際にはシリサイド層表面の酸化膜を除去してコンタクト抵抗を低減する前処理が必要である。例えば層間絶縁膜で覆われた拡散領域に、層間絶縁膜上のメタル配線パターンをコンタクトホールを介して接続しようとする場合には、前記コンタクトホールにおいて拡散領域表面の酸化膜除去前処理が行われる。その際かかる前処理をウェットエッチングで行うとシリサイド膜もエッチングされてしまうため、前記酸化膜除去前処理はドライエッチングにより行う必要がある。一方、ドライエッチング工程はＳｉ領域あるいはＳｉ基板もエッチングしてしまうため、ドライエッチング工程により前記酸化膜除去前処理を行う場合には、露出される表面に確実にシリサイド膜を形成しておく必要がある。シリサイド膜が形成されていない領域にかかるドライエッチング工程を行った場合には、前記シリサイド膜の下のＳｉ領域が侵食されてしまう。そこで、先に説明した不揮発性半導体メモリ１０においても、自己整合シリサイド技術を使って動作速度の向上を図る場合には、このような自己整合シリサイド層をワードライン電極２３やゲート電極２３Ｇ1，２３Ｇ2、さらに拡散領域２１Ｄや２１ｎ，２１ｐ表面のうち、少なくともコンタクト領域には確実に形成されている必要がある。
【００３７】
図１１（Ａ）〜（Ｄ）および図１２（Ａ）〜（Ｃ）は、前記不揮発性半導体メモリ１０に対して自己整合シリサイド工程を適用した場合の一つの考えられる例を示す。ただし図１０（Ａ）〜（Ｄ）と同様に図１１（Ａ）は平面図、図１１（Ｂ）〜（Ｄ）はそれぞれ断面Ｘ１−Ｘ１’，Ｘ２−Ｘ２’およびＸ３−Ｘ３’に沿った断面図である。
【００３８】
図１１（Ａ）〜（Ｄ）の例では、図１１（Ａ），（Ｂ），（Ｄ）に示すように前記Ｓｉ基板２１の表面にシリサイド層２６が形成されており、前記層間絶縁膜２５中のコンタクトホール２５Ａはかかるシリサイド層２６を露出するように形成されている。また前記シリサイド層２６は前記ワードライン電極２３上にも形成されている。さらに図１２（Ａ）にも示すように、前記シリサイド層２６は前記基板２１の表面に、前記ビットライン拡散領域２１Ｄに沿って、前記ワードライン電極２３が形成されている部分を除いて形成されている。さらに図１２（Ｂ），（Ｃ）よりわかるように前記ｎ+型拡散領域２１ｎおよびｐ+型拡散領域２１ｐの表面にも前記シリサイド層２６は形成されている。
【００３９】
かかるシリサイド層２６は、図７（Ａ）〜（Ｄ）および図８（Ａ）〜（Ｃ）の工程において、前記ワードライン電極２３およびゲート電極２３Ｇ1，２３Ｇ2を自己整合マスクとして使い、前記ＯＮＯ膜２２を熱リン酸処理およびＨＦ処理により除去した後、Ｗなどの高融点金属層を堆積し、下地のＳｉと反応させることにより形成される。特に図１２（Ｂ），（Ｃ）に示すように周辺トランジスタの拡散領域表面に前記シリサイド層２６を形成することにより、これら特に高速動作を要求される半導体装置のコンタクト抵抗が低減され、コンタクト抵抗に起因する信号遅延が軽減される。
【００４０】
図１１（Ａ）〜（Ｄ）および図１２（Ａ）〜（Ｃ）の構造では、特に図１１（Ｂ）あるいは図１２（Ａ）に示すように前記層間絶縁膜２５中に形成されたコンタクトホール２５Ａに対応してシリサイド層２６が形成されていことが非常に重要である。先にも説明したように、かかるコンタクトホール２５Ａおよび図１２（Ｂ），（Ｃ）のコンタクトホール２５Ｃ，２５Ｄにおいては、コンタクト抵抗を低減すべく酸化膜除去を前記シリサイド層２６が侵食されないようにドライエッチングが施されるが、その際仮にこれらの領域にシリサイド層２６が形成されていなかったとすると、ドライエッチングは拡散領域２１Ｄ中まで侵入し、その挙句Ｓｉ基板２１まで達してしまい、その結果所望の素子特性が得られなくなってしまう。
【００４１】
しかし図１１（Ａ）〜（Ｄ）の構成は、特に図１１（Ｂ）の断面図に示すように、隣接する拡散領域２１Ｄが図中に＊で示したように前記シリサイド層２６により短絡されてしまう致命的な問題点を有する。図１１（Ｂ）〜（Ｄ）の断面においては隣接する拡散領域２１Ｄ間の導通は素子動作に対応して生じる必要があり、この部分が短絡すると、フラッシュメモリは動作しない。一方、先にも説明したように、前記コンタクトホール２５Ａの下にはシリサイド層２６が不可欠である。
【００４２】
図１３（Ａ）〜（Ｄ）および図１４（Ａ）〜（Ｃ）は前記問題点を克服するために考えられる構成例を示す。
【００４３】
最初に図１４（Ａ）を参照するに、例示した構造では図１４（Ｂ），（Ｃ）の周辺トランジスタにおいてゲート電極２３Ｇ1，２３Ｇ2にサイドウォール絶縁膜２３Ｗ1，２３Ｗ2を絶縁膜２３Ｗの堆積およびエッチバックにより形成する際に、前記メモリセル領域Ｍにおいてのみ、前記ワードライン電極２３上に堆積した前記絶縁膜２３Ｗはレジストパターンにより、そのまま残す。
【００４４】
さらに図１３（Ｂ）、（Ｃ）に示すように前記絶縁膜２３Ｗ中に前記コンタクトホール２５Ａに対応して開口部２３ＷＡを、また前記コンタクトホール２５Ｂに対応して開口部２３ＷＢを形成し、かかる開口部２３Ａに対応して前記ビットライン拡散領域２１Ｄ上にシリサイド層２６を、また開口部２３Ｂに対応してワードライン電極２３上にシリサイド層２６を形成している。
【００４５】
かかる構成によれば、隣接するビットライン拡散領域２４Ｄの間に前記絶縁膜２３Ｗが介在するためビットライン拡散領域２４Ｄ相互を短絡するシリサイド層２６は形成されない。
【００４６】
しかし、このようなシリサイド層２６をメモリセルアレイＭ中において前記絶縁膜２３Ｗ中の開口部２３ＷＡ，２３ＷＢにのみ形成する構成では、必然的に前記開口部２３ＷＡ，２３ＷＢのパターニングが必要になるが、パターニング工程ではパターニング精度に限界があり、このため不揮発性半導体メモリ１０を高い集積密度で形成しようとしても限界が生じてしまう。先にも説明したように、ドライエッチングによる自然酸化膜除去工程に関連して、前記コンタクトホール２５Ａ，２５Ｂの直下には確実にシリサイド層２６が形成されている必要がある。
【００４７】
そこで本発明は上記の課題を解決した新規で有用は不揮発性半導体装置およびその製造方法を提供することを概括的課題とする。
【００４８】
本発明のより具体的な課題は、コンタクト領域に自己整合的に形成されたシリサイド層を有すし、拡散領域間の短絡を確実に回避できるＳＯＮＯＳ型あるいはＭＯＮＯＳ型の不揮発性半導体装置、およびその製造方法を提供することにある。
【００４９】
【課題を解決するための手段】
本発明は上記の課題を、素子分離絶縁膜膜パターンにより画成された活性領域を有する半導体基板と、前記活性領域中において、相互に離間して各々第１の方向に延在する複数の拡散領域と、前記活性領域上において前記第１の方向に対して交差する第２の方向に延在するワードライン電極と、前記活性領域上に、前記ワードライン電極に対応して前記活性領域表面と前記ワードライン電極との間に介在するように形成された、酸化膜上に窒化膜と酸化膜とを順次積層した積層構造を有する電荷蓄積絶縁膜と、前記半導体基板上に前記活性領域および前記ワードライン電極を覆うように形成された層間絶縁膜と、前記層間絶縁膜上に、各々前記複数の拡散領域に対応して前記第１の方向に延在する複数のビットライン電極パターンとよりなり、前記複数のビットライン電極パターンの各々は、対応する拡散領域と前記層間絶縁膜中に形成されたコンタクトホールを介してコンタクトする不揮発性半導体メモリ装置において、前記素子分離絶縁膜パターンは、前記複数の拡散領域の各々の延在部に対応して前記基板表面を露出する開口部を有し、前記複数の拡散領域の各々は、前記延在部が前記対応する開口部中に延在し、前記複数の拡散領域の各々は、前記開口部において表面にシリサイド膜を担持し、前記コンタクトホールは、前記開口部に対応して前記シリサイド膜を露出するように形成されていることを特徴とする不揮発性半導体メモリ装置により、解決する。
【００５０】
本発明によれば、不揮発性半導体メモリの周辺回路部を構成するＭＯＳトランジスタのゲート電極およびソース／ドレイン拡散領域表面に低抵抗シリサイド層を形成する際に、前記不揮発性半導体メモリのメモリセル領域においても、前記メモリセル領域中に素子分離絶縁膜により画成された活性領域から前記活性領域外まで延在し、コンタクトホールを介して層間絶縁膜上のビットライン電極パターンに接続される部分に自己整合プロセスによりシリサイド層を確実に形成することができる。その結果、前記周辺回路領域において、かかるシリサイド層を形成されたＭＯＳトランジスタに層間絶縁膜中のコンタクトホールを介して配線パターンを接続しようとする場合、ドライエッチング工程により自然酸化膜除去前処理工程を行ってもメモリセル領域の活性領域がドライエッチングにより侵食されることがなく、素子特性の劣化が回避される。また、前記メモリセル領域におけるビットライン電極パターンの接続が素子分離絶縁膜中に形成された開口部においてなされるため、前記自己整合プロセスによりそれぞれのビットライン拡散領域に対応して形成されたシリサイド層どうしが短絡する問題を確実に回避することができる。
【００５１】
本発明の不揮発性半導体メモリ装置では、さらに周辺回路領域を構成する拡散領域の表面とゲート電極上にシリサイド膜を形成するのが好ましい。また前記電荷蓄積絶縁膜は前記活性領域の全面を連続的に覆うのが好ましい。さらに前記活性領域中には、前記ワードライン電極の表面および側壁面、および露出された基板表面を連続的に覆うように、絶縁膜が形成されていてもよい。その場合には、前記絶縁膜は、前記ワードライン電極をその形状に沿って略一様な厚さで覆うのが好ましい。また前記絶縁膜は前記活性領域の全面を連続的に覆い、前記層間絶縁膜は前記絶縁膜を覆うのが好ましい。また前記ワードライン電極には前記活性領域の外側に延在する外側部分にシリサイド膜が形成されており、前記層間絶縁膜中には、さらに前記活性領域の外側において前記外側部分を露出する別のコンタクトホールが形成されているのが好ましい。一方、前記ワードライン電極の上面には、その全長にわたりシリサイド膜が形成されていてもよい。その場合、前記ワードライン電極のうち前記活性領域の外側に延在する外側部分の側壁に側壁絶縁膜を、前記側壁絶縁膜が前記活性領域を囲んで延在するように形成してもよい。かかる側壁絶縁膜は、前記基板から略垂直方向に屹立する断面形状を有する絶縁壁の一部を構成する。本発明において前記ワードライン電極は導電性半導体より構成することができる。
【００５２】
【発明の実施の形態】
［第１実施例］
以下、本発明の第１実施例によるＳＯＮＯＳ型不揮発性半導体メモリ４０を、その製造工程に沿って、図１５（Ａ）〜（Ｄ），図１６（Ａ）〜（Ｃ），図１７（Ａ）〜（Ｄ），図１８（Ａ）〜（Ｃ），図１９（Ａ）〜（Ｃ），図２０（Ａ）〜（Ｃ），図２１（Ａ）〜（Ｃ），図２２（Ａ）〜（Ｃ），図２３（Ａ）〜（Ｄ），図２４（Ａ）〜（Ｃ），図２５（Ａ）〜（Ｃ），図２６（Ａ）〜（Ｃ），図２７（Ａ）〜（Ｄ），図２８（Ａ）〜（Ｃ），図２９（Ａ）〜（Ｄ）および図３０（Ａ）〜（Ｃ）を参照しながら説明する。
【００５３】
図１５（Ａ）〜（Ｄ）を参照するに、図１５（Ａ）は前記不揮発性半導体メモリ４０中に形成されるメモリセル領域４０Ｍの平面図を、図１５（Ｂ）は図１５（Ａ）中、ラインＸ１−Ｘ１’に沿った断面図を、図１５（Ｃ）は図１５（Ａ）中、ラインＸ２−Ｘ２’に沿った断面図を、さらに図１５（Ｄ）は図１５（Ａ）中、ラインＸ３−Ｘ３’に沿った断面図を示す。
【００５４】
図１５（Ａ）〜（Ｄ）を参照するに、ｐ型Ｓｉ基板４１上には活性領域を画成するようにフィールド酸化膜４１Ｆが９００〜１０００°Ｃでの熱酸化工程により２００〜５００ｎｍの厚さに形成され、さらに前記活性領域上に前記ＯＮＯ膜４２を形成する。より具体的には、前記活性領域において露出されたＳｉ基板４１の表面を８００〜１１００°Ｃで熱酸化すことにより第１の酸化膜を５〜１０ｎｍの厚さに形成し、さらに前記第１の酸化膜上に６００〜８００°ＣでＣＶＤ工程を行うことにより窒化膜を１２〜１６ｎｍの厚さに堆積し、さらに前記窒化膜上に第２の酸化膜を１０００〜１１００°Ｃでのウェット酸化工程により、５〜１０ｎｍの厚さに形成する。
【００５５】
図１５（Ａ）の工程では、さらにこのように形成されたＯＮＯ膜４２上にデータビットラインＤＢＬの各々に対応した開口部を有するレジストパターンＲ２が形成され、さらに前記レジスト開口部を介して前記Ｓｉ基板４１中にＡｓ+を５０〜９０ｋｅＶの加速電圧下、２×１０15〜５×１０15ｃｍ-2のドーズ量でイオン注入することにより、前記Ｓｉ基板４１中には前記データビットラインＤＢＬに対応したｎ型ビットライン拡散領域４１Ｄが多数、互いに平行に形成される。
【００５６】
図１６（Ａ）は図１５（Ａ）中、メモリセル領域４０ＭのラインＹ−Ｙ’に沿った断面図を、図１６（Ｂ）は前記不揮発性半導体メモリ４０の周辺回路領域４０Ｐに形成されるｎチャネル型周辺トランジスタ形成領域の断面図を、さらに図１６（Ｃ）は前記不揮発性半導体メモリ４０の周辺回路領域４０Ｐに形成されるｐチャネル型周辺トランジスタ形成領域の断面図を示す。
【００５７】
図１６（Ａ）を参照するに、前記ビットライン拡散領域４１Ｄは前記フィールド絶縁膜４１Ｆにより画成された活性領域内を、前記データビットラインＤＢＬの延在方向に連続的に延在するのがわかる。一方図１６（Ｂ），（Ｃ）よりわかるように、前記ｐチャネル型トランジスタ形成周辺回路領域４０Ｐあるいはｎチャネル型トランジスタ形成周辺回路領域４０Ｐは、図１５（Ａ）の時点では前記レジストパターンＲ２により覆われており、基板中へのイオン注入はなされない。
【００５８】
図１５（Ａ）の平面図よりわかるように、前記ビットライン拡散領域４１ＤはＹ−Ｙ’方向に平行に延在し、その先端部は、前記メモリセル領域４０Ｍ中において活性領域を画成するフィールド絶縁膜４１Ｆ中に、各々のビットライン拡散領域４１Ｄに対応して形成された開口部中に延在する。また図１５（Ｂ）の断面図よりわかるように、前記フィールド絶縁膜４１Ｆのうち、前記メモリセル領域４０Ｍ中に二つの活性領域を隔てるように形成された部分においては、かかる開口部によりフィールド絶縁膜４１Ｆが複数の部分に分割されているのがわかる。
【００５９】
次に図１７（Ａ）〜（Ｄ）の工程において前記レジストパターンＲ２は除去され、前記Ｓｉ基板４１上には複数のポリシリコンワードライン電極４３が前記拡散領域４１Ｄの延在方向に略直交する方向に形成される。ただし図１７（Ａ）は前記不揮発性半導体メモリ４０の平面図を、また図１７（Ｂ）〜（Ｄ）は、図１７（Ａ）中ラインＸ１−Ｘ１’，ラインＸ２−Ｘ２’，ラインＸ２−Ｘ３’に沿った断面図を示す。図１７（Ｂ）に示すように前記ワードライン電極４３上にはＳｉＮ反射防止膜４３Ｒが形成されている。
【００６０】
図１８（Ａ）は図１７（Ａ）中、ラインＹ−Ｙ’に沿った断面図を示す。
【００６１】
図１８（Ａ）を参照するに、前記ＯＮＯ膜４２上には前記複数のワードライン電極４３が等間隔で繰り返し形成されているのがわかる。
【００６２】
ところで図１７（Ａ）の工程では、前記レジストパターンＲ２の除去の後、前記ワードライン電極４３の形成に先立って周辺トランジスタの形成領域において前記ＯＮＯ膜４２がマスクプロセスにより除去され、さらに８００〜１１００°Ｃの熱酸化工程を行うことにより、熱酸化膜４２oxが図１８（Ｂ），（Ｃ）に示すように、典型的には５〜１５ｎｍの厚さに形成される。かかる熱酸化工程を行っても、前記メモリセル領域Ｍにおいては既に前記ＯＮＯ膜４２が形成されているため、新たな酸化膜の形成は実質的に生じない。なお、前記周辺トランジスタの熱酸化膜がこれ以上必要であれば、熱酸化膜形成後レジストパターンを用いて薄膜側領域のみエッチングにより除去し、再度成長することも可能である。
【００６３】
さらに図１８（Ｂ），（Ｃ）に示すように前記不揮発性半導体メモリ４０の周辺回路領域では、このようにして形成された熱酸化膜４２ox上にゲート電極４３Ｇ1および４３Ｇ2が、前記ワードライン電極４３と同時に形成される。
【００６４】
次に図１９（Ａ）〜（Ｃ）の工程において図１７（Ａ）の構造上にＢ+を５０〜８０ｋｅＶの加速電圧下、３×１０12〜１×１０13ｃｍ-2のドーズ量でイオン注入し、図１９（Ｃ）に示すようにビットライン拡散領域４１Ｄの間にチャネルストップ拡散領域４１ｄを形成する。かかるチャネルストップ拡散領域４１ｄは図１９（Ａ）あるいは（Ｃ）の断面においてビットライン拡散領域４１Ｄの表面にも形成されるが、チャネルストップ拡散領域４１ｄのＢ濃度はビットライン拡散領域４１ＤのＡｓ濃度よりも二桁小さいため、図示は省略する。
【００６５】
図１９（Ａ）〜（Ｃ）のイオン注入に伴い、図２０（Ａ）に示すように図１７（Ａ）のＹ−Ｙ’断面においてもＢ+のイオン注入がなされるが、図２０（Ｂ），（Ｃ）に示すようにこのＢ+のイオン注入の間は、前記周辺回路領域４０ＰにはレジストパターンＲ３が施されているため、前記周辺回路領域４０ＰにはＢ+のイオン注入は生じない。
【００６６】
次に図２１（Ａ）〜（Ｃ）および図２２（Ａ）のステップにおいて、前記Ｓｉ基板４１上に前記メモリセル領域を覆うようにレジストパターンＲ４が形成され、この状態でｎ型不純物のイオン注入およびｐ型不純物のイオン注入を行うことにより、図２２（Ｂ），（Ｃ）に示すように、周辺回路領域において前記ゲート電極４３Ｇ1，４３Ｇ2の両側に、拡散領域４１lnおよび４１lpがそれぞれ形成される。ただしｎ型不純物イオン注入の際には前記ｐ型トランジスタ領域はレジストパターンで覆われており、またｐ型不純物イオン注入の際には前記ｎ型トランジスタ領域はレジストパターンで覆われている。
【００６７】
次に図２３（Ａ）〜（Ｄ）および図２４（Ａ）〜（Ｃ）の工程において前記Ｓｉ基板４１上にＣＶＤ法により酸化膜４３Ｗを１００〜２００ｎｍの略一様な厚さに堆積し、さらにこれを前記活性領域のみを覆うように形成されたレジストパターンＲ５をマスクに、前記基板４１の主面に略垂直方向に作用する異方性エッチングを行うことによりパターニングし、図２３（Ｂ），（Ｃ）に示すようにゲート電極４３Ｇ1，４３Ｇ2の両側壁面に側壁絶縁膜４３Ｗ1，４３Ｗ2をそれぞれ形成する。かかる異方性エッチングの結果、図２３（Ｂ）に示すように前記ワードライン電極４３の先端部にも側壁絶縁膜が形成される。
【００６８】
図２３（Ｂ）よりわかるように、前記レジストパターニングＲ５は前記ワードライン電極４３の先端部を露出するため、前記ワードライン電極２３のかかる先端部においては前記酸化膜４３Ｗは除去されており、ＳｉＮ反射防止膜４３Ｒが露出されている。
【００６９】
図２４（Ａ）よりわかるように前記異方性エッチングの間、前記メモリセル領域４０Ｍの活性領域中においては前記酸化膜４３ＷはレジストパターンＲ５により覆われているため、前記酸化膜４３Ｗは前記異方性エッチングによりエッチングされることがなく、その結果、前記周辺回路領域４０Ｐにおいて前記側壁絶縁膜４３Ｗ1，４３Ｗ2を形成した時点においても、図２３（Ｃ），（Ｄ）および図２４（Ａ）に示すように前記酸化膜４３Ｗは前記活性領域を連続的に覆っている。一方、図２３（Ａ）〜（Ｄ）の状態では、図２３（Ｂ）に示すように、前記活性領域外に形成されたフィールド絶縁膜４１Ｆ中の開口部に侵入している前記ビットライン拡散領域４１Ｄの先端部には、前記酸化膜４３Ｗは形成されておらず、前記異方性エッチングにより最上部酸化膜が除去された状態のＯＮＯ膜４２が露出している。
【００７０】
次に図２５（Ａ）〜（Ｃ）および図２６（Ａ）〜（Ｃ）の工程において前記メモリセル領域４０ＭをレジストパターンＲ６により覆い、前記周辺回路領域４０Ｐにおいてゲート電極４３Ｇ1，４３Ｇ2および側壁絶縁膜４３Ｗ1，４３Ｗ2をマスクにｎ型不純物およびｐ型不純物のイオン注入を行うことにより、前記側壁絶縁膜４３Ｗ1の外側にｎ型拡散領域４１ｎを、また前記側壁絶縁膜４３Ｗ2の外側にｐ型拡散領域４１ｐを形成する。ただしｎ型不純物イオン注入の際には前記ｐ型トランジスタ領域はレジストパターンで覆われており、またｐ型不純物イオン注入の際には前記ｎ型トランジスタ領域はレジストパターンで覆われている。
【００７１】
次に図２７（Ａ）〜（Ｄ）の工程において前記レジストパターンＲ６は除去され、さらに前記ワードライン電極４３の露出端部（図２３（Ｃ）参照）およびゲート電極４３Ｇ1，４３Ｇ2の表面のＳｉＮ反射防止膜４３Ｒ、および前記活性領域外のフィールド絶縁膜４１Ｆ中の開口部のＯＮＯ膜を構成するＳｉＮ膜が熱リン酸処理により除去される。さらに前記活性領域外のフィールド絶縁膜４１Ｆ中の開口部において、露出されているＯＮＯ膜４２中のＳｉＯ2をＨＦ処理により除去する。さらにこのように処理されたＳｉ基板４１上にＣｏ膜とＴｉＮ膜とをスパッタリングにより、それぞれ５〜１０ｎｍおよび２０〜５０ｎｍの厚さに堆積し、４５０〜５５０°Ｃでの急速熱処理を行うことにより、前記ワードライン電極４３の露出部、前記ビットライン拡散領域４１Ｄの露出部、さらに前記ゲート電極４３Ｇ1，４３Ｇ2および拡散領域４１ｎ，４１ｐ上に、ＣｏＳｉ層４６を自己整合的に形成する。
【００７２】
図２７（Ａ）〜（Ｄ）および図２８（Ａ）〜（Ｃ）に示すように前記Ｓｉ基板４１の表面は、前記シリサイド形成を予定している領域以外はフィールド絶縁膜４１Ｆあるいは酸化膜４３Ｗにより覆われているため、シリサイド形成領域を画成するマスク工程は不必要である。
【００７３】
次に図２９（Ａ）〜（Ｄ）および図３０（Ａ）〜（Ｃ）の工程において、図２７（Ａ）〜（Ｄ）の構造上に層間絶縁膜４７を堆積し、さらに前記層間絶縁膜中に前記ビットライン拡散領域４１Ｄに対応してコンタクトホール４７Ａを、また前記ワードライン電極４３の端部に対応してコンタクトホール４７Ｂを、さらに図３０（Ｂ），（Ｃ）に示すように周辺回路領域４０Ｐにおいて拡散領域４１ｎに対応してコンタクトホール４７Ｃを、また拡散領域４１ｐに対応してコンタクトホール４７Ｄを形成する。これらのコンタクトホールは、それぞれのコンタクト領域を覆うＣｏＳｉ膜４６を露出する。
【００７４】
さらに本実施例ではドライエッチングによる酸化膜除去工程を、露出されたＣｏＳｉ膜４６に対して実行し、さらに前記層間絶縁膜４７上にメタル膜を、前記コンタクトホール４７Ａ〜４７Ｄを充填するように堆積し、これをパターニングすることにより配線パターン４８Ａ〜４８Ｄを、前記ビットライン拡散領域４１Ｄに、また前記ワードライン電極４３の端部に、さらに前記ｎチャネル周辺トランジスタの拡散領域４１ｎに、また前記ｐチャネルＭＯＳトランジスタの拡散領域４１ｐにそれぞれ対応して形成する。
【００７５】
本実施例の不揮発性半導体メモリ４０では、メモリセル領域４０Ｍおよび周辺回路領域４０Ｐのいずれにおいても、コンタクトホール形成領域においてＳｉ表面がシリサイド膜４６で覆われているため、ドライエッチングによる酸化膜除去工程を行ってもＳｉ表面が侵食されることがない。また、コンタクト領域の表面に低抵抗シリサイド膜４６を形成することによりコンタクト抵抗が減少し、動作速度が向上する。また前記シリサイド膜４６の形成工程の際に図１３（Ａ）〜（Ｄ）の例のようにマスク工程を使う必要がないため、マスク合わせ誤差の問題が生じることがなく、集積密度を向上させることが可能である。
［第２実施例］
次に本発明の第２実施例によるＳＯＮＯＳ型不揮発性半導体メモリ６０を、その製造工程に沿って、図３１（Ａ）〜（Ｄ），図３２（Ａ）〜（Ｃ），図３３（Ａ）〜（Ｄ），図３４（Ａ）〜（Ｃ），図３５（Ａ）〜（Ｃ），図３６（Ａ）〜（Ｃ），図３７（Ａ）〜（Ｃ），図３８（Ａ）〜（Ｃ），図３９（Ａ）〜（Ｃ），図４０（Ａ）〜（Ｃ），図４１（Ａ）〜（Ｄ），図４２（Ａ）〜（Ｃ），図４３（Ａ）〜（Ｄ），図４４（Ａ）〜（Ｃ），図４５（Ａ）〜（Ｃ），図４６（Ａ）〜（Ｄ）および図４７（Ａ）〜（Ｃ）を参照しながら説明する。
【００７６】
図３１（Ａ）〜（Ｄ）を参照するに、図３１（Ａ）は前記不揮発性半導体メモリ６０中に形成されるメモリセル領域６０Ｍの平面図を、図３１（Ｂ）は図３１（Ａ）中、ラインＸ１−Ｘ１’に沿った断面図を、図３１（Ｃ）は図３１（Ａ）中、ラインＸ２−Ｘ２’に沿った断面図を、さらに図３１（Ｄ）は図３１（Ａ）中、ラインＸ３−Ｘ３’に沿った断面図を示す。
【００７７】
図３１（Ａ）〜（Ｄ）を参照するに、ｐ型Ｓｉ基板６１上には活性領域を画成するようにフィールド酸化膜６１Ｆが９００〜１０００°Ｃでの熱酸化工程により２００〜５００ｎｍの厚さに形成され、さらに前記活性領域上に前記ＯＮＯ膜６２を形成する。より具体的には、前記活性領域において露出されたＳｉ基板６１の表面を８００〜１１００°Ｃで熱酸化することにより第１の酸化膜を５〜１０ｎｍの厚さに形成し、さらに前記第１の酸化膜上に６００〜８００°ＣでＣＶＤ工程を行うことにより窒化膜を１２〜１６ｎｍの厚さに堆積し、さらに前記窒化膜上に第２の酸化膜を１０００〜１１００°Ｃでのウェット酸化工程により、５〜１０ｎｍの厚さに形成する。
【００７８】
図３１（Ａ）の工程では、さらにこのように形成されたＯＮＯ膜６２上にデータビットラインＤＢＬの各々に対応した開口部を有するレジストパターンＲ１１が形成され、さらに前記レジスト開口部を介して前記Ｓｉ基板６１中にＡｓ+を５０〜９０ｋｅＶの加速電圧下、２×１０15〜５×１０15ｃｍ-2のドーズ量でイオン注入することにより、前記Ｓｉ基板６１中には前記データビットラインＤＢＬに対応したｎ型ビットライン拡散領域６１Ｄが多数、互いに平行に形成される。
【００７９】
図３２（Ａ）は図３１（Ａ）中、メモリセル領域６０ＭのラインＹ−Ｙ’に沿った断面図を、図３２（Ｂ）は前記不揮発性半導体メモリ６０の周辺回路領域６０Ｐに形成されるｎチャネル型周辺トランジスタ形成領域の断面図を、さらに図３２（Ｃ）は前記不揮発性半導体メモリ６０の周辺回路領域６０Ｐに形成されるｐチャネル型周辺トランジスタ形成領域の断面図を示す。
【００８０】
図３２（Ａ）を参照するに、前記ビットライン拡散領域６１Ｄは前記フィールド絶縁膜６１Ｆにより画成された活性領域内を前記データビットラインＤＢＬの延在方向に連続的に延在するのがわかる。一方図３２（Ｂ），（Ｃ）よりわかるように、前記ｐチャネル型トランジスタ形成領域あるいはｎチャネル型トランジスタ形成領域は、図３１（Ａ）の時点では前記レジストパターンＲ１１により覆われており、基板中へのイオン注入はなされない。
【００８１】
図３１（Ａ）の平面図よりわかるように、前記ビットライン拡散領域６１ＤはＹ−Ｙ’方向に平行に延在し、その先端部は、前記メモリセル領域６０Ｍ中において活性領域を画成するフィールド絶縁膜６１Ｆ中に、各々のビットライン拡散領域６１Ｄに対応して形成された開口部中に延在する。また図３１（Ｂ）の断面図よりわかるように、前記フィールド絶縁膜６１Ｆのうち、前記メモリセル領域６０Ｍ中に二つの活性領域を隔てるように形成された部分においては、かかる開口部によりフィールド絶縁膜６１Ｆが複数の部分に分割されているのがわかる。
【００８２】
次に図３３（Ａ）〜（Ｄ）および図３４（Ａ）〜（Ｃ）の工程において、まず前記周辺回路領域６０Ｐにおいて前記ＯＮＯ膜６２を除去し、さらに熱酸化工程により前記周辺回路領域６０Ｐ上に熱酸化膜６２oxを図３４（Ｂ），（Ｃ）に示すように形成する。次いで前記メモリセル領域６０Ｍ中の活性領域を連続的に覆うように、Ｐを２×１０20〜３×１０21ｃｍ-3の濃度にドープされたアモルファスシリコン層６３をＣＶＤ法により、１００〜５００ｎｍの厚さに形成し、同時に前記周辺回路領域６０Ｐ上に同じ組成のアモルファスシリコンゲート電極６３Ｇ1および６３Ｇ2を、図３４（Ｂ），（Ｃ）に示すように形成する。図３４（Ｂ），（Ｃ）では、前記アモルファスシリコンゲート電極６３Ｇ1，６３Ｇ2上にパターニングに使われたＳｉＮ反射防止膜６３Ｒが形成されているのがわかる。同じ反射防止膜６３Ｒは、前記メモリセル領域６０Ｍ上のアモルファスシリコン層６３上にも形成されている。
【００８３】
図３３（Ａ），（Ｂ）あるいは図３４（Ａ）よりわかるように、前記アモルファスシリコン層６３は、前記ビットライン拡散領域６１Ｄのうち、フィールド酸化膜６１Ｆ中の開口部にまで侵入する端部領域上には形成されておらず、従って図３３（Ａ）〜（Ｄ）および図３４（Ａ）〜（Ｃ）の状態では、前記メモリセル領域６０Ｍにおいて、前記アモルファスシリコン層６３に隣接して前記端部領域を覆うＯＮＯ膜６２が露出されている。
【００８４】
次に図３５（Ａ）〜（Ｃ）および図３６（Ａ）〜（Ｃ）の工程において前記メモリセル領域４０ＭはレジストパターンＲ１２により覆われ、前記周辺回路領域４０Ｐにおいてｎ型不純物およびｐ型不純物のイオン注入が行われる。その結果、図３６（Ｂ），（Ｃ）に示すように前記Ｓｉ基板６１中には、前記ゲート電極６３Ｇ1の両側にｎ-型ＬＤＤ領域６１lnが、また前記ゲート電極６３Ｇ2の両側にはｐ-型ＬＤＤ領域６１pnが形成される。ただしｎ型不純物イオン注入の際には前記ｐ型トランジスタ領域はレジストパターンで覆われており、またｐ型不純物イオン注入の際には前記ｎ型トランジスタ領域はレジストパターンで覆われている。
【００８５】
次に図３７（Ａ）〜（Ｃ）および図３８（Ａ）〜（Ｃ）の工程において前記レジストパターンＲ１３は除去される。さらに、このようにして得られた構造上にＳｉＮあるいはＳｉＯ2膜をＣＶＤ法により約１００〜２００ｎｍの一様な厚さに形成し、前記基板６１の主面に略垂直に作用する異方性エッチングによりこれをエッチバックすることにより、前記メモリセル領域６０Ｍにおいて前記アモルファスシリコン層６３の側壁面に側壁絶縁膜６３Ｗが形成される。同時に、前記周辺回路領域６０Ｐにおいて前記ゲート電極６３Ｇ1の両側壁面上に側壁絶縁膜６３Ｗ1が、さらに前記ゲート電極６３Ｇ2の両側壁面上に側壁絶縁膜６３Ｗ2が形成される。
【００８６】
次に図３９（Ａ）〜（Ｃ）および図４０（Ａ）〜（Ｃ）の工程において前記メモリセル領域６０ＭはレジストパターンＲ１３により覆われ、前記周辺回路領域６０Ｐにおいてｎ型不純物およびｐ型不純物のＳｉ基板６１中へのイオン注入が、図４０（Ｂ），（Ｃ）に示すように、前記ゲート電極６３Ｇ1および６３Ｇ2および側壁絶縁膜６３Ｗ1，６３Ｗ2をマスクに実行され、その結果、前記周辺回路領域６０Ｐにおいて図４０（Ｂ）に示すように前記側壁絶縁膜６３Ｗ1の外側にｎ+型拡散領域６１ｎが、また図４０（Ｃ）に示すように前記側壁絶縁膜６３Ｗ2の外側にｐ+型拡散領域６１ｐが形成される。ただしｎ型不純物イオン注入の際には前記ｐ型トランジスタ領域はレジストパターンで覆われており、またｐ型不純物イオン注入の際には前記ｎ型トランジスタ領域はレジストパターンで覆われている。
【００８７】
次に図４１（Ａ）〜（Ｄ）および図４２（Ａ），（Ｂ）の工程において前記レジストパターンＲ１３が除去され、得られた構造に対してさらに熱リン酸処理およびＨＦ処理を行い、前記アモルファスシリコン膜６３表面からＳｉＮ反射防止膜を除去する。かかる処理により、同時に露出されているＯＮＯ膜６２が除去される。さらに図４１（Ａ）〜（Ｄ）および図４２（Ａ），（Ｂ）の工程では、このようにして得られた構造上にＣｏ層とＴｉＮ層とを順次スパッタリングにより、それぞれ５〜１０ｎｍの厚さおよび２０〜５０ｎｍの厚さに形成し、４５０〜５５０°Ｃでの急速熱処理を行うことにより、前記アモルファスシリコン層６３上に一様にＣｏＳｉ層６６を形成する。前記ＣｏＳｉ層６６は、同時に露出されている前記ビットライン拡散領域６１Ｄの端部、および前記周辺トランジスタのゲート電極６３Ｇ1，６３Ｇ2上と、拡散領域６１ｎ，６１ｐの表面にも形成される。
【００８８】
次に図４３（Ａ）〜（Ｄ）および図４４（Ａ），（Ｂ）の工程においてＳｉＮ反射防止膜６３Ｒ2をプラズマＣＶＤ法により６０〜１００ｎｍの厚さに形成し、さらにフォトリソグラフィー工程によりパターニングを行うことにより、前記メモリセル領域６０Ｍ上にＣｏＳｉ層６６を担持するワードライン電極６３が前記ビットライン拡散領域６１Ｄと交差するように形成される。なお、図４３（Ａ）〜（Ｄ）および図４４（Ａ），（Ｂ）のフォトリソグラフィー工程では、前記周辺回路領域６０Ｐはレジスト膜で覆われており、その結果パターニングは生じない。
【００８９】
なお本実施例では、かかるアモルファスシリコン層６３のパターニングに伴い図４３（Ｄ）および図４４（Ａ）に示すように、前記アモルファスシリコン層６３の側壁絶縁膜６３Ｗが基板６１上に、前記活性領域を囲むように残留する。
【００９０】
ただし、かかる側壁絶縁膜６３Ｗを残したくない場合には、図４４（Ｄ）に示すように最も外側のワードライン電極６３Ｌをダミー電極として、前記側壁絶縁膜６３Ｗと一体の状態に形成すればよい。
【００９１】
さらに図４５（Ａ）〜（Ｃ）および図４６（Ａ）〜（Ｃ）の工程において、先に図４３（Ａ）〜（Ｄ）および図４４（Ａ）〜（Ｃ）で説明した構造上にＢ+を５０〜８０ｋｅＶの加速電圧下、３×１０12〜１×１０13ｃｍ-2のドーズ量でイオン注入し、図４５（Ｃ）に示すように隣接するビットライン拡散領域６１Ｄの間にチャネルストップ拡散領域６１ｄを形成する。本実施例では、前記Ｂ＋のイオン注入は、図４６（Ｂ），（Ｃ）に示すように周辺回路領域６０Ｐにおいてもなされるが、Ｂのドーズ量が小さいため、実質的な問題は生じない。かかるチャネルストップ拡散領域６１ｄはビットライン拡散領域６１Ｄあるいは拡散領域６１ｎ、６１ｐの表面近傍にも形成されるが、濃度が二桁小さいため、図示は省略している。
【００９２】
最後に図４７（Ａ）〜（Ｄ）および図４８（Ａ）〜（Ｃ）の工程において、図４５（Ａ）〜（Ｃ）および図４６（Ａ）〜（Ｃ）で説明した構造上に層間絶縁膜６７を堆積し、さらに前記層間絶縁膜中に前記ビットライン拡散領域６１Ｄに対応してコンタクトホール６７Ａを、また前記ワードライン電極６３Ｌの端部に対応してコンタクトホール６７Ｂを、さらに図４８（Ｂ），（Ｃ）に示すように周辺回路領域６０Ｐにおいて拡散領域６６１ｎに対応してコンタクトホール６７Ｃを、また拡散領域６１ｐに対応してコンタクトホール６７Ｄを形成する。これらのコンタクトホールは、それぞれのコンタクト領域を覆うＣｏＳｉ膜６６を露出する。
【００９３】
さらに本実施例ではドライエッチングによる酸化膜除去工程を、露出されたＣｏＳｉ膜６６に対して実行し、さらに前記層間絶縁膜６７上にメタル膜を、前記コンタクトホール６７Ａ〜６７Ｄを充填するように堆積し、これをパターニングすることにより配線パターン６８Ａ〜６８Ｄを、それぞれ前記ビットライン拡散領域６１Ｄに、また前記ワードライン電極６３の端部に、さらに前記ｎチャネル周辺トランジスタの拡散領域６１ｎに、また前記ｐチャネルＭＯＳトランジスタの拡散領域６１ｐに対応して形成する。
【００９４】
本実施例の不揮発性半導体メモリ６０においても先の実施例と同様に、メモリセル領域６０Ｍおよび周辺回路領域６０Ｐのいずれにおいてもコンタクトホール形成領域においてＳｉ表面がシリサイド膜６６で覆われているため、ドライエッチングによる酸化膜除去工程を行ってもＳｉ表面が侵食されることがない。また、コンタクト領域の表面に低抵抗シリサイド膜６６を形成することによりコンタクト抵抗が減少し、動作速度が向上する。また前記シリサイド膜６６の形成工程の際に図１３（Ａ）〜（Ｄ）の例のようにマスク工程を使う必要がないため、マスク合わせ誤差の問題が生じることがなく、集積密度を向上させることが可能である。
【００９５】
なお、以上の説明において前記フィールド絶縁膜４１Ｆあるいは６１Ｆは、ＳＴＩ素子分離絶縁膜により置き換えることも可能である。また前記ワードライン電極４３あるいは６３Ｌとしてメタル電極を使うことも可能である。
【００９６】
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載の要旨内において様々な変形および変更が可能である。
（付記）
（付記１） 素子分離絶縁膜膜パターンにより画成された活性領域を有する半導体基板と、
前記活性領域中において、相互に離間して各々第１の方向に延在する複数の拡散領域と、
前記活性領域上において前記第１の方向に対して交差する第２の方向に延在するワードライン電極と、
前記活性領域上に、前記ワードライン電極に対応して前記活性領域表面と前記ワードライン電極との間に介在するように形成された、酸化膜上に窒化膜と酸化膜とを順次積層した積層構造を有する電荷蓄積絶縁膜とよりなる不揮発性半導体メモリ装置において、
前記素子分離絶縁膜パターンは、前記複数の拡散領域の各々の延在部に対応して前記基板表面を露出する開口部を有し、
前記複数の拡散領域の各々は、前記延在部が前記対応する開口部中に延在し、
前記複数の拡散領域の各々は、前記開口部において表面にシリサイド膜を担持することを特徴とする不揮発性半導体メモリ装置。
【００９７】
（付記２） さらに前記半導体基板上には拡散領域とゲート電極とを有する周辺回路領域が形成されており、前記拡散領域表面と前記ゲート電極上にはシリサイド膜が形成されていることを特徴とする付記１記載の不揮発性半導体メモリ装置。
【００９８】
（付記３） 前記電荷蓄積絶縁膜は、前記活性領域の全面を連続的に覆うことを特徴とする付記１または２記載の不揮発性半導体メモリ装置。
【００９９】
（付記４） 前記活性領域中には、前記ワードライン電極の表面および側壁面、および露出された基板表面を連続的に覆うように、絶縁膜が形成されていることを特徴とする付記１から３のうち、いずれか一項記載の不揮発性半導体メモリ装置。
【０１００】
（付記５） 前記絶縁膜は、前記ワードライン電極をその形状に沿って略一様な厚さで覆うことを特徴とする付記４記載の不揮発性半導体メモリ装置。
【０１０１】
（付記６） 前記絶縁膜は前記活性領域の全面を連続的に覆い、さらに層間絶縁膜が前記絶縁膜を覆うことを特徴とする付記４または５記載の不揮発性半導体メモリ装置。
【０１０２】
（付記７） 前記ワードライン電極には前記活性領域の外側に延在する外側部分にシリサイド膜が形成されており、前記層間絶縁膜中には、さらに前記活性領域の外側において前記外側部分を露出する別のコンタクトホールが形成されていることを特徴とする付記６記載の不揮発性半導体メモリ装置。
【０１０３】
（付記８） 前記ワードライン電極の上面には、その全長にわたりシリサイド膜が形成されていることを特徴とする付記１〜３のうち、いずれか一項記載の不揮発性半導体メモリ装置。
【０１０４】
（付記９） 前記ワードライン電極のうち、前記活性領域の外側に延在する外側部分の側壁には、側壁絶縁膜が形成されており、前記側壁絶縁膜は前記活性領域を囲んで延在し、前記基板から略垂直方向に屹立する断面形状を有する絶縁壁の一部を構成することを特徴とする付記８記載の不揮発性半導体メモリ装置。
【０１０５】
（付記１０） 前記ワードライン電極は導電性半導体よりなることを特徴とする付記１〜９のうち、いずれか一項記載の不揮発性半導体メモリ装置。
【０１０６】
（付記１１） さらに前記半導体基板上には、前記ワードライン電極を覆うように層間絶縁膜が形成されており、前記層間絶縁膜は前記開口部に対応したコンタクトホールを有し、さらに前記層間絶縁膜上に、前記開口部を介して前記拡散領域にコンタクトする配線パターンが形成されていることを特徴とする請求項１〜１０のうち、いずれか一項記載の不揮発性半導体メモリ装置。
【０１０７】
（付記１２） メモリセル領域と周辺回路領域とを有する半導体基板上への不揮発性半導体メモリ装置の製造方法であって、
半導体基板上のメモリセル領域に素子分離絶縁膜を形成することにより活性領域を画成する工程と、
前記活性領域上に電荷蓄積絶縁膜を形成する工程と、
前記活性領域中に複数のビットライン拡散領域を、前記複数のビットライン拡散領域が相互に離間して各々第１の方向に延在するように形成する工程と、
前記活性領域上にワードライン電極を前記第１の方向に対して交差する第２の方向に延在するように形成し、同時に前記半導体基板上の周辺回路領域にゲート電極を形成する工程と、
前記周辺回路領域において前記ゲート電極両側面に側壁絶縁膜を形成する工程と、
前記周辺回路領域において前記ゲート電極の両側に、前記ゲート電極および側壁絶縁膜をマスクに第１および第２の拡散領域を形成する工程と、
前記ゲート電極の上面および前記第１および第２の拡散領域の表面にシリサイド層を形成する工程とよりなり、
前記活性領域を画成する工程は、前記半導体基板の表面が前記活性領域からその外側まで連続して露出されるように、前記活性領域の縁部に沿って前記素子分離絶縁膜中に前記半導体基板の表面を露出する複数の開口部を、前記複数のビットライン拡散領域にそれぞれ対応して形成する工程を含み、
前記複数のビットライン拡散領域を形成する工程は、前記ビットライン拡散領域の各々が前記活性領域から前記対応する開口部中に連続的に延在するように形成する工程を含み、
前記ゲート電極上に側壁絶縁膜を形成する工程は、前記ゲート電極と前記ワードライン電極とを共通絶縁膜で覆い、前記共通絶縁膜を前記活性領域上に残し前記周辺回路領域においてのみエッチバックして前記側壁絶縁膜を形成する工程を含み、
さらに前記不揮発性半導体メモリの製造方法は、
前記活性領域上に残された前記共通絶縁膜をマスクに、前記複数の開口部中に延在したビットライン拡散領域の各々の表面に、シリサイド層を形成する工程とを含み、
前記ビットライン拡散領域の表面にシリサイド層を形成する工程は、前記第１および第２の拡散領域の表面にシリサイド層を形成する工程と同時に実行されることを特徴とする不揮発性半導体メモリの製造方法。
【０１０８】
（付記１３） さらに前記活性領域の外側において前記ワードライン電極の表面にシリサイド層を形成する工程を含み、前記ワードライン電極表面にシリサイド層を形成する工程は、前記ビットライン拡散領域表面にシリサイド層を形成する工程と同時に実行されることを特徴とする付記１２記載の不揮発性半導体メモリの製造方法。
【０１０９】
（付記１４） メモリセル領域と周辺回路領域とを有する半導体基板上への不揮発性半導体メモリの製造方法であって、
半導体基板上のメモリセル領域に素子分離絶縁膜を形成することにより活性領域を画成する工程と、
前記活性領域上に電荷蓄積絶縁膜を形成する工程と、
前記活性領域中に複数のビットライン拡散領域を、前記複数のビットライン拡散領域が相互に離間して各々第１の方向に延在するように形成する工程と、
前記活性領域上に導電層を、前記導電層が前記活性領域の全面を覆うように形成し、同時に前記半導体基板上の周辺回路領域にゲート電極を形成する工程と、
前記周辺回路領域において前記ゲート電極両側面に側壁絶縁膜を形成する工程と、
前記周辺回路領域において前記ゲート電極の両側に、前記ゲート電極および側壁絶縁膜をマスクに第１および第２の拡散領域を形成する工程と、
前記活性領域および前記周辺回路領域において、前記導電層の上面および前記ゲート電極の上面、および前記第１および第２の拡散領域の表面にシリサイド層を形成する工程と、
前記活性領域において前記導電層をパターニングし、前記第１の方向に交差する第２の方向に延在するワードライン電極を形成する工程とよりなり、
前記活性領域を画成する工程は、前記半導体基板の表面が前記活性領域からその外側まで連続して露出されるように、前記活性領域の縁部に沿って前記素子分離絶縁膜中に前記半導体基板の表面を露出する複数の開口部を、前記複数のビットライン拡散領域にそれぞれ対応して形成する工程を含み、
前記複数のビットライン拡散領域を形成する工程は、前記ビットライン拡散領域の各々が前記活性領域から前記対応する開口部中に連続的に延在するように形成する工程を含み、
さらに前記不揮発性半導体メモリの製造方法は、
前記活性領域上に残された前記共通絶縁膜をマスクに、前記複数の開口部中に延在したビットライン拡散領域の各々の表面に、シリサイド層を形成する工程とを含み、
前記ビットライン拡散領域の表面にシリサイド層を形成する工程は、前記ワードライン電極、および前記第１および第２の拡散領域の表面にシリサイド層を形成する工程と同時に実行されることを特徴とする不揮発性半導体メモリの製造方法。
【０１１０】
（付記１５） 前記ビットライン拡散領域の表面にシリサイド層を形成する工程に先立ち、前記開口部中において前記ビットライン拡散領域の表面から前記電荷蓄積絶縁層を除去する工程が実行されることを特徴とする付記１２〜１４のうち、いずれか一項記載の不揮発性半導体メモリの製造方法。
【０１１１】
（付記１６） 前記ビットライン拡散領域の表面にシリサイド層を形成する工程は、前記素子分離絶縁膜を自己整合マスクとして実行されることを特徴とする付記１２〜１５のうち、いずれか一項記載の不揮発性半導体メモリの製造方法。
【０１１２】
（付記１７） 前記電荷蓄積絶縁層を形成する工程は、前記活性領域上に酸化膜と窒化膜と酸化膜とを順次堆積する工程よりなることを特徴とする付記１２または１４記載の不揮発性半導体メモリの製造方法。
【０１１３】
（付記１８） 前記ビットライン拡散領域の表面にシリサイド層を形成する工程の後、前記半導体基板表面に層間絶縁膜を形成する工程と、前記層間絶縁膜中に、前記複数の開口部にそれぞれ対応して、前記ビットライン拡散領域表面のシリサイド層を露出する複数のコンタクトホールを形成する工程と、前記複数のコンタクトホールの各々において、ドライエッチング工程により自然酸化膜を除去する工程と、前記層間絶縁膜上に前記コンタクトホールを介して対応する前記ビットライン拡散領域にコンタクトする配線パターンを形成する工程とをさらに含むことを特徴とする請求項１２〜１７のうち、いずれか一項記載の不揮発性半導体メモリの製造方法。
【０１１４】
【発明の効果】
本発明によれば、電荷蓄積絶縁膜を有する不揮発性半導体メモリにおいて、メモリセル領域および周辺回路領域のいずれにおいてもＳｉ表面に自己整合工程によりシリサイド層を形成することが可能になり、Ｓｉ表面にコンタクトを形成する際にドライエッチングによる自然酸化膜除去工程を行っても、Ｓｉ表面に侵食が生じることはなく、素子特性の劣化が回避される。シリサイド層を形成した結果、本発明の不揮発性半導体メモリはコンタクト抵抗が減少し、高速での動作が可能になる。
【図面の簡単な説明】
【図１】電荷蓄積絶縁膜を有する不揮発性半導体メモリの回路構成を示す図である。
【図２】図１の不揮発性半導体メモリの基本構成を示す図である。
【図３】（Ａ），（Ｂ）は図１の不揮発性半導体メモリにおける書き込みおよび消去動作を説明する図である。
【図４】（Ａ），（Ｂ）は図１の不揮発性半導体メモリにおける読み出し動作を説明する図である。
【図５】（Ａ）〜（Ｄ）は従来の不揮発性半導体メモリの製造工程を説明する図（その１）である。
【図６】（Ａ）〜（Ｃ）は従来の不揮発性半導体メモリの製造工程を説明する図（その２）である。
【図７】（Ａ）〜（Ｄ）は従来の不揮発性半導体メモリの製造工程を説明する図（その３）である。
【図８】（Ａ）〜（Ｃ）は従来の不揮発性半導体メモリの製造工程を説明する図（その４）である。
【図９】（Ａ）〜（Ｄ）は従来の不揮発性半導体メモリの製造工程を説明する図（その５）である。
【図１０】（Ａ）〜（Ｃ）は従来の不揮発性半導体メモリの製造工程を説明する図（その６）である。
【図１１】（Ａ）〜（Ｄ）は従来の不揮発性半導体メモリに対する一改良例、およびその問題点を説明する図（その１）である。
【図１２】（Ａ）〜（Ｃ）は従来の不揮発性半導体メモリに対する一改良例、および問題点を説明する図（その２）である。
【図１３】（Ａ）〜（Ｄ）は従来の不揮発性半導体メモリに対する別の改良例、およびその問題点を説明する図（その１）である。
【図１４】（Ａ）〜（Ｃ）は従来の不揮発性半導体メモリに対する別の改良例、および問題点を説明する図（その２）である。
【図１５】（Ａ）〜（Ｄ）は本発明の第１実施例による不揮発性半導体メモリの製造工程を示す図（その１）である。
【図１６】（Ａ）〜（Ｃ）は本発明の第１実施例による不揮発性半導体メモリの製造工程を示す図（その２）である。
【図１７】（Ａ）〜（Ｄ）は本発明の第１実施例による不揮発性半導体メモリの製造工程を示す図（その３）である。
【図１８】（Ａ）〜（Ｃ）は本発明の第１実施例による不揮発性半導体メモリの製造工程を示す図（その４）である。
【図１９】（Ａ）〜（Ｃ）は本発明の第１実施例による不揮発性半導体メモリの製造工程を示す図（その５）である。
【図２０】（Ａ）〜（Ｃ）は本発明の第１実施例による不揮発性半導体メモリの製造工程を示す図（その６）である。
【図２１】（Ａ）〜（Ｃ）は本発明の第１実施例による不揮発性半導体メモリの製造工程を示す図（その７）である。
【図２２】（Ａ）〜（Ｃ）は本発明の第１実施例による不揮発性半導体メモリの製造工程を示す図（その８）である。
【図２３】（Ａ）〜（Ｄ）は本発明の第１実施例による不揮発性半導体メモリの製造工程を示す図（その９）である。
【図２４】（Ａ）〜（Ｃ）は本発明の第１実施例による不揮発性半導体メモリの製造工程を示す図（その１０）である。
【図２５】（Ａ）〜（Ｃ）は本発明の第１実施例による不揮発性半導体メモリの製造工程を示す図（その１１）である。
【図２６】（Ａ）〜（Ｃ）は本発明の第１実施例による不揮発性半導体メモリの製造工程を示す図（その１２）である。
【図２７】（Ａ）〜（Ｄ）は本発明の第１実施例による不揮発性半導体メモリの製造工程を示す図（その１３）である。
【図２８】（Ａ）〜（Ｃ）は本発明の第１実施例による不揮発性半導体メモリの製造工程を示す図（その１４）である。
【図２９】（Ａ）〜（Ｄ）は本発明の第１実施例による不揮発性半導体メモリの製造工程を示す図（その１５）である。
【図３０】（Ａ）〜（Ｃ）は本発明の第１実施例による不揮発性半導体メモリの製造工程を示す図（その１６）である。
【図３１】（Ａ）〜（Ｄ）は本発明の第２実施例による不揮発性半導体メモリの製造工程を示す図（その１）である。
【図３２】（Ａ）〜（Ｃ）は本発明の第２実施例による不揮発性半導体メモリの製造工程を示す図（その２）である。
【図３３】（Ａ）〜（Ｄ）は本発明の第２実施例による不揮発性半導体メモリの製造工程を示す図（その３）である。
【図３４】（Ａ）〜（Ｃ）は本発明の第２実施例による不揮発性半導体メモリの製造工程を示す図（その４）である。
【図３５】（Ａ）〜（Ｃ）は本発明の第２実施例による不揮発性半導体メモリの製造工程を示す図（その５）である。
【図３６】（Ａ）〜（Ｃ）は本発明の第２実施例による不揮発性半導体メモリの製造工程を示す図（その６）である。
【図３７】（Ａ）〜（Ｃ）は本発明の第２実施例による不揮発性半導体メモリの製造工程を示す図（その７）である。
【図３８】（Ａ）〜（Ｃ）は本発明の第２実施例による不揮発性半導体メモリの製造工程を示す図（その８）である。
【図３９】（Ａ）〜（Ｃ）は本発明の第２実施例による不揮発性半導体メモリの製造工程を示す図（その９）である。
【図４０】（Ａ）〜（Ｃ）は本発明の第２実施例による不揮発性半導体メモリの製造工程を示す図（その１０）である。
【図４１】（Ａ）〜（Ｄ）は本発明の第２実施例による不揮発性半導体メモリの製造工程を示す図（その１１）である。
【図４２】（Ａ）〜（Ｃ）は本発明の第２実施例による不揮発性半導体メモリの製造工程を示す図（その１２）である。
【図４３】（Ａ）〜（Ｄ）は本発明の第２実施例による不揮発性半導体メモリの製造工程を示す図（その１３）である。
【図４４】（Ａ）〜（Ｄ）は本発明の第２実施例による不揮発性半導体メモリの製造工程を示す図（その１４）である。
【図４５】（Ａ）〜（Ｃ）は本発明の第２実施例による不揮発性半導体メモリの製造工程を示す図（その１５）である。
【図４６】（Ａ）〜（Ｃ）は本発明の第２実施例による不揮発性半導体メモリの製造工程を示す図（その１６）である。
【図４７】（Ａ）〜（Ｄ）は本発明の第２実施例による不揮発性半導体メモリの製造工程を示す図（その１７）である。
【図４８】（Ａ）〜（Ｃ）は本発明の第２実施例による不揮発性半導体メモリの製造工程を示す図（その１８）である。
【符号の説明】
２０，４０，６０ 不揮発性半導体メモリ
２１，４１，６１ 基板
２１Ａ，２１Ｂ，２１Ｄ，２１ｎ，２１ｐ，４１Ｄ，４１ｎ，４１ｐ，６１Ｄ，６１ｎ，６１ｐ 拡散領域
２１ｄ，４１ｄ，６１ｄ チャネルストップ拡散領域
２１Ｆ，４１Ｆ，６１Ｆ フィールド絶縁膜
２１ｌｎ，２１ｌｐ，４１ｌｎ，４１ｌｐ，６１ｌｎ，６１ｌｐ ＬＤＤ拡散領域
２２，４２，６２ 電荷蓄積絶縁膜
２３，４３，６３ ワードライン電極
２３Ｇ1，２３Ｇ2，４３Ｇ1，４３Ｇ2，６３Ｇ1，６３Ｇ2 ゲート電極
２３Ｗ、２３Ｗ1、２３Ｗ2，４３Ｗ，４３Ｗ1，４３Ｗ2，６３Ｗ1，６３Ｗ2 側壁絶縁膜
２３ＷＡ，２３ＷＢ 側壁絶縁膜開口部
２４Ｍ、２４Ｎ，２４Ｖ，２４Ｗ，４８Ａ，４８Ｂ 配線パターン
２５ 層間絶縁膜
２５Ａ，２５Ｂ，２５Ｃ，２５Ｄ コンタクトホール
２６，４６，６６ シリサイド層
４０Ｍ，６０Ｍ メモリセル領域
４０Ｐ，６０Ｐ 周辺回路領域
４２ox，６２ox ゲート絶縁膜
４３Ｒ，６３Ｒ，６３Ｒ2 反射防止膜
Ｒ１〜Ｒ６，Ｒ１１〜Ｒ１３ レジスト
【発明の属する技術分野】
本発明は一般に半導体装置に係り、特に不揮発性半導体メモリおよびその製造方法に関する。
【０００２】
フラッシュメモリはＤＲＡＭと同様な高集積化に適した簡単な素子構造を有する不揮発性半導体メモリであり、コンピュータや携帯電話を含む様々な情報処理装置に広く使われている。フラッシュメモリでは、一般にフローティングゲートを使って情報を電荷の形で保持することが行われる。
【０００３】
一方、最近ではＭＯＳトランジスタのゲート絶縁膜にＯＮＯ構造を有する絶縁膜を使ったＭＯＮＯＳ（metal-oxide-nitride-oxide-semiconductor）構造あるいはＳＯＮＯＳ（semiconductor-oxide-nitride-oxide-semiconductor）構造を有し、かかるＯＮＯゲート絶縁膜中に情報を電荷の形で保持する不揮発性半導体メモリが提案されている。かかるＭＯＮＯＳ構造あるいはＳＯＮＯＳ構造の不揮発性半導体メモリでは、ゲート絶縁膜中への電荷の注入をソース側から、あるいはドレイン側から行うことにより、多値情報の保持が可能である。
【０００４】
【従来の技術】
図１は、従来のＳＯＮＯＳ構造を有するＮＯＲ／ＡＮＤ型不揮発性半導体メモリ１０の回路構成を示す図である。
【０００５】
図１を参照するに、前記不揮発性半導体メモリ１０はＯＮＯ構造のゲート絶縁膜を有する複数のメモリセルトランジスタＭ11〜Ｍmmを行列状に配列したメモリセルアレイＭを有し、前記メモリセルアレイＭ中において行方向に配列した一群のメモリセルトランジスタは、各々のゲート電極において前記メモリセルアレイＭ中を行方向に延在するワードラインＷＬｎ，ＷＬｎ＋１，ＷＬｎ＋２，ＷＬｎ＋３・・・のいずれかに共通に接続されている。さらに列方向に配列した一群のメモリセルトランジスタは、ソース拡散領域よびドレイン拡散領域において、前記メモリセルアレイＭ中を列方向に延在するデータビットラインＤＢＬｈ，ＤＢＬｈ＋１，ＤＢＬｈ＋２，ＤＢＬｈ＋３，ＤＢＬｈ＋４・・・のいずれかに共通に接続されている。
【０００６】
さらに前記不揮発性半導体メモリ１０は選択ゲートラインＳＧ１，２，３，４、・・・を有し、前記データビットラインＤＢＬｈ，ＤＢＬｈ＋２は前記選択ゲートラインＳＧ１，ＳＧ２に接続された選択トランジスタＴ１，Ｔ２を介して対応するメインビットラインＭＢＬｈに、また前記データビットラインＤＢＬｈ＋１，ＤＢＬｈ＋３は前記選択ゲートラインＳＧ３，ＳＧ４に接続された選択トランジスタＴ３，Ｔ４を介して対応するメインビットラインＭＢＬｈ＋１に接続される。
【０００７】
かかる構成においては、情報は前記メモリセルトランジスタＭ11，Ｍ12，・・・のソース領域あるいはドレイン領域から、ＯＮＯ構造を有するゲート絶縁膜中にチャネルホットエレクトロンの形で注入され、保持される。
【０００８】
図２は、前記メモリセルアレイＭ中において前記メモリセルトランジスタＭ11，Ｍ12，・・・を構成するトランジスタ２０の構成を示す。
【０００９】
図２を参照するに、前記トランジスタ２０はＳｉ基板２１上に構成されており、前記Ｓｉ基板２１中には埋め込み拡散領域２１Ａ，２１Ｂが、それぞれソース領域およびドレイン領域として形成されている。さらに前記基板２１の表面は酸化膜２２ａ、窒化膜２２ｂおよび酸化膜２２ｃを積層した構造のＯＮＯ膜２２により覆われており、前記ＯＮＯ膜２２上にはポリシリコンゲート電極２３が形成されている。
【００１０】
図３（Ａ），（Ｂ）は、図２のメモリセルトランジスタにおける書き込み動作および消去動作をそれぞれ示す図である。
【００１１】
図３（Ａ）を参照するに、情報の書き込み時には前記ソース領域２１Ａが接地され前記ドレイン領域２１Ｂに大きな正電圧＋Ｖwが、また前記ゲート電極２３に大きな正電圧＋ＶG1が印加される。その結果チャネル領域のドレイン端での電子の加速によりチャネル中にホットエレクトロンが生じ、このようにして形成されたホットエレクトロンが前記ＯＮＯ膜２２中に注入される。注入されたホットエレクトロンは、前記ＯＮＯ膜２２中、前記ドレイン端近傍の部分に保持される。前記ドレイン領域２１Ｂとソース領域２１Ａに印加される駆動電圧を入れ替えることで、同様なホットエレクトロンの注入を、前記ＯＮＯ膜のソース端近傍において行うことも可能であり、その結果図２のメモリセルトランジスタ２０では図１に示した１セル２ビット書き込みが可能になる。
【００１２】
一方書き込まれた情報を消去する際には、図３（Ｂ）に示すようにドレイン領域２１Ｂに大きな正電圧＋Ｖeを印加し、さらに前記ゲート電極２３に大きな負電圧−ＶG2を印加することにより、前記ドレイン領域２１Ｂから前記ＯＮＯ膜２２へホールを注入し、前記ＯＮＯ膜２２中、ドレイン端近傍領域に蓄積されていた電荷を消滅させる。電子がＯＮＯ膜２２中のソース端近傍領域に蓄積されている場合には、前記ホール注入をソース領域２１Ａから行えばよい。
【００１３】
さらに前記ＯＮＯ膜２２のドレイン端近傍領域に書き込まれた情報を読み出す場合には、図４（Ａ）に示すように前記ゲート電極２３に所定のゲート電圧Ｖgを印加し、前記ドレイン領域２１Ｂを接地、ソース領域２１Ａに読み出し電圧Ｖrを印加する。その結果、前記ＯＮＯ膜２２のドレイン端近傍領域に電子が蓄積されていない場合には前記Ｓｉ基板２１中を前記ゲート電極２３直下に形成されたチャネルを通ってキャリアが前記ドレイン領域２１Ｂからソース領域２１Ａに流れることが可能であり、前記メモリセルトランジスタ２０は導通するのに対し、前記ＯＮＯ膜２２のドレイン端近傍領域に電子が蓄積されている場合には、前記ゲート電極２３直下のチャネルが前記ドレイン端において遮断され、前記トランジスタ２０は導通しない。一方、前記ＯＮＯ膜２２のソース端近傍領域に書き込まれた情報を読み出す場合には、図４（Ａ），（Ｂ）において前記ソース領域２１Ａを接地し、前記ドレイン領域２１Ｂに読み出し電圧Ｖrを印加すればよい。
【００１４】
図５（Ａ）〜（Ｄ）．図６（Ａ）〜（Ｃ），図７（Ａ）〜（Ｄ），図８（Ａ）〜（Ｃ），図９（Ａ）〜（Ｄ），図１０（Ａ）〜（Ｃ）は、前記メモリセルトランジスタ２０を使った不揮発性半導体メモリ１０の製造工程を示す。
【００１５】
図５（Ａ）〜（Ｄ）を参照するに、図５（Ａ）は平面図、図５（Ｂ）は図５（Ａ）中、ラインＸ1−Ｘ1’に沿った断面図を、図５（Ｃ）は図５（Ａ）中、ラインＸ２−Ｘ２’に沿った断面図を、さらに図５（Ｄ）は図５（Ａ）中、ラインＸ３−Ｘ３’に沿った断面図を示す。
【００１６】
図５（Ａ）〜（Ｄ）を参照するに、Ｓｉ基板２１上には活性領域を画成するようにフィールド酸化膜２１Ｆが９００〜１０００°Ｃでの熱酸化工程により２００〜５００ｎｍの厚さに形成され、さらに前記活性領域上に前記ＯＮＯ膜２２を形成する。より具体的には、前記活性領域において露出されたＳｉ基板２１の表面を８００〜１１００°Ｃで熱酸化すことにより前記酸化膜２２ａを５〜１０ｎｍの厚さに形成し、さらに前記酸化膜２２ａ上に６００〜８００°ＣでＣＶＤ工程を行うことにより前記窒化膜２２ｂを１２〜１６ｎｍの厚さに堆積し、さらに前記窒化膜２２ｂ上に前記酸化膜２２ｃを１０００〜１１００°Ｃでのウェット酸化工程により、５〜１０ｎｍの厚さに形成する。
【００１７】
図５（Ａ）の工程では、さらにこのように形成されたＯＮＯ膜２２上にデータビットラインＤＢＬの各々に対応した開口部を有するレジストパターンＲ１が形成され、さらに前記レジスト開口部を介して前記Ｓｉ基板２１中にＡｓ+を５０〜９０ｋｅＶの加速電圧下、２×１０15〜５×１０15ｃｍ-2のドーズでイオン注入することにより、前記Ｓｉ基板２１中には前記データビットラインＤＢＬに対応したｎ型拡散領域２１Ｄが多数、互いに平行に形成される。以下では前記ｎ型拡散領域２１Ｄをビットライン拡散領域と記す。
【００１８】
図５（Ａ）〜（Ｄ）の段階では、図５（Ｂ）〜（Ｄ）の断面図は同一の構造を示す。
【００１９】
図６（Ａ）は図５（Ａ）中、ラインＹ−Ｙ’に沿った断面図を、図６（Ｂ）は前記不揮発性半導体メモリ１０で使われるｎチャネル型周辺トランジスタの断面図を、さらに図６（Ｃ）は前記不揮発性半導体メモリ１０で使われるｐチャネル形周辺トランジスタの断面図を示す。
【００２０】
図６（Ａ）を参照するに、前記ビットライン拡散領域２１Ｄは前記フィールド酸化膜２１Ｆにより画成された活性領域内を、前記データビットラインＤＢＬの延在方向に連続的に延在するのがわかる。一方図６（Ｂ），（Ｃ）よりわかるように、前記ｐチャネル周辺トランジスタ形成領域あるいはｎチャネル周辺トランジスタ形成領域は、図５（Ａ）の時点では前記レジストパターンＲ１により覆われており、基板中へのイオン注入はなされない。
【００２１】
次に図７（Ａ）〜（Ｄ）の工程において前記レジストパターンＲ１は除去され、前記Ｓｉ基板２１上には図１のワードラインＷＬに対応して複数のポリシリコンゲート電極パターン２３（以下ワードライン電極２３と記す）が前記拡散領域２１Ｄの延在方向に略直交する方向に形成される。さらに前記ワードライン電極２３をマスクに、前記Ｓｉ基板２１中にＢを５０〜８０ｅＶの加速電圧下、３×１０12〜１×１０13ｃｍ-2のドーズ量でイオン注入し、図７（Ｂ）あるいは図７（Ｄ）に示すように前記ビットライン拡散領域２１Ｄの間にチャネルストップ拡散領域２１ｄを形成する。ただし図７（Ａ）は前記不揮発性半導体メモリ１０の平面図を、また図７（Ｂ）〜（Ｄ）は、図７（Ａ）中ラインＸ１−Ｘ１’，ラインＸ２−Ｘ２’，ラインＸ２−Ｘ３’に沿った断面図を示す。かかるチャネルストップ拡散領域２１ｄは図７（Ｃ）に示すように前記ワードライン電極２３の直下には形成されていない。図７（Ｂ），（Ｃ）では、前記チャネルストップ拡散領域２１ｄは前記ビットライン拡散領域２１Ｄ中にも形成されているが、濃度が二桁小さいため、図示は省略している。
【００２２】
図８（Ａ）は図７（Ａ）中、ラインＹ−Ｙ’に沿った断面図を示す。
【００２３】
図８（Ａ）を参照するに、前記ＯＮＯ膜２２上には前記複数のワードライン電極２３が等間隔で繰り返し形成されているのがわかる。また前記Ｂのイオン注入の結果、前記拡散領域２１Ｄの端にチャネルストップ拡散領域２１ｄが形成されている。
【００２４】
ところで図７（Ａ）の工程では、前記レジストパターンＲ１の除去の後、前記ワードライン電極２３の形成に先立って周辺トランジスタの形成領域において前記ＯＮＯ膜２２がマスクプロセスにより除去され、さらに８００〜１１００°Ｃの熱酸化工程を行うことにより、熱酸化膜２２oxが図８（Ｂ），（Ｃ）に示すように、典型的には５〜１５ｎｍの厚さに形成される。かかる熱酸化工程を行っても、前記メモリセル領域Ｍにおいては既に前記ＯＮＯ膜２２が形成されているため、新たな酸化膜の形成は実質的に生じない。
【００２５】
さらに図８（Ｂ），（Ｃ）に示すように、このようにして形成された熱酸化膜２２ox上にはゲート電極２３Ｇ1，２３Ｇ2が、前記ワードライン電極２３と同時に形成される。
【００２６】
このようにして形成された不揮発性半導体メモリ１０ではデータビットラインＤＢＬが拡散領域２１Ｄにより形成されているため、ビットラインの抵抗を低減すべく、図９（Ａ）〜（Ｄ）に示すように前記データビットラインＤＢＬに対応して前記拡散領域２１Ｄ上をこれに平行に延在する配線パターン２４Ｍを形成する。ただし図９（Ａ）は前記不揮発性半導体メモリ１０の平面図を、また図９（Ｂ）〜（Ｄ）は、図９（Ａ）中ラインＸ１−Ｘ１’，Ｘ２−Ｘ２’，Ｘ３−Ｘ３’に沿った断面図を示す。
【００２７】
図９（Ｂ）〜（Ｄ）を参照するに、前記Ｓｉ基板２１上には前記ワードライン電極２３を覆うように層間絶縁膜２５が形成されており、これにドライエッチングにより前記拡散領域２１Ｄを露出するように形成したコンタクトホール２５Ａを介して、前記層間絶縁膜２５上に形成された前記メタル配線パターン２４Ｍを、前記拡散領域２１Ｄにコンタクトさせる。
【００２８】
また図９（Ａ）および（Ｃ）に示すように、前記層間絶縁膜２５上には前記ワードライン電極２３を露出するコンタクトホール２５Ｂが形成されており、前記層間絶縁膜２５上に形成されたメタル配線パターン２４Ｎが前記コンタクトホール２５Ｂを介して、各々のワードライン電極２３に接続される。
【００２９】
図１０（Ａ）は図９（Ａ）のラインＹ−Ｙ’に沿った断面図を示す。
【００３０】
図１０（Ａ）を参照するに、前記各々のワードライン電極２３はサイドウォール絶縁膜２３Ｓを有し、延在方向上の複数の位置においてコンタクトホール２５Ａを介して前記拡散領域２１Ｄにコンタクトする。かかるサイドウォール絶縁膜２３Ｓは、前記Ｓｉ基板２３上に絶縁膜を前記ワードライン電極２３を覆うように堆積し、さらに基板主面に垂直に作用する異方性エッチングによりエッチバックを行うことにより形成される。
【００３１】
一方、前記ｎチャネルおよびｐチャネル周辺トランジスタの形成領域においては、図８（Ｂ），（Ｃ）の構造を形成した後レジスト膜（図示せず）で覆い、さらに図１０（Ｂ）の工程において前記レジスト膜中にレジスト開口部を形成し、かかるレジスト開口部を介してｎ型ドーパントをイオン注入し、ｎ-型ＬＤＤ領域２１lnを前記Ｓｉ基板２１中、前記ゲート電極２３Ｇ1の両側に形成する。
【００３２】
次に前記レジスト膜を除去し、図１０（Ｃ）の工程において別のレジスト膜（図示せず）を形成し、レジスト開口部を介してｐ型ドーパントをイオン注入することにより、前記ゲート電極２３Ｇ2の両側にｐ-型ＬＤＤ領域２１lpを形成する。
さらに前記別のレジスト膜を除去した後、前記ゲート電極２３Ｇ1，２３Ｇ2の側壁に側壁絶縁膜を、前記ワードライン電極２３のサイドウォール絶縁膜２３Ｓと同時に形成し、さらにそれぞれのレジストプロセスおよびイオン注入工程により、図１０（Ｂ）のｎチャネル周辺トランジスタでは前記ゲート電極２３Ｇ1のサイドウォール絶縁膜外側にｎ+型の拡散領域２１ｎを、また図１０（Ｃ）のｐチャネル周辺トランジスタでは前記ゲート電極２３Ｇ2のサイドウォール絶縁膜外側にｐ+型の拡散領域２１ｐを形成する。
【００３３】
図１０（Ｂ），（Ｃ）において前記拡散領域２１ｎあるいは２１ｐは前記ゲート電極２３Ｇ1および２３Ｇ2を覆うように前記Ｓｉ基板２１上に形成された前記層間絶縁膜２５中に形成されたコンタクトホール２５Ｃ，２５Ｄにより露出され、かかるコンタクトホールを介して、前記層間絶縁膜２５上に形成されたメタル配線パターン２４Ｗが前記拡散領域２１ｎと、またメタル配線パターン２４Ｖが前記拡散領域２１ｐとコンタクトする。
【００３４】
【発明が解決しようとする課題】
ところで、このような従来の不揮発性半導体メモリ１０においても他の高速半導体装置と同様な高速動作に対する厳しい要求が存在し、このため前記ワードライン電極２３あるいはゲート電極２３Ｇ1，２３Ｇ2の表面、さらに拡散領域２１Ｄあるいは２１ｎ，２１ｐの表面コンタクト抵抗をできるだけ低減する必要が生じている。
【００３５】
従来より、かかるコンタクト抵抗の低減のために、Ｓｉ領域の表面にＷやＴｉ等の耐熱金属層を堆積し、Ｓｉ領域と反応させて低抵抗シリサイド層を形成するいわゆる自己整合シリサイド技術が提案されている。かかる自己整合シリサイド技術では、ゲート電極や拡散領域などのＳｉ領域が低抵抗シリサイドにより覆われるため寄生抵抗が減少し、優れた動作速度が得られる。
【００３６】
一方従来の自己整合シリサイド技術では、コンタクトを形成する際にはシリサイド層表面の酸化膜を除去してコンタクト抵抗を低減する前処理が必要である。例えば層間絶縁膜で覆われた拡散領域に、層間絶縁膜上のメタル配線パターンをコンタクトホールを介して接続しようとする場合には、前記コンタクトホールにおいて拡散領域表面の酸化膜除去前処理が行われる。その際かかる前処理をウェットエッチングで行うとシリサイド膜もエッチングされてしまうため、前記酸化膜除去前処理はドライエッチングにより行う必要がある。一方、ドライエッチング工程はＳｉ領域あるいはＳｉ基板もエッチングしてしまうため、ドライエッチング工程により前記酸化膜除去前処理を行う場合には、露出される表面に確実にシリサイド膜を形成しておく必要がある。シリサイド膜が形成されていない領域にかかるドライエッチング工程を行った場合には、前記シリサイド膜の下のＳｉ領域が侵食されてしまう。そこで、先に説明した不揮発性半導体メモリ１０においても、自己整合シリサイド技術を使って動作速度の向上を図る場合には、このような自己整合シリサイド層をワードライン電極２３やゲート電極２３Ｇ1，２３Ｇ2、さらに拡散領域２１Ｄや２１ｎ，２１ｐ表面のうち、少なくともコンタクト領域には確実に形成されている必要がある。
【００３７】
図１１（Ａ）〜（Ｄ）および図１２（Ａ）〜（Ｃ）は、前記不揮発性半導体メモリ１０に対して自己整合シリサイド工程を適用した場合の一つの考えられる例を示す。ただし図１０（Ａ）〜（Ｄ）と同様に図１１（Ａ）は平面図、図１１（Ｂ）〜（Ｄ）はそれぞれ断面Ｘ１−Ｘ１’，Ｘ２−Ｘ２’およびＸ３−Ｘ３’に沿った断面図である。
【００３８】
図１１（Ａ）〜（Ｄ）の例では、図１１（Ａ），（Ｂ），（Ｄ）に示すように前記Ｓｉ基板２１の表面にシリサイド層２６が形成されており、前記層間絶縁膜２５中のコンタクトホール２５Ａはかかるシリサイド層２６を露出するように形成されている。また前記シリサイド層２６は前記ワードライン電極２３上にも形成されている。さらに図１２（Ａ）にも示すように、前記シリサイド層２６は前記基板２１の表面に、前記ビットライン拡散領域２１Ｄに沿って、前記ワードライン電極２３が形成されている部分を除いて形成されている。さらに図１２（Ｂ），（Ｃ）よりわかるように前記ｎ+型拡散領域２１ｎおよびｐ+型拡散領域２１ｐの表面にも前記シリサイド層２６は形成されている。
【００３９】
かかるシリサイド層２６は、図７（Ａ）〜（Ｄ）および図８（Ａ）〜（Ｃ）の工程において、前記ワードライン電極２３およびゲート電極２３Ｇ1，２３Ｇ2を自己整合マスクとして使い、前記ＯＮＯ膜２２を熱リン酸処理およびＨＦ処理により除去した後、Ｗなどの高融点金属層を堆積し、下地のＳｉと反応させることにより形成される。特に図１２（Ｂ），（Ｃ）に示すように周辺トランジスタの拡散領域表面に前記シリサイド層２６を形成することにより、これら特に高速動作を要求される半導体装置のコンタクト抵抗が低減され、コンタクト抵抗に起因する信号遅延が軽減される。
【００４０】
図１１（Ａ）〜（Ｄ）および図１２（Ａ）〜（Ｃ）の構造では、特に図１１（Ｂ）あるいは図１２（Ａ）に示すように前記層間絶縁膜２５中に形成されたコンタクトホール２５Ａに対応してシリサイド層２６が形成されていことが非常に重要である。先にも説明したように、かかるコンタクトホール２５Ａおよび図１２（Ｂ），（Ｃ）のコンタクトホール２５Ｃ，２５Ｄにおいては、コンタクト抵抗を低減すべく酸化膜除去を前記シリサイド層２６が侵食されないようにドライエッチングが施されるが、その際仮にこれらの領域にシリサイド層２６が形成されていなかったとすると、ドライエッチングは拡散領域２１Ｄ中まで侵入し、その挙句Ｓｉ基板２１まで達してしまい、その結果所望の素子特性が得られなくなってしまう。
【００４１】
しかし図１１（Ａ）〜（Ｄ）の構成は、特に図１１（Ｂ）の断面図に示すように、隣接する拡散領域２１Ｄが図中に＊で示したように前記シリサイド層２６により短絡されてしまう致命的な問題点を有する。図１１（Ｂ）〜（Ｄ）の断面においては隣接する拡散領域２１Ｄ間の導通は素子動作に対応して生じる必要があり、この部分が短絡すると、フラッシュメモリは動作しない。一方、先にも説明したように、前記コンタクトホール２５Ａの下にはシリサイド層２６が不可欠である。
【００４２】
図１３（Ａ）〜（Ｄ）および図１４（Ａ）〜（Ｃ）は前記問題点を克服するために考えられる構成例を示す。
【００４３】
最初に図１４（Ａ）を参照するに、例示した構造では図１４（Ｂ），（Ｃ）の周辺トランジスタにおいてゲート電極２３Ｇ1，２３Ｇ2にサイドウォール絶縁膜２３Ｗ1，２３Ｗ2を絶縁膜２３Ｗの堆積およびエッチバックにより形成する際に、前記メモリセル領域Ｍにおいてのみ、前記ワードライン電極２３上に堆積した前記絶縁膜２３Ｗはレジストパターンにより、そのまま残す。
【００４４】
さらに図１３（Ｂ）、（Ｃ）に示すように前記絶縁膜２３Ｗ中に前記コンタクトホール２５Ａに対応して開口部２３ＷＡを、また前記コンタクトホール２５Ｂに対応して開口部２３ＷＢを形成し、かかる開口部２３Ａに対応して前記ビットライン拡散領域２１Ｄ上にシリサイド層２６を、また開口部２３Ｂに対応してワードライン電極２３上にシリサイド層２６を形成している。
【００４５】
かかる構成によれば、隣接するビットライン拡散領域２４Ｄの間に前記絶縁膜２３Ｗが介在するためビットライン拡散領域２４Ｄ相互を短絡するシリサイド層２６は形成されない。
【００４６】
しかし、このようなシリサイド層２６をメモリセルアレイＭ中において前記絶縁膜２３Ｗ中の開口部２３ＷＡ，２３ＷＢにのみ形成する構成では、必然的に前記開口部２３ＷＡ，２３ＷＢのパターニングが必要になるが、パターニング工程ではパターニング精度に限界があり、このため不揮発性半導体メモリ１０を高い集積密度で形成しようとしても限界が生じてしまう。先にも説明したように、ドライエッチングによる自然酸化膜除去工程に関連して、前記コンタクトホール２５Ａ，２５Ｂの直下には確実にシリサイド層２６が形成されている必要がある。
【００４７】
そこで本発明は上記の課題を解決した新規で有用は不揮発性半導体装置およびその製造方法を提供することを概括的課題とする。
【００４８】
本発明のより具体的な課題は、コンタクト領域に自己整合的に形成されたシリサイド層を有すし、拡散領域間の短絡を確実に回避できるＳＯＮＯＳ型あるいはＭＯＮＯＳ型の不揮発性半導体装置、およびその製造方法を提供することにある。
【００４９】
【課題を解決するための手段】
本発明は上記の課題を、素子分離絶縁膜膜パターンにより画成された活性領域を有する半導体基板と、前記活性領域中において、相互に離間して各々第１の方向に延在する複数の拡散領域と、前記活性領域上において前記第１の方向に対して交差する第２の方向に延在するワードライン電極と、前記活性領域上に、前記ワードライン電極に対応して前記活性領域表面と前記ワードライン電極との間に介在するように形成された、酸化膜上に窒化膜と酸化膜とを順次積層した積層構造を有する電荷蓄積絶縁膜と、前記半導体基板上に前記活性領域および前記ワードライン電極を覆うように形成された層間絶縁膜と、前記層間絶縁膜上に、各々前記複数の拡散領域に対応して前記第１の方向に延在する複数のビットライン電極パターンとよりなり、前記複数のビットライン電極パターンの各々は、対応する拡散領域と前記層間絶縁膜中に形成されたコンタクトホールを介してコンタクトする不揮発性半導体メモリ装置において、前記素子分離絶縁膜パターンは、前記複数の拡散領域の各々の延在部に対応して前記基板表面を露出する開口部を有し、前記複数の拡散領域の各々は、前記延在部が前記対応する開口部中に延在し、前記複数の拡散領域の各々は、前記開口部において表面にシリサイド膜を担持し、前記コンタクトホールは、前記開口部に対応して前記シリサイド膜を露出するように形成されていることを特徴とする不揮発性半導体メモリ装置により、解決する。
【００５０】
本発明によれば、不揮発性半導体メモリの周辺回路部を構成するＭＯＳトランジスタのゲート電極およびソース／ドレイン拡散領域表面に低抵抗シリサイド層を形成する際に、前記不揮発性半導体メモリのメモリセル領域においても、前記メモリセル領域中に素子分離絶縁膜により画成された活性領域から前記活性領域外まで延在し、コンタクトホールを介して層間絶縁膜上のビットライン電極パターンに接続される部分に自己整合プロセスによりシリサイド層を確実に形成することができる。その結果、前記周辺回路領域において、かかるシリサイド層を形成されたＭＯＳトランジスタに層間絶縁膜中のコンタクトホールを介して配線パターンを接続しようとする場合、ドライエッチング工程により自然酸化膜除去前処理工程を行ってもメモリセル領域の活性領域がドライエッチングにより侵食されることがなく、素子特性の劣化が回避される。また、前記メモリセル領域におけるビットライン電極パターンの接続が素子分離絶縁膜中に形成された開口部においてなされるため、前記自己整合プロセスによりそれぞれのビットライン拡散領域に対応して形成されたシリサイド層どうしが短絡する問題を確実に回避することができる。
【００５１】
本発明の不揮発性半導体メモリ装置では、さらに周辺回路領域を構成する拡散領域の表面とゲート電極上にシリサイド膜を形成するのが好ましい。また前記電荷蓄積絶縁膜は前記活性領域の全面を連続的に覆うのが好ましい。さらに前記活性領域中には、前記ワードライン電極の表面および側壁面、および露出された基板表面を連続的に覆うように、絶縁膜が形成されていてもよい。その場合には、前記絶縁膜は、前記ワードライン電極をその形状に沿って略一様な厚さで覆うのが好ましい。また前記絶縁膜は前記活性領域の全面を連続的に覆い、前記層間絶縁膜は前記絶縁膜を覆うのが好ましい。また前記ワードライン電極には前記活性領域の外側に延在する外側部分にシリサイド膜が形成されており、前記層間絶縁膜中には、さらに前記活性領域の外側において前記外側部分を露出する別のコンタクトホールが形成されているのが好ましい。一方、前記ワードライン電極の上面には、その全長にわたりシリサイド膜が形成されていてもよい。その場合、前記ワードライン電極のうち前記活性領域の外側に延在する外側部分の側壁に側壁絶縁膜を、前記側壁絶縁膜が前記活性領域を囲んで延在するように形成してもよい。かかる側壁絶縁膜は、前記基板から略垂直方向に屹立する断面形状を有する絶縁壁の一部を構成する。本発明において前記ワードライン電極は導電性半導体より構成することができる。
【００５２】
【発明の実施の形態】
［第１実施例］
以下、本発明の第１実施例によるＳＯＮＯＳ型不揮発性半導体メモリ４０を、その製造工程に沿って、図１５（Ａ）〜（Ｄ），図１６（Ａ）〜（Ｃ），図１７（Ａ）〜（Ｄ），図１８（Ａ）〜（Ｃ），図１９（Ａ）〜（Ｃ），図２０（Ａ）〜（Ｃ），図２１（Ａ）〜（Ｃ），図２２（Ａ）〜（Ｃ），図２３（Ａ）〜（Ｄ），図２４（Ａ）〜（Ｃ），図２５（Ａ）〜（Ｃ），図２６（Ａ）〜（Ｃ），図２７（Ａ）〜（Ｄ），図２８（Ａ）〜（Ｃ），図２９（Ａ）〜（Ｄ）および図３０（Ａ）〜（Ｃ）を参照しながら説明する。
【００５３】
図１５（Ａ）〜（Ｄ）を参照するに、図１５（Ａ）は前記不揮発性半導体メモリ４０中に形成されるメモリセル領域４０Ｍの平面図を、図１５（Ｂ）は図１５（Ａ）中、ラインＸ１−Ｘ１’に沿った断面図を、図１５（Ｃ）は図１５（Ａ）中、ラインＸ２−Ｘ２’に沿った断面図を、さらに図１５（Ｄ）は図１５（Ａ）中、ラインＸ３−Ｘ３’に沿った断面図を示す。
【００５４】
図１５（Ａ）〜（Ｄ）を参照するに、ｐ型Ｓｉ基板４１上には活性領域を画成するようにフィールド酸化膜４１Ｆが９００〜１０００°Ｃでの熱酸化工程により２００〜５００ｎｍの厚さに形成され、さらに前記活性領域上に前記ＯＮＯ膜４２を形成する。より具体的には、前記活性領域において露出されたＳｉ基板４１の表面を８００〜１１００°Ｃで熱酸化すことにより第１の酸化膜を５〜１０ｎｍの厚さに形成し、さらに前記第１の酸化膜上に６００〜８００°ＣでＣＶＤ工程を行うことにより窒化膜を１２〜１６ｎｍの厚さに堆積し、さらに前記窒化膜上に第２の酸化膜を１０００〜１１００°Ｃでのウェット酸化工程により、５〜１０ｎｍの厚さに形成する。
【００５５】
図１５（Ａ）の工程では、さらにこのように形成されたＯＮＯ膜４２上にデータビットラインＤＢＬの各々に対応した開口部を有するレジストパターンＲ２が形成され、さらに前記レジスト開口部を介して前記Ｓｉ基板４１中にＡｓ+を５０〜９０ｋｅＶの加速電圧下、２×１０15〜５×１０15ｃｍ-2のドーズ量でイオン注入することにより、前記Ｓｉ基板４１中には前記データビットラインＤＢＬに対応したｎ型ビットライン拡散領域４１Ｄが多数、互いに平行に形成される。
【００５６】
図１６（Ａ）は図１５（Ａ）中、メモリセル領域４０ＭのラインＹ−Ｙ’に沿った断面図を、図１６（Ｂ）は前記不揮発性半導体メモリ４０の周辺回路領域４０Ｐに形成されるｎチャネル型周辺トランジスタ形成領域の断面図を、さらに図１６（Ｃ）は前記不揮発性半導体メモリ４０の周辺回路領域４０Ｐに形成されるｐチャネル型周辺トランジスタ形成領域の断面図を示す。
【００５７】
図１６（Ａ）を参照するに、前記ビットライン拡散領域４１Ｄは前記フィールド絶縁膜４１Ｆにより画成された活性領域内を、前記データビットラインＤＢＬの延在方向に連続的に延在するのがわかる。一方図１６（Ｂ），（Ｃ）よりわかるように、前記ｐチャネル型トランジスタ形成周辺回路領域４０Ｐあるいはｎチャネル型トランジスタ形成周辺回路領域４０Ｐは、図１５（Ａ）の時点では前記レジストパターンＲ２により覆われており、基板中へのイオン注入はなされない。
【００５８】
図１５（Ａ）の平面図よりわかるように、前記ビットライン拡散領域４１ＤはＹ−Ｙ’方向に平行に延在し、その先端部は、前記メモリセル領域４０Ｍ中において活性領域を画成するフィールド絶縁膜４１Ｆ中に、各々のビットライン拡散領域４１Ｄに対応して形成された開口部中に延在する。また図１５（Ｂ）の断面図よりわかるように、前記フィールド絶縁膜４１Ｆのうち、前記メモリセル領域４０Ｍ中に二つの活性領域を隔てるように形成された部分においては、かかる開口部によりフィールド絶縁膜４１Ｆが複数の部分に分割されているのがわかる。
【００５９】
次に図１７（Ａ）〜（Ｄ）の工程において前記レジストパターンＲ２は除去され、前記Ｓｉ基板４１上には複数のポリシリコンワードライン電極４３が前記拡散領域４１Ｄの延在方向に略直交する方向に形成される。ただし図１７（Ａ）は前記不揮発性半導体メモリ４０の平面図を、また図１７（Ｂ）〜（Ｄ）は、図１７（Ａ）中ラインＸ１−Ｘ１’，ラインＸ２−Ｘ２’，ラインＸ２−Ｘ３’に沿った断面図を示す。図１７（Ｂ）に示すように前記ワードライン電極４３上にはＳｉＮ反射防止膜４３Ｒが形成されている。
【００６０】
図１８（Ａ）は図１７（Ａ）中、ラインＹ−Ｙ’に沿った断面図を示す。
【００６１】
図１８（Ａ）を参照するに、前記ＯＮＯ膜４２上には前記複数のワードライン電極４３が等間隔で繰り返し形成されているのがわかる。
【００６２】
ところで図１７（Ａ）の工程では、前記レジストパターンＲ２の除去の後、前記ワードライン電極４３の形成に先立って周辺トランジスタの形成領域において前記ＯＮＯ膜４２がマスクプロセスにより除去され、さらに８００〜１１００°Ｃの熱酸化工程を行うことにより、熱酸化膜４２oxが図１８（Ｂ），（Ｃ）に示すように、典型的には５〜１５ｎｍの厚さに形成される。かかる熱酸化工程を行っても、前記メモリセル領域Ｍにおいては既に前記ＯＮＯ膜４２が形成されているため、新たな酸化膜の形成は実質的に生じない。なお、前記周辺トランジスタの熱酸化膜がこれ以上必要であれば、熱酸化膜形成後レジストパターンを用いて薄膜側領域のみエッチングにより除去し、再度成長することも可能である。
【００６３】
さらに図１８（Ｂ），（Ｃ）に示すように前記不揮発性半導体メモリ４０の周辺回路領域では、このようにして形成された熱酸化膜４２ox上にゲート電極４３Ｇ1および４３Ｇ2が、前記ワードライン電極４３と同時に形成される。
【００６４】
次に図１９（Ａ）〜（Ｃ）の工程において図１７（Ａ）の構造上にＢ+を５０〜８０ｋｅＶの加速電圧下、３×１０12〜１×１０13ｃｍ-2のドーズ量でイオン注入し、図１９（Ｃ）に示すようにビットライン拡散領域４１Ｄの間にチャネルストップ拡散領域４１ｄを形成する。かかるチャネルストップ拡散領域４１ｄは図１９（Ａ）あるいは（Ｃ）の断面においてビットライン拡散領域４１Ｄの表面にも形成されるが、チャネルストップ拡散領域４１ｄのＢ濃度はビットライン拡散領域４１ＤのＡｓ濃度よりも二桁小さいため、図示は省略する。
【００６５】
図１９（Ａ）〜（Ｃ）のイオン注入に伴い、図２０（Ａ）に示すように図１７（Ａ）のＹ−Ｙ’断面においてもＢ+のイオン注入がなされるが、図２０（Ｂ），（Ｃ）に示すようにこのＢ+のイオン注入の間は、前記周辺回路領域４０ＰにはレジストパターンＲ３が施されているため、前記周辺回路領域４０ＰにはＢ+のイオン注入は生じない。
【００６６】
次に図２１（Ａ）〜（Ｃ）および図２２（Ａ）のステップにおいて、前記Ｓｉ基板４１上に前記メモリセル領域を覆うようにレジストパターンＲ４が形成され、この状態でｎ型不純物のイオン注入およびｐ型不純物のイオン注入を行うことにより、図２２（Ｂ），（Ｃ）に示すように、周辺回路領域において前記ゲート電極４３Ｇ1，４３Ｇ2の両側に、拡散領域４１lnおよび４１lpがそれぞれ形成される。ただしｎ型不純物イオン注入の際には前記ｐ型トランジスタ領域はレジストパターンで覆われており、またｐ型不純物イオン注入の際には前記ｎ型トランジスタ領域はレジストパターンで覆われている。
【００６７】
次に図２３（Ａ）〜（Ｄ）および図２４（Ａ）〜（Ｃ）の工程において前記Ｓｉ基板４１上にＣＶＤ法により酸化膜４３Ｗを１００〜２００ｎｍの略一様な厚さに堆積し、さらにこれを前記活性領域のみを覆うように形成されたレジストパターンＲ５をマスクに、前記基板４１の主面に略垂直方向に作用する異方性エッチングを行うことによりパターニングし、図２３（Ｂ），（Ｃ）に示すようにゲート電極４３Ｇ1，４３Ｇ2の両側壁面に側壁絶縁膜４３Ｗ1，４３Ｗ2をそれぞれ形成する。かかる異方性エッチングの結果、図２３（Ｂ）に示すように前記ワードライン電極４３の先端部にも側壁絶縁膜が形成される。
【００６８】
図２３（Ｂ）よりわかるように、前記レジストパターニングＲ５は前記ワードライン電極４３の先端部を露出するため、前記ワードライン電極２３のかかる先端部においては前記酸化膜４３Ｗは除去されており、ＳｉＮ反射防止膜４３Ｒが露出されている。
【００６９】
図２４（Ａ）よりわかるように前記異方性エッチングの間、前記メモリセル領域４０Ｍの活性領域中においては前記酸化膜４３ＷはレジストパターンＲ５により覆われているため、前記酸化膜４３Ｗは前記異方性エッチングによりエッチングされることがなく、その結果、前記周辺回路領域４０Ｐにおいて前記側壁絶縁膜４３Ｗ1，４３Ｗ2を形成した時点においても、図２３（Ｃ），（Ｄ）および図２４（Ａ）に示すように前記酸化膜４３Ｗは前記活性領域を連続的に覆っている。一方、図２３（Ａ）〜（Ｄ）の状態では、図２３（Ｂ）に示すように、前記活性領域外に形成されたフィールド絶縁膜４１Ｆ中の開口部に侵入している前記ビットライン拡散領域４１Ｄの先端部には、前記酸化膜４３Ｗは形成されておらず、前記異方性エッチングにより最上部酸化膜が除去された状態のＯＮＯ膜４２が露出している。
【００７０】
次に図２５（Ａ）〜（Ｃ）および図２６（Ａ）〜（Ｃ）の工程において前記メモリセル領域４０ＭをレジストパターンＲ６により覆い、前記周辺回路領域４０Ｐにおいてゲート電極４３Ｇ1，４３Ｇ2および側壁絶縁膜４３Ｗ1，４３Ｗ2をマスクにｎ型不純物およびｐ型不純物のイオン注入を行うことにより、前記側壁絶縁膜４３Ｗ1の外側にｎ型拡散領域４１ｎを、また前記側壁絶縁膜４３Ｗ2の外側にｐ型拡散領域４１ｐを形成する。ただしｎ型不純物イオン注入の際には前記ｐ型トランジスタ領域はレジストパターンで覆われており、またｐ型不純物イオン注入の際には前記ｎ型トランジスタ領域はレジストパターンで覆われている。
【００７１】
次に図２７（Ａ）〜（Ｄ）の工程において前記レジストパターンＲ６は除去され、さらに前記ワードライン電極４３の露出端部（図２３（Ｃ）参照）およびゲート電極４３Ｇ1，４３Ｇ2の表面のＳｉＮ反射防止膜４３Ｒ、および前記活性領域外のフィールド絶縁膜４１Ｆ中の開口部のＯＮＯ膜を構成するＳｉＮ膜が熱リン酸処理により除去される。さらに前記活性領域外のフィールド絶縁膜４１Ｆ中の開口部において、露出されているＯＮＯ膜４２中のＳｉＯ2をＨＦ処理により除去する。さらにこのように処理されたＳｉ基板４１上にＣｏ膜とＴｉＮ膜とをスパッタリングにより、それぞれ５〜１０ｎｍおよび２０〜５０ｎｍの厚さに堆積し、４５０〜５５０°Ｃでの急速熱処理を行うことにより、前記ワードライン電極４３の露出部、前記ビットライン拡散領域４１Ｄの露出部、さらに前記ゲート電極４３Ｇ1，４３Ｇ2および拡散領域４１ｎ，４１ｐ上に、ＣｏＳｉ層４６を自己整合的に形成する。
【００７２】
図２７（Ａ）〜（Ｄ）および図２８（Ａ）〜（Ｃ）に示すように前記Ｓｉ基板４１の表面は、前記シリサイド形成を予定している領域以外はフィールド絶縁膜４１Ｆあるいは酸化膜４３Ｗにより覆われているため、シリサイド形成領域を画成するマスク工程は不必要である。
【００７３】
次に図２９（Ａ）〜（Ｄ）および図３０（Ａ）〜（Ｃ）の工程において、図２７（Ａ）〜（Ｄ）の構造上に層間絶縁膜４７を堆積し、さらに前記層間絶縁膜中に前記ビットライン拡散領域４１Ｄに対応してコンタクトホール４７Ａを、また前記ワードライン電極４３の端部に対応してコンタクトホール４７Ｂを、さらに図３０（Ｂ），（Ｃ）に示すように周辺回路領域４０Ｐにおいて拡散領域４１ｎに対応してコンタクトホール４７Ｃを、また拡散領域４１ｐに対応してコンタクトホール４７Ｄを形成する。これらのコンタクトホールは、それぞれのコンタクト領域を覆うＣｏＳｉ膜４６を露出する。
【００７４】
さらに本実施例ではドライエッチングによる酸化膜除去工程を、露出されたＣｏＳｉ膜４６に対して実行し、さらに前記層間絶縁膜４７上にメタル膜を、前記コンタクトホール４７Ａ〜４７Ｄを充填するように堆積し、これをパターニングすることにより配線パターン４８Ａ〜４８Ｄを、前記ビットライン拡散領域４１Ｄに、また前記ワードライン電極４３の端部に、さらに前記ｎチャネル周辺トランジスタの拡散領域４１ｎに、また前記ｐチャネルＭＯＳトランジスタの拡散領域４１ｐにそれぞれ対応して形成する。
【００７５】
本実施例の不揮発性半導体メモリ４０では、メモリセル領域４０Ｍおよび周辺回路領域４０Ｐのいずれにおいても、コンタクトホール形成領域においてＳｉ表面がシリサイド膜４６で覆われているため、ドライエッチングによる酸化膜除去工程を行ってもＳｉ表面が侵食されることがない。また、コンタクト領域の表面に低抵抗シリサイド膜４６を形成することによりコンタクト抵抗が減少し、動作速度が向上する。また前記シリサイド膜４６の形成工程の際に図１３（Ａ）〜（Ｄ）の例のようにマスク工程を使う必要がないため、マスク合わせ誤差の問題が生じることがなく、集積密度を向上させることが可能である。
［第２実施例］
次に本発明の第２実施例によるＳＯＮＯＳ型不揮発性半導体メモリ６０を、その製造工程に沿って、図３１（Ａ）〜（Ｄ），図３２（Ａ）〜（Ｃ），図３３（Ａ）〜（Ｄ），図３４（Ａ）〜（Ｃ），図３５（Ａ）〜（Ｃ），図３６（Ａ）〜（Ｃ），図３７（Ａ）〜（Ｃ），図３８（Ａ）〜（Ｃ），図３９（Ａ）〜（Ｃ），図４０（Ａ）〜（Ｃ），図４１（Ａ）〜（Ｄ），図４２（Ａ）〜（Ｃ），図４３（Ａ）〜（Ｄ），図４４（Ａ）〜（Ｃ），図４５（Ａ）〜（Ｃ），図４６（Ａ）〜（Ｄ）および図４７（Ａ）〜（Ｃ）を参照しながら説明する。
【００７６】
図３１（Ａ）〜（Ｄ）を参照するに、図３１（Ａ）は前記不揮発性半導体メモリ６０中に形成されるメモリセル領域６０Ｍの平面図を、図３１（Ｂ）は図３１（Ａ）中、ラインＸ１−Ｘ１’に沿った断面図を、図３１（Ｃ）は図３１（Ａ）中、ラインＸ２−Ｘ２’に沿った断面図を、さらに図３１（Ｄ）は図３１（Ａ）中、ラインＸ３−Ｘ３’に沿った断面図を示す。
【００７７】
図３１（Ａ）〜（Ｄ）を参照するに、ｐ型Ｓｉ基板６１上には活性領域を画成するようにフィールド酸化膜６１Ｆが９００〜１０００°Ｃでの熱酸化工程により２００〜５００ｎｍの厚さに形成され、さらに前記活性領域上に前記ＯＮＯ膜６２を形成する。より具体的には、前記活性領域において露出されたＳｉ基板６１の表面を８００〜１１００°Ｃで熱酸化することにより第１の酸化膜を５〜１０ｎｍの厚さに形成し、さらに前記第１の酸化膜上に６００〜８００°ＣでＣＶＤ工程を行うことにより窒化膜を１２〜１６ｎｍの厚さに堆積し、さらに前記窒化膜上に第２の酸化膜を１０００〜１１００°Ｃでのウェット酸化工程により、５〜１０ｎｍの厚さに形成する。
【００７８】
図３１（Ａ）の工程では、さらにこのように形成されたＯＮＯ膜６２上にデータビットラインＤＢＬの各々に対応した開口部を有するレジストパターンＲ１１が形成され、さらに前記レジスト開口部を介して前記Ｓｉ基板６１中にＡｓ+を５０〜９０ｋｅＶの加速電圧下、２×１０15〜５×１０15ｃｍ-2のドーズ量でイオン注入することにより、前記Ｓｉ基板６１中には前記データビットラインＤＢＬに対応したｎ型ビットライン拡散領域６１Ｄが多数、互いに平行に形成される。
【００７９】
図３２（Ａ）は図３１（Ａ）中、メモリセル領域６０ＭのラインＹ−Ｙ’に沿った断面図を、図３２（Ｂ）は前記不揮発性半導体メモリ６０の周辺回路領域６０Ｐに形成されるｎチャネル型周辺トランジスタ形成領域の断面図を、さらに図３２（Ｃ）は前記不揮発性半導体メモリ６０の周辺回路領域６０Ｐに形成されるｐチャネル型周辺トランジスタ形成領域の断面図を示す。
【００８０】
図３２（Ａ）を参照するに、前記ビットライン拡散領域６１Ｄは前記フィールド絶縁膜６１Ｆにより画成された活性領域内を前記データビットラインＤＢＬの延在方向に連続的に延在するのがわかる。一方図３２（Ｂ），（Ｃ）よりわかるように、前記ｐチャネル型トランジスタ形成領域あるいはｎチャネル型トランジスタ形成領域は、図３１（Ａ）の時点では前記レジストパターンＲ１１により覆われており、基板中へのイオン注入はなされない。
【００８１】
図３１（Ａ）の平面図よりわかるように、前記ビットライン拡散領域６１ＤはＹ−Ｙ’方向に平行に延在し、その先端部は、前記メモリセル領域６０Ｍ中において活性領域を画成するフィールド絶縁膜６１Ｆ中に、各々のビットライン拡散領域６１Ｄに対応して形成された開口部中に延在する。また図３１（Ｂ）の断面図よりわかるように、前記フィールド絶縁膜６１Ｆのうち、前記メモリセル領域６０Ｍ中に二つの活性領域を隔てるように形成された部分においては、かかる開口部によりフィールド絶縁膜６１Ｆが複数の部分に分割されているのがわかる。
【００８２】
次に図３３（Ａ）〜（Ｄ）および図３４（Ａ）〜（Ｃ）の工程において、まず前記周辺回路領域６０Ｐにおいて前記ＯＮＯ膜６２を除去し、さらに熱酸化工程により前記周辺回路領域６０Ｐ上に熱酸化膜６２oxを図３４（Ｂ），（Ｃ）に示すように形成する。次いで前記メモリセル領域６０Ｍ中の活性領域を連続的に覆うように、Ｐを２×１０20〜３×１０21ｃｍ-3の濃度にドープされたアモルファスシリコン層６３をＣＶＤ法により、１００〜５００ｎｍの厚さに形成し、同時に前記周辺回路領域６０Ｐ上に同じ組成のアモルファスシリコンゲート電極６３Ｇ1および６３Ｇ2を、図３４（Ｂ），（Ｃ）に示すように形成する。図３４（Ｂ），（Ｃ）では、前記アモルファスシリコンゲート電極６３Ｇ1，６３Ｇ2上にパターニングに使われたＳｉＮ反射防止膜６３Ｒが形成されているのがわかる。同じ反射防止膜６３Ｒは、前記メモリセル領域６０Ｍ上のアモルファスシリコン層６３上にも形成されている。
【００８３】
図３３（Ａ），（Ｂ）あるいは図３４（Ａ）よりわかるように、前記アモルファスシリコン層６３は、前記ビットライン拡散領域６１Ｄのうち、フィールド酸化膜６１Ｆ中の開口部にまで侵入する端部領域上には形成されておらず、従って図３３（Ａ）〜（Ｄ）および図３４（Ａ）〜（Ｃ）の状態では、前記メモリセル領域６０Ｍにおいて、前記アモルファスシリコン層６３に隣接して前記端部領域を覆うＯＮＯ膜６２が露出されている。
【００８４】
次に図３５（Ａ）〜（Ｃ）および図３６（Ａ）〜（Ｃ）の工程において前記メモリセル領域４０ＭはレジストパターンＲ１２により覆われ、前記周辺回路領域４０Ｐにおいてｎ型不純物およびｐ型不純物のイオン注入が行われる。その結果、図３６（Ｂ），（Ｃ）に示すように前記Ｓｉ基板６１中には、前記ゲート電極６３Ｇ1の両側にｎ-型ＬＤＤ領域６１lnが、また前記ゲート電極６３Ｇ2の両側にはｐ-型ＬＤＤ領域６１pnが形成される。ただしｎ型不純物イオン注入の際には前記ｐ型トランジスタ領域はレジストパターンで覆われており、またｐ型不純物イオン注入の際には前記ｎ型トランジスタ領域はレジストパターンで覆われている。
【００８５】
次に図３７（Ａ）〜（Ｃ）および図３８（Ａ）〜（Ｃ）の工程において前記レジストパターンＲ１３は除去される。さらに、このようにして得られた構造上にＳｉＮあるいはＳｉＯ2膜をＣＶＤ法により約１００〜２００ｎｍの一様な厚さに形成し、前記基板６１の主面に略垂直に作用する異方性エッチングによりこれをエッチバックすることにより、前記メモリセル領域６０Ｍにおいて前記アモルファスシリコン層６３の側壁面に側壁絶縁膜６３Ｗが形成される。同時に、前記周辺回路領域６０Ｐにおいて前記ゲート電極６３Ｇ1の両側壁面上に側壁絶縁膜６３Ｗ1が、さらに前記ゲート電極６３Ｇ2の両側壁面上に側壁絶縁膜６３Ｗ2が形成される。
【００８６】
次に図３９（Ａ）〜（Ｃ）および図４０（Ａ）〜（Ｃ）の工程において前記メモリセル領域６０ＭはレジストパターンＲ１３により覆われ、前記周辺回路領域６０Ｐにおいてｎ型不純物およびｐ型不純物のＳｉ基板６１中へのイオン注入が、図４０（Ｂ），（Ｃ）に示すように、前記ゲート電極６３Ｇ1および６３Ｇ2および側壁絶縁膜６３Ｗ1，６３Ｗ2をマスクに実行され、その結果、前記周辺回路領域６０Ｐにおいて図４０（Ｂ）に示すように前記側壁絶縁膜６３Ｗ1の外側にｎ+型拡散領域６１ｎが、また図４０（Ｃ）に示すように前記側壁絶縁膜６３Ｗ2の外側にｐ+型拡散領域６１ｐが形成される。ただしｎ型不純物イオン注入の際には前記ｐ型トランジスタ領域はレジストパターンで覆われており、またｐ型不純物イオン注入の際には前記ｎ型トランジスタ領域はレジストパターンで覆われている。
【００８７】
次に図４１（Ａ）〜（Ｄ）および図４２（Ａ），（Ｂ）の工程において前記レジストパターンＲ１３が除去され、得られた構造に対してさらに熱リン酸処理およびＨＦ処理を行い、前記アモルファスシリコン膜６３表面からＳｉＮ反射防止膜を除去する。かかる処理により、同時に露出されているＯＮＯ膜６２が除去される。さらに図４１（Ａ）〜（Ｄ）および図４２（Ａ），（Ｂ）の工程では、このようにして得られた構造上にＣｏ層とＴｉＮ層とを順次スパッタリングにより、それぞれ５〜１０ｎｍの厚さおよび２０〜５０ｎｍの厚さに形成し、４５０〜５５０°Ｃでの急速熱処理を行うことにより、前記アモルファスシリコン層６３上に一様にＣｏＳｉ層６６を形成する。前記ＣｏＳｉ層６６は、同時に露出されている前記ビットライン拡散領域６１Ｄの端部、および前記周辺トランジスタのゲート電極６３Ｇ1，６３Ｇ2上と、拡散領域６１ｎ，６１ｐの表面にも形成される。
【００８８】
次に図４３（Ａ）〜（Ｄ）および図４４（Ａ），（Ｂ）の工程においてＳｉＮ反射防止膜６３Ｒ2をプラズマＣＶＤ法により６０〜１００ｎｍの厚さに形成し、さらにフォトリソグラフィー工程によりパターニングを行うことにより、前記メモリセル領域６０Ｍ上にＣｏＳｉ層６６を担持するワードライン電極６３が前記ビットライン拡散領域６１Ｄと交差するように形成される。なお、図４３（Ａ）〜（Ｄ）および図４４（Ａ），（Ｂ）のフォトリソグラフィー工程では、前記周辺回路領域６０Ｐはレジスト膜で覆われており、その結果パターニングは生じない。
【００８９】
なお本実施例では、かかるアモルファスシリコン層６３のパターニングに伴い図４３（Ｄ）および図４４（Ａ）に示すように、前記アモルファスシリコン層６３の側壁絶縁膜６３Ｗが基板６１上に、前記活性領域を囲むように残留する。
【００９０】
ただし、かかる側壁絶縁膜６３Ｗを残したくない場合には、図４４（Ｄ）に示すように最も外側のワードライン電極６３Ｌをダミー電極として、前記側壁絶縁膜６３Ｗと一体の状態に形成すればよい。
【００９１】
さらに図４５（Ａ）〜（Ｃ）および図４６（Ａ）〜（Ｃ）の工程において、先に図４３（Ａ）〜（Ｄ）および図４４（Ａ）〜（Ｃ）で説明した構造上にＢ+を５０〜８０ｋｅＶの加速電圧下、３×１０12〜１×１０13ｃｍ-2のドーズ量でイオン注入し、図４５（Ｃ）に示すように隣接するビットライン拡散領域６１Ｄの間にチャネルストップ拡散領域６１ｄを形成する。本実施例では、前記Ｂ＋のイオン注入は、図４６（Ｂ），（Ｃ）に示すように周辺回路領域６０Ｐにおいてもなされるが、Ｂのドーズ量が小さいため、実質的な問題は生じない。かかるチャネルストップ拡散領域６１ｄはビットライン拡散領域６１Ｄあるいは拡散領域６１ｎ、６１ｐの表面近傍にも形成されるが、濃度が二桁小さいため、図示は省略している。
【００９２】
最後に図４７（Ａ）〜（Ｄ）および図４８（Ａ）〜（Ｃ）の工程において、図４５（Ａ）〜（Ｃ）および図４６（Ａ）〜（Ｃ）で説明した構造上に層間絶縁膜６７を堆積し、さらに前記層間絶縁膜中に前記ビットライン拡散領域６１Ｄに対応してコンタクトホール６７Ａを、また前記ワードライン電極６３Ｌの端部に対応してコンタクトホール６７Ｂを、さらに図４８（Ｂ），（Ｃ）に示すように周辺回路領域６０Ｐにおいて拡散領域６６１ｎに対応してコンタクトホール６７Ｃを、また拡散領域６１ｐに対応してコンタクトホール６７Ｄを形成する。これらのコンタクトホールは、それぞれのコンタクト領域を覆うＣｏＳｉ膜６６を露出する。
【００９３】
さらに本実施例ではドライエッチングによる酸化膜除去工程を、露出されたＣｏＳｉ膜６６に対して実行し、さらに前記層間絶縁膜６７上にメタル膜を、前記コンタクトホール６７Ａ〜６７Ｄを充填するように堆積し、これをパターニングすることにより配線パターン６８Ａ〜６８Ｄを、それぞれ前記ビットライン拡散領域６１Ｄに、また前記ワードライン電極６３の端部に、さらに前記ｎチャネル周辺トランジスタの拡散領域６１ｎに、また前記ｐチャネルＭＯＳトランジスタの拡散領域６１ｐに対応して形成する。
【００９４】
本実施例の不揮発性半導体メモリ６０においても先の実施例と同様に、メモリセル領域６０Ｍおよび周辺回路領域６０Ｐのいずれにおいてもコンタクトホール形成領域においてＳｉ表面がシリサイド膜６６で覆われているため、ドライエッチングによる酸化膜除去工程を行ってもＳｉ表面が侵食されることがない。また、コンタクト領域の表面に低抵抗シリサイド膜６６を形成することによりコンタクト抵抗が減少し、動作速度が向上する。また前記シリサイド膜６６の形成工程の際に図１３（Ａ）〜（Ｄ）の例のようにマスク工程を使う必要がないため、マスク合わせ誤差の問題が生じることがなく、集積密度を向上させることが可能である。
【００９５】
なお、以上の説明において前記フィールド絶縁膜４１Ｆあるいは６１Ｆは、ＳＴＩ素子分離絶縁膜により置き換えることも可能である。また前記ワードライン電極４３あるいは６３Ｌとしてメタル電極を使うことも可能である。
【００９６】
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載の要旨内において様々な変形および変更が可能である。
（付記）
（付記１） 素子分離絶縁膜膜パターンにより画成された活性領域を有する半導体基板と、
前記活性領域中において、相互に離間して各々第１の方向に延在する複数の拡散領域と、
前記活性領域上において前記第１の方向に対して交差する第２の方向に延在するワードライン電極と、
前記活性領域上に、前記ワードライン電極に対応して前記活性領域表面と前記ワードライン電極との間に介在するように形成された、酸化膜上に窒化膜と酸化膜とを順次積層した積層構造を有する電荷蓄積絶縁膜とよりなる不揮発性半導体メモリ装置において、
前記素子分離絶縁膜パターンは、前記複数の拡散領域の各々の延在部に対応して前記基板表面を露出する開口部を有し、
前記複数の拡散領域の各々は、前記延在部が前記対応する開口部中に延在し、
前記複数の拡散領域の各々は、前記開口部において表面にシリサイド膜を担持することを特徴とする不揮発性半導体メモリ装置。
【００９７】
（付記２） さらに前記半導体基板上には拡散領域とゲート電極とを有する周辺回路領域が形成されており、前記拡散領域表面と前記ゲート電極上にはシリサイド膜が形成されていることを特徴とする付記１記載の不揮発性半導体メモリ装置。
【００９８】
（付記３） 前記電荷蓄積絶縁膜は、前記活性領域の全面を連続的に覆うことを特徴とする付記１または２記載の不揮発性半導体メモリ装置。
【００９９】
（付記４） 前記活性領域中には、前記ワードライン電極の表面および側壁面、および露出された基板表面を連続的に覆うように、絶縁膜が形成されていることを特徴とする付記１から３のうち、いずれか一項記載の不揮発性半導体メモリ装置。
【０１００】
（付記５） 前記絶縁膜は、前記ワードライン電極をその形状に沿って略一様な厚さで覆うことを特徴とする付記４記載の不揮発性半導体メモリ装置。
【０１０１】
（付記６） 前記絶縁膜は前記活性領域の全面を連続的に覆い、さらに層間絶縁膜が前記絶縁膜を覆うことを特徴とする付記４または５記載の不揮発性半導体メモリ装置。
【０１０２】
（付記７） 前記ワードライン電極には前記活性領域の外側に延在する外側部分にシリサイド膜が形成されており、前記層間絶縁膜中には、さらに前記活性領域の外側において前記外側部分を露出する別のコンタクトホールが形成されていることを特徴とする付記６記載の不揮発性半導体メモリ装置。
【０１０３】
（付記８） 前記ワードライン電極の上面には、その全長にわたりシリサイド膜が形成されていることを特徴とする付記１〜３のうち、いずれか一項記載の不揮発性半導体メモリ装置。
【０１０４】
（付記９） 前記ワードライン電極のうち、前記活性領域の外側に延在する外側部分の側壁には、側壁絶縁膜が形成されており、前記側壁絶縁膜は前記活性領域を囲んで延在し、前記基板から略垂直方向に屹立する断面形状を有する絶縁壁の一部を構成することを特徴とする付記８記載の不揮発性半導体メモリ装置。
【０１０５】
（付記１０） 前記ワードライン電極は導電性半導体よりなることを特徴とする付記１〜９のうち、いずれか一項記載の不揮発性半導体メモリ装置。
【０１０６】
（付記１１） さらに前記半導体基板上には、前記ワードライン電極を覆うように層間絶縁膜が形成されており、前記層間絶縁膜は前記開口部に対応したコンタクトホールを有し、さらに前記層間絶縁膜上に、前記開口部を介して前記拡散領域にコンタクトする配線パターンが形成されていることを特徴とする請求項１〜１０のうち、いずれか一項記載の不揮発性半導体メモリ装置。
【０１０７】
（付記１２） メモリセル領域と周辺回路領域とを有する半導体基板上への不揮発性半導体メモリ装置の製造方法であって、
半導体基板上のメモリセル領域に素子分離絶縁膜を形成することにより活性領域を画成する工程と、
前記活性領域上に電荷蓄積絶縁膜を形成する工程と、
前記活性領域中に複数のビットライン拡散領域を、前記複数のビットライン拡散領域が相互に離間して各々第１の方向に延在するように形成する工程と、
前記活性領域上にワードライン電極を前記第１の方向に対して交差する第２の方向に延在するように形成し、同時に前記半導体基板上の周辺回路領域にゲート電極を形成する工程と、
前記周辺回路領域において前記ゲート電極両側面に側壁絶縁膜を形成する工程と、
前記周辺回路領域において前記ゲート電極の両側に、前記ゲート電極および側壁絶縁膜をマスクに第１および第２の拡散領域を形成する工程と、
前記ゲート電極の上面および前記第１および第２の拡散領域の表面にシリサイド層を形成する工程とよりなり、
前記活性領域を画成する工程は、前記半導体基板の表面が前記活性領域からその外側まで連続して露出されるように、前記活性領域の縁部に沿って前記素子分離絶縁膜中に前記半導体基板の表面を露出する複数の開口部を、前記複数のビットライン拡散領域にそれぞれ対応して形成する工程を含み、
前記複数のビットライン拡散領域を形成する工程は、前記ビットライン拡散領域の各々が前記活性領域から前記対応する開口部中に連続的に延在するように形成する工程を含み、
前記ゲート電極上に側壁絶縁膜を形成する工程は、前記ゲート電極と前記ワードライン電極とを共通絶縁膜で覆い、前記共通絶縁膜を前記活性領域上に残し前記周辺回路領域においてのみエッチバックして前記側壁絶縁膜を形成する工程を含み、
さらに前記不揮発性半導体メモリの製造方法は、
前記活性領域上に残された前記共通絶縁膜をマスクに、前記複数の開口部中に延在したビットライン拡散領域の各々の表面に、シリサイド層を形成する工程とを含み、
前記ビットライン拡散領域の表面にシリサイド層を形成する工程は、前記第１および第２の拡散領域の表面にシリサイド層を形成する工程と同時に実行されることを特徴とする不揮発性半導体メモリの製造方法。
【０１０８】
（付記１３） さらに前記活性領域の外側において前記ワードライン電極の表面にシリサイド層を形成する工程を含み、前記ワードライン電極表面にシリサイド層を形成する工程は、前記ビットライン拡散領域表面にシリサイド層を形成する工程と同時に実行されることを特徴とする付記１２記載の不揮発性半導体メモリの製造方法。
【０１０９】
（付記１４） メモリセル領域と周辺回路領域とを有する半導体基板上への不揮発性半導体メモリの製造方法であって、
半導体基板上のメモリセル領域に素子分離絶縁膜を形成することにより活性領域を画成する工程と、
前記活性領域上に電荷蓄積絶縁膜を形成する工程と、
前記活性領域中に複数のビットライン拡散領域を、前記複数のビットライン拡散領域が相互に離間して各々第１の方向に延在するように形成する工程と、
前記活性領域上に導電層を、前記導電層が前記活性領域の全面を覆うように形成し、同時に前記半導体基板上の周辺回路領域にゲート電極を形成する工程と、
前記周辺回路領域において前記ゲート電極両側面に側壁絶縁膜を形成する工程と、
前記周辺回路領域において前記ゲート電極の両側に、前記ゲート電極および側壁絶縁膜をマスクに第１および第２の拡散領域を形成する工程と、
前記活性領域および前記周辺回路領域において、前記導電層の上面および前記ゲート電極の上面、および前記第１および第２の拡散領域の表面にシリサイド層を形成する工程と、
前記活性領域において前記導電層をパターニングし、前記第１の方向に交差する第２の方向に延在するワードライン電極を形成する工程とよりなり、
前記活性領域を画成する工程は、前記半導体基板の表面が前記活性領域からその外側まで連続して露出されるように、前記活性領域の縁部に沿って前記素子分離絶縁膜中に前記半導体基板の表面を露出する複数の開口部を、前記複数のビットライン拡散領域にそれぞれ対応して形成する工程を含み、
前記複数のビットライン拡散領域を形成する工程は、前記ビットライン拡散領域の各々が前記活性領域から前記対応する開口部中に連続的に延在するように形成する工程を含み、
さらに前記不揮発性半導体メモリの製造方法は、
前記活性領域上に残された前記共通絶縁膜をマスクに、前記複数の開口部中に延在したビットライン拡散領域の各々の表面に、シリサイド層を形成する工程とを含み、
前記ビットライン拡散領域の表面にシリサイド層を形成する工程は、前記ワードライン電極、および前記第１および第２の拡散領域の表面にシリサイド層を形成する工程と同時に実行されることを特徴とする不揮発性半導体メモリの製造方法。
【０１１０】
（付記１５） 前記ビットライン拡散領域の表面にシリサイド層を形成する工程に先立ち、前記開口部中において前記ビットライン拡散領域の表面から前記電荷蓄積絶縁層を除去する工程が実行されることを特徴とする付記１２〜１４のうち、いずれか一項記載の不揮発性半導体メモリの製造方法。
【０１１１】
（付記１６） 前記ビットライン拡散領域の表面にシリサイド層を形成する工程は、前記素子分離絶縁膜を自己整合マスクとして実行されることを特徴とする付記１２〜１５のうち、いずれか一項記載の不揮発性半導体メモリの製造方法。
【０１１２】
（付記１７） 前記電荷蓄積絶縁層を形成する工程は、前記活性領域上に酸化膜と窒化膜と酸化膜とを順次堆積する工程よりなることを特徴とする付記１２または１４記載の不揮発性半導体メモリの製造方法。
【０１１３】
（付記１８） 前記ビットライン拡散領域の表面にシリサイド層を形成する工程の後、前記半導体基板表面に層間絶縁膜を形成する工程と、前記層間絶縁膜中に、前記複数の開口部にそれぞれ対応して、前記ビットライン拡散領域表面のシリサイド層を露出する複数のコンタクトホールを形成する工程と、前記複数のコンタクトホールの各々において、ドライエッチング工程により自然酸化膜を除去する工程と、前記層間絶縁膜上に前記コンタクトホールを介して対応する前記ビットライン拡散領域にコンタクトする配線パターンを形成する工程とをさらに含むことを特徴とする請求項１２〜１７のうち、いずれか一項記載の不揮発性半導体メモリの製造方法。
【０１１４】
【発明の効果】
本発明によれば、電荷蓄積絶縁膜を有する不揮発性半導体メモリにおいて、メモリセル領域および周辺回路領域のいずれにおいてもＳｉ表面に自己整合工程によりシリサイド層を形成することが可能になり、Ｓｉ表面にコンタクトを形成する際にドライエッチングによる自然酸化膜除去工程を行っても、Ｓｉ表面に侵食が生じることはなく、素子特性の劣化が回避される。シリサイド層を形成した結果、本発明の不揮発性半導体メモリはコンタクト抵抗が減少し、高速での動作が可能になる。
【図面の簡単な説明】
【図１】電荷蓄積絶縁膜を有する不揮発性半導体メモリの回路構成を示す図である。
【図２】図１の不揮発性半導体メモリの基本構成を示す図である。
【図３】（Ａ），（Ｂ）は図１の不揮発性半導体メモリにおける書き込みおよび消去動作を説明する図である。
【図４】（Ａ），（Ｂ）は図１の不揮発性半導体メモリにおける読み出し動作を説明する図である。
【図５】（Ａ）〜（Ｄ）は従来の不揮発性半導体メモリの製造工程を説明する図（その１）である。
【図６】（Ａ）〜（Ｃ）は従来の不揮発性半導体メモリの製造工程を説明する図（その２）である。
【図７】（Ａ）〜（Ｄ）は従来の不揮発性半導体メモリの製造工程を説明する図（その３）である。
【図８】（Ａ）〜（Ｃ）は従来の不揮発性半導体メモリの製造工程を説明する図（その４）である。
【図９】（Ａ）〜（Ｄ）は従来の不揮発性半導体メモリの製造工程を説明する図（その５）である。
【図１０】（Ａ）〜（Ｃ）は従来の不揮発性半導体メモリの製造工程を説明する図（その６）である。
【図１１】（Ａ）〜（Ｄ）は従来の不揮発性半導体メモリに対する一改良例、およびその問題点を説明する図（その１）である。
【図１２】（Ａ）〜（Ｃ）は従来の不揮発性半導体メモリに対する一改良例、および問題点を説明する図（その２）である。
【図１３】（Ａ）〜（Ｄ）は従来の不揮発性半導体メモリに対する別の改良例、およびその問題点を説明する図（その１）である。
【図１４】（Ａ）〜（Ｃ）は従来の不揮発性半導体メモリに対する別の改良例、および問題点を説明する図（その２）である。
【図１５】（Ａ）〜（Ｄ）は本発明の第１実施例による不揮発性半導体メモリの製造工程を示す図（その１）である。
【図１６】（Ａ）〜（Ｃ）は本発明の第１実施例による不揮発性半導体メモリの製造工程を示す図（その２）である。
【図１７】（Ａ）〜（Ｄ）は本発明の第１実施例による不揮発性半導体メモリの製造工程を示す図（その３）である。
【図１８】（Ａ）〜（Ｃ）は本発明の第１実施例による不揮発性半導体メモリの製造工程を示す図（その４）である。
【図１９】（Ａ）〜（Ｃ）は本発明の第１実施例による不揮発性半導体メモリの製造工程を示す図（その５）である。
【図２０】（Ａ）〜（Ｃ）は本発明の第１実施例による不揮発性半導体メモリの製造工程を示す図（その６）である。
【図２１】（Ａ）〜（Ｃ）は本発明の第１実施例による不揮発性半導体メモリの製造工程を示す図（その７）である。
【図２２】（Ａ）〜（Ｃ）は本発明の第１実施例による不揮発性半導体メモリの製造工程を示す図（その８）である。
【図２３】（Ａ）〜（Ｄ）は本発明の第１実施例による不揮発性半導体メモリの製造工程を示す図（その９）である。
【図２４】（Ａ）〜（Ｃ）は本発明の第１実施例による不揮発性半導体メモリの製造工程を示す図（その１０）である。
【図２５】（Ａ）〜（Ｃ）は本発明の第１実施例による不揮発性半導体メモリの製造工程を示す図（その１１）である。
【図２６】（Ａ）〜（Ｃ）は本発明の第１実施例による不揮発性半導体メモリの製造工程を示す図（その１２）である。
【図２７】（Ａ）〜（Ｄ）は本発明の第１実施例による不揮発性半導体メモリの製造工程を示す図（その１３）である。
【図２８】（Ａ）〜（Ｃ）は本発明の第１実施例による不揮発性半導体メモリの製造工程を示す図（その１４）である。
【図２９】（Ａ）〜（Ｄ）は本発明の第１実施例による不揮発性半導体メモリの製造工程を示す図（その１５）である。
【図３０】（Ａ）〜（Ｃ）は本発明の第１実施例による不揮発性半導体メモリの製造工程を示す図（その１６）である。
【図３１】（Ａ）〜（Ｄ）は本発明の第２実施例による不揮発性半導体メモリの製造工程を示す図（その１）である。
【図３２】（Ａ）〜（Ｃ）は本発明の第２実施例による不揮発性半導体メモリの製造工程を示す図（その２）である。
【図３３】（Ａ）〜（Ｄ）は本発明の第２実施例による不揮発性半導体メモリの製造工程を示す図（その３）である。
【図３４】（Ａ）〜（Ｃ）は本発明の第２実施例による不揮発性半導体メモリの製造工程を示す図（その４）である。
【図３５】（Ａ）〜（Ｃ）は本発明の第２実施例による不揮発性半導体メモリの製造工程を示す図（その５）である。
【図３６】（Ａ）〜（Ｃ）は本発明の第２実施例による不揮発性半導体メモリの製造工程を示す図（その６）である。
【図３７】（Ａ）〜（Ｃ）は本発明の第２実施例による不揮発性半導体メモリの製造工程を示す図（その７）である。
【図３８】（Ａ）〜（Ｃ）は本発明の第２実施例による不揮発性半導体メモリの製造工程を示す図（その８）である。
【図３９】（Ａ）〜（Ｃ）は本発明の第２実施例による不揮発性半導体メモリの製造工程を示す図（その９）である。
【図４０】（Ａ）〜（Ｃ）は本発明の第２実施例による不揮発性半導体メモリの製造工程を示す図（その１０）である。
【図４１】（Ａ）〜（Ｄ）は本発明の第２実施例による不揮発性半導体メモリの製造工程を示す図（その１１）である。
【図４２】（Ａ）〜（Ｃ）は本発明の第２実施例による不揮発性半導体メモリの製造工程を示す図（その１２）である。
【図４３】（Ａ）〜（Ｄ）は本発明の第２実施例による不揮発性半導体メモリの製造工程を示す図（その１３）である。
【図４４】（Ａ）〜（Ｄ）は本発明の第２実施例による不揮発性半導体メモリの製造工程を示す図（その１４）である。
【図４５】（Ａ）〜（Ｃ）は本発明の第２実施例による不揮発性半導体メモリの製造工程を示す図（その１５）である。
【図４６】（Ａ）〜（Ｃ）は本発明の第２実施例による不揮発性半導体メモリの製造工程を示す図（その１６）である。
【図４７】（Ａ）〜（Ｄ）は本発明の第２実施例による不揮発性半導体メモリの製造工程を示す図（その１７）である。
【図４８】（Ａ）〜（Ｃ）は本発明の第２実施例による不揮発性半導体メモリの製造工程を示す図（その１８）である。
【符号の説明】
２０，４０，６０ 不揮発性半導体メモリ
２１，４１，６１ 基板
２１Ａ，２１Ｂ，２１Ｄ，２１ｎ，２１ｐ，４１Ｄ，４１ｎ，４１ｐ，６１Ｄ，６１ｎ，６１ｐ 拡散領域
２１ｄ，４１ｄ，６１ｄ チャネルストップ拡散領域
２１Ｆ，４１Ｆ，６１Ｆ フィールド絶縁膜
２１ｌｎ，２１ｌｐ，４１ｌｎ，４１ｌｐ，６１ｌｎ，６１ｌｐ ＬＤＤ拡散領域
２２，４２，６２ 電荷蓄積絶縁膜
２３，４３，６３ ワードライン電極
２３Ｇ1，２３Ｇ2，４３Ｇ1，４３Ｇ2，６３Ｇ1，６３Ｇ2 ゲート電極
２３Ｗ、２３Ｗ1、２３Ｗ2，４３Ｗ，４３Ｗ1，４３Ｗ2，６３Ｗ1，６３Ｗ2 側壁絶縁膜
２３ＷＡ，２３ＷＢ 側壁絶縁膜開口部
２４Ｍ、２４Ｎ，２４Ｖ，２４Ｗ，４８Ａ，４８Ｂ 配線パターン
２５ 層間絶縁膜
２５Ａ，２５Ｂ，２５Ｃ，２５Ｄ コンタクトホール
２６，４６，６６ シリサイド層
４０Ｍ，６０Ｍ メモリセル領域
４０Ｐ，６０Ｐ 周辺回路領域
４２ox，６２ox ゲート絶縁膜
４３Ｒ，６３Ｒ，６３Ｒ2 反射防止膜
Ｒ１〜Ｒ６，Ｒ１１〜Ｒ１３ レジスト
Claims (15)
- 素子分離絶縁膜パターンにより画成された活性領域を有する半導体基板と、
前記活性領域中において、相互に離間して各々第１の方向に延在する複数の拡散領域と、
前記活性領域上において前記第１の方向に対して交差する第２の方向に延在するワードライン電極と、
前記活性領域上に、前記ワードライン電極に対応して前記活性領域表面と前記ワードライン電極との間に介在するように形成された、酸化膜上に窒化膜と酸化膜とを順次積層した積層構造を有する電荷蓄積絶縁膜と、
前記ワードライン電極および拡散領域を覆うように形成された層間絶縁膜と、
前記層間絶縁膜上に形成された配線パターンと、
よりなる不揮発性半導体メモリ装置において、
前記素子分離絶縁膜パターンは、前記活性領域の縁部に沿って前記第２の方向に、前記半導体基板の表面を露出する複数の開口部が形成され、該複数の開口部各々において露出した前記半導体基板の表面には前記拡散領域が形成され、
前記複数の開口部それぞれにおいて表面にシリサイド膜を担持し、
前記層間絶縁膜は、前記シリサイド膜を露出するコンタクトホールを有し、
前記配線パターンは、前記コンタクトホールにメタル膜が充填されるように形成されていることを特徴とする不揮発性半導体メモリ装置。 - さらに前記半導体基板上には拡散領域とゲート電極とを有する周辺回路領域が形成されており、前記拡散領域表面と前記ゲート電極上にはシリサイド膜が形成されていることを特徴とする請求項１記載の不揮発性半導体メモリ装置。
- 前記活性領域中には、前記ワードライン電極の表面および側壁面、および露出された基板表面を連続的に覆うように、絶縁膜が形成され、
前記複数の開口部は、前記第１の方向において前記絶縁膜により画定されていることを特徴とする請求項１または２記載の不揮発性半導体メモリ装置。 - 前記ワードライン電極には前記活性領域の外側に延在する外側部分にシリサイド膜が形成されており、前記層間絶縁膜中には、さらに前記活性領域の外側において前記外側部分を露出する別のコンタクトホールが形成されていることを特徴とする請求項３記載の不揮発性半導体メモリ装置。
- 前記ワードライン電極の上面には、その全長にわたりシリサイド膜が形成されていることを特徴とする請求項１または２記載の不揮発性半導体メモリ装置。
- メモリセル領域と周辺回路領域とを有する半導体基板上への不揮発性半導体メモリ装置の製造方法であって、
半導体基板上のメモリセル領域に素子分離絶縁膜を形成することにより活性領域を画成する工程と、
前記活性領域上に電荷蓄積絶縁膜を形成する工程と、
前記活性領域中に複数のビットライン拡散領域を、前記複数のビットライン拡散領域が相互に離間して各々第１の方向に延在するように形成する工程と、
前記活性領域上にワードライン電極を前記第１の方向に対して交差する第２の方向に延在するように形成し、同時に前記半導体基板上の周辺回路領域にゲート電極を形成する工程と、
前記周辺回路領域において前記ゲート電極両側面に側壁絶縁膜を形成する工程と、前記周辺回路領域において前記ゲート電極の両側に、前記ゲート電極および側壁絶縁膜をマスクに第１および第２の拡散領域を形成する工程と、
前記ゲート電極の上面および前記第１および第２の拡散領域の表面にシリサイド層を形成する工程と、
前記ワードライン電極および前記ビットライン拡散領域を覆うように層間絶縁膜を形成する工程と、
前記層間絶縁膜上に配線パターンを形成する工程と、よりなり、
前記活性領域を画成する工程は、前記素子分離絶縁膜中に前記半導体基板の表面を露出する複数の開口部を、前記活性領域の縁部に沿って前記第２の方向に、前記複数のビットライン拡散領域に対応して形成する工程を含み、
前記複数のビットライン拡散領域を形成する工程は、前記ビットライン拡散領域の各々が前記活性領域から前記対応する開口部中に連続的に延在するように形成する工程を含み、
前記ゲート電極上に側壁絶縁膜を形成する工程は、前記ゲート電極と前記ワードライン電極とを共通絶縁膜で覆い、前記共通絶縁膜を前記活性領域上に残し前記周辺回路領域においてのみエッチバックして前記側壁絶縁膜を形成する工程を含み、
さらに前記不揮発性半導体メモリの製造方法は、前記活性領域上に残された前記共通絶縁膜および前記素子分離絶縁膜をマスクに、前記複数の開口部中に延在したビットライン拡散領域の各々の表面に、シリサイド層を形成する工程とを含み、
前記ビットライン拡散領域の表面にシリサイド層を形成する工程は、前記第１および第２の拡散領域の表面にシリサイド層を形成する工程と同時に実行され、
前記層間絶縁膜を形成する工程は、前記層間絶縁膜に前記ビットライン拡散領域表面のシリサイド層を露出するコンタクトホールを形成する工程を含み、
配線パターンを形成する工程は、前記コンタクトホール内にメタル膜を充填する工程とを含むことを特徴とする不揮発性半導体メモリの製造方法。 - さらに前記活性領域の外側において前記ワードライン電極の表面にシリサイド層を形成する工程を含み、
前記ワードライン電極表面にシリサイド層を形成する工程は、前記ビットライン拡散領域表面にシリサイド層を形成する工程と同時に実行されることを特徴とする請求項６記載の不揮発性半導体メモリの製造方法。 - メモリセル領域と周辺回路領域とを有する半導体基板上への不揮発性半導体メモリの製造方法であって、
半導体基板上のメモリセル領域に素子分離絶縁膜を形成することにより活性領域を画成する工程と、
前記活性領域上に電荷蓄積絶縁膜を形成する工程と、
前記活性領域中に複数のビットライン拡散領域を、前記複数のビットライン拡散領域が相互に離間して各々第１の方向に延在するように形成する工程と、
前記活性領域上に導電層を、前記導電層が前記活性領域の全面を覆うように形成し、同時に前記半導体基板上の周辺回路領域にゲート電極を形成する工程と、
前記周辺回路領域において前記ゲート電極両側面に側壁絶縁膜を形成する工程と、
前記周辺回路領域において前記ゲート電極の両側に、前記ゲート電極および側壁絶縁膜をマスクに第１および第２の拡散領域を形成する工程と、
前記活性領域および前記周辺回路領域において、前記導電層の上面および前記ゲート電極の上面、および前記第１および第２の拡散領域の表面にシリサイド層を形成する工程と、
前記活性領域において前記導電層をパターニングし、前記第１の方向に交差する第２の方向に延在するワードライン電極を形成する工程と、
前記ワードライン電極および前記ビットライン拡散領域を覆うように層間絶縁膜を形成する工程と、
前記層間絶縁膜上に配線パターンを形成する工程と、よりなり、
前記活性領域を画成する工程は、前記素子分離絶縁膜中に前記半導体基板の表面を露出する複数の開口部を、前記活性領域の縁部に沿って前記第２の方向に、前記複数のビットライン拡散領域に対応して形成する工程を含み、
前記複数のビットライン拡散領域を形成する工程は、前記ビットライン拡散領域の各々が前記活性領域から前記対応する開口部中に連続的に延在するように形成する工程を含み、
さらに前記不揮発性半導体メモリの製造方法は、前記素子分離絶縁膜をマスクに、前記複数の開口部中に延在したビットライン拡散領域の各々の表面に、シリサイド層を形成する工程とを含み、
前記ビットライン拡散領域の表面にシリサイド層を形成する工程は、前記ワードライン電極、および前記第１および第２の拡散領域の表面にシリサイド層を形成する工程と同時に実行され、
前記層間絶縁膜を形成する工程は、前記層間絶縁膜に前記ビットライン拡散領域表面のシリサイド層を露出するコンタクトホールを形成する工程を含み、
配線パターンを形成する工程は、前記コンタクトホール内にメタル膜を充填する工程とを含むことを特徴とする不揮発性半導体メモリの製造方法。 - 前記ビットライン拡散領域の表面にシリサイド層を形成する工程に先立ち、前記開口部中において前記ビットライン拡散領域の表面から前記電荷蓄積絶縁層を除去する工程が実行されることを特徴とする請求項８記載の不揮発性半導体メモリの製造方法。
- 前記ビットライン拡散領域の表面にシリサイド層を形成する工程は、前記素子分離絶縁膜を自己整合マスクとして実行されることを特徴とする請求項８または９記載の不揮発性半導体メモリの製造方法。
- メモリセル領域を有する半導体基板上への不揮発性半導体メモリ装置の製造方法であって、
半導体基板上のメモリセル領域に素子分離絶縁膜を形成することにより活性領域を画成する工程と、
前記活性領域上に電荷蓄積絶縁膜を形成する工程と、
前記活性領域中に複数のビットライン拡散領域を、前記複数のビットライン拡散領域が相互に離間して各々第１の方向に延在するように形成する工程と、
前記活性領域上にワードライン電極を前記第１の方向に対して交差する第２の方向に延在するように形成する工程と、
前記ビットライン拡散領域の上面にシリサイド層を形成する工程と、
前記ワードライン電極およびビットライン拡散領域を覆うように層間絶縁膜を形成する工程と、
前記層間絶縁膜上に配線パターンを形成する工程と、よりなり、
前記活性領域を画成する工程は、前記素子分離絶縁膜中に前記半導体基板の表面を露出する複数の開口部を、前記活性領域の縁部に沿って前記第２の方向に、前記複数のビットライン拡散領域に対応して形成する工程を含み、
前記複数のビットライン拡散領域を形成する工程は、前記ビットライン拡散領域の各々が前記活性領域から前記対応する開口部中に連続的に延在するように形成する工程を含み、
前記シリサイド層を形成する工程は、前記メモリセル領域間において前記素子分離絶縁膜を自己整合マスクとして実行され、
前記層間絶縁膜を形成する工程は、前記層間絶縁膜に前記シリサイド層を露出するコンタクトホールを形成する工程を含み、
前記配線パターンを形成する工程は、前記コンタクトホール内にメタル膜を充填する工 程とを含むことを特徴とする不揮発性半導体メモリの製造方法。 - 前記ワードライン電極を共通絶縁膜で覆い、前記共通絶縁膜を前記活性領域上に残し、前記複数の開口部には残らないようにエッチバックする工程を含み、
前記シリサイド層を形成する工程は、前記素子分離絶縁膜と前記共通絶縁膜とをマスクに前記シリサイド層を形成する工程であることを特徴とする請求項１１記載の不揮発性半導体メモリの製造方法。 - 前記シリサイド層を形成する工程は、前記共通絶縁膜をマスクに前記ワードライン電極の上面に別のシリサイド層を形成する工程を含み、
前記コンタクトホールを形成する工程は、前記別のシリサイド層を露出する別のコンタクトホールを形成する工程を含み、
前記配線パターンを形成する工程は、前記別のコンタクトホール内にメタル膜を充填する工程を含むことを特徴とする請求項１２記載の不揮発性半導体メモリの製造方法。 - 前記不揮発性半導体メモリの製造方法は、前記活性領域の全面を覆う導電層を形成する工程を含み、
前記シリサイド層を形成する工程は、前記導電層の上面に別のシリサイド層を形成し、かつ前記素子分離絶縁膜と前記導電層とをマスクに前記ビットライン拡散領域の上面に前記シリサイド層を形成する工程を含み
前記ワードライン電極を形成する工程は、前記活性領域において前記導電層および前記別のシリサイド層をパターニングし、前記第１の方向に交差する第２の方向に延在するワードライン電極を形成する工程を含むことを特徴とする請求項１１記載の不揮発性半導体メモリの製造方法。 - 前記コンタクトホールを形成する工程は、前記別のシリサイド層を露出する別のコンタクトホールを形成する工程を含み、
前記配線パターンを形成する工程は、前記別のコンタクトホール内にメタル膜を充填する工程を含むことを特徴とする請求項１４記載の不揮発性半導体メモリの製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000351444A JP4051175B2 (ja) | 2000-11-17 | 2000-11-17 | 不揮発性半導体メモリ装置および製造方法 |
| EP01122744A EP1207552A3 (en) | 2000-11-17 | 2001-09-21 | Non-volatile-semiconductor memory device and fabrication process thereof |
| TW090123758A TW519765B (en) | 2000-11-17 | 2001-09-26 | Non-volatile semiconductor memory device and fabrication process thereof |
| US09/963,632 US6492677B2 (en) | 2000-11-17 | 2001-09-27 | Non-volatile semiconductor memory device and fabrication process thereof |
| KR1020010060765A KR100744586B1 (ko) | 2000-11-17 | 2001-09-28 | 비휘발성 반도체 메모리 장치 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000351444A JP4051175B2 (ja) | 2000-11-17 | 2000-11-17 | 不揮発性半導体メモリ装置および製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002158298A JP2002158298A (ja) | 2002-05-31 |
| JP4051175B2 true JP4051175B2 (ja) | 2008-02-20 |
Family
ID=18824504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000351444A Expired - Fee Related JP4051175B2 (ja) | 2000-11-17 | 2000-11-17 | 不揮発性半導体メモリ装置および製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6492677B2 (ja) |
| EP (1) | EP1207552A3 (ja) |
| JP (1) | JP4051175B2 (ja) |
| KR (1) | KR100744586B1 (ja) |
| TW (1) | TW519765B (ja) |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4051175B2 (ja) * | 2000-11-17 | 2008-02-20 | スパンション エルエルシー | 不揮発性半導体メモリ装置および製造方法 |
| US6465306B1 (en) * | 2000-11-28 | 2002-10-15 | Advanced Micro Devices, Inc. | Simultaneous formation of charge storage and bitline to wordline isolation |
| US6828199B2 (en) * | 2001-12-20 | 2004-12-07 | Advanced Micro Devices, Ltd. | Monos device having buried metal silicide bit line |
| KR100855037B1 (ko) * | 2002-06-27 | 2008-08-29 | 매그나칩 반도체 유한회사 | 디램 셀의 제조방법 |
| JP2004039866A (ja) | 2002-07-03 | 2004-02-05 | Toshiba Corp | 半導体装置及びその製造方法 |
| US6917544B2 (en) | 2002-07-10 | 2005-07-12 | Saifun Semiconductors Ltd. | Multiple use memory chip |
| US7136304B2 (en) | 2002-10-29 | 2006-11-14 | Saifun Semiconductor Ltd | Method, system and circuit for programming a non-volatile memory array |
| DE10258420B4 (de) * | 2002-12-13 | 2007-03-01 | Infineon Technologies Ag | Verfahren zur Herstellung einer Halbleiterspeichereinrichtung mit Charge-trapping-Speicherzellen und vergrabenen Bitleitungen |
| KR100504691B1 (ko) * | 2003-01-10 | 2005-08-03 | 삼성전자주식회사 | 전하저장절연막을 가지는 비휘발성 메모리 소자 및 그제조방법 |
| US7178004B2 (en) | 2003-01-31 | 2007-02-13 | Yan Polansky | Memory array programming circuit and a method for using the circuit |
| US6794764B1 (en) * | 2003-03-05 | 2004-09-21 | Advanced Micro Devices, Inc. | Charge-trapping memory arrays resistant to damage from contact hole information |
| US7638850B2 (en) | 2004-10-14 | 2009-12-29 | Saifun Semiconductors Ltd. | Non-volatile memory structure and method of fabrication |
| JP4275086B2 (ja) * | 2005-02-22 | 2009-06-10 | Ｎｅｃエレクトロニクス株式会社 | 不揮発性半導体記憶装置の製造方法 |
| US8053812B2 (en) | 2005-03-17 | 2011-11-08 | Spansion Israel Ltd | Contact in planar NROM technology |
| US7238569B2 (en) * | 2005-04-25 | 2007-07-03 | Spansion Llc | Formation method of an array source line in NAND flash memory |
| EP1895582A4 (en) * | 2005-04-27 | 2009-09-23 | Spansion Llc | SEMICONDUCTOR COMPONENT AND METHOD FOR THE PRODUCTION THEREOF |
| KR101008371B1 (ko) * | 2005-05-30 | 2011-01-19 | 스펜션 저팬 리미티드 | 반도체 디바이스 및 그 제조 방법 |
| EP1746645A3 (en) | 2005-07-18 | 2009-01-21 | Saifun Semiconductors Ltd. | Memory array with sub-minimum feature size word line spacing and method of fabrication |
| US7668017B2 (en) | 2005-08-17 | 2010-02-23 | Saifun Semiconductors Ltd. | Method of erasing non-volatile memory cells |
| US7642158B2 (en) * | 2005-09-30 | 2010-01-05 | Infineon Technologies Ag | Semiconductor memory device and method of production |
| US7538384B2 (en) * | 2005-12-05 | 2009-05-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Non-volatile memory array structure |
| US7808818B2 (en) | 2006-01-12 | 2010-10-05 | Saifun Semiconductors Ltd. | Secondary injection for NROM |
| US7760554B2 (en) | 2006-02-21 | 2010-07-20 | Saifun Semiconductors Ltd. | NROM non-volatile memory and mode of operation |
| US8253452B2 (en) | 2006-02-21 | 2012-08-28 | Spansion Israel Ltd | Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same |
| US7692961B2 (en) | 2006-02-21 | 2010-04-06 | Saifun Semiconductors Ltd. | Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection |
| US7701779B2 (en) | 2006-04-27 | 2010-04-20 | Sajfun Semiconductors Ltd. | Method for programming a reference cell |
| US7948052B2 (en) * | 2006-12-18 | 2011-05-24 | Spansion Llc | Dual-bit memory device having trench isolation material disposed near bit line contact areas |
| JP5379366B2 (ja) * | 2007-09-20 | 2013-12-25 | スパンション エルエルシー | 半導体装置およびその製造方法 |
| CN101640188B (zh) * | 2008-08-01 | 2011-07-13 | 中芯国际集成电路制造(上海)有限公司 | 闪存中源极和漏极的制作方法 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4597060A (en) * | 1985-05-01 | 1986-06-24 | Texas Instruments Incorporated | EPROM array and method for fabricating |
| US5168334A (en) * | 1987-07-31 | 1992-12-01 | Texas Instruments, Incorporated | Non-volatile semiconductor memory |
| EP0368097A3 (en) * | 1988-11-10 | 1992-04-29 | Texas Instruments Incorporated | A cross-point contact-free floating-gate memory array with silicided buried bitlines |
| JP3523746B2 (ja) * | 1996-03-14 | 2004-04-26 | 株式会社東芝 | 半導体記憶装置の製造方法 |
| US5966603A (en) * | 1997-06-11 | 1999-10-12 | Saifun Semiconductors Ltd. | NROM fabrication method with a periphery portion |
| JPH1117035A (ja) * | 1997-06-24 | 1999-01-22 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置およびその製造方法 |
| US6258669B1 (en) * | 1997-12-18 | 2001-07-10 | Advanced Micro Devices, Inc. | Methods and arrangements for improved formation of control and floating gates in non-volatile memory semiconductor devices |
| EP0975022A1 (en) * | 1998-07-22 | 2000-01-26 | STMicroelectronics S.r.l. | Method for manufacturing electronic devices comprising non-volatile memory cells and LV transistors, with salicided junctions |
| TW400609B (en) * | 1998-08-04 | 2000-08-01 | United Microelectronics Corp | The structure of flash memory and its manufacturing method |
| US6248628B1 (en) * | 1999-10-25 | 2001-06-19 | Advanced Micro Devices | Method of fabricating an ONO dielectric by nitridation for MNOS memory cells |
| JP4051175B2 (ja) * | 2000-11-17 | 2008-02-20 | スパンション エルエルシー | 不揮発性半導体メモリ装置および製造方法 |
| KR100452037B1 (ko) * | 2002-07-18 | 2004-10-08 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 및 그 소자 |
| KR100504691B1 (ko) * | 2003-01-10 | 2005-08-03 | 삼성전자주식회사 | 전하저장절연막을 가지는 비휘발성 메모리 소자 및 그제조방법 |
-
2000
- 2000-11-17 JP JP2000351444A patent/JP4051175B2/ja not_active Expired - Fee Related
-
2001
- 2001-09-21 EP EP01122744A patent/EP1207552A3/en not_active Withdrawn
- 2001-09-26 TW TW090123758A patent/TW519765B/zh not_active IP Right Cessation
- 2001-09-27 US US09/963,632 patent/US6492677B2/en not_active Expired - Lifetime
- 2001-09-28 KR KR1020010060765A patent/KR100744586B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP1207552A3 (en) | 2006-09-20 |
| TW519765B (en) | 2003-02-01 |
| JP2002158298A (ja) | 2002-05-31 |
| KR100744586B1 (ko) | 2007-08-01 |
| KR20020038471A (ko) | 2002-05-23 |
| US20020060365A1 (en) | 2002-05-23 |
| EP1207552A2 (en) | 2002-05-22 |
| US6492677B2 (en) | 2002-12-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
| A711 | Notification of change in applicant |
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|
| A711 | Notification of change in applicant |
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|
| A131 | Notification of reasons for refusal |
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|
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101207 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101207 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111207 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121207 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121207 Year of fee payment: 5 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D02 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121207 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131207 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
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|
| R350 | Written notification of registration of transfer |
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|
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