KR100744586B1 - 비휘발성 반도체 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

전하 축적 절연막을 가지는 비휘발성 반도체 메모리에 있어서, 주변 회로 영역내의 확산 영역 표면 및 메모리 셀 영역내의 비트 라인 확산 영역 표면에 실리사이드층을 자기 정합 공정에 의해 비트 라인 확산 영역 상호의 단락을 확실히 피할 수 있도록 형성한다.
메모리 셀 영역내에 있어 활성 영역을 구획 형성하는 소자 분리 절연막 내에, 상기 활성 영역으로부터 외측에 뻗어 있고 기판 표면을 노출하는 복수의 개구부를 서로 분리한 상태에서 형성하고, 이와 같은 개구부에 있어서 자기 정합 공정에 의해 서로 분리된 실리사이드층을 형성한다. 이와 같은 실리사이드층에 대응하여 층간 절연막 내에 콘택트 홀을 형성한다.

Description

비휘발성 반도체 메모리 장치 및 그 제조 방법{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE AND FABRICATION METHOD OF THE SAME}
도 1은 전하 축적 절연막을 가지는 비휘발성 반도체 메모리의 회로 구성을 나타내는 도이다.
도 2는 도 1의 비휘발성 반도체 메모리의 기본 구성을 나타내는 도이다.
도 3(A) 및 (B)는 도 1의 비휘발성 반도체 메모리에 있어서의 기입 및 소거 동작을 설명하는 도이다.
도 4(A) 및 (B)는 도 1의 비휘발성 반도체 메모리에 있어서 독출 동작을 설명하는 도이다.
도 5(A) 내지 (D)는 종래의 비휘발성 반도체 메모리의 제조 공정을 설명하는 도(그의 1)이다.
도 6(A) 내지 (C)는 종래의 비휘발성 반도체 메모리의 제조 공정을 설명하는 도(그의 2)이다.
도 7(A) 내지 (D)는 종래의 비휘발성 반도체 메모리의 제조 공정을 설명하는 도(그의 3)이다.
도 8(A) 내지 (C)는 종래의 비휘발성 반도체 메모리의 제조 공정을 설명하는 도(그의 4)이다.
도 9(A) 내지 (D)는 종래의 비휘발성 반도체 메모리의 제조 공정을 설명하는 도(그의 5)이다.
도 10(A) 내지 (C)는 종래의 비휘발성 반도체 메모리의 제조 공정을 설명하는 도(그의 6)이다.
도 11(A) 내지 (D)는 종래의 비휘발성 반도체 메모리에 대한 하나의 개량예 및 그 문제점을 설명하는 도(그의 1)이다.
도 12(A) 내지 (C)는 종래의 비휘발성 반도체 메모리에 대한 하나의 개량예 및 문제점을 설명하는 도(그의 2)이다.
도 13(A) 내지 (D)는 종래의 비휘발성 반도체 메모리에 대한 다른 개량예 및 그 문제점을 설명하는 도(그의 1)이다.
도 14(A) 내지 (C)는 종래의 비휘발성 반도체 메모리에 대한 다른 개량예, 및 문제점을 설명하는 도(그의 2)이다.
도 15(A) 내지 (D)는 본 발명의 제1 실시예에 의한 비휘발성 반도체 메모리의 제조 공정을 나타내는 도(그의 1)이다.
도 16(A) 내지 (C)는 본 발명의 제1 실시예에 의한 비휘발성 반도체 메모리의 제조 공정을 나타내는 도(그의 2)이다.
도 17(A) 내지 (D)는 본 발명의 제1 실시예에 의한 비휘발성 반도체 메모리의 제조 공정을 나타내는 도(그의 3)이다.
도 18(A) 내지 (C)는 본 발명의 제1 실시예에 의한 비휘발성 반도체 메모리의 제조 공정을 나타내는 도(그의 4)이다.
도 19(A) 내지 (C)는 본 발명의 제1 실시예에 의한 비휘발성 반도체 메모리의 제조 공정을 나타내는 도(그의 5)이다.
도 20(A) 내지 (C)는 본 발명의 제1 실시예에 의한 비휘발성 반도체 메모리의 제조 공정을 나타내는 도(그의 6)이다.
도 21(A) 내지 (C)는 본 발명의 제1 실시예에 의한 비휘발성 반도체 메모리의 제조 공정을 나타내는 도(그의 7)이다.
도 22(A) 내지 (C)는 본 발명의 제1 실시예에 의한 비휘발성 반도체 메모리의 제조 공정을 나타내는 도(그의 8)이다.
도 23(A) 내지 (D)는 본 발명의 제1 실시예에 의한 비휘발성 반도체 메모리의 제조 공정을 나타내는 도(그의 9)이다.
도 24(A) 내지 (C)는 본 발명의 제1 실시예에 의한 비휘발성 반도체 메모리의 제조 공정을 나타내는 도(그의 10)이다.
도 25(A) 내지 (C)는 본 발명의 제1 실시예에 의한 비휘발성 반도체 메모리의 제조 공정을 나타내는 도(그의 11)이다.
도 26(A) 내지 (C)는 본 발명의 제1 실시예에 의한 비휘발성 반도체 메모리의 제조 공정을 나타내는 도(그의 12)이다.
도 27(A) 내지 (D)는 본 발명의 제1 실시예에 의한 비휘발성 반도체 메모리의 제조 공정을 나타내는 도(그의 13)이다.
도 28(A) 내지 (C)는 본 발명의 제1 실시예에 의한 비휘발성 반도체 메모리의 제조 공정을 나타내는 도(그의 14)이다.
도 29(A) 내지 (D)는 본 발명의 제1 실시예에 의한 비휘발성 반도체 메모리의 제조 공정을 나타내는 도(그의 15)이다.
도 30(A) 내지 (C)는 본 발명의 제1 실시예에 의한 비휘발성 반도체 메모리의 제조 공정을 나타내는 도(그의 16)이다.
도 31(A) 내지 (D)는 본 발명의 제2 실시예에 의한 비휘발성 반도체 메모리의 제조 공정을 나타내는 도(그의 1)이다.
도 32(A) 내지 (C)는 본 발명의 제2 실시예에 의한 비휘발성 반도체 메모리의 제조 공정을 나타내는 도(그의 2)이다.
도 33(A) 내지 (D)는 본 발명의 제2 실시예에 의한 비휘발성 반도체 메모리의 제조 공정을 나타내는 도(그의 3)이다.
도 34(A) 내지 (C)는 본 발명의 제2 실시예에 의한 비휘발성 반도체 메모리의 제조 공정을 나타내는 도(그의 4)이다.
도 35(A) 내지 (C)는 본 발명의 제2 실시예에 의한 비휘발성 반도체 메모리의 제조 공정을 나타내는 도(그의 5)이다.
도 36(A) 내지 (C)는 본 발명의 제2 실시예에 의한 비휘발성 반도체 메모리의 제조 공정을 나타내는 도(그의 6)이다.
도 37(A) 내지 (C)는 본 발명의 제2 실시예에 의한 비휘발성 반도체 메모리의 제조 공정을 나타내는 도(그의 7)이다.
도 38(A) 내지 (C)는 본 발명의 제2 실시예에 의한 비휘발성 반도체 메모리의 제조 공정을 나타내는 도(그의 8)이다.
도 39(A) 내지 (C)는 본 발명의 제2 실시예에 의한 비휘발성 반도체 메모리의 제조 공정을 나타내는 도(그의 9)이다.
도 40(A) 내지 (C)는 본 발명의 제2 실시예에 의한 비휘발성 반도체 메모리의 제조 공정을 나타내는 도(그의 10)이다.
도 41(A) 내지 (D)는 본 발명의 제2 실시예에 의한 비휘발성 반도체 메모리의 제조 공정을 나타내는 도(그의 11)이다.
도 42(A) 내지 (C)는 본 발명의 제2 실시예에 의한 비휘발성 반도체 메모리의 제조 공정을 나타내는 도(그의 12)이다.
도 43(A) 내지 (D)는 본 발명의 제2 실시예에 의한 비휘발성 반도체 메모리의 제조 공정을 나타내는 도(그의 13)이다.
도 44(A) 내지 (C)는 본 발명의 제2 실시예에 의한 비휘발성 반도체 메모리의 제조 공정을 나타내는 도(그의 14)이다.
도 45(A) 내지 (C)는 본 발명의 제2 실시예에 의한 비휘발성 반도체 메모리의 제조 공정을 나타내는 도(그의 15)이다.
도 46(A) 내지 (C)는 본 발명의 제2 실시예에 의한 비휘발성 반도체 메모리의 제조 공정을 나타내는 도(그의 16)이다.
도 47(A) 내지 (D)는 본 발명의 제2 실시예에 의한 비휘발성 반도체 메모리의 제조 공정을 나타내는 도(그의 17)이다.
도 48(A) 내지 (C)는 본 발명의 제2 실시예에 의한 비휘발성 반도체 메모리의 제조 공정을 나타내는 도(그의 18)이다.
<도면의 주요 부분에 대한 부호의 설명>
20, 40, 60 : 비휘발성 반도체 메모리 21, 41, 61 : 기판
21A, 21B, 21D, 21n, 21p, 41D, 41n, 41p, 61D, 61n, 61p : 확산 영역
21d, 41d, 61d : 채널 스톱(stop) 확산 영역
21F, 41F, 61F : 필드(field) 절연막
21ln, 21 lp, 41ln, 41lp, 61ln, 61lp　: LDD 확산 영역
22, 42, 62 : 전하 축적 절연막
23, 43, 63 : 워드라인(word line) 전극
23G1, 23G2, 43G1, 43G2, 63G1, 63G2 : 게이트 전극
23W, 23W1, 23W2, 43W, 43W1, 43W2, 63W1, 63W2 : 측벽 절연막
23WA, 23WB : 측벽 절연막 개구부
24M, 24N, 24V, 24W, 48A, 48B : 배선 패턴(pattern)
25 : 층간 절연막
25A, 25B, 25C, 25D : 콘택트 홀(contact hole)
26, 46, 66 : 실리사이드(silicide)층
40M, 60M : 메모리 셀 영역
40P, 60P : 주변 회로 영역
42ox, 62ox : 게이트 절연막
43R, 63R, 63R2 : 반사방지막
R1 내지 R6, R11 내지 R13 : 레지스트(resist)
본 발명은, 일반적으로 반도체 장치에 관한 것으로, 특히 비휘발성 반도체 메모리 및 그 제조 방법에 관한 것이다.
플래시(flash) 메모리는 DRAM와 같은 고집적화에 적절한 간단한 소자 구조를 가지는 비휘발성 반도체 메모리이고, 컴퓨터나 휴대 전화를 포함한 여러 가지 정보처리 장치에 널리 사용되고 있다. 플래시 메모리에서는, 일반적으로 플로팅(floating) 게이트를 사용하여 정보를 전하의 형태로 보관 유지하는 것이 행해진다.
한편, 최근에는 MOS 트랜지스터의 게이트 절연막에 ONO(Oxide-Nitride- Oxide) 구조를 가지는 절연막을 사용한 MONOS(Metal-Oxide-Nitride-Oxide- Semiconductor) 구조 혹은 SONOS(Semiconductor-Oxide-Nitride-Oxide- Semiconductor) 구조를 가지고, 이와 같은 ONO 게이트 절연막 내에 정보를 전하의 형태로 보관 유지하는 비휘발성 반도체 메모리가 제안되어 있다. 이와 같은 MONOS 구조 혹은 SONOS 구조의 비휘발성 반도체 메모리에서는 게이트 절연막 내에의 전하의 주입을 소스 측으로부터 혹은 드레인 측으로부터 행하는 것에 의해 다치(多値) 정보의 보관 유지가 가능하다.
도 1은 종래의 SONOS 구조를 가지는 NOR/AND형 비휘발성 반도체 메모리(10) 의 회로 구성을 나타내는 도이다.
도 1을 참조하면 알 수 있듯이, 상기 비휘발성 반도체 메모리(10)는 ONO 구조의 게이트 절연막을 가지는 복수의 메모리 셀 트랜지스터 M11 내지 Mmm를 행렬상으로 배열한 메모리 셀 어레이 M을 가지고, 상기 메모리 셀 어레이 M 내에 있어서 행방향으로 배열한 일군의 메모리 셀 트랜지스터는, 각각의 게이트 전극에 있어서 상기 메모리 셀 어레이 M 내를 행방향으로 뻗어 있는 워드라인 WLn, WLn+1, WLn+2, WLn+3, ... 의 어느 것인가에 공통으로 접속되어 있다. 또한, 열방향으로 배열한 일군의 메모리 셀 트랜지스터는, 소스 확산 영역 및 드레인 확산 영역에 있어서, 상기 메모리 셀 어레이 M 내를 열방향으로 뻗어 있는 데이터 비트라인 DBLh, DBLh+1, DBLh+2, DBLh+3, DBLh+4, ...의 어느 것인가에 공통으로 접속되어 있다.
또한, 상기 비휘발성 반도체 메모리(10)는 선택 게이트 라인 SG1, SG2, SG3, SG4, ...를 가지고, 상기 데이터 비트라인 DBLh, DBLh+2는 상기 선택 게이트 라인 SG1, SG2에 접속된 선택 트랜지스터 T1, T2를 통해 대응하는 메인(main) 비트라인 MBLh에, 또 상기 데이터 비트라인 DBLh+1, DBLh+3은 상기 선택 게이트 라인 SG3, SG4에 접속된 선택 트랜지스터 T3, T4를 통해 대응하는 메인 비트라인 MBLh+1에 접속된다.
이와 같은 구성에 있어서, 정보는 상기 메모리 셀 트랜지스터 M11, M12, ...의 소스 영역 혹은 드레인 영역으로부터 ONO 구조를 가지는 게이트 절연막 내에 채널 핫 일렉트론(hot electron)의 형태로 주입되어 보관 유지된다.
도 2는 상기 메모리 셀 어레이 M 내에 있어서 상기 메모리 셀 트랜지스터 M11, M12, ...를 구성하는 트랜지스터(20)의 구성을 나타낸다.
도 2를 참조하면 알 수 있듯이, 상기 트랜지스터(20)는 Si 기판(21) 상에 구성되어 있고, 상기 Si 기판(21) 내에는 매립 확산 영역(21A) 및 (21B)이 각각 소스 영역 및 드레인 영역으로서 형성되어 있다. 또한 상기 기판(21)의 표면은 산화막(22a), 질화막(22b) 및 산화막(22c)을 적층한 구조의 ONO막(22)에 의해 덮여져 있고, 상기 ONO막(22) 상에는 폴리실리콘(poly silicon) 게이트 전극(23)이 형성되어 있다.
도 3(A) 및 (B)은 도 2의 메모리 셀 트랜지스터에 있어서의 기입 동작 및 소거 동작을 각각 나타내는 도이다.
도 3(A)을 참조하면 알 수 있듯이, 정보의 기입시에는 상기 소스 영역(21A)이 접지되고, 상기 드레인 영역(21B)에 큰 정전압 ＋Vw가, 또 상기 게이트 전극(23)에 큰 정전압 ＋Vg1이 인가된다. 그 결과, 채널 영역의 드레인단에서 전자의 가속에 의해 채널 내에 핫 일렉트론이 발생하고, 이와 같이 하여 형성된 핫 일렉트론이 상기 ONO막(22) 내에 주입된다. 주입된 핫 일렉트론은, 상기 ONO막(22) 내에서 상기 드레인단 근방의 부분에 보관 유지된다. 상기 드레인 영역(21B)과 소스 영역(21A)에 인가되는 구동 전압을 바꿔 인가하는 것에 의해, 동일한 핫 일렉트론의 주입을 상기 ONO막(22)의 소스단 근방에 있어서 행하는 것도 가능하고, 그 결과, 도 2의 메모리 셀 트랜지스터(20)에서는 도 1에 나타낸 1 셀 2 비트 기입이 가능하게 된 다.
한편 기입된 정보를 소거할 때에는, 도 3(B)에 나타내듯이 드레인 영역(21B)에 큰 정전압 ＋Ve를 인가하고, 또한 상기 게이트 전극(23)에 큰 부(負)전압 －VG2를 인가함으로써, 상기 드레인 영역(21B)으로부터 상기 ONO막(22)으로 홀(hole)을 주입하고, 상기 ONO막(22) 내에서, 드레인단 근방 영역에 축적되어 있던 전하를 소멸시킨다. 전자가 ONO막(22) 내의 소스단 근방 영역에 축적되어 있는 경우에는, 상기 홀 주입을 소스 영역(21A)으로부터 하면 좋다.
또한, 상기 ONO막(22)의 드레인 근방 영역에 기입된 정보를 독출하는 경우에는, 도 4(A)에 나타내듯이 상기 게이트 전극(23)에 소정의 게이트 전압 Vg를 인가하고, 상기 드레인 영역(21B)을 접지하며, 소스 영역(21A)에 독출 전압 Vr를 인가한다. 그 결과, 상기 ONO막(22)의 드레인단 근방 영역에 전자가 축적되어 있지 않은 경우에는 상기 Si(Silicon) 기판(21) 내를 상기 게이트 전극(23) 바로 밑에 형성된 채널을 통해서 캐리어(carrier)가 상기 드레인 영역(21B)으로부터 소스 영역(21A)으로 흐르는 것이 가능하고, 상기 메모리 셀 트랜지스터(20)는 도통하는데 대해, 상기 ONO막(22)의 드레인단 근방 영역에 전자가 축적되어 있는 경우에는, 상기 게이트 전극(23) 바로 밑의 채널이 상기 드레인단에 있어서 차단되어, 상기 트랜지스터(20)는 도통하지 않는다. 한편, 상기 ONO막(22)의 소스단 근방 영역에 기입된 정보를 독출하는 경우에는, 도 4(A) 및 (B)에 있어서 상기 소스 영역(21A)을 접지하고, 상기 드레인 영역(21B)에 독출 전압 Vr을 인가하면 좋다.
도 5(A) 내지 (D), 도 6(A) 내지 (C), 도 7(A) 내지 (D), 도 8(A) 내지 (C), 도 9(A) 내지 (D) 및 도 10(A) 내지 (C)는 상기 메모리 셀 트랜지스터(20)를 사용한 비휘발성 반도체 메모리(10)의 제조 공정을 나타낸다.
도 5(A) 내지 (D)를 참조하면 알 수 있듯이, 도 5(A)는 평면도를, 도 5(B)는 도 5(A) 중 라인 X1－X1＇에 따른 단면도를, 도 5(C)는 도 5(A) 중 라인 X2－X2＇에 따른 단면도를, 또한 도 5(D)는 도 5(A) 중 라인 X3－X3＇에 따른 단면도를 나타낸다.
도 5(A) 내지 (D)를 참조하면 알 수 있듯이, Si 기판(21) 상에는 활성 영역을 구획 형성하도록 필드 산화막(21F)이 900 내지 1000℃에서의 열산화 공정에 의해 200 내지 500㎚의 두께로 형성되고, 또한 상기 활성 영역상에 상기 ONO막(22)을 형성한다. 보다 구체적으로는, 상기 활성 영역에 있어서 노출된 Si 기판(21)의 표면을 800 내지 1100℃로, 상기 산화막(22a)을 5 내지 10㎚의 두께로 형성하고, 또한 상기 산화막(22a) 상에 600 내지 800℃로 CVD(Chemical Vapor Deposition) 공정을 행하는 것에 의해 상기 질화막(22b)을 12 내지 16㎚의 두께에 퇴적하고, 또한 상기 질화막(22b) 상에 상기 산화막(22c)을 1000 내지 1100℃에서의 습식(wet) 산화 공정에 의해 5 내지 10㎚의 두께로 형성한다.
도 5(A)의 공정에서는, 또한 이와 같이 형성된 ONO막(22) 상에 데이터 비트라인 DBL의 각각에 대응한 개구부를 가지는 레지스트 패턴 R1이 형성되고, 또한 상기 레지스트 개구부를 통해 상기 Si 기판(21) 내에 As＋(Arsenic＋)를 50 내지 90 keV의 가속 전압하에서, 2×1015 내지 5×1015cm-2의 도우즈(dose) 양으로 이온 주입하는 것에 의해, 상기 Si 기판(21) 내에는 상기 데이터 비트라인 DBL에 대응한 n형 확산 영역(21D)이 다수, 서로 평행으로 형성된다. 이하에서는 상기 n형 확산 영역(21D)을 비트라인 확산 영역이라 한다.
도 5(A) 내지 (D)의 단계에서는 도 5(B) 내지 (D)의 단면도와 동일한 구조를 나타낸다.
도 6(A)는 도 5(A) 중 라인 Y－Y＇에 따른 단면도를, 도 6(B)는 상기 비휘발성 반도체 메모리(10)로 사용되는 n채널형 주변 트랜지스터의 단면도, 또한 도 6(C)는 상기 비휘발성 반도체 메모리(10)로 사용되는 p채널형 주변 트랜지스터의 단면도를 나타낸다.
도 6(A)를 참조하면 알 수 있듯이, 상기 비트라인 확산 영역(21D)은 상기 필드 산화막(21F)에 의해 구획 형성된 활성 영역내를 상기 데이터 비트라인 DBL이 뻗어 있는 방향에 연속적으로 뻗어 있는 것을 알 수 있다. 한편, 도 6(B) 및 (C)에 의해 알 수 있듯이, 상기 p채널 주변 트랜지스터 형성 영역 혹은 n채널 주변 트랜지스터 형성 영역은, 도 5(A)의 시점에서는 상기 레지스트 패턴 R1에 의해 덮여져 있고, 기판 내로의 이온 주입은 이루어지지 않는다.
다음으로, 도 7(A) 내지 (D)의 공정에 있어서 상기 레지스트 패턴 R1은 제거되고, 상기 Si 기판(21) 상에는 도 1의 워드라인 WL에 대응하여 복수의 폴리실리콘 게이트 전극 패턴(23)[이하, “워드라인 전극(23)”이라 함]이 상기 확산 영역(21D)이 뻗어 있는 방향에 대략 직교하는 방향으로 형성된다. 또한, 상기 워드라인 전극(23)을 마스크로 사용하여, 상기 Si 기판(21) 내에 B(Boron)를 50 내지 80 eV의 가속 전압하에서, 3×1012 내지 1×1013 cm-2 도우즈 양으로 이온 주입하고, 도 7(B) 혹은 도 7(D)에 나타내듯이 상기 비트라인 확산 영역(21D)의 사이에 채널 스톱 확산 영역(21d)을 형성한다. 다만, 도 7(A)는 상기 비휘발성 반도체 메모리(10)의 평면도를, 또, 도 7(B) 내지 (D)는 도 7(A) 중 라인 X1－X1＇, 라인 X2－X2＇ 및 라인 X2－X3＇에 따른 단면도를 나타낸다. 이와 같은 채널 스톱 확산 영역(21d)은 도 7(C)에 나타내듯이 상기 워드라인 전극(23)의 바로 밑에는 형성되어 있지 않다. 도 7(B) 및 (C)에서는 상기 채널 스톱 확산 영역(21d)은 상기 비트라인 확산 영역(21D) 내에도 형성되어 있지만, 농도가 2 자리수 작기 때문에 도시는 생략하고 있다.
도 8(A)은 도 7(A) 중 라인 Y－Y＇에 따른 단면도를 나타낸다.
도 8(A)를 참조하면 알 수 있듯이, 상기 ONO막(22) 상에는 상기 복수의 워드라인 전극(23)이 균등 간격으로 반복하여 형성되어 있는 것을 알 수 있다. 또 상기 B의 이온 주입의 결과, 상기 확산 영역(21D)의 끝에 채널 스톱 확산 영역(21d)이 형성되어 있다.
그런데, 도 7(A)의 공정에서는 상기 레지스트 패턴 R1의 제거 후, 상기 워드라인 전극(23)의 형성에 앞서 주변 트랜지스터의 형성 영역에 있어서 상기 ONO막(22)이 마스크 공정에 의해 제거되고, 또한 800 내지 1100℃의 열산화 공정을 행하는 것에 의해, 열산화막(22OX)이 도 8(B) 및 (C)에 나타내듯이, 전형적으로는 5 내지 15㎚의 두께로 형성된다. 이와 같은 열산화 공정을 행하여도, 상기 메모리 셀 영역 M에 있어서는 이미 상기 ONO막(22)이 형성되어 있기 때문에, 새로운 산화막의 형성은 실질적으로 생기지 않는다.
또한, 도 8(B) 및 (C)에 나타내듯이, 이와 같이 하여 형성된 열산화막(22OX) 상에는 게이트 전극(23G1) 및 (23G2)이 상기 워드라인 전극(23)과 동시에 형성된다.
이와 같이 하여 형성된 비휘발성 반도체 메모리(10)에서는 데이터 비트라인 DBL가 확산 영역(21D)에 의해 형성되어 있기 때문에, 비트라인의 저항을 저감해야만 하고, 도 9(A) 내지 (D)에 나타내듯이, 상기 데이터 비트라인 DBL에 대응하여 상기 확산 영역(21D) 상을 이에 평행으로 뻗어 있는 배선 패턴(24M)을 형성한다. 다만, 도 9(A)는 상기 비휘발성 반도체 메모리(10)의 평면도를, 또 도 9(B) 내지 (D)는 도 9(A) 중 라인 X1－X1＇, X2－X2＇ 및 X3－X3＇에 따른 단면도를 나타낸다.
도 9(B) 내지 (D)를 참조하면 알 수 있듯이, 상기 Si 기판(21) 상에는 상기 워드라인 전극(23)을 덮도록 층간 절연막(25)이 형성되어 있고, 여기에 드라이(dry) 에칭에 의해 상기 확산 영역(21D)을 노출하도록 형성한 콘택트 홀(25A)(contact hole)을 통해, 상기 층간 절연막(25) 상에 형성된 상기 메탈(metal) 배선 패턴(24M)을 상기 확산 영역(21D)에 콘택트시킨다.
또, 도 9(A) 및 (C)에 나타내듯이, 상기 층간 절연막(25) 상에는 상기 워드라인 전극(23)을 노출하는 콘택트 홀(25B)이 형성되어 있고, 상기 층간 절연막(25) 상에 형성된 메탈 배선 패턴(24N)이 상기 콘택트 홀(25B)을 통해 각각의 워드라인 전극(23)에 접속된다.
도 10(A)은 도 9(A)의 라인 Y－Y＇에 따른 단면도를 나타낸다.
도 10(A)을 참조하면 알 수 있듯이, 상기 각각의 워드라인 전극(23)은 사이드 월(side wall) 절연막(23S)을 가지고, 뻗어 있는 방향상의 복수의 위치에 있어서 콘택트 홀(25A)을 통해 상기 확산 영역(21D)에 콘택트한다. 이와 같은 사이드 월 절연막(23S)은 상기 Si 기판(21) 상에서 절연막이 상기 워드라인 전극(23)을 덮도록 퇴적하고, 또 기판의 주면에 수직으로 작용하는 이방성 에칭(etching)에 의해 에치백(etch back)을 행하는 것에 의해 형성된다.
한편, 상기 n채널 및 p채널 주변 트랜지스터의 형성 영역에 있어서는, 도 8(B) 및 (C)의 구조를 형성한 후 레지스트 막(도시하지 않음)으로 덮고, 또한 도 10(B)의 공정에 있어서 상기 레지스트막 내에 레지스트 개구부를 형성하고, 이와 같은 레지스트 개구부를 통해 n형 불순물을 이온 주입하고, n－형 LDD(Lightly Doped Drain) 영역(21ln)을 상기 Si 기판(21) 내, 상기 게이트 전극(23G1)의 양측에 형성한다.
다음으로 상기 레지스트 막을 제거하고, 도 10(C)의 공정에 있어서 다른 레지스트막(도시하지 않음)을 형성하고, 레지스트 개구부를 통해 p형 불순물을 이온 주입하는 것에 의해, 상기 게이트 전극(23G2)의 양측으로 p－형 LDD 영역(21lp)를 형성한다.
또한 상기 다른 레지스트 막을 제거한 후, 상기 게이트 전극(23G1) 및 (23G2)의 측벽에 측벽 절연막을 상기 워드라인 전극(23)의 사이드 월 절연막(23S)과 동시에 형성하고, 또한 각각의 레지스트 공정 및 이온 주입 공정에 의해, 도 10(B)의 n채널 주변 트랜지스터에서는 상기 게이트 전극(23G1)의 측벽 절연막 외측에 n＋형의 확산 영역(21n)을, 또 도 10(C)의 p채널 주변 트랜지스터에서는 상기 게이트 전극(23G2)의 측벽 절연막 외측에 p＋ 형의 확산 영역(21p)을 형성한다.
도 10(B) 및 (C)에 있어서, 상기 확산 영역(21n) 혹은 (21p)은 상기 게이트 전극(23G1) 및 (23G2)을 덮도록 상기 Si 기판(21) 상에 형성된 상기 층간 절연막(25) 내에 형성된 콘택트 홀(25C) 및 (25D)에 의해 노출되고, 이와 같은 콘택트 홀을 통해 상기 층간 절연막(25) 상에 형성된 메탈 배선 패턴(24W)이 상기 확산 영역(21n)과, 메탈 배선 패턴(24V)이 상기 확산 영역(21p)과 콘택트한다.
그런데, 이러한 종래의 비휘발성 반도체 메모리(10)에 있어서도 다른 고속 반도체 장치와 동일한 고속 동작에 대한 엄격한 요구가 있고, 이 때문에 상기 워드라인 전극(23) 혹은 게이트 전극(23G1) 및 (23G2)의 표면, 또한 확산 영역(21D) 혹 은 (21n) 및 (21p)의 표면 콘택트 저항을 가능한 한 저감할 필요가 생기고 있다.
종래로부터 이와 같은 콘택트 저항의 저감을 위해서, Si 영역의 표면에 W(Tungsten)나 Ti(Titanium) 등의 내열 금속층을 퇴적하고, Si 영역과 반응시켜 저저항 실리사이드층을 형성하는 이른바 자기 정합 실리사이드 기술이 제안되어 있다. 이와 같은 자기 정합 실리사이드 기술에서는, 게이트 전극이나 확산 영역 등의 Si 영역이 저저항 실리사이드에 의해 덮여지기 때문에 기생 저항이 감소하여 뛰어난 동작 속도가 얻어진다.
한편, 종래의 자기 정합 실리사이드 기술에서는, 콘택트를 형성할 때에는 실리사이드층 표면의 산화막을 제거하여 콘택트 저항을 저감하는 전(前)처리가 필요하다. 예를 들면, 층간 절연막으로 덮여진 확산 영역에 층간 절연막상의 메탈 배선 패턴을 콘택트 홀을 통해 접속하려고 하는 경우에는, 상기 콘택트 홀에 있어서 확산 영역 표면의 산화막 제거 사전 처리가 행해진다. 이 때 이와 같은 사전 처리를 습식(wet) 에칭으로 하면 실리사이드층도 에칭되어 버리기 때문에, 상기 산화막 제거 사전 처리는 드라이(dry) 에칭에 의해 할 필요가 있다. 한편, 드라이 에칭 공정은 Si 영역 혹은 Si 기판도 에칭 해 버리기 때문에, 드라이 에칭 공정에 의해 상기 산화막 제거 사전 처리를 행하는 경우에는, 노출되는 표면에 확실히 실리사이드층을 형성해 둘 필요가 있다. 실리사이드층이 형성되어 있지 않은 영역에 이와 같은 드라이 에칭 공정을 할 경우에는, 상기 실리사이드층 아래의 Si 영역이 침식되어 버린다. 그래서, 앞에 설명한 비휘발성 반도체 메모리(10)에 있어서도, 자기 정합 실리사이드 기술을 사용하여 동작 속도의 향상을 도모하는 경우에는, 이러한 자기 정합 실리사이드층을 워드라인 전극(23)이나 게이트 전극(23G1) 및 (23G2), 또한 확산 영역(21D)이나 (21n) 및 (21p) 표면 중, 적어도 콘택트 영역에는 확실히 형성시켜 둘 필요가 있다.
도 11(A) 내지 (D) 및 도 12(A) 내지 (C)는, 상기 비휘발성 반도체 메모리(10)에 대해서 자기 정합 실리사이드 공정을 적용한 경우의 하나의 생각될 수 있는 예를 나타낸다. 다만, 도 10(A) 내지 (D)와 같이 도 11(A)은 평면도, 도 11(B) 내지 (D)는 각각 단면 X1－X1＇, X2－X2＇및 X3－X3＇에 따른 단면도이다.
도 11(A) 내지 (D)의 예에서는, 도 11(A),(B) 및 (D)에 나타내듯이 상기 Si 기판(21)의 표면에 실리사이드층(26)이 형성되어 있고, 상기 층간 절연막(25) 내의 콘택트 홀(25A)는 이와 같은 실리사이드층(26)을 노출하도록 형성되어 있다. 또 상기 실리사이드층(26)은 상기 워드라인 전극(23) 상에도 형성되어 있다. 또한 도 12(A)에도 나타내듯이, 상기 실리사이드층(26)은 상기 기판(21)의 표면에, 상기 비트라인 확산 영역(21D)을 따라서 상기 워드라인 전극(23)이 형성되어 있는 부분을 제외하고 형성되어 있다. 또한 도 12(B) 및 (C)에 의해 알 수 있듯이, 상기 n＋형 확산 영역(21n) 및 p＋형 확산 영역(21p)의 표면에도 상기 실리사이드층(26)은 형성되어 있다.
이와 같은 실리사이드층(26)은 도 7(A) 내지 (D) 및 도 8(A) 내지 (C)의 공정에 있어서, 상기 워드라인 전극(23) 및 게이트 전극(23G1) 및 (23G2)을 자기 정합 마스크로 사용하여, 상기 ONO막(22)을 열인산 처리 및 HF 처리에 의해 제거한 후, W 등의 고융점 금속층을 퇴적하고, 하부층(underlying layer)인 Si와 반응시키는 것에 의해 형성된다. 특히, 도 12(B) 및 (C)에 나타내듯이 주변 트랜지스터의 확산 영역 표면에 상기 실리사이드층(26)을 형성하여 둠으로써, 특히 고속 동작이 요구되는 반도체 장치의 콘택트 저항이 저감되고, 콘택트 저항에 기인한 신호 지연이 경감된다.
도 11(A) 내지 (D) 및 도 12(A) 내지 (C)의 구조에서는, 특히 도 11(B) 혹은 도 12(A)에 나타내듯이 상기 층간 절연막(25) 내에 형성된 콘택트 홀(25A)에 대응하여 실리사이드층(26)이 형성되어 있는 것이 매우 중요하다. 앞에 설명한 것처럼, 이와 같은 콘택트 홀(25A) 및 도 12(B) 및 (C)의 콘택트 홀(25C) 및 (25D)에 있어서는, 콘택트 저항을 저감해야만 하고, 산화막 제거를 상기 실리사이드층(26)이 침식되지 않도록 드라이 에칭이 이루어지지만, 이때 만일 이러한 영역에 실리사이드층(26)이 형성되어 있지 않았다고 하면, 드라이 에칭은 확산 영역(21D) 내까지 침입하여, 그 결과 Si 기판(21)까지 달하게 되어, 그 결과, 소망의 소자 특성이 얻을 수 없게 되어 버린다.
그러나, 도 11(A) 내지 (D)의 구성은, 특히 도 11(B)의 단면도에 나타내듯이, 인접하는 확산 영역(21D)이 도중에 ＊로 나타낸 것처럼 상기 실리사이드층(26)에 의해 단락되어 버리는 치명적인 문제점을 가진다. 도 11(B) 내지 (D)의 단면에 있어서는 인접하는 확산 영역(21D) 간의 도통은 소자 동작에 대응하여 생길 필요가 있고, 이 부분이 단락하면, 플래시 메모리는 동작하지 않는다. 한편, 앞서 설명한 것처럼, 상기 콘택트 홀(25A) 아래에는 실리사이드층(26)이 반드시 필요하다.
도 13(A) 내지 (D) 및 도 14(A) 내지 (C)는 상기 문제점을 극복하기 위해서 생각될 수 있는 구성예를 나타낸다.
먼저 도 14(A)를 참조하면 알 수 있듯이, 예시한 구조에서는 도 14(B) 및 (C)의 주변 트랜지스터에 있어서 게이트 전극(23G1) 및 (23G2)에 측벽 절연막(23W1 ) 및 (23W2)을 절연막(23W)의 퇴적 및 에치백에 의해 형성할 때에, 상기 메모리 셀 영역 M에 있어서만, 상기 워드라인 전극(23) 상에 퇴적한 상기 절연막(23W)은 레지스트 패턴에 의해 그대로 남긴다.
또한 도 13(B) 및 (C)에 나타내듯이 상기 절연막(23W) 내에 상기 콘택트 홀(25A)에 대응하여 개구부(23WA)를, 또 상기 콘택트 홀(25B)에 대응하여 개구부(23WB)를 형성하고, 이와 같은 개구부(23A)에 대응하여 상기 비트라인 확산 영역(21D)상에 실리사이드층(26)을, 또 개구부(23B)에 대응하여 워드라인 전극(23) 상에 실리사이드층(26)을 형성하고 있다.
이와 같은 구성에 의하면 인접하는 비트라인 확산 영역(24D)의 사이에 상기 절연막(23W)이 개재하기 위한 비트라인 확산 영역(24D) 상호를 단락하는 실리사이드층(26)은 형성되지 않는다.
그러나, 이러한 실리사이드층(26)을 메모리 셀 어레이(M) 내에 있어서 상기 절연막(23W) 중의 개구부(23WA) 및 (23WB)에만 형성하는 구성에서는, 필연적으로 상기 개구부(23WA) 및 (23WB)의 패터닝(patterning)이 필요로 되지만, 패터닝 공정 에서는 패터닝 정밀도에 한계가 있고, 이 때문에 비휘발성 반도체 메모리(10)를 높은 집적 밀도로 형성하려고 해도 한계가 생겨버린다. 앞서 설명한 것처럼, 드라이 에칭에 의한 자연 산화막 제거 공정에 관련하여, 상기 콘택트 홀(25A) 및 (25B)의 바로 밑에는 확실히 실리사이드층(26)이 형성되어 있을 필요가 있다.
그래서, 본 발명은 상기의 과제를 해결한 신규하고 유용한 비휘발성 반도체 장치 및 그 제조 방법을 제공하는 것을 개괄적 과제로 한다.
본 발명의 보다 구체적인 과제는 콘택트 영역에 자기 정합적으로 형성된 실리사이드층을 가지며, 확산 영역간의 단락을 확실히 피할 수 있는 SONOS형 혹은 MONOS형의 비휘발성 반도체 장치 및 그 제조 방법을 제공하는 것에 있다.
본 발명은 상기의 과제를, 소자 분리 절연막 막패턴에 의해 구획 형성된 활성 영역을 가지는 반도체 기판과, 상기 활성 영역내에 있어서 서로 이간하여 각각 제1 방향으로 뻗어 있는 복수의 확산 영역과, 상기 활성 영역상에 있어 상기 제1 방향에 대해서 교차하는 제2 방향으로 뻗어 있는 워드라인 전극과, 상기 활성 영역상에서 상기 워드라인 전극에 대응하여 상기 활성 영역 표면과 상기 워드라인 전극과의 사이에 개재하도록 형성되고, 산화막상에 질화막과 산화막을 순차 적층한 적층 구조를 가지는 전하 축적 절연막과, 상기 반도체 기판상에서 상기 활성 영역 및 상기 워드라인 전극을 덮도록 형성된 층간 절연막과, 상기 층간 절연막상에 각각 상기 복수의 확산 영역에 대응하여 상기 제1 방향으로 뻗어 있는 복수의 비트라인 전극 패턴과에 의해 이루어지며, 상기 복수의 비트라인 전극 패턴의 각각은 대응하는 확산 영역과 상기 층간 절연막 내에 형성된 콘택트 홀을 통해 콘택트하는 비휘발성 반도체 메모리 장치에 있어서, 상기 소자 분리 절연막 패턴은 상기 복수의 확산 영역의 각각의 뻗어 있는 부분에 대응하여 상기 기판 표면을 노출하는 개구부를 가지고, 상기 복수의 확산 영역의 각각은 상기 뻗어 있는 부분이 상기 대응하는 개구부 내에 뻗어 있고, 상기 복수의 확산 영역의 각각은 상기 개구부에 있어서 표면에 실리사이드층을 가지고, 상기 콘택트 홀은 상기 개구부에 대응하여 상기 실리사이드층을 노출하도록 형성되어 있는 것을 특징으로 하는 비휘발성 반도체 메모리 장치에 의해 해결한다.
본 발명에 의하면, 비휘발성 반도체 메모리의 주변 회로부를 구성하는 MOS 트랜지스터의 게이트 전극 및 소스/드레인 확산 영역 표면에 저저항 실리사이드층을 형성할 때에, 상기 비휘발성 반도체 메모리의 메모리 셀 영역에 있어서도, 상기 메모리 셀 영역내에 소자 분리 절연막에 의해 구획 형성된 활성 영역으로부터 상기 활성 영역외까지 뻗어 있고, 콘택트 홀을 통해 층간 절연막상의 비트라인 전극 패턴에 접속되는 부분에 자기 정합 공정에 의해 실리사이드층을 확실히 형성할 수가 있다. 그 결과, 상기 주변 회로 영역에 있어서, 이와 같은 실리사이드층이 형성된 MOS 트랜지스터에 층간 절연막 내의 콘택트 홀을 통해 배선 패턴을 접속하려고 하는 경우, 드라이 에칭 공정에 의해 자연 산화막 제거 사전 처리 공정을 행하여도 메모리 셀 영역의 활성 영역이 드라이 에칭에 의해 침식되는 일이 없고, 소자 특성의 열화가 회피된다. 또, 상기 메모리 셀 영역에 있어서의 비트라인 전극 패턴의 접속이 소자 분리 절연막 내에 형성된 개구부에 있어서 이루어지기 때문에, 상기 자기 정합 공정에 의해 각각의 비트라인 확산 영역에 대응하여 형성된 실리사이드층이 단락되는 문제를 확실히 피할 수가 있다.
본 발명의 비휘발성 반도체 메모리 장치에서는, 또한 주변 회로 영역을 구성하는 확산 영역의 표면과 게이트 전극상에 실리사이드층을 형성하는 것이 바람직하다. 또 상기 전하 축적 절연막은 상기 활성 영역의 모든 면을 연속적으로 덮는 것이 바람직하다. 또한 상기 활성 영역내에는 상기 워드라인 전극의 표면 및 측벽면, 및 노출된 기판 표면을 연속적으로 덮도록 절연막이 형성되어 있어도 좋다. 이 경우에는, 상기 절연막은 상기 워드라인 전극을 그 형상에 따라 대략 동일한 두께로 덮는 것이 바람직하다. 또 상기 절연막은 상기 활성 영역의 모든 면을 연속적으로 덮고, 상기 층간 절연막은 상기 절연막을 덮는 것이 바람직하다. 또 상기 워드라인 전극에는 상기 활성 영역의 외측에 뻗어 있는 외측 부분에 실리사이드층이 형성되어 있고, 상기 층간 절연막 내에는, 또한 상기 활성 영역의 외측에 있어서 상기 외측 부분을 노출하는 다른 콘택트 홀이 형성되어 있는 것이 바람직하다. 한편, 상기 워드라인 전극의 상면에는, 그 전체 길이에 걸쳐 실리사이드층이 형성되어 있어도 좋다. 이 경우, 상기 워드라인 전극 중 상기 활성 영역의 외측에 뻗어 있는 외측 부분의 측벽에 측벽 절연막을, 상기 측벽 절연막이 상기 활성 영역을 둘러싸서 뻗어 있도록 형성하여도 좋다. 이와 같은 측벽 절연막은, 상기 기판으로부터 대략 수직 방향으로 우뚝 솟아오른 단면 형상을 가지는 절연벽의 일부를 구성한다. 본 발명에 있어서 상기 워드라인 전극은 도전성 반도체에 의해 구성할 수가 있다.
(제1 실시예)
이하, 본 발명의 제1 실시예에 의한 SONOS형 비휘발성 반도체 메모리(40)를 그 제조 공정을 따라, 도 15(A) 내지 (D), 도 16(A) 내지 (C), 도 17(A) 내지 (D), 도 18(A) 내지 (C), 도 19(A) 내지 (C), 도 20(A) 내지 (C), 도 21(A) 내지 (C), 도 22(A) 내지 (C), 도 23(A) 내지 (D), 도 24(A) 내지 (C), 도 25(A) 내지 (C), 도 26(A) 내지 (C), 도 27(A) 내지 (D), 도 28(A) 내지 (C), 도 29(A) 내지 (D) 및 도 30(A) 내지 (C)를 참조하면서 설명한다.
도 15(A) 내지 (D)를 참조하면 알 수 있듯이, 도 15(A)는 상기 비휘발성 반도체 메모리(40) 내에 형성되는 메모리 셀 영역(40M)의 평면도를, 도 15(B)는 도 15(A) 중 라인 X1－X1＇에 따른 단면도를, 도 15(C)는 도 15(A) 중 라인 X2－X2＇에 따른 단면도를, 또 도 15(D)는 도 15(A) 중 라인 X3－X3＇에 따른 단면도를 나타낸다.
도 15(A) 내지 (D)를 참조하면 알 수 있듯이, p형 Si 기판(41) 상에는 활성 영역을 구획 형성하도록 필드 산화막(41F)이 900 내지 1000℃에서의 열산화 공정에 의해 200 내지 500㎚의 두께로 형성되고, 또한 상기 활성 영역상에 상기 ONO막(42)을 형성한다. 보다 구체적으로는, 상기 활성 영역에 있어서 노출된 Si 기판(41)의 표면을 800 내지 1100℃로 열산화하는 것에 의해 제1 산화막을 5 내지 10㎚의 두께로 형성하고, 또한 상기 제1 산화막상에 600 내지 800℃로 CVD 공정을 행하는 것에 의해 질화막을 12 내지 16㎚의 두께에 퇴적하고, 또한 상기 질화막상에 제2 산화막을 1000 내지 1100℃에서의 습식(wet) 산화 공정에 의해 5 내지 10㎚의 두께로 형성한다.
도 15(A)의 공정에서는, 또한 이와 같이 형성된 ONO막(42) 상에 데이터 비트라인 DBL의 각각에 대응한 개구부를 가지는 레지스트 패턴 R2가 형성되고, 또한 상기 레지스트 개구부를 통해 상기 Si 기판(41) 내에 As＋를 50 내지 90 keV의 가속 전압하에서, 2×1015 내지 5×1015 cm-2의 도우즈 양으로 이온 주입하는 것에 의해, 상기 Si 기판(41) 내에는 상기 데이터 비트라인 DBL에 대응한 n형 비트라인 확산 영역(41D)이 다수, 서로 평행으로 형성된다.
도 16(A)는 도 15(A) 중, 메모리 셀 영역(40M)의 라인 Y－Y＇에 따른 단면도를, 도 16(B)는 상기 비휘발성 반도체 메모리(40)의 주변 회로 영역(40P)에 형성되는 n채널형 주변 트랜지스터 형성 영역의 단면도를, 또한 도 16(C)는 상기 비휘발성 반도체 메모리(40)의 주변 회로 영역(40P)에 형성되는 p채널형 주변 트랜지스터 형성 영역의 단면도를 나타낸다.
도 16(A)를 참조하면 알 수 있듯이, 상기 비트라인 확산 영역(41D)은 상기 필드 절연막(41F)에 의해 구획 형성된 활성 영역내를, 상기 데이터 비트라인 DBL이 뻗어 있는 방향으로 연속적으로 뻗어 있는 것을 알 수 있다. 한편, 도 16(B),(C)에 의해 알 수 있듯이, 상기 p채널형 트랜지스터 형성 주변 회로 영역(40P) 혹은 n채널형 트랜지스터 형성 주변 회로 영역(40P)은, 도 15(A)의 시점에서는 상기 레지스트 패턴 R2에 의해 덮여 있고 기판 내의 이온 주입은 이루어지지 않는다.
도 15(A)의 평면도에 의해 알 수 있듯이, 상기 비트라인 확산 영역(41D)은 Y－Y＇ 방향으로 평행으로 뻗어 있고, 그 선단부는 상기 메모리 셀 영역(40M) 내에 있어서 활성 영역을 구획 형성하는 필드 절연막(41F) 내에, 각각의 비트라인 확산 영역(41D)에 대응하여 형성된 개구부 내에 뻗어 있다. 또 도 15(B)의 단면도에 의해 알 수 있듯이, 상기 필드 절연막(41F) 중에서, 상기 메모리 셀 영역(40M) 내에 두개의 활성 영역을 멀리하도록 형성된 부분에 있어서는, 이와 같은 개구부에 의해 필드 절연막(41F)이 복수의 부분에 분할되어 있는 것을 알 수 있다.
다음으로, 도 17(A) 내지 (D)의 공정에 있어서 상기 레지스트 패턴 R2는 제거되고, 상기 Si 기판(41) 상에는 복수의 폴리실리콘 워드라인 전극(43)이 상기 확산 영역(41D)이 뻗어 있는 방향에 대략 직교하는 방향으로 형성된다. 다만, 도 17(A)는 상기 비휘발성 반도체 메모리(40)의 평면도를, 또 도 17(B) 내지 (D)는 도 17(A) 중 라인 X1－X1＇, 라인 X2－X2＇ 및 라인 X2－X3＇에 따른 단면도를 나타낸다. 도 17(B)에 나타내듯이 상기 워드라인 전극(43) 상에는 SiN 반사 방지막(43R)이 형성되어 있다.
도 18(A)는 도 17(A) 중 라인 Y－Y＇에 따른 단면도를 나타낸다.
도 18(A)를 참조하면 알 수 있듯이, 상기 ONO막(42) 상에는 상기 복수의 워드라인 전극(43)이 균등간격으로 반복하여 형성되어 있는 것을 알 수 있다.
그런데, 도 17(A)의 공정에서는, 상기 레지스트 패턴 R2의 제거후, 상기 워드라인 전극(43)의 형성에 앞서 주변 트랜지스터의 형성 영역에 있어서 상기 ONO막(42)가 마스크 공정에 의해 제거되고, 또한 800 내지 1100℃의 열산화 공정을 행하는 것에 의해, 열산화막(42ox)이 도 18(B) 및 (C)에 나타내듯이, 전형적으로는 5 내지 15㎚의 두께로 형성된다. 이와 같은 열산화 공정을 행해도, 상기 메모리 셀 영역 M에 있어서는 이미 상기 ONO막(42)이 형성되어 있기 때문에, 새로운 산화막의 형성은 실질적으로 생기지 않는다. 또한 상기 주변 트랜지스터의 열산화막이 이 이상 필요하면, 열산화막 형성 후 레지스트 패턴을 이용하여 박막측 영역만 에칭에 의해 제거하여 재차 성장시키는 것도 가능하다.
또한, 도 18(B) 및 (C)에 나타내듯이 상기 비휘발성 반도체 메모리(40)의 주변 회로 영역에서는, 이와 같이 하여 형성된 열산화막(42ox) 상에 게이트 전극(43G1) 및 (43G2)이 상기 워드라인 전극(43)과 동시에 형성된다.
다음으로, 도 19(A) 내지 (C)의 공정에 있어서 도 17(A)의 구조상에 B＋(Boron＋)를 50 내지 80 keV의 가속 전압하에서, 3×1012 내지 1×10 13cm-2의 도우즈 양으로 이온 주입하고, 도 19(C)에 나타내듯이 비트라인 확산 영역(41D)의 사이에 채널 스톱 확산 영역(41d)을 형성한다. 이와 같은 채널 스톱 확산 영역(41d)은 도 19(A) 혹은 (C)의 단면에 있어서 비트라인 확산 영역(41D)의 표면에도 형성되지만, 채널 스톱 확산 영역(41d)의 B 농도는 비트라인 확산 영역(41D)의 As 농도보다 2 자리수 작기 때문에 도시는 생략한다.
도 19(A) 내지 (C)의 이온 주입에 수반하여, 도 20(A)에 나타내듯이 도 17(A)의 Y－Y＇단면에 있어서도 B＋의 이온 주입이 이루어지지만, 도 20(B) 및 (C)에 나타내듯이, 이 B＋의 이온 주입 동안은, 상기 주변 회로 영역(40P)에는 레지스트 패턴 R3이 시행되고 있기 때문에, 상기 주변 회로 영역(40P)에는 B＋의 이온 주 입은 생기지 않는다.
다음으로, 도 21(A) 내지 (C) 및 도 22(A)의 단계에 있어서, 상기 Si 기판(41) 상에 상기 메모리 셀 영역을 덮도록 레지스트 패턴 R4가 형성되고, 이 상태로 n형 불순물의 이온 주입 및 p형 불순물의 이온 주입을 행하는 것에 의해 , 도 22(B) 및 (C)에 나타내듯이, 주변 회로 영역에 있어서 상기 게이트 전극(43G1) 및 (43G2)의 양측에 확산 영역(41ln) 및 (41lp)이 각각 형성된다. 다만, n형 불순물 이온 주입 시에는 상기 p형 트랜지스터 영역은 레지스트 패턴으로 덮여있고, 또 p형 불순물 이온 주입 시에는 상기 n형 트랜지스터 영역은 레지스트 패턴으로 덮여있다.
다음으로, 도 23(A) 내지 (D) 및 도 24(A) 내지 (C)의 공정에 있어서, 상기 Si 기판(41) 상에 CVD법에 의해 산화막(43W)을 100 내지 200㎚의 대략 동일한 두께로 퇴적하고, 또한 이를 상기 활성 영역만을 덮도록 형성된 레지스트 패턴 R5를 마스크로 사용하여, 상기 기판(41)의 주면에 대략 수직 방향으로 작용하는 이방성 에칭을 행하는 것에 의해 패터닝하고,, 도 23(B) 및 (C)에 나타내듯이 게이트 전극(43G1) 및 (43G2)의 양측 벽면에 측벽 절연막(43W1) 및 (43W2 )을 각각 형성한다. 이와 같은 이방성 에칭의 결과, 도 23(B)에 나타내듯이 상기 워드라인 전극(43)의 선단부에도 측벽 절연막이 형성된다.
도 23(B)에 의해 알 수 있듯이, 상기 레지스트 패터닝 R5는 상기 워드라인 전극(43)의 선단부를 노출하기 때문에, 상기 워드라인 전극(23)이 관련된 선단부에 있어서 상기 산화막(43W)은 제거되어 있고, SiN 반사 방지막(43R)이 노출되어 있다.
도 24(A)에 의해 알 수 있듯이, 상기 이방성 에칭 동안, 상기 메모리 셀 영역(40M)의 활성 영역내에 있어서는 상기 산화막(43W)은 레지스트 패턴 R5에 의해 덮여 있기 때문에, 상기 산화막(43W)은 상기 이방성 에칭에 의해 에칭되는 일이 없으며, 그 결과, 상기 주변 회로 영역(40P)에 있어서 상기 측벽 절연막(43W1) 및 (43W2)을 형성한 시점에 있어서도, 도 23(C) 및 (D)와 도 24(A)에 나타내듯이 상기 산화막(43W)은 상기 활성 영역을 연속적으로 덮고있다. 한편, 도 23(A) 내지 (D)의 상태에서는, 도 23(B)에 나타내듯이, 상기 활성 영역외에 형성된 필드 절연막(41F) 중의 개구부로 침입하고 있는 상기 비트라인 확산 영역(41D)의 선단부에는, 상기 산화막(43W)은 형성되어 있지 않으며, 상기 이방성 에칭에 의해 최상부 산화막이 제거된 상태의 ONO막(42)이 노출되고 있다.
다음으로, 도 25(A) 내지 (C) 및 도 26(A) 내지 (C)의 공정에 있어서 상기 메모리 셀 영역(40M)을 레지스트 패턴 R6에 의해 덮고, 상기 주변 회로 영역(40P)에 있어서 게이트 전극(43G1) 및 (43G2)와 측벽 절연막(43W1) 및 (43W2 )을 마스크로 사용하여 n형 불순물 및 p형 불순물의 이온 주입을 행하는 것에 의해, 상기 측벽 절연막(43W1)의 외측에 n형 확산 영역(41n)을, 또 상기 측벽 절연막(43W2)의 외측에 p형 확산 영역(41p)을 형성한다. 다만, n형 불순물 이온 주입 시에는 상기 p형 트랜지스터 영역은 레지스트 패턴으로 덮여있고, 또 p형 불순물 이온 주입 시에는 상 기 n형 트랜지스터 영역은 레지스트 패턴으로 덮여있다.
다음으로, 도 27(A) 내지 (D)의 공정에 있어서 상기 레지스트 패턴 R6은 제거되고, 또한 상기 워드라인 전극(43)의 노출단부[도 23(C) 참조] 및 게이트 전극(43G1) 및 (43G2)의 표면의 SiN 반사 방지막(43R) 및 상기 활성 영역외의 필드 절연막(41F) 중의 개구부의 ONO막을 구성하는 SiN막이 열인산 처리에 의해 제거된다. 또한, 상기 활성 영역외의 필드 절연막(41F) 중의 개구부에 있어서, 노출되어 있는 ONO막(42) 내의 SiO2를 HF처리에 의해 제거한다. 또한, 이와 같이 처리된 Si 기판(41) 상에 Co막과 TiN막을 스퍼터링(sputtering)에 의해, 각각 5 내지 10㎚ 및 20 내지 50㎚의 두께에 퇴적하고, 450 내지 550℃에서의 급속 열처리를 행하는 것에 의해, 상기 워드라인 전극(43)의 노출부, 상기 비트라인 확산 영역(41D)의 노출부, 또한 상기 게이트 전극(43G) 및 (43G)와 확산 영역(41n) 및 (41p) 상에 CoSi층(46)을 자기 정합적으로 형성한다.
도 27(A) 내지 (D) 및 도 28(A) 내지 (C)에 나타내듯이 상기 Si 기판(41)의 표면은, 상기 실리사이드 형성을 예정하고 있는 영역 이외는 필드 절연막(41F) 혹은 산화막(43W)에 의해 덮여있기 때문에, 실리사이드 형성 영역을 구획 형성하는 마스크 공정은 불필요하다.
다음으로, 도 29(A) 내지 (D) 및 도 30(A) 내지 (C)의 공정에 있어서, 도 27(A) 내지 (D)의 구조상에 층간 절연막(47)을 퇴적하고, 또한 상기 층간 절연막 내에 상기 비트라인 확산 영역(41D)에 대응하여 콘택트 홀(47A)을, 또 상기 워드라인 전극(43)의 단부에 대응하여 콘택트 홀(47B)을, 또한 도 30(B) 및 (C)에 나타내듯이 주변 회로 영역(40P)에 있어서 확산 영역(41n)에 대응하여 콘택트 홀(47C)을, 또 확산 영역(41p)에 대응하여 콘택트 홀(47D)을 형성한다. 이러한 콘택트 홀은 각각의 콘택트 영역을 덮는 CoSi막(46)을 노출한다.
또한, 본 실시예에서는 드라이 에칭에 의한 산화막 제거 공정을 노출된 CoSi막(46)에 대해서 실행하고, 또한 상기 층간 절연막(47) 상에 메탈막을, 상기 콘택트 홀(47A 내지 47D)을 메우도록 퇴적하고, 이를 패터닝함으로써 배선 패턴(48A 내지 48D)을 상기 비트라인 확산 영역(41D)에, 또 상기 워드라인 전극(43)의 단부에, 또한 상기 n채널 주변 트랜지스터의 확산 영역(41n)에, 또한 상기 p채널 MOS 트랜지스터의 확산 영역(41p)에 각각 대응하여 형성한다.
본 실시예의 비휘발성 반도체 메모리(40)에서는, 메모리 셀 영역(40M) 및 주변 회로 영역(40P)의 어느 것인가에 있어서도, 콘택트 홀 형성 영역에 있어서 Si 표면이 실리사이드층(46)으로 덮여있기 때문에, 드라이 에칭에 의한 산화막 제거 공정을 행하여도 Si 표면이 침식되는 일이 없다. 또, 콘택트 영역의 표면에 저저항 실리사이드층(46)을 형성하는 것에 의해 콘택트 저항이 감소하여 동작 속도가 향상한다. 또 상기 실리사이드층(46)의 형성 공정 시에, 도 13(A) 내지 (D)의 예와 같이 마스크 공정을 사용할 필요가 없기 때문에, 마스크 맞춤 오차의 문제가 생기는 일이 없이 집적 밀도를 향상시키는 것이 가능하다.
(제2 실시예)
다음으로, 본 발명의 제2 실시예에 의한 SONOS형 비휘발성 반도체 메모리(60)를 그 제조 공정을 따라, 도 31(A) 내지 (D), 도 32(A) 내지 (C), 도 33(A) 내지 (D), 도 34(A) 내지 (C), 도 35(A) 내지 (C), 도 36(A) 내지 (C), 도 37(A) 내지 (C), 도 38(A) 내지 (C), 도 39(A) 내지 (C), 도 40(A) 내지 (C), 도 41(A) 내지 (D), 도 42(A) 내지 (C), 도 43(A) 내지 (D), 도 44(A) 내지 (C), 도 45(A) 내지 (C), 도 46(A) 내지 (D) 및 도 47(A) 내지 (C)를 참조하면서 설명한다.
도 31(A) 내지 (D)를 참조하면 알 수 있듯이, 도 31(A)는 상기 비휘발성 반도체 메모리(60) 내에 형성되는 메모리 셀 영역(60M)의 평면도를, 도 31(B)는 도 31(A) 중 라인 X1－X1＇에 따른 단면도를, 도 31(C)는 도 31(A) 중 라인 X2－X2＇에 따른 단면도를, 또한 도 31(D)는 도 31(A) 중 라인 X3－X3＇에 따른 단면도를 나타낸다.
도 31(A) 내지 (D)를 참조하면 알 수 있듯이, p형 Si 기판(61)상에는 활성 영역을 구획 형성하도록 필드 산화막(61F)이 900 내지 1000℃에서의 열산화 공정에 의해 200 내지 500㎚의 두께로 형성되고, 또한 상기 활성 영역상에 상기 ONO막(62)을 형성한다. 보다 구체적으로는, 상기 활성 영역에 있어서 노출된 Si 기판(61)의 표면을 800 내지 1100℃로 열산화하는 것에 의해 제1 산화막을 5 내지 10㎚의 두께로 형성하고, 또한 상기 제1 산화막상에 600 내지 800℃로 CVD 공정을 행하는 것에 의해 질화막을 12 내지 16㎚의 두께로 퇴적하고, 또한 상기 질화막상에 제2 산화막을 1000 내지 1100℃로 습식 산화 공정에 의해 5 내지 10㎚의 두께로 형성한다.
도 31(A)의 공정에서는, 또한 이와 같이 형성된 ONO막(62) 상에 데이터 비트라인 DBL의 각각에 대응한 개구부를 가지는 레지스트 패턴(R11)이 형성되고, 또한 상기 레지스트 개구부를 통해 상기 Si 기판(61) 내에 As＋를 50 내지 90 keV의 가속 전압하에서, 2×1015 내지 5×1015 cm-2의 도우즈 양으로 이온 주입하는 것에 의해, 상기 Si 기판(61) 내에는 상기 데이터 비트라인 DBL에 대응한 n형 비트라인 확산 영역(61D)이 다수, 서로 평행으로 형성된다.
도 32(A)는 도 31(A) 중 메모리 셀 영역(60M)의 라인 Y－Y＇에 따른 단면도를, 도 32(B)는 상기 비휘발성 반도체 메모리(60)의 주변 회로 영역(60P)에 형성되는 n채널형 주변 트랜지스터 형성 영역의 단면도를, 또한 도 32(C)는 상기 비휘발성 반도체 메모리(60)의 주변 회로 영역(60P)에 형성되는 p채널형 주변 트랜지스터 형성 영역의 단면도를 나타낸다.
도 32(A)를 참조하면 알 수 있듯이, 상기 비트라인 확산 영역(61D)은 상기 필드 절연막(61F)에 의해 구획 형성된 활성 영역내를 상기 데이터 비트라인 DBL이 뻗어 있는 방향으로 연속적으로 뻗어 있는 것을 알 수 있다. 한편, 도 32(B) 및 (C)에 의해 알 수 있듯이, 상기 p채널형 트랜지스터 형성 영역 혹은 n채널형 트랜지스터 형성 영역은, 도 31(A)의 시점에서는 상기 레지스트 패턴(R11)에 의해 덮여 있고, 기판 내로의 이온 주입은 되지 않는다.
도 31(A)의 평면도에 의해 알 수 있듯이, 상기 비트라인 확산 영역(61D)은 Y－Y＇방향에 평행으로 뻗어 있고, 그 선단부는 상기 메모리 셀 영역(60M) 내에 있어 활성 영역을 구획 형성하는 필드 절연막(61F) 내에, 각각의 비트라인 확산 영역(61D)에 대응하여 형성된 개구부 내로 뻗어 있다. 또, 도 31(B)의 단면도에 의 해 알 수 있듯이, 상기 필드 절연막(61F) 중에서 상기 메모리 셀 영역(60M) 내에 두 개의 활성 영역을 멀리하도록 형성된 부분에 있어서는, 이와 같은 개구부에 의해 필드 절연막(61F)이 복수의 부분으로 분할되어 있는 것을 알 수 있다.
다음으로, 도 33(A) 내지 (D) 및 도 34(A) 내지 (C)의 공정에 있어서, 우선 상기 주변 회로 영역(60P)에 있어서 상기 ONO막(62)을 제거하고, 또한 열산화 공정에 의해 상기 주변 회로 영역(60P) 상에 열산화막(62ox)을 도 34(B) 및 (C)에 나타내듯이 형성한다. 그 다음에, 상기 메모리 셀 영역(60M) 내의 활성 영역을 연속적으로 덮도록, P(Phosphorus)를 2×1020 내지 3×1021 cm-3의 농도로 도프(dope) 된 아몰퍼스(amorphous) 실리콘층(63)을 CVD법에 의해 100 내지 500㎚의 두께로 형성하고, 동시에 상기 주변 회로 영역(60P) 상에 동일 조성의 아몰퍼스 실리콘 게이트 전극(63G1) 및 (63G2)을 도 34(B) 및 (C)에 나타내듯이 형성한다. 도 34(B) 및 (C)에서는 상기 아몰퍼스 실리콘 게이트 전극(63G1) 및 (63G2) 상에, 패터닝에 사용된 SiN 반사 방지막(63R)이 형성되어 있는 것을 알 수 있다. 동일한 반사 방지막(63R)은 상기 메모리 셀 영역(60M) 상의 아몰퍼스 실리콘층(63) 상에도 형성되어 있다.
도 33(A) 및 (B) 혹은 도 34(A)에 의해 알 수 있듯이, 상기 아몰퍼스 실리콘층(63)은 상기 비트라인 확산 영역(61D) 중에서 필드 산화막(61F) 중의 개구부까지 침입하는 단부 영역상에는 형성되어 있지 않고, 따라서 도 33(A) 내지 (D) 및 도 34(A) 내지 (C)의 상태에서는, 상기 메모리 셀 영역(60M)에 있어서, 상기 아몰퍼스 실리콘층(63)에 인접하여 상기 단부 영역을 덮는 ONO막(62)이 노출되어 있다.
다음으로, 도 35(A) 내지 (C) 및 도 36(A) 내지 (C)의 공정에 있어서 상기 메모리 셀 영역(40M)은 레지스트 패턴(R12)에 의해 덮여지고, 상기 주변 회로 영역(40P)에 있어서 n형 불순물 및 p형 불순물의 이온 주입이 행해진다. 그 결과, 도 36(B) 및 (C)에 나타내듯이 상기 Si 기판(61) 내에는, 상기 게이트 전극(63G1)의 양측으로 n－형 LDD 영역(61ln)이, 또 상기 게이트 전극(63G2)의 양측에는 p－ 형 LDD 영역(61lp)이 형성된다. 다만, n형 불순물 이온 주입 시에는 상기 p형 트랜지스터 영역은 레지스트 패턴으로 덮여있고, 또 p형 불순물 이온 주입 시에는 상기 n형 트랜지스터 영역은 레지스트 패턴으로 덮여있다.
다음으로, 도 37(A) 내지 (C) 및 도 38(A) 내지 (C)의 공정에 있어서 상기 레지스트 패턴(R12)은 제거된다. 또한, 이와 같이 하여 얻어진 구조상에 SiN 혹은 SiO2막을 CVD법에 의해 약 100 내지 200㎚의 동일 두께로 형성하고, 상기 기판(61)의 주면에 대략 수직으로 작용하는 이방성 에칭에 의해 이를 에치백하는 것에 의해, 상기 메모리 셀 영역(60M)에 있어서 상기 아몰퍼스 실리콘층(63) 측벽면에 측벽 절연막(63W)이 형성된다. 동시에, 상기 주변 회로 영역(60P)에 있어서 상기 게이트 전극(63G1)의 양측벽면상에 측벽 절연막(63W1)이, 또한 상기 게이트 전극(63G2)의 양측벽면상에 측벽 절연막(63W2)이 형성된다.
다음으로, 도 39(A) 내지 (C) 및 도 40(A) 내지 (C)의 공정에 있어서 상기 메모리 셀 영역(60M)은 레지스트 패턴(R13)에 의해 덮여지고, 상기 주변 회로 영역(60P)에 있어서 n형 불순물 및 p형 불순물의 Si 기판(61) 내로의 이온 주입이 도 40(B) 및 (C)에 나타내듯이, 상기 게이트 전극(63G1) 및 (63G2)와 측벽 절연막(63W1) 및 (63W2)을 마스크로 사용하여 실행되고, 그 결과, 상기 주변 회로 영역(60P)에 있어서 도 40(B)에 나타내듯이 상기 측벽 절연막(63W1)의 외측에 n＋형 확산 영역(61n)이, 또 도 40(C)에 나타내듯이 상기 측벽 절연막(63W2)의 외측에 p＋형 확산 영역(61p)이 형성된다. 다만, n형 불순물 이온 주입 시에는 상기 p형 트랜지스터 영역은 레지스트 패턴으로 덮여있고, 또 p형 불순물 이온 주입 시에는 상기 n형 트랜지스터 영역은 레지스트 패턴으로 덮여있다.
다음으로, 도 41(A) 내지 (D)와 도 42(A) 및 (B)의 공정에 있어서, 상기 레지스트 패턴(R13)이 제거되어 얻어진 구조에 대해서 또한 열인산 처리 및 HF처리를 행하고, 상기 아몰퍼스 실리콘막(63) 표면으로부터 SiN 반사 방지막을 제거한다. 이와 같은 처리에 의해 동시에, 노출되어 있는 ONO막(62)이 제거된다. 또한, 도 41(A) 내지 (D) 및 도 42(A) 및 (B)의 공정에서는 이와 같이 하여 얻어진 구조상에 Co층과 TiN층을 순차 스패터링에 의해, 각각 5 내지 10㎚의 두께 및 20 내지 50㎚의 두께로 형성하고, 450 내지 550℃에서의 급속 열처리를 행하는 것에 의해, 상기 아몰퍼스 실리콘층(63) 상에 동일한 CoSi층(66)을 형성한다. 상기 CoSi층(66)은 동시에 노출되어 있는 상기 비트라인 확산 영역(61D)의 단부 및 상기 주변 트랜지스터의 게이트 전극(63G1) 및 (63G2) 상과 확산 영역(61n) 및 (61p)의 표면에도 형성 된다.
다음으로, 도 43(A) 내지 (D) 및 도 44(A) 및 (B)의 공정에 있어서 SiN 반사 방지막(63R2)을 플라스마 CVD법에 의해 60 내지 100㎚의 두께로 형성하고, 또한 포트리소그래피(photo-lithography) 공정에 의해 패터닝을 행하는 것에 의해, 상기 메모리 셀 영역(60M) 상에 CoSi층(66)을 가지는 워드라인 전극(63)이 상기 비트라인 확산 영역(61D)과 교차하도록 형성된다. 또, 도 43(A) 내지 (D) 및 도 44(A) 및 (B)의 포트리소그래피 공정에서는 상기 주변 회로 영역(60P)는 레지스트 막으로 덮여있어, 그 결과 패터닝은 생기지 않는다.
또한, 본 실시예에서는, 이와 같은 아몰퍼스 실리콘층(63)의 패터닝에 수반하여 도 43(D) 및 도 44(A)에 나타내듯이, 상기 아몰퍼스 실리콘층(63)의 측벽 절연막(63W)이 기판(61) 상에서 상기 활성 영역을 둘러싸도록 잔류한다.
다만, 이와 같은 측벽 절연막(63W)를 남기고 싶지 않은 경우에는, 도 44(D)에 나타내듯이 가장 외측의 워드라인 전극(63L)을 더미(dummy) 전극으로서 상기 측벽 절연막(63W)과 일체의 상태로 형성하면 좋다.
또한, 도 45(A) 내지 (C) 및 도 46(A) 내지 (C)의 공정에 있어서, 먼저 도 43(A) 내지 (D) 및 도 44(A) 내지 (C)로 설명한 구조상에 B＋를 50 내지 80 keV의 가속 전압하에서, 3×1012 내지 1×1013cm-2의 도우즈 양으로 이온 주입하고, 도 45(C)에 나타내듯이 인접하는 비트라인 확산 영역(61D)의 사이에 채널 스톱 확산 영역(61d)을 형성한다. 본 실시예에서는, 상기 B＋의 이온 주입은, 도 46(B) 및 (C) 에 나타내듯이 주변 회로 영역(60P)에 있어서도 이루어지지만, B의 도우즈 양이 작기 때문에, 실질적인 문제는 생기지 않는다. 이와 같은 채널 스톱 확산 영역(61d)은 비트라인 확산 영역(61D) 혹은 확산 영역 (61n) 및 (61p)의 표면 근방에도 형성되지만, 농도가 2 자리수 작기 때문에 도시는 생략하고 있다.
마지막으로, 도 47(A) 내지 (D) 및 도 48(A) 내지 (C)의 공정에 있어서, 도 45(A) 내지 (C) 및 도 46(A) 내지 (C)로 설명한 구조상에 층간 절연막(67)을 퇴적하고, 또한 상기 층간 절연막 내에 상기 비트라인 확산 영역(61D)에 대응하여 콘택트 홀(67A)을, 또 상기 워드라인 전극(63L)의 단부에 대응하여 콘택트 홀(67B)를, 또한 도 48(B) 및 (C)에 나타내듯이 주변 회로 영역(60P)에 있어서 확산 영역(66ln)에 대응하여 콘택트 홀(67C)을, 또 확산 영역(61p)에 대응하여 콘택트 홀(67D)를 형성한다. 이러한 콘택트 홀은 각각의 콘택트 영역을 덮는 CoSi막(66)을 노출한다.
또한, 본 실시예에서는 드라이 에칭에 의한 산화막 제거 공정을 노출된 CoSi막(66)에 대해서 실행하고, 또한 상기 층간 절연막(67) 상에 메탈막을, 상기 콘택트 홀(67A 내지 67D)을 메우도록 퇴적하고, 이것을 패터닝하는 것에 의해 배선 패턴(68A 내지 68D)을 각각 상기 비트라인 확산 영역(61D)에, 또 상기 워드라인 전극(63)의 단부에, 또한 상기 n채널 주변 트랜지스터의 확산 영역(61n)에, 또 상기 p채널 MOS 트랜지스터의 확산 영역(61p)에 대응하여 형성한다.
본 실시예의 비휘발성 반도체 메모리(60)에 있어서도 앞의 실시예와 같이, 메모리 셀 영역(60M) 및 주변 회로 영역(60P)의 어느 것인가에 있어서도 콘택트 홀 형성 영역에 있어서 Si 표면이 실리사이드층(66)으로 덮여있기 때문에, 드라이 에칭에 의한 산화막 제거 공정을 행해도 Si 표면이 침식되는 일이 없다. 또, 콘택트 영역의 표면에 저저항 실리사이드층(66)을 형성하는 것에 의해 콘택트 저항이 감소하여 동작 속도가 향상된다. 또 상기 실리사이드층(66)의 형성 공정시에 도 13(A) 내지 (D)의 예와 같이 마스크 공정을 사용할 필요가 없기 때문에, 마스크 맞춤 오차의 문제가 생기는 일이 없어 집적 밀도를 향상시키는 것이 가능하다.
또한, 이상의 설명에 있어서 상기 필드 절연막(41F) 혹은 (61F)는, STI 소자 분리 절연막에 의해 치환하는 것도 가능하다. 또 상기 워드라인 전극(43) 혹은 (63L)로서 메탈 전극을 사용하는 것도 가능하다.
이상, 본 발명을 바람직한 실시예에 대해서 설명하였지만 본 발명은 이와 같은 특정의 실시예에 한정되는 것은 아니고, 특허 청구의 범위에 기재된 요지내에 있어서 여러 가지 변형 및 변경이 가능하다.
(부기)
(부기 1)　소자 분리 절연막 막패턴에 의해 구획 형성된 활성 영역을 가지는 반도체 기판과,
상기 활성 영역내에 있어서 서로 이간하여 각각 제1 방향으로 뻗어 있는 복수의 확산 영역과,
상기 활성 영역상에 있어서 상기 제1 방향에 대해서 교차하는 제2 방향으로 뻗어 있는 워드라인 전극과,
상기 활성 영역상에서 상기 워드라인 전극에 대응하여 상기 활성 영역 표면 과 상기 워드라인 전극과의 사이에 개재하도록 형성되고, 산화막상에 질화막과 산화막을 순차 적층한 적층 구조를 가지는 전하 축적 절연막에 의해 이루어지는 비휘발성 반도체 메모리 장치에 있어서,
상기 소자 분리 절연막 패턴은 상기 복수의 확산 영역의 각각의 뻗어 있는 부분에 대응하여 상기 기판 표면을 노출하는 개구부를 가지며,
상기 복수의 확산 영역의 각각은 상기 뻗어 있는 부분이 상기 대응하는 개구부 내에 뻗어 있고, 상기 복수의 확산 영역의 각각은 상기 개구부에 있어서 표면에 실리사이드층을 가지는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
(부기 2)　또한, 상기 반도체 기판상에는 확산 영역과 게이트 전극을 가지는 주변 회로 영역이 형성되어 있고, 상기 확산 영역 표면과 상기 게이트 전극상에는 실리사이드층이 형성되어 있는 것을 특징으로 하는 부기 1에 기재된 비휘발성 반도체 메모리 장치.
(부기 3)　상기 전하 축적 절연막은 상기 활성 영역의 모든 면을 연속적으로 덮는 것을 특징으로 하는 부기 1 또는 2에 기재된 비휘발성 반도체 메모리 장치.
(부기 4)　상기 활성 영역내에는 상기 워드라인 전극의 표면 및 측벽면, 및 노출된 기판 표면을 연속적으로 덮도록 절연막이 형성되어 있는 것을 특징으로 하는 부기 1 내지 3 중 어느 하나의 부기에 기재된 비휘발성 반도체 메모리 장치.
(부기 5)　상기 절연막은 상기 워드라인 전극을 그 형상을 따라 대략 동일한 두께로 덮는 것을 특징으로 하는 부기 4에 기재된 비휘발성 반도체 메모리 장치.
(부기 6)　상기 절연막은 상기 활성 영역의 모든 면을 연속적으로 덮고, 또한 층간 절연막이 상기 절연막을 덮는 것을 특징으로 하는 부기 4 또는 5에 기재된 비휘발성 반도체 메모리 장치.
(부기 7)　상기 워드라인 전극에는 상기 활성 영역의 외측으로 뻗어 있는 외측 부분에 실리사이드층이 형성되어 있고, 상기 층간 절연막 내에는 또 상기 활성 영역의 외측에 있어서 상기 외측 부분을 노출하는 다른 콘택트 홀이 형성되어 있는 것을 특징으로 하는 부기 6에 기재된 비휘발성 반도체 메모리 장치.
(부기 8)　상기 워드라인 전극의 상면에는 그 전체 길이에 걸쳐 실리사이드층이 형성되어 있는 것을 특징으로 하는 부기 1 내지 3 중 어느 하나의 부기에 기재된 비휘발성 반도체 메모리 장치.
(부기 9)　상기 워드라인 전극 중에서 상기 활성 영역의 외측에 뻗어 있는 외측 부분의 측벽에는 측벽 절연막이 형성되어 있고, 상기 측벽 절연막은 상기 활성 영역을 둘러싸서 뻗어 있고, 상기 기판으로부터 대략 수직 방향으로 솟아오른 단면 형상을 가지는 절연벽의 일부를 구성하는 것을 특징으로 하는 부기 8에 기재된 비휘발성 반도체 메모리 장치.
(부기 10)　상기 워드라인 전극은 도전성 반도체에 의해 이루어지는 것을 특징으로 하는 부기 1 내지 9 중 어느 하나의 부기에 기재된 비휘발성 반도체 메모리 장치.
(부기 11)　또한 상기 반도체 기판상에는, 상기 워드라인 전극을 덮도록 층간 절연막이 형성되어 있고, 상기 층간 절연막은 상기 개구부에 대응하여 콘택트 홀을 가지며, 또한 상기 층간 절연막상에서 상기 개구부를 통해 상기 확산 영역에 콘택트 하는 배선 패턴이 형성되어 있는 것을 특징으로 하는 청구항 1 내지 10 중 어느 하나의 부기에 기재된 비휘발성 반도체 메모리 장치.
(부기 12)　메모리 셀 영역과 주변 회로 영역을 가지는 반도체 기판상에의 비휘발성 반도체 메모리 장치의 제조 방법으로,
반도체 기판상의 메모리 셀 영역에 소자 분리 절연막을 형성하는 것에 의해 활성 영역을 구획 형성하는 공정과,
상기 활성 영역상에 전하 축적 절연막을 형성하는 공정과,
상기 활성 영역내에 복수의 비트라인 확산 영역을 상기 복수의 비트라인 확산 영역이 서로 이간하여 각각 제1 방향으로 뻗어 있도록 형성하는 공정과,
상기 활성 영역상에 워드라인 전극을 상기 제1 방향에 대해서 교차하는 제2 방향으로 뻗어 있도록 형성하고, 동시에 상기 반도체 기판상의 주변 회로 영역에 게이트 전극을 형성하는 공정과,
상기 주변 회로 영역에 있어서 상기 게이트 전극 양측면에 측벽 절연막을 형성하는 공정과,
상기 주변 회로 영역에 있어서 상기 게이트 전극의 양측에, 상기 게이트 전극 및 측벽 절연막을 마스크로 사용하여 제1 및 제2 확산 영역을 형성하는 공정과,
상기 게이트 전극의 상면 및 상기 제1 및 제2 확산 영역의 표면에 실리사이드층을 형성하는 공정에 의해 이루어지고,
상기 활성 영역을 구획 형성하는 공정은, 상기 반도체 기판의 표면이 상기 활성 영역으로부터 그 외측까지 연속하여 노출되도록, 상기 활성 영역의 가장자리 를 따라 상기 소자 분리 절연막 내에 상기 반도체 기판의 표면을 노출하는 복수의 개구부를, 상기 복수의 비트라인 확산 영역에 각각 대응하여 형성하는 공정을 포함하고,
상기 복수의 비트라인 확산 영역을 형성하는 공정은, 상기 비트라인 확산 영역의 각각이 상기 활성 영역으로부터 상기 대응하는 개구부 내에 연속적으로 뻗어 있도록 형성하는 공정을 포함하고,
상기 게이트 전극상에 측벽 절연막을 형성하는 공정은, 상기 게이트 전극과 상기 워드라인 전극을 공통 절연막으로 덮고, 상기 공통 절연막을 상기 활성 영역상에 남기고, 상기 주변 회로 영역에 있어만 에치백 하여 상기 측벽 절연막을 형성하는 공정을 포함하고,
또한 상기 비휘발성 반도체 메모리의 제조 방법은,
상기 활성 영역상에 남겨진 상기 공통 절연막을 마스크로 사용하여 상기 복수의 개구부 내에 뻗어 있는 비트라인 확산 영역의 각각의 표면에 실리사이드층을 형성하는 공정을 포함하고,
상기 비트라인 확산 영역의 표면에 실리사이드층을 형성하는 공정은 상기 제1 및 제2 확산 영역의 표면에 실리사이드층을 형성하는 공정과 동시에 실행되는 것을 특징으로 하는 비휘발성 반도체 메모리의 제조 방법.
(부기 13)　또한 상기 활성 영역의 외측에 있어서 상기 워드라인 전극의 표면에 실리사이드층을 형성하는 공정을 포함하고, 상기 워드라인 전극 표면에 실리사이드층을 형성하는 공정은, 상기 비트라인 확산 영역 표면에 실리사이드층을 형 성하는 공정과 동시에 실행되는 것을 특징으로 하는 부기 12에 기재된 비휘발성 반도체 메모리의 제조 방법.
(부기 14)　메모리 셀 영역과 주변 회로 영역을 가지는 반도체 기판상에의 비휘발성 반도체 메모리의 제조 방법으로,
반도체 기판상의 메모리 셀 영역에 소자 분리 절연막을 형성하는 것에 의해 활성 영역을 구획 형성하는 공정과,
상기 활성 영역상에 전하 축적 절연막을 형성하는 공정과,
상기 활성 영역 내에 복수의 비트라인 확산 영역을 상기 복수의 비트라인 확산 영역이 서로 이간하여 각각 제1 방향으로 뻗어 있도록 형성하는 공정과,
상기 활성 영역상에 도전층을 상기 도전층이 상기 활성 영역의 모든 면을 덮도록 형성하고, 동시에 상기 반도체 기판상의 주변 회로 영역에 게이트 전극을 형성하는 공정과,
상기 주변 회로 영역에 있어서 상기 게이트 전극 양측면에 측벽 절연막을 형성하는 공정과,
상기 주변 회로 영역에 있어서 상기 게이트 전극의 양측에, 상기 게이트 전극 및 측벽 절연막을 마스크로 사용하여 제1 및 제2 확산 영역을 형성하는 공정과,
상기 활성 영역 및 상기 주변 회로 영역에 있어서, 상기 도전층의 표면, 상기 게이트 전극의 상면 및 상기 제1 및 제2 확산 영역의 표면에 실리사이드층을 형성하는 공정과,
상기 활성 영역에 있어서 상기 도전층을 패터닝하고, 상기 제1 방향으로 교차하는 제2 방향으로 뻗어 있는 워드라인 전극을 형성하는 공정에 의해 이루어지고,
상기 활성 영역을 구획 형성하는 공정은, 상기 반도체 기판의 표면이 상기 활성 영역로부터 그 외측까지 연속하여 노출되도록, 상기 활성 영역의 가장자리를 따라 상기 소자 분리 절연막 내에 상기 반도체 기판의 표면을 노출하는 복수의 개구부를 상기 복수의 비트라인 확산 영역에 각각 대응하여 형성하는 공정을 포함하고,
상기 복수의 비트라인 확산 영역을 형성하는 공정은, 상기 비트라인 확산 영역의 각각이 상기 활성 영역으로부터 상기 대응하는 개구부 내에 연속적으로 뻗어 있도록 형성하는 공정을 포함하고,
또한 상기 비휘발성 반도체 메모리의 제조 방법은,
상기 활성 영역상에 남겨진 상기 공통 절연막을 마스크로 사용하여 상기 복수의 개구부 내에 뻗어 있는 비트라인 확산 영역의 각각의 표면에 실리사이드층을 형성하는 공정을 포함하고,
상기 비트라인 확산 영역의 표면에 실리사이드층을 형성하는 공정은, 상기 워드라인 전극, 및 상기 제1 및 제2 확산 영역의 표면에 실리사이드층을 형성하는 공정과 동시에 실행되는 것을 특징으로 하는 비휘발성 반도체 메모리의 제조 방법.
(부기 15)　상기 비트라인 확산 영역의 표면에 실리사이드층을 형성하는 공정에 앞서, 상기 개구부 내에 있어서 상기 비트라인 확산 영역의 표면으로부터 상기 전하 축적 절연막을 제거하는 공정이 실행되는 것을 특징으로 하는 부기 12 내 지 14 중 어느 하나의 부기에 기재된 비휘발성 반도체 메모리의 제조 방법.
(부기 16)　상기 비트라인 확산 영역의 표면에 실리사이드층을 형성하는 공정은, 상기 소자 분리 절연막을 자기 정합 마스크로 사용하여 실행되는 것을 특징으로 하는 부기 12 내지 15 중 어느 하나의 부기에 기재된 비휘발성 반도체 메모리의 제조 방법.
(부기 17)　상기 전하 축적 절연막을 형성하는 공정은, 상기 활성 영역상에 산화막과 질화막과 산화막을 순차 퇴적하는 공정에 의해 이루어지는 것을 특징으로 하는 부기 12 또는 14에 기재된 비휘발성 반도체 메모리의 제조 방법.
(부기 18)　상기 비트라인 확산 영역의 표면에 실리사이드층을 형성하는 공정 후, 상기 반도체 기판 표면에 층간 절연막을 형성하는 공정과, 상기 층간 절연막 내에, 상기 복수의 개구부에 각각 대응하여, 상기 비트라인 확산 영역 표면의 실리사이드층을 노출하는 복수의 콘택트 홀을 형성하는 공정과, 상기 복수의 콘택트 홀의 각각에 있어서, 드라이 에칭 공정에 의해 자연 산화막을 제거하는 공정과, 상기 층간 절연막상에 상기 콘택트 홀을 통해 대응하는 상기 비트라인 확산 영역에 콘택트 하는 배선 패턴을 형성하는 공정을 또한 포함하는 것을 특징으로 하는 청구항 12 내지 17 중 어느 하나의 부기에 기재된 비휘발성 반도체 메모리의 제조 방법.
본 발명에 의하면, 전하 축적 절연막을 가지는 비휘발성 반도체 메모리에 있어서, 메모리 셀 영역 및 주변 회로 영역의 어느 것인가에 있어서도 Si 표면에 자 기 정합 공정에 의해 실리사이드층을 형성하는 것이 가능하게 되고, Si 표면에 콘택트를 형성할 때에 드라이 에칭에 의한 자연 산화막 제거 공정을 행하여도, Si 표면에 침식이 생기는 일이 없어, 소자 특성의 열화가 회피된다. 실리사이드층을 형성한 결과, 본 발명의 비휘발성 반도체 메모리는 콘택트 저항이 감소하여 고속으로의 동작이 가능하게 된다.

Claims (10)

  1. 소자 분리 구조로 된 활성 영역을 가지는 반도체 기판:
    상기 활성 영역내에 서로 분리되어 형성되며, 각각 제1 방향으로 연장된 복수위 확산 영역:
    상기 활성 영역상에서 상기 제1 방향에 대해서 교차하는 제2의 방향으로 연장된 워드라인 전극: 및
    상기 활성 영역위에서, 상기 활성 영역 표면과 상기 워드라인 전극과의 사이에 상기 워드라인 전극에 대응하여 형성되고, 산화막상에 질화막과 산화막이 연속적으로 적층된 적층 구조를 가지는 전하 축적 절연막을 포함하고,
    상기 소자 분리 구조는 상기 복수의 확산 영역의 연장 부분에 대응하여 상기 기판 표면을 노출하는 복수의 개구부를 가지고,
    상기 복수의 확산 영역의 각각은 상기 복수의 개구부 중 대응하는 하나의 개구부로 연장된 상기 연장 부분을 가지고, 상기 복수의 확산 영역의 각각은 복수의 확산 영역의 각각의 표면에 실리사이드막을 가지는 것인 비휘발성 반도체 메모리 장치.
  2. 제1항에 있어서.
    상기 반도체 기판상에 또 다른 확산 영역과 게이트 전극을 포함하는 주변 회로 영역을 더 포함하고.
    상기 실리사이드막은 상기 또 다른 확산 영역 표면 및 상기 게이트 전극 상에 형성되는 것인 비휘발성 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 워드라인 전극의 표면과 측벽면, 및 상기 기판 표면의 노출된 부분을 연속적으로 덮도록, 상기 활성 영역내에 절연막이 제공되어 있는 것인 비휘발성 반도체 메모리 장치.
  4. 제3항에 있어서.
    상기 워드라인 전극에는 상기 활성 영역으로부터 외부로 연장된 연장 부분에 실리사이드막이 제공되고, 상기 절연막을 덮는 층간 절연막 내에는 상기 활성 영역의 외측에 있어서 상기 워드 라인의 연장된 부분을 노출하는 또 다른 콘택트 홀이 형성되어 있는 것인 비휘발성 반도체 메모리 장치.
  5. 제1항에 있어서,
    상기 워드라인 전극상에는 그 전체 길이에 걸쳐 실리사이드막이 형성되어 있는 것인 비휘발성 반도체 메모리 장치.
  6. 메모리 셀 영역과 주변 회로 영역을 가지는 반도체 기판상에의 비휘발성 반도체 메모리 장치의 제조 방법으로서.
    반도체 기판상의 메모리 셀 영역에 소자 분리 절연막을 형성하는 것에 의해 활성 영역을 구획 형성하는 공정:
    상기 활성 영역상에 전하 축적 절연막을 형성하는 공정:
    상기 활성 영역내에 복수의 비트라인 확산 영역을, 상기 복수의 비트라인 확산 영역이 서로 이간하여 각각 제1 방향으로 연장되도록 형성하는 공정:
    상기 활성 영역상에 워드라인 전극을 상기 제1 방향에 대해서 교차하는 제2 방향으로 연장되도록 형성하고, 동시에 상기 반도체 기판상의 주변 회로 영역에 게이트 전극을 형성하는 공정:
    상기 주변 회로 영역에 있어서 상기 게이트 전극 양측면에 측벽 절연막을 형성하는 공정:
    상기 주변 회로 영역에 있어서 상기 게이트 전극의 양측에, 상기 게이트 전극 및 측벽 절연막을 마스크로 사용하여 제1 및 제2 확산 영역을 형성하는 공정: 및
    상기 게이트 전극의 상면 및 상기 제1 및 제2 확산 영역의 표면에 실리사이드막을 형성하는 공정을 포함하고.
    상기 활성 영역을 구획 형성하는 공정은, 상기 반도체 기판의 표면이 상기 활성 영역으로부터 그 외측까지 연속하여 노출되도록, 상기 활성 영역의 가장자리를 따라 상기 소자 분리 절연막 내에 상기 반도체 기판의 표면을 노출하는 복수의 개구부를. 상기 복수의 비트라인 확산 영역에 각각 대응하여 형성하는 공정을 포함하고,
    상기 복수의 비트라인 확산 영역을 형성하는 공정은, 상기 비트라인 확산 영역의 각각이 상기 활성 영역으로부터 상기 대응하는 개구부 내에 연속적으로 연장되도록 형성하는 공정을 포함하고,
    상기 게이트 전극상에 측벽 절연막을 형성하는 공정은, 상기 게이트 전극과 상기 워드라인 전극을 공통 절연막으로 덮고, 상기 공통 절연막을 상기 활성 영역 상에 남기며, 상기 주변 회로 영역에 있어서만 에치백하여 상기 측벽 절연막을 형성하는 공정을 포함하고,
    또한 상기 비휘발성 반도체 메모리의 제조 방법은,
    상기 활성 영역에 남겨진 상기 공통 절연막을 마스크로 사용하여 상기 복수의 개구부 내에 연장되도록 비트라인 확산 영역의 각각의 표면에 실리사이드막을 형성하는 공정을 포함하고.
    상기 비트라인 확산 영역의 표면에 실리사이드막을 형성하는 공정은 상기 제1 및 제2 확산 영역의 표면에 실리사이드막을 형성하는 공정과 동시에 실행되는 것인 비휘발성 반도체 메모리의 제조 방법.
  7. 제6항에 있어서.
    또한 상기 활성 영역의 외측에 있어서 상기 워드라인 전극의 표면에 실리사이드막을 형성하는 공정을 포함하고, 상기 워드라인 전극 표면에 실리사이드막을 형성하는 공정은 상기 비트라인 확산 영역 표면에 실리사이드막을 형성하는 공정과 동시에 실행되는 것인 비휘발성 반도체 메모리의 제조 방법.
  8. 메모리 셀 영역과 주변 회로 영역을 가지는 반도체 기판상에의 비휘발성 반도체 메모리의 제조 방법으로서,
    반도체 기판상의 메모리 셀 영역의 소자 분리 절연막을 형성하는 것에 의해 활성 영역을 구획 형성하는 공정:
    상기 활성 영역상에 전하 축적 절연막을 형성하는 공정:
    상기 활성 영역 내에 복수의 비트라인 확산 영역을 상기 복수의 비트라인 확산 영역이 서로 이간하여 각각 제1 방향으로 연장되도록 형성하는 공정:
    상기 활성 영역상에 도전층을 상기 도전층이 상기 활성 영역의 모든 면을 덮도록 형성하고, 동시에 상기 반도체 기판상의 주변 회로 영역에 게이트 전극을 형성하는 공정:
    상기 주변 회로 영역에 있어서 상기 게이트 전극 양측면에 측벽 절연막을 형성하는 공정:
    상기 주변 회로 영역에 있어서 상기 게이트 전극의 양측에, 상기 게이트 전극 및 측벽 절연막을 마스크로 사용하여 제1및 제2 확산 영역을 형성하는 공정:
    상기 활성 영역 및 상기 주변 회로 영역에 있어서, 상기 도전층의 표면 및 상기 게이트 전극의 상면, 및 상기 제1 및 제2 확산 영역의 표면에 실리사이드막을 형성하는 공정: 및
    상기 활성 영역에 있어서 도전층을 패터닝 하고, 상기 제1 방향으로 교차하는 제2 방향으로 연장되도록 워드라인 전극을 형성하는 공정을 포함하고.
    상기 활성 영역을 구획 형성하는 공정은, 상기 반도체 기판의 표면이 상기 활성 영역으로부터 그 외측까지 연속으로 노출되도록, 상기 활성 영역의 가장자리를 따라 상기 소자 분리 절연막 내에 상기 반도체 기판의 표면을 노출하는 복수의 개구부를 상기 복수의 비트라인 확산 영역에 각각 대응하여 형성하는 공정을 포함하고,
    상기 복수의 비트라인 확산 영역을 형성하는 공정은, 상기 비트라인 확산 영역의 각각이 상기 활성 영역으로부터 상기 대응하는 개구부 내에 연속적으로 연장되도록 형성하는 공정을 포함하고,
    또한 상기 비휘발성 반도체 메모리의 제조 방법은,
    상기 활성 영역상에 남겨진 상기 공통 절연막을 마스크로 사용하여 상기 복수의 개구부 내에 연장된 비트라인 확산 영역의 각각의 표면에 실리사이드막을 형성하는 공정을 포함하고.
    상기 비트라인 확산 영역의 표면에 실리사이드막을 형성하는 공정은, 상기 워드라인 전극, 및 상기 제1 및 제2 확산 영역의 표면에 실리사이드막을 형성하는 공정과 동시에 실행되는 것인 비휘발성 반도체 메모리의 제조 방법.
  9. 제8항에 있어서,
    상기 비트라인 확산 영역의 표면에 실리사이드막을 형성하는 공정에 앞서. 상기 개구부 내에 있어서 상기 비트라인 확산 영역의 표면으로부터 상기 전하 축적 절연막을 제거하는 공정이 실행되는 것인 비휘발성 반도체 메모리의 제조 방법.
  10. 제8항 또는 제9항에 있어서.
    상기 비트라인 확산 영역의 표면에 실리사이드막을 형성하는 공정은 상기 소자 분리 절연막을 자기 정합 마스크로 사용하여 실행되는 것인 비휘발성 반도체 메모리의 제조 방법.
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