KR20040064339A - 전하저장절연막을 가지는 비휘발성 메모리 소자 및 그제조방법 - Google Patents
전하저장절연막을 가지는 비휘발성 메모리 소자 및 그제조방법 Download PDFInfo
- Publication number
- KR20040064339A KR20040064339A KR1020030001566A KR20030001566A KR20040064339A KR 20040064339 A KR20040064339 A KR 20040064339A KR 1020030001566 A KR1020030001566 A KR 1020030001566A KR 20030001566 A KR20030001566 A KR 20030001566A KR 20040064339 A KR20040064339 A KR 20040064339A
- Authority
- KR
- South Korea
- Prior art keywords
- region
- layer
- gate
- charge storage
- insulating layer
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 21
- 239000012212 insulator Substances 0.000 title 1
- 238000003860 storage Methods 0.000 claims abstract description 76
- 238000002955 isolation Methods 0.000 claims abstract description 75
- 239000000758 substrate Substances 0.000 claims abstract description 63
- 239000004065 semiconductor Substances 0.000 claims abstract description 59
- 229910044991 metal oxide Inorganic materials 0.000 claims abstract description 20
- 150000004706 metal oxides Chemical class 0.000 claims abstract description 20
- 238000000059 patterning Methods 0.000 claims abstract description 6
- 238000000034 method Methods 0.000 claims description 25
- 238000007517 polishing process Methods 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims description 4
- 238000005498 polishing Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 abstract description 309
- 239000011229 interlayer Substances 0.000 abstract description 12
- 238000009413 insulation Methods 0.000 abstract 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 15
- 229920005591 polysilicon Polymers 0.000 description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 238000005530 etching Methods 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- 229910021332 silicide Inorganic materials 0.000 description 7
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 7
- 150000004767 nitrides Chemical class 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 239000010941 cobalt Substances 0.000 description 5
- 229910017052 cobalt Inorganic materials 0.000 description 5
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 5
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 229910021341 titanium silicide Inorganic materials 0.000 description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 239000010937 tungsten Substances 0.000 description 5
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 5
- 229910021342 tungsten silicide Inorganic materials 0.000 description 5
- 230000007547 defect Effects 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 101100058970 Arabidopsis thaliana CALS11 gene Proteins 0.000 description 1
- 101100058964 Arabidopsis thaliana CALS5 gene Proteins 0.000 description 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 1
- 102100031885 General transcription and DNA repair factor IIH helicase subunit XPB Human genes 0.000 description 1
- 101000920748 Homo sapiens General transcription and DNA repair factor IIH helicase subunit XPB Proteins 0.000 description 1
- 101100049574 Human herpesvirus 6A (strain Uganda-1102) U5 gene Proteins 0.000 description 1
- 101100341076 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) IPK1 gene Proteins 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 101150064834 ssl1 gene Proteins 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
전하저장절연막을 가지는 비휘발성 메모리 소자 및 그 제조방법을 제공한다. 이 소자는 반도체 기판에 정의된 셀영역과, 셀 영역에 형성되어 활성영역을 한정하는 복수개의 평행한 소자분리막들을 포함한다. 활성영역 및 소자분리막들을 포함하는 셀 영역 전면은 전하저장절연막으로 덮여진다. 전하저장절연막 상에 소자분리막들의 상부를 가로지르는 복수개의 평행한 게이트 라인들이 형성되고, 소정의 게이트 라인들 사이에 도전성 패턴들이 배치된다. 도전성 패턴들은 전하저장절연막을 관통하여 활성영역에 전기적으로 접속된다. 이 소자의 제조방법에 따르면 셀영역이 정의된 반도체 기판에 활성영역을 한정하는 소자분리막을 형성하고, 소자분리막이 형성된 반도체 기판의 전면에 전하저장절연막을 형성한다. 전하저장절연막 상에 상기 소자분리막들의 상부를 가로지르는 복수개의 평행한 게이트 라인들을 형성하고, 소정의 게이트 라인들 사이에 상기 전하저장절연막을 관통하여 상기 활성영역에 전기적으로 접속된 도전성 패턴들을 형성한다.
Description
본 발명은 비휘발성 메모리 소자 및 그 제조방법에 관한 것으로써, 더 구체적으로는 전하를 저장할 수 있는 절연막이 구비된 기억셀을 포함하는 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다.
비휘발성 메모리 소자는 전원이 공급되지 않아도 그 데이타를 유지할 수 있는 메모리 소자로서, 대표적으로 플래시 메모리 소자(flash memory devices), 강유전체 메모리 소자(ferroelectric memory devices), 상변환 메모리 소자(phasechangeable memory devices), 자기 메모리 소자(magnetic memory devices) 등이 있다.
이들 중, 플래시 메모리 소자는 모스트랜지스터와 유사한 구조의 단위셀을 포함한다. 따라서, 별도의 정보저장요소가 필요하지 않기 때문에 셀 영역의 집적도를 높일 수 있다. 플래시 메모리 소자는 도전성 부유게이트 내에 전하를 저장하는 구조와, 전하저장절연막에 전하를 저장하는 구조의 2가지 대표적인 구조를 가진다. 전하저장절연막에 전하를 저장하는 플래시 메모리 소자는 낮은 기입 및 소거전압(program voltage and erase voltage)과, 우수한 내구성(endurence) 및 유지특성(retention)을 가지고, 다중 비트 저장가능한 소자(multi-bit programable devices)를 형성할 수 있기 때문에 최근 많은 연구가 진행 중이다.
도 1은 종래의 전하저장절연막을 가지는 비휘발성 메모리 소자의 단위셀을 나타낸 평면도이다.
도 2 내지 도 5는 도 1의 A-A를 따라 취해진 종래의 비휘발성 메모리 소자의 제조방법을 나타낸 공정단면도들이다.
도 1을 참조하면, 종래의 비휘발성 메모리 소자는 반도체 기판의 소정영역에 소자분리막(28a)이 배치되고, 상기 소자분리막(28a)은 활성영역을 한정한다. 상기 활성영역의 상부를 가로질러 게이트 전극(30)이 배치되고, 상기 게이트 전극(30) 및 상기 활성영역 사이에 전하트랩층(charge trapping layer; 16)이 개재된다.
도 2를 참조하면, 종래의 비휘발성 메모리 소자의 제조방법은 반도체 기판(10) 상에 하부절연막(14), 전하트랩층(16) 및 상부절연막(18)을 형성한다. 상기 상부절연막(18) 상에 제1 도전막(20) 및 하드마스크막(22)을 형성한다. 상기 하드마스크막(22) 및 상기 제1 도전막(20)을 패터닝하고, 계속해서, 상기 상부절연막(18), 상기 전하트랩층(16), 상기 하부절연막(14) 및 상기 반도체 기판(10)을 패터닝하여 상기 반도체 기판(10)에 트렌치 영역(12)을 형성한다.
도 3을 참조하면, 상기 트렌치 영역(12)이 형성된 반도체 기판에 열산화공정을 적용하여 상기 트랜치 영역(12)의 내벽에 트렌치 산화막(24)을 형성한다. 일반적으로 상기 반도체 기판(10) 및 상기 제1 도전막(20)은 실리콘으로 이루어지기 때문에 상기 하부절연막(14)과 접하는 상기 반도체 기판(10)과, 상기 상부절연막(18)과 접하는 상기 제1 도전막(20)의 일부분이 함께 열산화된다(26). 실리콘은 열산화될 때 그 부피가 약 2배로 증가한다. 따라서, 상기 반도체 기판(10)과 상기 제1 도전막(20)의 산화로 인하여 상기 전하트랩층(16)에 장력(tensile stress) 및 압축력(compressive stress)가 가해져 상기 전하트랩층(16)에 결함이 생성될 수 있다. 이와 아울러, 상기 트렌치 영역(12)을 형성하는 동안 가해진 식각손상으로 인하여 상기 트렌치 영역(12)의 측벽에 정렬된 상기 전하트랩층(16)의 가장자리에 결함이 생성될 수 있다.
계속해서 도 3을 참조하면, 상기 트렌치 산화막(24)이 형성된 반도체 기판 상에 상기 트렌치 영역(24)을 채우는 절연막(28)을 형성한다.
도 4를 참조하면, 화학적기계적 연마공정을 사용하여 상기 절연막(28)을 연마하여 상기 하드마스크막(22)을 노출시킴과 동시에 상기 트렌치 영역(12)을 채우는 절연막 패턴(28a)을 형성한다. 계속해서, 상기 하드마스크막(22)을 제거하여 상기 제1 도전막(20)을 노출시킨다.
도 5를 참조하면, 상기 제1 도전막(20)이 노출된 기판의 전면에 폴리실리콘(30) 및 실리사이드층(32)을 적층한다. 계속해서, 상기 폴리실리콘층(20) 및 상기 실리사이드층(32)와 상기 제1 도전막(20)을 패터닝하여 상기 소자분리막들(28a)의 상부를 가로지르는 게이트 전극(34)을 형성한다.
상술한 것과 같은 종래의 비휘발성 메모리 소자는 소자분리막과 인접하는 영역에 결함을 지닐 가능성이 높기 때문에 데이타의 저장 및 유지특성이 열악해질 우려가 있다.
본 발명이 이루고자하는 기술적 과제는 우수한 품질의 전하저장절연막을 포함하는 비휘발성 메모리 소자의 기억 셀 및 그 제조방법을 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 우수한 품질의 전하저장절연막을 가지는 기억셀을 포함하는 비휘발성 메모리 소자 및 그 제조방법을 제공하는데 있다.
도 1은 종래의 전하저장절연막을 가지는 비휘발성 메모리 소자의 단위셀을 나타낸 평면도이다.
도 2 내지 도 5는 도 1의 A-A를 따라 취해진 종래의 비휘발성 메모리 소자 및 그 제조방법을 나타낸 도면들이다.
도 6은 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 셀영역을 나타낸 평면도이다.
도 7a 및 도 7b는 각각 도 6의 B-B를 따라 취해진 본 발명에 따른 비휘발성 메모리 소자의 셀영역을 나타낸 단면도이다.
도 8은 도 6의 C-C를 따라 취해진 본 발명에 따른 비휘발성 메모리 소자의 셀영역을 나타낸 단면도이다.
도 9 및 도 11은 각각 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 고전압 영역 및 저전압 영역을 나타낸 평면도들이다.
도 10 및 도 12는 각각 도 9 및 도 11의 D-D 및 E-E를 따라 취해진 본 발명의 바람직한 실시예 따른 비휘발성 메모리 소자의 고전압 영역 및 저전압 영역을나타낸 단면도들이다.
도 13 내지 도 20은 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자 및 그 제조방법을 설명하기 위한 단면도들이다.
도 21 내지 도 26은 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자 및 그 제조방법을 설명하기 위한 단면도들이다.
도 27 내지 도 32은 본 발명의 제3 실시예에 따른 비휘발성 메모리 소자 및 그 제조방법을 설명하기 위한 단면도들이다.
도 33 내지 도 36은 본 발명의 제4 실시예에 따른 비휘발성 메모리 소자 및 그 제조방법을 설명하기 위한 단면도들이다.
도 37 내지 도 41은 본 발명의 제5 실시예에 따른 비휘발성 메모리 소자 및 그 제조방법을 설명하기 위한 단면도들이다.
상기 기술적 과제들은 평판 전하저장절연막을 포함하는 비휘발성 메모리 소자에 의해 제공될 수 있다. 이 소자는 반도체 기판에 정의된 셀영역과, 상기 셀 영역에 형성되어 활성영역들을 한정하는 복수개의 평행한 트렌치 소자분리막들을 포함한다. 상기 활성영역 및 상기 소자분리막들 상에 전하 저장 절연막이 콘포말하게 형성된다. 상기 전하저장절연막 상에 상기 소자분리막들의 상부를 가로지르는 복수개의 평행한 게이트 라인들이 형성되고, 소정의 상기 게이트 라인들 사이에 도전성 패턴들이 배치된다. 상기 도전성 패턴들은 상기 전하저장절연막을 관통하여 상기 활성영역에 전기적으로 접속된다.
본 발명의 일 실시예에서, 이 소자는 셀영역, 고전압 영역 및 저전압 영역을 포함한다. 구체적으로, 이 소자는 셀영역, 고전압영역 및 저전압영역이 구비된 반도체 기판에 형성되어 상기 셀영역에 복수개의 평행한 제1 활성영역, 상기 고전압영역에 제2 활성영역, 상기 저전압영역에 제3 활성영역을 한정하는 소자분리막들을 포함한다. 상기 제1 활성영역 및 상기 소자분리막들 상에 전하저장절연막이 콘포말하게 형성된다. 상기 전하저장절연막 상에 상기 소자분리막들의 상부를 가로지르는 복수개의 평행한 게이트 라인들이 형성되고, 상기 제 2 활성영역의 상부 및 상기 제3 활성영역의 상부를 고전압 게이트 패턴 및 저전압 게이트 패턴이 각각 가로지른다. 상기 고전압 게이트 패턴 및 상기 제2 활성영역 사이와, 상기 저전압 게이트 패턴 및 상기 제3 활성영역 사이에 각각 고전압 게이트 절연막 및 저전압 게이트 절연막이 개재된다.
본 발명에서 상기 소자분리막의 상부면은 상기 활성영역 표면보다 높은 레벨에 위치하는 것이 바람직하다. 아울러, 상기 전하저장절연막은 하부산화막, 전하트랩층 및 상부산화막을 포함하고, 상기 상부산화막은 절연성 금속산화막인 것이 바람직하다. 더 나아가서, 상기 고전압 게이트 절연막 및 상기 저전압 게이트 절연막은 각각 이중층의 절연막이거나, 상기 고전압 게이트 절연막은 3중층의 절연막이고 상기 저전압 게이트 절연막은 2중층의 절연막일 수도 있다.
본 발명에서 상기 고전압 게이트 전극 및 상기 저전압 게이트 전극의 각각은 상기 소자분리막의 측벽들 사이에 형성된 하부 게이트 패턴과, 상기 하부 게이트 패턴 상에 형성되되, 상기 소자분리막 패턴 상에 일부 중첩된 상부 게이트 패턴으로 구성될 수도 있다.
상기 기술적 과제들은 평판 전하저장절연막을 가지는 비휘발성 메모리 소자의 제조방법에 의해 제공될 수 있다. 이 방법은 셀영역이 정의된 반도체 기판에 패드절연막(pad insulating layer) 및 하드마스크막(hard mask layer)을 형성하는 것을 포함한다. 상기 하드마스크막, 상기 패드절연막 및 상기 반도체 기판을 패터닝하여 상기 셀영역에 트렌치를 형성하고, 상기 셀 영역의 전면에 상기 트렌치를 채우는 트렌치 절연막을 형성한다. 화학적기계적연마공정을 사용하여 상기 트렌치 절연막을 연마하여 상기 하드마스크막을 노출시킨다. 이때, 상기 트렌치를 채우고 활성영역을 한정하는 소자분리막이 형성된다. 상기 하드마스크막 및 상기 패드 절연막을 제거하고, 상기 소자분리막 및 상기 활성영역을 포함하는 셀 영역의 전면에 전하저장절연막을 형성한다. 상기 전하저장절연막 상에 상기 소자분리막들의 상부를 가로지르는 복수개의 평행한 게이트 라인들을 형성하고, 소정의 상기 게이트 라인들 사이에 상기 전하저장절연막을 관통하여 상기 활성영역에 전기적으로 접속된 도전성 패턴들을 형성한다.
구체적으로, 상기 전하저장절연막은 하부산화막, 전하트랩층 및 상부산화막을 차례로 적층하여 형성할 수 있고, 이 경우 상기 상부산화막은 절연성 금속산화막으로 형성하는 것이 바람직하다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 6은 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 셀영역을 나타낸 평면도이다.
도 6을 참조하면, 비휘발성 메모리 소자의 셀영역은 반도체 기판에 정의된 선택 게이트 영역(SR)들과 상기 선택 게이트 영역들(SR) 사이에 정의된 워드라인 영역(WR)을 포함한다. 상기 반도체 기판에 소자분리막들(STI)이 형성되고, 상기 소자분리막들(STI)을 포함하는 셀 영역의 전면에 전하저장절연막(74c)이 덮여진다. 이후 설명하겠지만 상기 전하 저장 절연막(74c)은 상기 워드라인 영역(WR)에만 형성될 수도 있다. 본 발명의 특징 중 하나는 상기 전하 저장 절연막(74c)이 활성영역 뿐만 아니라 상기 활성영역과 인접하는 소자분리막 상에 콘포말하게 형성되는 것이다.
상기 상기 전하저장절연막(74c) 상에 복수개의 평행한 게이트 라인들이 배치된다. 상기 게이트 라인들은 상기 소자분리막들(STI)의 상부를 가로지른다. 상기 게이트 라인들은 상기 워드라인 영역(WR)에 배치된 복수개의 워드라인들(w1~wn)과, 상기 워드라인들(w1~wn)의 양측의 상기 선택 게이트 영역(SR)에 각각 배치된 접지선택라인(ground selection line; GSL) 및 스트링선택라인(string selection line; SSL )을 포함한다. 낸드형 셀어레이에는 접지선택라인들(GSL)이 서로 대향하여 형성되고, 이들 접지선택라인들(GSL)사이에 공통소오스 라인(common source line; CSL)이 배치된다. 또한, 상기 스트링선택라인들(SSL)도 서로 대향하여 배치되고, 상기 스트링선택라인들(SSL) 사이에 복수개의 비트라인 플러그들(BC)이 배치된다. 상기 공통소오스 라인(GSL)은 상기 워드라인(wn)과 평행하게 배치되어, 상기 소자분리막들(STI) 사이의 활성영역에 전기적으로 접속된다. 상기 비트라인 플러그들(BC)은 상기 워드라인(wn)과 평행하게 배열되어, 상기 소자분리막들(STI) 사이의 활성영역에 각각 전기적으로 접속된다. 따라서, 도 9에 도시된 것과 같이, 상기 전하저장절연막(74c)은 상기 셀영역의 전면을 덮을 수 있고, 이 때 상기 전하저장절연막(74c)는 상기 공통소오스 라인(CSL) 및 상기 비트라인 플러그들(BC)에 대응하여 상기 소자분리막(STI) 및 상기 활성영역을 노출시키는 오프닝들(OP1, OP2)을 가진다. 그러나, 상기 전하저장절연막(74c)는 상기 게이트 라인들의 하부에만 형성될 수도 있다.
도 7a 및 7b는 각각 도 6의 B-B를 따라 취해진 본 발명의 바람직한 실시예들에 따른 비휘발성 메모리 소자의 셀어레이를 나타낸 단면도이다.
도 8은 도 6의 C-C를 따라 취해진 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 셀어레이를 나타낸 단면도이다.
도 7a 및 도 8을 참조하면, 본 발명에 따른 비휘발성 메모리 소자의 셀영역은 반도체 기판(50)에 형성된 복수개의 평행한 트렌치 소자분리막들(56)을 포함한다. 상기 소자분리막(56)들은 상기 반도체 기판(50)에 활성영역들(58)을 한정한다. 상기 셀 영역은 워드라인들(wn)이 배치되 워드라인 영역(WR)과 선택게이트 라인들(SSLn, GSLn)이 배치되는 선택 게이트 영역(SR)을 포함한다. 상기 소자분리막들(56) 및 상기 활성영역들(58)을 포함하는 반도체 기판 상에 전하저장절연막(74c)이 형성되고, 상기 전하저장절연막(74c) 상에 복수개의 게이트 라인들이 형성된다. 상기 전하저장절연막(74c)은 하부 산화막(64), 전하트랩층(66) 및 상부 산화막(68)을 포함한다.
낸드형 셀 어레이에서, 선택 트랜지스터들이 소프트 프로그램되는 것을 방지하기 위하여 선택 트랜지스터의 게이트 절연막은 메모리 셀들의 게이트 절연막보다 두꺼운 것이 바람직하다. 따라서, 본 발명에 따른 메모리 소자는 상기 선택 게이트 영역(SR)의 상기 전하 저장 절연막(74c)과 상기 반도체 기판(50) 사이에 개재된 산화막(54)을 더 포함한다. 또다른 구조로, 도 7b에 도시된 것과 같이, 상기 전하 트랩층(66) 및 상기 상부 산화막(68)은 상기 워드라인 영역(WR)에만 형성하고, 상기 선택 게이트 영역(SR)에는 상기 하부산화막(64) 상에 또 다른 산화막(76)이 형성될 수도 있다.
상기 소자분리막(56)의 상부면은 상기 활성영역의 표면보다 높은 레벨에 위치한다. 또한, 상기 활성영역 상부로 돌출된 상기 소자분리막(56)의 측벽은 소정의경사각 또는 곡률을 가질 수도 있다.
상기 게이트 라인들은 상기 소자분리막들(56)의 상부를 가로지르며 평행하게 배치된 접지선택라인(GSL)과 스트링선택라인(SSL)을 포함하고, 상기 접지선택라인(GSL)과 상기 스트링 선택라인(SSL) 사이에 평행하게 배치된 복수개의 워드라인들(w1~wn)을 포함한다. 상기 접지 선택 라인(GSL) 및 상기 스트링 선택 라인(SSL)은 상기 선택 게이트 영역(SR)에 배치되고, 상기 워드라인들(w1~wn)은 상기 워드라인 영역(WR)에 배치된다. 서로 대향하는 접지 선택라인들(GSL1, GSL2) 사이에 상기 워드라인들(w1~wn)과 평행한 도전성 패턴이 배치되고, 서로 대향하는 스트링선택라인들(SSL1, SSL2) 사이에 상기 워드라인들(w1~wn)과 평행한 방향으로 배열된 복수개의 도전성 패턴들이 배치된다. 상기 워드라인과 평행한 도전성 패턴은 공통소오스 라인(CSL)에 해당하고, 상기 워드라인과 평행한 방향으로 배열된 복수개의 도전성 패턴들은 비트라인 플러그(BC)에 해당한다.
상기 공통소오스 라인(CSL)은 상기 게이트 라인들을 포함하는 반도체 기판 상에 형성된 층간절연막(130) 내에 형성되고, 상기 전하저장절연막(74c)을 관통하여 상기 활성영역들에 전기적으로 접속된다. 또한, 상기 비트라인 플러그들(BC)은 상기 층간절연막(130) 및 상기 전하저장절연막(74c)을 관통하여 상기 활성영역에 전기적으로 접속된다.
상기 공통소오스 라인(CSL)은 게이트 라인들이 형성된 반도체 기판 상에 제1 층간절연막(110)을 형성하고, 상기 제1 층간절연막(110) 및 상기 전하저장절연막(74c)을 패터닝하여 그루브를 형성한 후, 상기 그루브 내에 도전막을 채워 형성할 수 있다. 상기 비트라인플러그들(BC)은 상기 공통소오스 라인(CSL)을 포함하는 상기 제1 층간절연막(110) 상에 제2 층간절연막(120)을 형성하고, 상기 제1 및 제2 층간절연막(110, 120) 및 상기 전하저장절연막(74c)을 패터닝하여 상기 활성영역을 노출시키는 복수개의 콘택홀들을 형성하고, 상기 콘택홀들의 각각에 도전막을 채워 형성할 수 있다. 상기 전하저장절연막(74c)을 구성하는 상기 상부 산화막(68)은 절연성 금속산화물로써, 예컨대 알루미늄산화물로 형성할 수 있다. 상기 절연성 금속산화물은 실리콘산화물과 식각선택성을 가질 수 있기 때문에, 상기 그루브 또는 상기 콘택홀들을 형성하기 위하여 상기 제1 층간절연막을 식각하는 동안 식각저지막으로 사용될 수 있다.
도 9 및 도 11은 각각 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 고전압 영역 및 저전압 영역을 나타낸 평면도들이다.
도 10 및 도 12는 각각 도 9 및 도 11의 D-D 및 E-E를 따라 취해진 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 고전압 영역 및 저전압 영역을 나타낸 단면도들이다.
도 9 및 도 10을 참조하면, 고전압 영역에는 동작전압(operating이 높은 고전압 트랜지스터가 배치된다. 상기 고전압 영역에는 소자분리막(56)이 배치되어 활성영역(60)을 한정한다. 상기 활성영역(60)의 상부을 가로질러 고전압 게이트 전극(78h)이 배치되고, 상기 고전압 게이트 전극(78h) 및 상기 활성영역(60) 사이에 고전압 게이트 절연막(74h)이 개재된다. 상기 고전압 게이트 절연막(74h)은 이중층 또는 삼중층일 수 있다.
도 11 및 도 12를 참조하면, 저전압 영역에는 동작전압이 낮은 저전압 트랜지스터가 배치된다. 반도체 기판에 소자분리막(56)이 배치되어 활성영역(62)을 한정하고, 상기 활성영역의 상부를 가로질러 저전압 게이트 전극(78l)이 배치되고, 상기 저전압 게이트 전극(78l) 및 상기 활성영역(62) 사이에 저전압 게이트 절연막(74l)이 개재된다. 본 발명에서 상기 저전압 게이트 절연막(74l)은 이중층일 수 있다.
도 13 내지 도 41은 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자들 및 그 제조방법들을 설명하기 위한 단면도들이다.
도면에서 b부분은 셀 영역을 나타내고, c부분은 도 10의 E-E를 따라 취해진 고전압영역을 나타내고, d부분은 도 12의 F-F를 따라 취해진 저전압 영역을 나타낸다. SR로 표시된 부분은 도 6의 C-C를 따라 취해진 단면이고, WR로 표시된 부분은 도 6의 D-D를 따라 취해진 단면이다.
도 13 내지 도 20은 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자 및 그 제조방법을 설명하기 위한 단면도들이다.
도 13을 참조하면, 본 발명의 제1 실시예는 셀 영역(b), 고전압 영역(c) 및 저전압 영역(d)을 정의된 반도체 기판(50) 상에 패드 산화막(53a) 및 패드 질화막(53b)이 차례로 적층된 패드 절연막(53)을 형성한다. 상기 고전압 영역(c)의 상기 패드 절연막(53)을 제거한다.
도 14를 참조하면, 상기 반도체 기판(50)에 열산화 공정을 적용하여 상기 고전압 영역(c)에 제1 산화막(52a)을 형성한다.
도 15를 참조하면, 상기 저전압 영역(d)의 상기 패드 절연막(53)을 제거한다. 이때, 상기 셀 영역(b)의 상기 선택 게이트 영역(SR) 상에 형성된 상기 패드 절연막(53)도 함께 제거한다. 이 단계는 사진식각공정을 사용함으로써 상기 선택 게이트 영역(SR)의 패드 절연막(53)을 선택적으로 식각할 수 있다.
상기 반도체 기판(50)에 열산화 공정을 적용하여 상기 저전압 영역(d) 및 상기 선택 게이트 영역(SR)에 제2 산화막(54)을 형성한다. 상기 고전압 영역(c)의 상기 제1 산화막(52)은 상기 열산화공정에 의해 그 두께가 증가된다.
도 16을 참조하면, 상기 패드 절연막(53), 상기 제1 산화막(52) 및 상기 제2 산화막(54)이 형성된 반도체 기판의 전면에 하드마스크막(55)을 형성한다. 상기 하드마스크막(55)은 실리콘질화막으로 형성할 수 있다.
도 17을 참조하면, 상기 반도체 기판(50)에 복수개의 소자분리막들(56)을 형성한다. 상기 소자분리막들(56)은 상기 셀영역(b)에 제1 활성영역(58)을 한정하고, 상기 고전압영역(c)에 제2 활성영역(60)을 한정하고, 상기 저전압영역(d)에 제3 활성영역(62)을 한정한다. 본 발명에서 상기 소자분리막들(56)은 트렌치 구조를 가진다. 상기 소자분리막들(56)을 형성하는 단계는 상기 하드마스크막(55), 상기 패드절연막(53), 상기 제1 산화막(52), 상기 제2 산화막(54) 및 상기 반도체 기판(50)을 차례로 패터닝하여 복수개의 트렌치들을 형성하는 것을 포함한다. 상기 반도체 기판의 전면에 상기 트렌치들 내부를 채우는 절연막을 형성하고, 화학적기계적연마공정을 사용하여 상기 절연막을 연마하여 상기 하드마스크막(55)을 노출시킴과 동시에 상기 트렌치들 내에 소자분리막들을 형성한다.
계속해서, 도 17을 참조하면, 상기 하드마스크막(55)을 제거하고, 상기 셀영역(b)의 패드 절연막(53)을 제거한다. 상기 소자분리막(56)의 상부면은 상기 활성영역들의 표면보다 높은 레벨에 위치한다. 또한, 상기 하드마스크막(55) 및 상기 패드 질화막(53b)은 인산용액을 사용한 습식식각방법으로 제거되고, 상기 패드 산화막(53)은 불화수소(HF) 희석액 또는 BOE(buffered oxide etchant)를 사용한 습식식각방법으로 제거할 수 있다. 따라서, 상기 셀 영역의 소자분리막들(56)의 상기 반도체 기판 상부로 돌출된 부분은 경사진 측벽을 가지고, 더 나아가서 돌출된 부분의 모서리는 소정의 곡률을 가질 수 있다.
도 18을 참조하면, 상기 반도체 기판의 전면에 하부 산화막(64), 전하트랩층(66) 및 상부 산화막(68)을 형성한다. 상기 하부 산화막(64)은 실리콘산화막, 실리콘산화질화막(silicon oxynitride) 및 금속산화막(metallic oxide) 중 선택되어진 하나로 형성할 수 있다. 상기 전하트랩층(66)은 실리콘질화막 및 실리콘산화질화막 중 선택된 하나로 형성할 수 있다. 바람직하게는 상기 전하트랩층(66)은 상기 하부 산화막과 식각선택비를 가지는 물질을 사용하여 형성할 수 있다. 상기 상부 산화막(68)은 상기 하부 산화막(64)과 마찬가지 실리콘산화막, 실리콘산화질화막 및 절연성 금속산화막(metallic oxide) 중 선택되어진 하나로 형성할 수 있다. 바람직하게는 상기 상부 산화막(68)은 절연성 금속산화막으로써, 예컨대 알루미늄산화막으로 형성할 수 있다.
도 19를 참조하면, 상기 선택 게이트 영역(SR), 상기 고전압영역(c) 및 상기 저전압영역(d)의 상기 상부 산화막(68) 및 상기 전하트랩층(66)을 제거하고, 상기반도체 기판의 전면에 도전막을 형성한다. 상기 도전막은 폴리실리콘막(70) 및 저저항막(72)을 적층하여 형성할 수 있다. 상기 저저항막(72)은 텅스텐, 텅스텐실리사이드, 티타늄실리사이드, 코발트실리사이드 중 선택된 하나일 수 있다.
도 20을 참조하면, 상기 저저항막(72), 상기 폴리실리콘막(70)을 차례로 패터닝하여 상기 셀영역(b)의 상기 워드라인 영역(WR)에 상기 소자분리막들(56)의 상부를 가로지르는 워드 라인들(78w)을 형성하고, 상기 선택 게이트 영역(SR)에 상기 소자분리막들(56)의 상부를 가로지르는 선택 게이트 라인(78s)을 형성하고, 상기 고전압영역(c)에 상기 제2 활성영역(60)의 상부를 가로지르는 고전압 게이트 전극(78h)을 형성하고, 상기 저전압영역(d)에 상기 제3 활성영역(62)을 가로지르는 저전압 게이트 전극(78l)을 형성한다. 상기 워드 라인들(78w)과 상기 제1 활성영역(58) 사이에는 하부 산화막(64), 전하트랩층(66) 및 상부 산화막(68)이 적층된 전하저장절연막(74c)이 개재되고, 상기 전하저장절연막(74c)은 상기 워드 라인 영역(WR)의 전면에 형성되거나, 상기 워드 라인들(78w)의 하부에만 형성될 수 있다. 상기 선택 게이트 라인들(78s)와 상기 제1 활성영역(58) 사이에는 상기 제2 절연막(54) 및 상기 하부 절연막(64)가 개재된다. 또한, 상기 고전압게이트 전극(78h)과 상기 제2 활성영역(60) 사이에는 패터닝된 제1 산화막(52a) 및 패터닝된 하부 산화막(64a)이 적층된 고전압게이트 절연막(74h)이 개재되고, 상기 저전압 게이트 전극(78l)과 상기 제3 활성영역(62) 사이에는 패터닝된 제2 산화막(52a) 및 패터닝된 하부 산화막(64a)이 적층된 저전압게이트 절연막(74l)이 개재된다.
이 때, 도시되지는 않았지만, 상기 하부 산화막(64), 상기 전하트랩층(66) 및 상기 상부 산화막(68)이 적층된 전하저장절연막(74c)은 상기 워드라인 영역(WR)의 전면에 덮여질 수 있다. 그러나, 상기 워드 라인들(78w)을 식각마스크로 사용하여 상기 워드 라인들(78w) 사이의 상기 전하저장절연막(74c)을 제거할 수도 있다. 또한, 상기 고전압 게이트 절연막(74h)은 상기 고전압게이트 전극(78h) 양측의 상기 제2 활성영역(60)의 상에도 덮여질 수 있고, 마찬가지로, 상기 저전압 게이트 절연막(74l)은 상기 저전압 게이트 전극(78l) 양측의 상기 제3 활성영역(62)의 상에도 덮여질 수 있다. 이는 폴리실리콘과 실리콘산화막이 식각선택비를 가지기 때문에 상기 고전압 게이트 전극(78h) 및 상기 저전압 게이트 전극(78l)을 하더라도, 그 하부의 절연막은 식각되지 않고 잔존하기 때문이다. 잔존한 절연막은 과식각공정 또는 세정공정에서 제거될 수도 있으나, 게이트 전극들 양측에 절연막이 잔존하는 것은 본 발명의 범위에 영향을 미치지 않는다.
계속해서, 도 6에 도시된 것과 같이, 상기 게이트 라인들(78w), 상기 고전압게이트 전극(78h) 및 상기 저전압게이트 전극(78l)을 포함하는 반도체 기판 상에 층간절연막을 형성하고, 상기 층간절연막 내에 상기 워드 라인들(78w)과 평행한 라인형 도전성 패턴 및 상기 워드 라인들(78w)과 평행하게 배열된 복수개의 플러그형 도전성 패턴들을 형성할 수 있다. 상기 라인형 도전성 패턴은 공통소오스 라인에 해당하고, 상기 플러그형 도전성 패턴들은 비트라인 플러그에 해당한다. 이 때, 상기 제2 활성영역(60) 및 상기 제3 활성영역(62)에 전기적으로 접속된 전극들을 함께 형성할 수 있다.
도 21 내지 도 26은 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자 및 그 제조방법을 설명하기 위한 단면도들이다.
도 21을 참조하면, 상기 제1 실시예에서 도 13 및 도 14를 참조하여 설명한 것과 같이, 셀 영역(b) 및 저전압 영역(d)에 패드 절연막(53)을 형성하고, 고전압 영역(c)에 제1 산화막(52)을 형성한다. 이어서, 상기 반도체 기판(50)의 전면에 하드마스크막(55)을 형성한다.
도 22를 참조하면, 상기 반도체 기판(50)에 복수개의 소자분리막들(56)을 형성한다. 상기 소자분리막들(56)은 상술한 제1 실시예와 마찬가지로 트렌치 소자분리기술(trench isolation technology)를 사용하여 형성할 수 있다. 상기 소자분리막들(56)은 셀영역(b)에 제1 활성영역(58)을 한정하고, 고전압영역(c)에 제2 활성영역(60)을 한정하고, 저전압영역(d)에 제3 활성영역(62)을 형성한다. 상기 하드마스크막(55)을 제거하고 상기 셀영역(b) 및 상기 저전압영역(d)의 상기 패드 절연막(53)을 제거한다.
도 23을 참조하면, 상기 반도체 기판의 전면에 하부 산화막(64) 및 전하트랩층(66)을 형성하고, 상기 고전압영역(c) 및 상기 저전압영역(d)의 상기 전하트랩층(66)을 제거한다. 이 때, 상기 선택 게이트 영역(SR)의 상기 전하트랩층(66) 또한 제거한다.
도 24를 참조하면, 상기 반도체 기판의 전면에 제2 산화막(76)을 형성하고, 상기 셀영역(b)의 상기 제2 산화막(76)을 제거한다. 상기 제2 산화막(76)은 상기 제1 산화막(52)과 마찬가지로 실리콘산화막, 실리콘산화질화막 및 절연성 금속산화막 중 선택된 하나로 형성할 수 있다. 상기 전하트랩층(66)은 실리콘질화막으로 형성할 수 있기때문에 상기 셀영역(b)의 상기 제2 산화막(76)은 상기 전하트랩층(66)을 식각저지막으로 사용하여 제거할 수 있다. 이와 다른 방법으로, 열산화공정을 적용하여 상기 제2 산화막(76)을 형성할 경우, 상기 전하트랩층(66) 상에는 상기 제2 산화막(76)이 형성되지 않기 때문에 상기 셀 영역(b)에서 상기 제2 산화막(76)을 제거하는 단계가 필요없다.
도 25을 참조하면, 상기 반도체 기판의 전면에 상부 산화막(68)을 형성하고, 상기 고전압영역(c) 및 상기 저전압영역(d)의 상기 상부 산화막(68)을 제거한다. 상기 상부 산화막(68)은 절연성 금속산화물로써, 예컨대 알루미늄산화막으로 형성할 수 있다. 일반적으로 알루미늄산화막은 실리콘산화막과 식각선택비를 가지는 것으로 알려져 있다. 따라서, 상기 고전압영역(c) 및 상기 저전압영역(d)의 상기 상부 산화막(68)을 제거하는 동안 그 하부의 상기 제2 산화막(76)은 식각되지 않는다. 결과적으로, 상기 워드라인 영역(WR)에는 하부 산화막(64), 전하트랩층(66) 및 상부 산화막(68)이 적층되고, 상기 선택 게이트 영역(SR)에는 하부 산화막(64), 제2 산화막(76) 및 상부 산화막(68)이 적층되고, 상기 고전압영역(c)에는 제1 산화막(52), 하부 산화막(64) 및 제2 산화막(76)의 3중층이 적층되고, 상기 저전압영역(d)에는 하부 산화막(64) 및 제2 산화막(76)의 2중층이 적층된다.
계속해서, 도 25를 참조하면, 상기 반도체 기판의 전면에 도전막을 형성한다. 상기 도전막은 폴리실리콘막(70)과 저저항막(72)을 적층하여 형성할 수 있다. 상기 저저항막(72)은 제1 실시예와 마찬가지로 텅스텐, 텅스텐실리사이드, 티타늄실리사이드, 코발트실리사이드 중 선택된 하나일 수 있다.
도 26을 참조하면, 상기 저저항막(72), 상기 폴리실리콘막(70)을 차례로 패터닝하여 상기 워드라인 영역(WR)에 상기 소자분리막들(56)의 상부를 가로지르는 워드 라인들(78w)을 형성하고, 상기 선택 게이트 영역(SR)에 상기 소자분리막들(56)의 상부를 가로지르는 선택 게이트 라인(78s), 상기 고전압영역(c)에 상기 제2 활성영역(60)의 상부를 가로지르는 고전압 게이트 전극(78h)을 형성하고, 상기 저전압영역(d)에 상기 제3 활성영역(62)을 가로지르는 저전압 게이트 전극(78l)을 형성한다. 상기 게이트라인들(78w)과 상기 제1 활성영역(58) 사이에는 하부 산화막(64), 전하트랩층(66) 및 상부 산화막(68)이 적층된 전하저장절연막(74c)이 개재되고, 상기 전하저장절연막(74c)은 상기 워드라인 영역(WR) 상부의 전면을 덮는다. 또한, 상기 고전압게이트 전극(78h)과 상기 제2 활성영역(60) 사이에는 패터닝된 제1 산화막(52a), 패터닝된 하부 산화막(64a) 및 패터닝된 제2 산화막(76a)이 적층된 고전압게이트 절연막(74h)이 개재되고, 상기 저전압 게이트 전극(78l)과 상기 제3 활성영역(62) 사이에는 패터닝된 하부 절연막(64a) 및 패터닝된 제2 산화막(76a)이 적층된 저전압게이트 절연막(74l)이 개재된다.
도 27 내지 도 32는 본 발명의 제3 실시예에 따른 비휘발성 메모리 소자 및 그 제조방법을 설명하기 위한 단면도들이다.
도 27를 참조하면, 셀 영역(b)의 상기 워드라인 영역(WR)에 패드 산화막(53a) 및 패드 질화막(53b)이 차례로 적층된 제1 패드절연막(53)을 형성하고, 상기 저전압 영역(d) 및 상기 선택 게이트 영역(SR)에는 패드 산화막(53a)를 형성하고, 상기 고전압 영역(c)에 제1 산화막(52)를 형성한다.
도 28을 참조하면, 상기 반도체 기판(50)에 소자분리막들(56)을 형성하여 셀 영역(b)에 제1 활성영역(58)을 한정하고, 고전압영역(c)에 제2 활성영역(60)을 한정하고, 저전압영역(d)에 제3 활성영역(62)을 한정한다. 상기 저전압 영역(d) 및 상기 선택 게이트 영역(SR)의 상기 패드 산화막(53a)을 제거한다. 이 때, 상기 고전압 영역(c)의 상기 제1 산화막(52)의 일부분이 식각되어 상기 제1 산화막(52)의 두께가 얇아진다. 따라서, 이를 감안하여 상기 제1 산화막(52)을 형성하는 것이 바람직하다. 상기 워드라인 영역(WR)은 상기 패드 질화막(53b)에 의해 상기 패드 산화막(53a)의 식각이 방지된다.
도 29를 참조하면, 상기 반도체 기판(50)의 전면에 제2 산화막(86)을 형성하고, 상기 워드라인 영역(WR)의 상기 제2 산화막(86)을 제거한다. 상기 제2 산화막(86)을 열산화공정을 적용하여 형성할 경우 상기 패드 질화막(53b) 상에는 상기 제2 산화막(86)이 형성되지 않는다. 따라서, 상기 워드라인 영역(WR)의 상기 제2 산화막(86)의 제거 단계는 불필요하다.
도 30을 참조하면, 상기 반도체 기판의 전면에 하부 산화막(64), 전하트랩층(66) 및 상부 산화막(68)을 형성하고, 상기 선택 게이트 영역(SR), 상기 고전압영역(c) 및 상기 저전압영역(d)의 상기 상부 산화막(68) 및 상기 전하트랩층(66)을 제거한다.
도 31을 참조하면, 상기 반도체 기판의 전면에 도전막을 형성한다. 상기 도전막은 폴리실리콘막(70)과 저저항막(72)을 적층하여 형성할 수 있다. 상기 저저항막(72)은 제1 실시예와 마찬가지로 텅스텐, 텅스텐실리사이드, 티타늄실리사이드, 코발트실리사이드 중 선택된 하나일 수 있다.
도 32를 참조하면, 상기 저저항막(72), 상기 폴리실리콘막(70)을 차례로 패터닝하여 상기 워드라인 영역(WR)에 상기 소자분리막들(56)의 상부를 가로지르는 워드 라인들(78w)을 형성하고, 상기 선택 게이트 영역(SR)에 상기 소자분리막들(56)의 상부를 가로지르는 선택 게이트 라인(78s)이 형성하고, 상기 고전압영역(c)에 상기 제2 활성영역(60)의 상부를 가로지르는 고전압 게이트 전극(78h)을 형성하고, 상기 저전압영역(d)에 상기 제3 활성영역(62)을 가로지르는 저전압 게이트 전극(78l)을 형성한다. 상기 워드 라인들(78w)과 상기 제1 활성영역(58) 사이에는 하부 산화막(64), 전하트랩층(66) 및 상부 산화막(68)이 적층된 전하저장절연막(74c)이 개재된다. 상기 전하저장절연막(74c)은 상기 워드라인 영역(WR) 상부의 전면을 덮는다. 상기 선택 게이트 라인(78s)과 상기 제1 활성영역(58) 사이에는 상기 제2 산화막(86) 및 상기 하부 산화막(64)이 개재된다. 또한, 상기 고전압게이트 전극(78h)과 상기 제2 활성영역(60) 사이에는 패터닝된 제1 산화막(52a), 패터닝된 제2 산화막(86a) 및 패터닝된 하부 산화막(64a)이 적층된 고전압게이트 절연막(74h)이 개재되고, 상기 저전압 게이트 전극(78l)과 상기 제3 활성영역(62) 사이에는 패터닝된 제2 산화막(86a) 및 패터닝된 하부 산화막(64a)이 적층된 저전압게이트 절연막(74l)이 개재된다.
도 33 내지 도 36은 본 발명의 제4 실시예에 따른 비휘발성 메모리 소자 및그 제조방법을 설명하기 위한 단면도들이다.
상술한 제3 실시예의 도 27 내지 도 29를 참조하여 설명한 것과 같이, 상기 제2 산화막(86) 형성단계까지 수행한다. 계속해서 도 33을 참조하면, 상기 제2 산화막(86) 상에 제1 도전막(88)을 형성한다. 상기 제1 도전막(88)은 폴리실리콘막으로 형성하는 것이 바람직하다.
도 34를 참조하면, 상기 워드라인 영역(WR)의 상기 제1 도전막(88) 및 상기 패드 절연막(73)을 제거하여 상기 제1 활성영역(58)을 노출시키고, 반도체 기판(50)의 전면에 하부 산화막(64), 전하트랩층(66) 및 상부 산화막(68)을 차례로 적층하고, 상기 상부 산화막(68) 상에 제2 도전막(90)을 형성한다. 상기 제2 도전막(90)은 폴리실리콘으로 형성하는 것이 바람직하다.
도 35을 참조하면, 상기 선택 게이트 영역(SR), 상기 고전압영역(c) 및 상기 저전압영역(d)에서, 상기 제2 도전막(90), 상기 상부 산화막(68), 상기 전하트랩층(66) 및 상기 하부 산화막(64)을 제거한다. 그 결과, 상기 워드라인 영역(WR)은 제2 도전막(90)으로 덮여지고, 상기 선택 게이트 영역(SR), 상기 고전압영역(c) 및 상기 저전압영역(d)은 제2 도전막(88)으로 덮여진다. 계속해서, 도 35을 참조하면, 상기 반도체 기판(50)의 전면에 저저항막(92)을 형성한다. 상기 저저항막(92)은 텅스텐, 텅스텐실리사이드, 티타늄실리사이드, 코발트실리사이드 중 선택되어진 하나로 형성할 수 있다. 상기 저저항막(92)을 형성하기 전에 폴리실리콘막을 반도체 기판 전면에 더 형성할 수도 있다.
도 36을 참조하면, 상기 워드라인 영역(WR)에서는 상기 저저항막(92), 상기제2 도전막(90)을 차례로 패터닝하고, 상기 선택 게이트 영역(SR), 상기 고전압영역(c) 및 상기 저전압영역(d)에서는 상기 저저항막(92) 및 상기 제1 도전막(88)을 패터닝한다. 그 결과, 상기 워드라인 영역(WR)에는 복수개의 평행한 워드 라인들(78w)이 형성되고, 상기 선택 게이트 영역(SR)에는 상기 워드라인들(78w)과 평행한 선택 게이트 라인들(78s)가 형성된다. 상기 고전압 영역(c)는 고전압게이트 전극(78h)이 형성되고, 상기 저전압영역(d)에는 저전압게이트 전극(78l)이 형성된다. 상기 고전압게이트 전극(78h)과 상기 제2 활성영역(60) 사이에 패터닝된 제1 산화막(52), 패터닝된 제2 산화막(86a)이 적층된 고전압 게이트 절연막(74h)이 개재되고, 상기 저전압게이트 전극(78h)과 상기 제3 활성영역(62) 사이에는 패터닝된 제2 산화막으로 형성된 저전압 게이트 절연막(74l)이 개재된다.
도 37 내지 도 41은 본 발명의 제5 실시예에 따른 비휘발성 메모리 소자 및 그 제조방법을 설명하기 위한 단면도들이다.
도 37을 참조하면, 본 발명의 제5 실시예는 반도체 기판(50) 상에 셀영역(b), 고전압 영역(c) 및 저전압 영역(d)을 정의하고, 상기 셀 영역(b)의 상기 워드라인 영역(WR)에 패드 산화막(53a) 및 패드 질화막(53b)이 적층된 패드 절연막(53)을 형성한다. 상기 고전압영역(c)에 제1 산화막(52)을 형성하고, 상기 선택 게이트 영역(SR) 및 상기 저전압영역(d)에 제2 산화막(54)을 형성한다.
계속해서, 도 37을 참조하면, 상기 제1 산화막(52), 상기 제2 산화막(54) 및 상기 패드 절연막(53)이 형성된 반도체 기판 상에 제1 도전막(94) 및 하드마스크막(95)을 형성한다. 상기 제1 도전막(94)은 폴리실리콘으로 형성할 수있고, 상기 하드마스크막(95)은 실리콘질화막으로 형성할 수 있다.
도 38를 참조하면, 상기 반도체 기판(50)에 트렌치 소자분리막들(56)을 형성하고, 상기 하드마스크막(95)을 제거한다. 상기 소자분리막들(56)은 통상의 자기정렬 얕은 트렌치 격리기술(self aligned shallow trench isolation technology)를 사용하여 형성할 수 있다. 상기 소자분리막들(56)은 상기 셀영역(b)에 제1 활성영역(58)을 한정하고, 상기 고전압영역(c)에 제2 활성영역(60)을 한정하고, 상기 저전압영역(d)에 제3 활성영역(62)을 한정한다. 본 발명의 제5 실시예에서, 상기 각 활성영역들(58, 60, 62) 상에는 제1 도전막 패턴(94a)이 형성된다. 상기 제1 도전막 패턴(94a)은 상기 소자분리막들(56) 사이에 위치하고, 그 측벽은 상기 소자분리막의 측벽과 접한다.
도 39를 참조하면, 상기 워드라인 영역(WR)의 상기 제1 도전막 패턴(94a) 및 상기 패드 절연막(53)을 제거한다. 상기 패드 절연막(53)이 제거되어 상기 제1 활성영역(58)이 노출된 반도체 기판의 전면에 하부 산화막(64), 전하트랩층(66) 및 상부 산화막(68)을 차례로 적층하고, 상기 상부 산화막(68) 상에 제2 도전막(96)을 형성한다. 상기 제2 도전막(96)은 폴리실리콘으로 형성할 수 있다.
도 40을 참조하면, 상기 선택 게이트 영역(SR), 상기 고전압영역(c) 및 상기 저전압영역(d)의 상기 제2 도전막(96), 상기 상부 산화막(68), 상기 전하트랩층(66) 및 상기 하부 산화막(64)을 제거하여 상기 제1 도전막 패턴(94a)과 소자분리막들(56)을 노출시킨다. 상기 선택 게이트 영역(SR), 상기 고전압영역(c) 및 상기 저전압영역(d)의 상기 제1 도전막 패턴(94a)과 상기 소자분리막들(56)이노출된 반도체 기판의 전면에 제3 도전막(98) 및 저저항막(100)을 형성한다. 상기 제3 도전막(98)은 폴리실리콘으로 형성하는 것이 바람직하고, 상기 저저항막(100)은 텅스텐, 텅스텐실리사이드, 티타늄실리사이드, 코발트실리사이드 중 선택된 하나로 형성할 수 있다.
도 41을 참조하면, 상기 워드라인 영역(WR)에서 상기 저저항막(100), 상기 제3 도전막(98) 및 상기 제2 도전막(96)을 패터닝하여 복수개의 평행한 워드 라인들을 형성하고, 상기 선택 게이트 영역(SR)에서 상기 저저항막(100), 상기 제3 도전막(98) 및 상기 제1 도전막 패턴(94a)을 패터닝하여 상기 워드 라인들과 평행한 선택 게이트 라인들을 형성한다. 상기 고전압영역(c) 및 상기 저전압영역(d)에서 상기 저저항막(100), 상기 제3 도전막(98) 및 상기 제1 도전막 패턴(94a)을 패터닝하여 상기 고전압영역(c)에 고전압게이트 전극(78h)을 형성하고, 상기 저전압영역(d)에 저전압게이트 전극(78l)을 형성한다. 상기 게이트 라인들(78w)은 제2 도전막 패턴(96a), 제3 도전막 패턴(98a) 및 저저항 패턴(100a)의 3중층이고, 상기 고전압게이트 전극(78h) 및 상기 저전압게이트 전극(78l)은 패터닝된 제1 도전막 패턴(94b), 제3 도전막 패턴(98a) 및 저저항 패턴(100a)의 3중층이다. 또한, 상기 고전압게이트 전극(78h)과 상기 제2 활성영역(60) 사이에 제1 산화막으로 형성된 고전압게이트 절연막(74h)이 개재되고, 상기 저전압게이트 전극(78l)과 상기 제3 활성영역(62) 사이에 제2 산화막으로 형성된 저전압게이트 절연막(74l)이 개재된다.
본 발명의 실시예들에서, 상기 하부 산화막(64)은 실리콘산화막, 실리콘산화질화막(silicon oxynitride) 및 금속산화막(metallic oxide) 중 선택되어진 하나로 형성할 수 있다. 상기 전하트랩층(66)은 실리콘질화막 및 실리콘산화질화막 중 선택된 하나로 형성할 수 있다. 바람직하게는 상기 전하트랩층(66)은 상기 하부 산화막과 식각선택비를 가지는 물질을 사용하여 형성할 수 있다. 상기 상부 산화막(68)은 상기 하부 산화막(64)과 마찬가지 실리콘산화막, 실리콘산화질화막(silicon oxynitride) 및 절연성 금속산화막(metallic oxide) 중 선택되어진 하나로 형성할 수 있다. 바람직하게는 상기 상부 산화막(68)은 절연성 금속산화막으로써, 예컨대 알루미늄산화막으로 형성할 수 있다. 또한, 본 발명의 실시예들에 따른 비휘발성 메모리 소자에서, 상기 전하저장절연막(74c)은 셀영역의 전면에 덮이거나, 상기 게이트 라인들 사이의 상기 전하저장절연막(74c)을 제거하여 상기 전하저장절연막(74c)은 상기 게이트 라인들 하부에만 형성될 수도 있다. 더 나아가서, 상기 고전압게이트 절연막(74h) 및 상기 저전압게이트 절연막(74l)은 게이트 전극의 하부에만 형성되거나, 게이트 전극 양측의 활성영역 상부에도 형성될 수 있다.
상술한 것과 같이 본 발명에 따르면, 다층의 절연막으로 이루어진 전하저장절연막이 활성영역 상에만 형성되지 않고, 셀영역의 전면에 형성되거나, 게이트 패턴들을 따라 활성영역들 및 소자분리막들의 상부를 가로지른다. 또한, 상기 전하저장절연막을 상기 소자분리막들을 형성한 이후에 형성하기 때문에 상기 전하저장절연막에 가해지는 스트레스를 현저히 줄일 수 있다.
더 나아가서, 상기 전하저장절연막의 최상층을 절연성 금속산화막으로 형성함으로써, 상기 금속산화막을 식각저지막으로 사용하여 층간절연막을 패터닝함으로써, 콘택홀을 형성하거나 그루브를 형성하는 동안 반도체 기판의 손상을 방지할 수 있다.
Claims (21)
- 반도체 기판에 정의된 셀영역;상기 셀 영역에 형성되어 활성영역들을 한정하는 복수개의 평행한 트렌치 소자분리막들;상기 활성영역들 및 상기 소자분리막들 상에 콘포말하게 형성된 전하저장절연막;상기 전하저장절연막 상에 형성되되, 상기 활성영역들의 상부를 가로지르는 복수개의 평행한 워드 라인들;및상기 워드 라인들 사이에 배치되되, 상기 전하저장절연막을 관통하여 상기 활성영역에 전기적으로 접속된 도전성 패턴들을 포함하는 비휘발성 메모리 소자.
- 제1 항에 있어서,상기 소자분리막의 상부면은 상기 활성영역 표면보다 높은 레벨에 위치하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제1 항에 있어서,상기 워드라인들이 상기 소자분리막 상에 형성된 상기 전하저장절연막 상부로 신장된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제1 항에 있어서,상기 전하저장절연막은 차례로 적층된 하부산화막, 전하트랩층 및 상부산화막을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제4 항에 있어서,상기 상부산화막은 절연성 금속산화막인 것을 특징으로 하는 비휘발성 메모리 소자.
- 셀영역, 고전압영역 및 저전압영역이 구비된 반도체 기판에 형성되어 상기 셀영역에 복수개의 평행한 제1 활성영역들, 상기 고전압영역에 제2 활성영역들, 상기 저전압영역에 제3 활성영역들을 한정하는 트렌치 소자분리막들;상기 제1 활성영역들 및 상기 소자분리막들 상에 콘포말하게 형성된 전하저장절연막;상기 전하저장절연막 상에 형성되되, 상기 소자분리막들의 상부를 가로지르는 복수개의 평행한 게이트 라인들;상기 제 2 활성영역의 상부 및 상기 제3 활성영역의 상부를 각각 가로지르는 고전압 게이트 패턴 및 저전압 게이트 패턴;상기 고전압 게이트 패턴 및 상기 제2 활성영역 사이와, 상기 저전압 게이트 패턴 및 상기 제3 활성영역 사이에 각각 개재된 고전압 게이트 절연막 및 저전압 게이트 절연막을 포함하는 비휘발성 메모리 소자.
- 제6 항에 있어서,상기 소자분리막의 상부면은 상기 활성영역 표면보다 높은 레벨에 위치하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제6 항에 있어서,상기 전하저장절연막은 차례로 적층된 하부산화막, 전하트랩층 및 상부산화막을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제8 항에 있어서,상기 상부산화막은 절연성 금속산화막인 것을 특징으로 하는 비휘발성 메모리 소자.
- 제8 항에 있어서,상기 고전압 게이트 절연막은 차례로 적층된 제1 산화막 및 상기 하부산화막을 포함하고,상기 저전압 게이트 절연막은 차례로 적층된 제2 산화막 및 상기 하부산화막을 포함하되,상기 제1 산화막은 상기 제2 산화막보다 두꺼운 것을 특징으로 하는 비휘발성 메모리 소자.
- 제10 항에 있어서,상기 셀 영역은 워드라인 영역과, 상기 워드라인 영역 양측에 정의된 선택 게이트 영역을 포함하고,상기 게이트 라인들은 상기 워드라인 영역에 배치된 복수개의 워드라인들 및 상기 워드라인 영역 양측의 상기 선택 게이트 영역들에 각각 배치된 접지 선택 게이트 라인 및 스트링 선택 게이트 라인을 포함하되,상기 선택 게이트 영역의 상기 접지 선택 게이트 라인 및 상기 스트링 선택 게이트 라인 하부의 상기 전하저장절연막과 상기 제1 활성영역 사이에 상기 제2 산화막이 더 개재된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제8 항에 있어서,상기 고전압 게이트 절연막은 차례로 적층된 제1 산화막, 상기 하부산화막 및 제2 산화막을 포함하고,상기 저전압 게이트 절연막은 차례로 적층된 상기 하부산화막 및 상기 제2 산화막을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제12 항에 있어서,상기 셀 영역은 워드라인 영역과, 상기 워드라인 영역 양측에 정의된 선택 게이트 영역을 포함하고,상기 게이트 라인들은 상기 워드라인 영역에 배치된 복수개의 워드라인들 및 상기 워드라인 영역 양측의 상기 선택 게이트 영역들에 각각 배치된 접지 선택 게이트 라인 및 스트링 선택 게이트 라인을 포함하되,상기 전하 저장 절연막은 상기 워드라인 영역에 형성되고,상기 선택 게이트 영역의 상기 스트링 선택 게이트 라인 및 상기 제1 활성영역들 사이와, 상기 접지 선택 게이트 라인 및 상기 제1 활성영역들 사이에 상기 하부산화막 및 상기 제2 산화막이 개재된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제12 항에 있어서,상기 고전압 게이트 절연막 및 상기 저전압 게이트 절연막은 상기 제2 산화막 상에 상기 상부산화막을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제8 항에 있어서,상기 고전압 게이트 산화막은 차례로 적층된 제1 산화막 및 제2 산화막을 포함하고,상기 저전압 게이트 산화막은 상기 제2 산화막인 것을 특징으로 하는 비휘발성 메모리 소자.
- 제15 항에 있어서,상기 셀 영역은 워드라인 영역과, 상기 워드라인 영역 양측에 정의된 선택 게이트 영역을 포함하고,상기 게이트 라인들은 상기 워드라인 영역에 배치된 복수개의 워드라인들 및 상기 워드라인 영역 양측의 상기 선택 게이트 영역들에 각각 배치된 접지 선택 게이트 라인 및 스트링 선택 게이트 라인을 포함하되,상기 선택 게이트 영역의 상기 전하저장절연막과 상기 제1 활성영역들 사이에 상기 제2 산화막이 더 개재된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제15 항에 있어서,상기 각 게이트 라인은 제2 도전막 및 제3 도전막이 적층되어 형성되고,상기 고전압 게이트 전극 및 상기 저전압 게이트 전극은 제1 도전막 및 상기 제3 도전막이 적층되어 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
- 셀영역, 고전압영역 및 저전압영역이 구비된 반도체 기판에 형성되어 상기 셀영역에 복수개의 평행한 제1 활성영역들, 상기 고전압영역에 제2 활성영역들, 상기 저전압영역에 제3 활성영역들을 한정하는 트렌치 소자분리막들;상기 제1 활성영역들 및 상기 소자분리막들 상에 콘포말하게 형성되며 차례로 적층된 하부산화막, 전하트랩층 및 상부산화막을 포함하는 전하저장절연막;상기 전하저장절연막 상에 형성되되, 상기 소자분리막들의 상부를 가로지르는 복수개의 평행한 게이트 라인들;상기 셀 영역은 워드라인 영역과, 상기 워드라인 영역 양측에 정의된 선택 게이트 영역을 포함하고,상기 게이트 라인들은 상기 워드라인 영역에 배치된 복수개의 워드라인들 및 상기 워드라인 영역 양측의 상기 선택 게이트 영역들에 각각 배치된 접지 선택 게이트 라인 및 스트링 선택 게이트 라인을 포함하되,상기 워드라인 하부에 형성된 상기 전하저장절연막의 상기 하부 산화막의 두께는 상기 접지 선택 게이트 라인 및 스트링 선택 게이트 라인 하부에 형성된 상기 전하저장절연막의 상기 하부산화막의 두께보다 얇은 것을 특징으로 하고 ;상기 제 2 활성영역의 상부 및 상기 제3 활성영역의 상부를 각각 가로지르는 고전압 게이트 패턴 및 저전압 게이트 패턴;및상기 고전압 게이트 패턴 및 상기 제2 활성영역 사이와, 상기 저전압 게이트 패턴 및 상기 제3 활성영역 사이에 각각 개재된 고전압 게이트 절연막 및 저전압 게이트 절연막을 포함하는 비휘발성 메모리 소자.
- 셀영역이 정의된 반도체 기판에 패드절연막(pad insulating layer) 및 하드마스크막(hard mask layer)을 형성하는 단계;상기 하드마스크막, 상기 패드절연막 및 상기 반도체 기판을 패터닝하여 상기 셀영역에 복수개의 평행한 트렌치들을 형성하는 단계;상기 셀 영역의 전면에 상기 트렌치들을 채우는 트렌치 절연막을 형성하는 단계;화학적기계적연마공정을 사용하여 상기 트렌치 절연막을 연마하여 상기 하드마스크막을 노출시킴과 동시에, 상기 트렌치들을 채우고 복수개의 평행한 활성영역들을 한정하는 소자분리막들을 형성하는 단계;상기 하드마스크막 및 상기 패드 절연막을 제거하는 단계;상기 활성영역들 및 상기 소자분리막들 상에 전하저장절연막을 콘포말하게 형성하는 단계;상기 전하저장절연막 상에 상기 소자분리막들의 상부를 가로지르는 복수개의 평행한 게이트 라인들을 형성하는 단계;소정의 상기 게이트 라인들 사이에 상기 전하저장절연막을 관통하여 상기 활성영역에 전기적으로 접속된 도전성 패턴들을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법.
- 제19 항에 있어서,상기 전하저장절연막은 하부산화막, 전하트랩층 및 상부산화막을 차례로 적층하여 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제20 항에 있어서,상기 상부산화막은 절연성 금속산화막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0001566A KR100504691B1 (ko) | 2003-01-10 | 2003-01-10 | 전하저장절연막을 가지는 비휘발성 메모리 소자 및 그제조방법 |
| US10/712,426 US6995424B2 (en) | 2003-01-10 | 2003-11-13 | Non-volatile memory devices with charge storage insulators |
| JP2004006031A JP2004221589A (ja) | 2003-01-10 | 2004-01-13 | 電荷貯蔵絶縁膜を有する不揮発性メモリ素子及びその製造方法 |
| US11/272,638 US7495284B2 (en) | 2003-01-10 | 2005-11-14 | Non-volatile memory devices with charge storage insulators and methods of fabricating such devices |
| US11/428,884 US7648881B2 (en) | 2003-01-10 | 2006-07-06 | Non-volatile memory devices with charge storage insulators and methods of fabricating such devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0001566A KR100504691B1 (ko) | 2003-01-10 | 2003-01-10 | 전하저장절연막을 가지는 비휘발성 메모리 소자 및 그제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040064339A true KR20040064339A (ko) | 2004-07-19 |
| KR100504691B1 KR100504691B1 (ko) | 2005-08-03 |
Family
ID=36385348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2003-0001566A KR100504691B1 (ko) | 2003-01-10 | 2003-01-10 | 전하저장절연막을 가지는 비휘발성 메모리 소자 및 그제조방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6995424B2 (ko) |
| JP (1) | JP2004221589A (ko) |
| KR (1) | KR100504691B1 (ko) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100710806B1 (ko) * | 2006-05-02 | 2007-04-23 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 형성 방법 |
| KR100744586B1 (ko) * | 2000-11-17 | 2007-08-01 | 후지쯔 가부시끼가이샤 | 비휘발성 반도체 메모리 장치 및 그 제조 방법 |
| KR100833427B1 (ko) * | 2005-06-30 | 2008-05-29 | 주식회사 하이닉스반도체 | 데이터 보존 특성을 향상시킬 수 있는 플래시 메모리 소자 |
| US7470948B2 (en) | 2006-03-07 | 2008-12-30 | Samsung Electronics Co., Ltd. | Memory cell array structures in NAND flash memory devices |
| WO2010013886A2 (ko) * | 2008-07-28 | 2010-02-04 | 경북대학교 산학협력단 | 고집적 플래시 메모리 셀 소자, 셀 스트링 및 그 제조 방법 |
| KR20140009711A (ko) * | 2012-07-12 | 2014-01-23 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| KR200485762Y1 (ko) | 2016-11-24 | 2018-02-20 | 민병규 | 안전 난간 |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6972226B2 (en) * | 2004-03-31 | 2005-12-06 | Infineon Technologies Ag | Charge-trapping memory cell array and method for production |
| US20060007732A1 (en) * | 2004-07-06 | 2006-01-12 | Macronix International Co., Ltd. | Charge trapping non-volatile memory and method for operating same |
| US7387932B2 (en) * | 2004-07-06 | 2008-06-17 | Macronix International Co., Ltd. | Method for manufacturing a multiple-gate charge trapping non-volatile memory |
| US7473589B2 (en) * | 2005-12-09 | 2009-01-06 | Macronix International Co., Ltd. | Stacked thin film transistor, non-volatile memory devices and methods for fabricating the same |
| US8482052B2 (en) | 2005-01-03 | 2013-07-09 | Macronix International Co., Ltd. | Silicon on insulator and thin film transistor bandgap engineered split gate memory |
| US7315474B2 (en) * | 2005-01-03 | 2008-01-01 | Macronix International Co., Ltd | Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays |
| KR100610421B1 (ko) * | 2005-03-25 | 2006-08-08 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| US7538000B2 (en) * | 2005-07-28 | 2009-05-26 | Freescale Semiconductor, Inc. | Method of forming double gate transistors having varying gate dielectric thicknesses |
| US7763927B2 (en) | 2005-12-15 | 2010-07-27 | Macronix International Co., Ltd. | Non-volatile memory device having a nitride-oxide dielectric layer |
| KR100655435B1 (ko) * | 2005-08-04 | 2006-12-08 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 제조 방법 |
| KR100717280B1 (ko) * | 2005-08-22 | 2007-05-15 | 삼성전자주식회사 | 반도체 기억 장치의 셀 어레이 및 그 형성 방법 |
| KR100660551B1 (ko) * | 2005-09-22 | 2006-12-22 | 삼성전자주식회사 | 불휘발성 메모리 소자 및 그 제조 방법 |
| KR100673016B1 (ko) * | 2005-12-06 | 2007-01-24 | 삼성전자주식회사 | 반도체 소자 및 그 형성 방법 |
| US7907450B2 (en) * | 2006-05-08 | 2011-03-15 | Macronix International Co., Ltd. | Methods and apparatus for implementing bit-by-bit erase of a flash memory device |
| KR100733055B1 (ko) * | 2006-07-10 | 2007-06-28 | 삼성전자주식회사 | 전하 트랩형 비휘발성 메모리 장치 및 그 제조 방법 |
| US7811890B2 (en) * | 2006-10-11 | 2010-10-12 | Macronix International Co., Ltd. | Vertical channel transistor structure and manufacturing method thereof |
| US8772858B2 (en) * | 2006-10-11 | 2014-07-08 | Macronix International Co., Ltd. | Vertical channel memory and manufacturing method thereof and operating method using the same |
| US8642441B1 (en) * | 2006-12-15 | 2014-02-04 | Spansion Llc | Self-aligned STI with single poly for manufacturing a flash memory device |
| KR20080057790A (ko) * | 2006-12-21 | 2008-06-25 | 동부일렉트로닉스 주식회사 | 플래시 메모리 및 그 제조 방법 |
| US7737488B2 (en) * | 2007-08-09 | 2010-06-15 | Macronix International Co., Ltd. | Blocking dielectric engineered charge trapping memory cell with high speed erase |
| KR101489885B1 (ko) * | 2007-11-21 | 2015-02-06 | 삼성전자주식회사 | 개선된 신뢰성을 갖는 트랩형 비휘발성 메모리 장치 및 그동작 방법 |
| KR101426845B1 (ko) * | 2007-12-05 | 2014-08-14 | 삼성전자주식회사 | 공통 소스를 포함하는 비휘발성 기억 소자 |
| JP2009206355A (ja) * | 2008-02-28 | 2009-09-10 | Toshiba Corp | 不揮発性半導体メモリ及び不揮発性半導体メモリの製造方法 |
| JP2009218494A (ja) * | 2008-03-12 | 2009-09-24 | Toshiba Corp | 不揮発性半導体メモリ |
| JP5295606B2 (ja) * | 2008-03-28 | 2013-09-18 | 株式会社東芝 | Ｎａｎｄ型不揮発性半導体メモリ装置 |
| JP2009267254A (ja) * | 2008-04-28 | 2009-11-12 | Toshiba Corp | チャージトラップ型不揮発性半導体記憶装置およびその製造方法 |
| US7915667B2 (en) * | 2008-06-11 | 2011-03-29 | Qimonda Ag | Integrated circuits having a contact region and methods for manufacturing the same |
| JP2010199194A (ja) * | 2009-02-24 | 2010-09-09 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| JP2010219099A (ja) * | 2009-03-13 | 2010-09-30 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| JP2011029576A (ja) | 2009-06-23 | 2011-02-10 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| US20110221006A1 (en) * | 2010-03-11 | 2011-09-15 | Spansion Llc | Nand array source/drain doping scheme |
| US8441063B2 (en) * | 2010-12-30 | 2013-05-14 | Spansion Llc | Memory with extended charge trapping layer |
| US9240405B2 (en) | 2011-04-19 | 2016-01-19 | Macronix International Co., Ltd. | Memory with off-chip controller |
| JP5583238B2 (ja) * | 2013-04-26 | 2014-09-03 | 株式会社東芝 | Ｎａｎｄ型不揮発性半導体メモリ装置およびその製造方法 |
| JP6178129B2 (ja) * | 2013-06-18 | 2017-08-09 | 株式会社フローディア | 半導体装置の製造方法 |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5188976A (en) * | 1990-07-13 | 1993-02-23 | Hitachi, Ltd. | Manufacturing method of non-volatile semiconductor memory device |
| JP3399186B2 (ja) * | 1995-10-13 | 2003-04-21 | ソニー株式会社 | 不揮発性半導体記憶装置の製造方法 |
| AU735045B2 (en) * | 1997-10-30 | 2001-06-28 | Texas Instruments Incorporated | A process flow to integrate high and low voltage peripheral transistors with a floating gate array |
| JP2002026153A (ja) * | 2000-07-10 | 2002-01-25 | Toshiba Corp | 半導体メモリ |
| JP2001085547A (ja) * | 1999-09-17 | 2001-03-30 | Sony Corp | 不揮発性半導体記憶装置及びその読み出し方法 |
| JP4078014B2 (ja) * | 2000-05-26 | 2008-04-23 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置及びその製造方法 |
| IT1318145B1 (it) * | 2000-07-11 | 2003-07-23 | St Microelectronics Srl | Processo per fabbricare una cella di memoria non-volatile con unaregione di gate flottante autoallineata all'isolamento e con un alto |
| KR100357692B1 (ko) * | 2000-10-27 | 2002-10-25 | 삼성전자 주식회사 | 비휘발성 메모리소자 및 그 제조방법 |
| JP4051175B2 (ja) * | 2000-11-17 | 2008-02-20 | スパンション エルエルシー | 不揮発性半導体メモリ装置および製造方法 |
| JP3966707B2 (ja) * | 2001-02-06 | 2007-08-29 | 株式会社東芝 | 半導体装置及びその製造方法 |
| KR100375235B1 (ko) * | 2001-03-17 | 2003-03-08 | 삼성전자주식회사 | 에스.오.엔.오.에스 플래시 기억소자 및 그 형성 방법 |
| JP2002280465A (ja) * | 2001-03-19 | 2002-09-27 | Sony Corp | 不揮発性半導体記憶装置およびその製造方法 |
| KR100816745B1 (ko) * | 2001-06-12 | 2008-03-25 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조방법 |
| KR100395755B1 (ko) * | 2001-06-28 | 2003-08-21 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조방법 |
| US6440798B1 (en) * | 2001-07-26 | 2002-08-27 | Macronix International Co. Ltd. | Method of forming a mixed-signal circuit embedded NROM memory and MROM memory |
| KR100399350B1 (ko) * | 2001-08-09 | 2003-09-26 | 삼성전자주식회사 | 부유 트랩형 소자를 가지는 비휘발성 반도체 메모리 장치및 그 제조방법 |
| US7012297B2 (en) * | 2001-08-30 | 2006-03-14 | Micron Technology, Inc. | Scalable flash/NV structures and devices with extended endurance |
| US6682977B2 (en) * | 2002-02-11 | 2004-01-27 | Winbond Electronics Corporation | Method for fabricating a gate structure of a flash memory |
| JP2004039866A (ja) * | 2002-07-03 | 2004-02-05 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2004047889A (ja) * | 2002-07-15 | 2004-02-12 | Sony Corp | 不揮発性半導体メモリ装置およびその製造方法 |
-
2003
- 2003-01-10 KR KR10-2003-0001566A patent/KR100504691B1/ko active IP Right Grant
- 2003-11-13 US US10/712,426 patent/US6995424B2/en not_active Expired - Lifetime
-
2004
- 2004-01-13 JP JP2004006031A patent/JP2004221589A/ja active Pending
-
2005
- 2005-11-14 US US11/272,638 patent/US7495284B2/en active Active
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100744586B1 (ko) * | 2000-11-17 | 2007-08-01 | 후지쯔 가부시끼가이샤 | 비휘발성 반도체 메모리 장치 및 그 제조 방법 |
| KR100833427B1 (ko) * | 2005-06-30 | 2008-05-29 | 주식회사 하이닉스반도체 | 데이터 보존 특성을 향상시킬 수 있는 플래시 메모리 소자 |
| US7470948B2 (en) | 2006-03-07 | 2008-12-30 | Samsung Electronics Co., Ltd. | Memory cell array structures in NAND flash memory devices |
| KR100710806B1 (ko) * | 2006-05-02 | 2007-04-23 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 형성 방법 |
| WO2010013886A2 (ko) * | 2008-07-28 | 2010-02-04 | 경북대학교 산학협력단 | 고집적 플래시 메모리 셀 소자, 셀 스트링 및 그 제조 방법 |
| WO2010013886A3 (ko) * | 2008-07-28 | 2010-03-25 | 경북대학교 산학협력단 | 고집적 플래시 메모리 셀 소자, 셀 스트링 및 그 제조 방법 |
| US8779501B2 (en) | 2008-07-28 | 2014-07-15 | Snu R&Db Foundation | Diode-based flash memory device cell string and fabricating method therefor |
| KR20140009711A (ko) * | 2012-07-12 | 2014-01-23 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| KR200485762Y1 (ko) | 2016-11-24 | 2018-02-20 | 민병규 | 안전 난간 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004221589A (ja) | 2004-08-05 |
| US20060102952A1 (en) | 2006-05-18 |
| US7495284B2 (en) | 2009-02-24 |
| KR100504691B1 (ko) | 2005-08-03 |
| US20040135194A1 (en) | 2004-07-15 |
| US6995424B2 (en) | 2006-02-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100504691B1 (ko) | 전하저장절연막을 가지는 비휘발성 메모리 소자 및 그제조방법 | |
| US6376876B1 (en) | NAND-type flash memory devices and methods of fabricating the same | |
| JP3917063B2 (ja) | 半導体装置及びその製造方法 | |
| US6380032B1 (en) | Flash memory device and method of making same | |
| US7384843B2 (en) | Method of fabricating flash memory device including control gate extensions | |
| US7339242B2 (en) | NAND-type flash memory devices and fabrication methods thereof | |
| US6936885B2 (en) | NAND-type flash memory devices and methods of fabricating the same | |
| JP4068286B2 (ja) | 半導体装置の製造方法 | |
| KR20020067776A (ko) | 비트라인 콘택패드를 갖는 불휘발성 메모리 장치 및 그제조방법 | |
| US7473600B2 (en) | Nonvolatile memory device and method of forming the same | |
| KR100660543B1 (ko) | 낸드형 플래시 메모리 장치 및 그 제조 방법 | |
| US7320934B2 (en) | Method of forming a contact in a flash memory device | |
| KR100725171B1 (ko) | 마스크 롬을 구비하는 반도체 장치 및 그 제조 방법 | |
| JP4459588B2 (ja) | 半導体素子及びその形成方法 | |
| JP2007103652A (ja) | 半導体装置およびその製造方法 | |
| JP2009289813A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP2011066052A (ja) | 半導体装置の製造方法および半導体装置 | |
| US6573139B2 (en) | Method of fabricating cell of flash memory device | |
| KR100669347B1 (ko) | 반도체 소자 및 그 형성 방법 | |
| JP2010021496A (ja) | 半導体装置、及びその製造方法 | |
| JP4818578B2 (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| US20070196983A1 (en) | Method of manufacturing non-volatile memory device | |
| JP2004356428A (ja) | 不揮発性半導体記憶装置、及び、その製造方法 | |
| JP7431286B2 (ja) | 電気的に消去可能なプログラム化読み出し専用メモリセル（ｅｅｐｒｏｍ）セルおよびその形成方法 | |
| JP2010129740A (ja) | 不揮発性半導体記憶装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130701 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20140630 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20150630 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20160630 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20170630 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20180629 Year of fee payment: 14 |