KR100655435B1 - 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents
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Abstract
비휘발성 메모리 장치 및 그 제조 방법을 제공한다. 이 장치는 반도체기판의 제 1 및 제 2 영역에 형성되어 각각 제 1 및 제 2 활성 영역을 한정하는 제 1 및 제 2 소자분리막 패턴들, 제 1 및 제 2 활성 영역들의 상부에 각각 배치되는 제 1 및 제 2 하부 도전 패턴들, 제 1 및 제 2 하부 도전 패턴들과 반도체기판 사이에 형성되는 게이트 절연막, 제 1 및 제 2 하부 도전 패턴들의 상부에서 각각 제 1 및 제 2 활성 영역들을 가로지르는 제 1 및 제 2 상부 도전 패턴, 그리고 제 1 하부 도전 패턴과 제 1 상부 도전 패턴 사이에 개재되는 게이트 층간절연막 패턴을 포함한다. 이때, 제 1 하부 도전 패턴은 바닥부 및 상기 바닥부로부터 연장되면서 상기 바닥부보다 좁은 폭을 갖는 적어도 한 개의 연장부를 구비하되, 제 2 하부 도전 패턴은 제 1 하부 도전 패턴의 바닥부보다 두껍다.
Description
도 1은 종래 기술에 따른 플래시 메모리의 셀 어레이 일부를 보여주는 공정 단면도이다.
도 2는 종래 기술에 따라 형성된 플래시 메모리의 서로 다른 부분들을 보여주는 주사현미경 사진들이다.
도 3a 내지 도 3j는 본 발명의 제 1 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 4는 본 발명의 제 1 실시예의 변형된 방법을 설명하기 위한 공정 단면도이다.
도 5a 내지 도 5c는 본 발명의 제 1 실시예의 또다른 변형된 방법을 설명하기 위한 공정 단면도들이다.
도 6a 내지 도 6c는 본 발명의 제 2 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 7은 본 발명의 제 2 실시예의 변형된 방법을 설명하기 위한 공정 단면도이다.
도 8a 내지 도 8e는 본 발명의 제 3 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 9a 및 도 9b는 본 발명의 제 4 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 10a 및 도 10b는 본 발명의 제 4 실시예의 변형된 방법을 설명하기 위한 공정 단면도들이다.
도 11a 및 도 11b는 본 발명에 따른 비휘발성 메모리 장치의 일 영역을 설명하기 위한 사시도들이다.
도 12는 본 발명에 따른 비휘발성 메모리 장치의 다른 영역을 설명하기 위한 사시도이다.
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 구체적으로는 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
메모리 반도체 장치는 저장된 정보를 유지하기 위해 전원 공급이 필요한가에 따라 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분된다. 디램 및 에스램 등과 같은 휘발성 메모리 장치는 빠른 동작 속도를 갖지만, 정보를 유지하기 위해 전원 공급이 필요하다는 제한을 갖는다. 이에 비해, 플래시 메모리와 같은 비휘발성 메모리 장치는 그러한 제한이 없기 때문에, 최근의 수요가 급격하게 증가하고 있는 휴대용 전자 장치에 널리 사용되고 있다.
한편, 반도체 장치의 가격을 줄이기 위해서는 그 집적도를 향상시키는 것이 필요하지만, 집적도의 향상은 반도체 장치의 제조 과정에서 다양한 기술적 어려움들을 유발한다. 특히, 집적도의 향상은 인접하는 워드라인들 사이의 간격 감소를 수반하는데, 이러한 워드라인들 사이의 간격 감소는 비휘발성 메모리의 구조 및 특성을 개선하기 어렵게 만든다. 예를 들어, 제어 및 부유 게이트 전극들을 갖는 비휘발성 메모리 장치는 빠르고 유효한 동작을 위해 충분히 큰 커플링 비율(coupling ratio)을 가져야 하지만, 상기 워드라인들 사이의 간격 감소는 이러한 커플링 비율의 확보를 어렵게 만든다.
보다 구체적으로 설명하면, 상기 커플링 비율은 상기 제어 게이트 전극에 인가되는 전압이 부유 게이트 전극에 전달되는 효율을 나타내는 것으로, 부유 및 제어 게이트 전극들 사이의 간격, 이들 사이에 개재 되는 절연막의 유전 상수 및 이들 사이의 대향 면적에 의해 결정된다. 상기 커플링 비율의 증대를 위해서는 상기 전극들 사이의 간격을 줄이거나 상기 절연막의 유전 상수를 증가시키는 것이 필요하지만, 이러한 방향의 접근들은 상술한 것처럼 고집적화에 따른 기술적 한계에 직면하고 있다. 이에 따라, 현재의 기술 수준에서 커플링 비율을 증대시키는 가장 유력한 방법은 전극들 사이의 대향 면적을 증가시키는 것이다. 하지만, 종래 기술에 따르면, 대향 면적의 증가는 통상적으로 인접하는 워드라인들 사이의 전기적 간섭을 증대시키는 또 다른 문제를 유발할 수 있다.
도 1은 종래 기술에 따른 플래시 메모리의 셀 어레이 일부를 보여주는 공정 단면도이다. 도 1을 참조하면, 반도체 기판(10)의 소정영역에 활성영역(12)을 한정 하는 소자분리막 패턴 (20)이 배치된다. 상기 활성영역(12) 상에는 부유 게이트 전극(30)이 배치되고, 상기 부유 게이트 전극(30)과 상기 활성영역(12) 사이에는 게이트 절연막(25)이 개재된다. 상기 부유 게이트 전극(30) 상에는 상기 활성영역(12) 및 상기 소자분리막 패턴(20)을 가로지르는 제어 게이트 전극(50)이 배치된다. 상기 제어 게이트 전극(50)은 복수개의 메모리 셀들로 구성되는 셀 어레이 내에서 특정 셀을 선택하기 위한 워드 라인으로 사용된다. 상기 제어 게이트 전극(50)과 상기 부유 게이트 전극(30) 사이에는 게이트 층간절연막(40)이 개재된다.
통상적인 종래 기술들에 따르면, 상기 부유 게이트 전극(30)은 도시한 것처럼 상부면 및 양쪽 측면에서 상기 게이트 층간절연막(40)과 접촉하며, 상술한 커플링 비율은 이 접촉면의 면적에 비례한다. 이때, 고집적화를 위해서는 상기 부유 게이트 전극(30)의 폭(ℓ) 및 이들 사이의 간격(d)을 감소시켜야 하기 때문에, 상기 대향 면적의 증가(즉, 커플링 비율의 증대)는 상기 부유 게이트 전극(30)의 높이(h)를 증가시키는 방법을 통해서만 가능하다. 이러한 부유 게이트 전극(30)의 높이 증가는 인접하는 워드라인에 대한 대향 면적의 증가를 수반하기 때문에, 상술한 것처럼 전기적 간섭을 증대시키는 문제를 유발한다. 이러한 전기적 간섭이 반복될 경우, 소정의 셀에 저장된 정보가 변경될 수 있다.
이러한 전기적 간섭을 줄이기 위해, 최근, 부유 게이트 전극의 단면 모양을 변화시키는 기술들이 최근 제안되고 있다. 예를 들면, 'U'자 형태의 단면을 갖도록, 상기 부유 게이트 전극을 형성하는 방법들이 제안되고 있다. 하지만, 부유 게이트 전극을 'U'자 형태로 형성하는 종래의 기술들은 넓은 폭의 활성영역들이 형성 되는 주변 회로 영역에서 몇가지 기술적 문제들을 유발한다.
보다 구체적으로 설명하면, 셀 어레이 영역과 같이 활성 영역의 폭이 좁을 경우, 활성 영역을 둘러싸는 소자분리막 패턴의 측벽은 반도체기판에 대해 수직하게 형성되지만, 주변회로 영역에서와 같이 활성 영역의 폭이 넓을 경우, 상기 소자분리막 패턴의 측벽은, 도 2에 도시된 것처럼, 음경사(negative slope)를 가질 수 있다(즉, θ<90°). 소자분리막 패턴의 측벽이 이처럼 음경사를 가질 경우, 상기 소자분리막 패턴은 상기 부유 게이트 전극을 패터닝하는 공정에서 식각 마스크로 작용하는 문제를 갖는다.
특히, 부유 게이트 전극을 'U'자 형태로 형성하는 종래의 기술들에 따르면, 도 2에 도시된 것처럼, 소자분리막 패턴(20)의 노출된 표면 및 게이트 절연막(25)의 상부면을 콘포말하게 덮는 부유 게이트 도전막(30')이 형성되고, 상기 부유 게이트 도전막(30')의 상부에는 게이트 층간절연막(40)이 콘포말하게 형성된다. 하지만, 음경사를 갖는 상기 소자분리막 패턴(20)은 상술한 것처럼 식각 마스크로 작용하기 때문에, 주변회로 영역에서 상기 게이트 층간절연막(40)을 제거하는 후속 공정에서, 상기 소자분리막 패턴(20)의 측벽 둘레에는 게이트 층간절연막(40)의 잔존물(residue)을 형성된다. 게이트 층간절연막의 이러한 잔존물은, 후속 게이트 패터닝 공정에서, 상기 부유 게이트 도전막(40)의 잔존물을 만드는 식각 마스크가 되고, 부유 게이트 도전막의 이러한 잔존물은 브릿지(bridge)와 같은 전기적 불량을 초래하는 원인이 된다. 종래의 기술에 따르면, 이러한 문제를 방지하기 위해, 상기 게이트 층간절연막(40)은 과도 식각(over etch)의 방법으로 주변회로 영역에서 완 전히 제거된다.
하지만, 게이트 층간절연막에 대한 과도 식각은 주변회로 영역에서 상기 소자분리막 패턴(20)의 상부면을 리세스시키기 때문에, 후속 공정에서 형성되는 게이트 전극은 상기 반도체기판(10)의 상부면에 가까워진다. 이 경우, 험프(hump) 현상을 유발하는 기생 트랜지스터들이 형성되는 문제가 발생할 수 있다. 주변 회로 영역에는 센싱 회로 등과 같이 우수한 전기적 특성이 요구되는 트랜지스터들이 배치된다는 점을 고려할 때, 이러한 기생 트랜지스터의 문제는 플래시 메모리 장치의 수율에 치명적이다.
본 발명이 이루고자 하는 기술적 과제는 인접하는 워드라인과의 전기적 간섭을 줄이면서 커플링 비율을 증가시킬 수 있는 게이트 구조체를 갖는 비휘발성 메모리 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 메모리 셀들 사이의 전기적 간섭을 줄이면서 주변회로 트랜지스터들의 전기적 특성을 안정화시킬 수 있는 비휘발성 메모리 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 또다른 기술적 과제는 인접하는 워드라인과의 전기적 간섭을 줄이면서 커플링 비율을 증가시킬 수 있는 비휘발성 메모리 장치의 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또다른 기술적 과제는 메모리 셀들 사이의 전기적 간섭을 줄이면서 주변회로 트랜지스터들의 전기적 특성을 안정화시킬 수 있는 비휘 발성 메모리 장치의 제조 방법을 제공하는 데 있다.
상기 기술적 과제들을 달성하기 위하여, 본 발명은 넓은 활성영역과 좁은 활성영역에 각각 배치되는 게이트 전극들의 구조를 상이하게 형성하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법을 제공한다. 이 방법은 제 1 영역 및 제 2 영역을 포함하는 반도체기판 상에 트렌치 마스크 패턴을 형성한 후, 상기 트렌치 마스크 패턴을 식각 마스크로 사용하여 상기 반도체기판을 식각함으로써 활성 영역들을 정의하는 기판 트렌치를 형성하는 단계 및 상기 트렌치 마스크 패턴을 둘러싸면서 상기 기판 트렌치를 채우는 소자분리막 패턴을 형성한 후, 상기 트렌치 마스크 패턴을 제거하여 상기 제 1 및 제 2 영역에서 각각 상기 활성영역의 상부면을 노출시키는 제 1 및 제 2 개구부들을 형성하는 단계를 포함한다. 이때, 상기 제 2 개구부는 상기 제 1 개구부보다 넓은 폭을 갖도록 형성된다. 이어서, 상기 제 1 개구부 내에 배치되는 제 1 하부 도전 패턴 및 상기 제 2 개구부를 채우는 제 2 하부 도전 패턴을 형성한다. 이때, 상기 제 1 하부 도전 패턴은 상기 제 1 개구부의 하부 영역에 배치되는 바닥부 및 상기 제 1 개구부의 상부 영역에 배치되는 적어도 한 개의 연장부를 포함한다. 또한, 상기 연장부는 상기 바닥부로부터 연장되면서 상기 바닥부보다 좁은 폭을 갖는다.
상기 다른 기술적 과제들을 달성하기 위하여, 본 발명은 넓은 활성영역과 좁은 활성영역에 각각 배치되는 게이트 전극들의 구조가 상이한 것을 특징으로 하는 비휘발성 메모리 장치를 제공한다. 이 장치는 반도체기판의 제 1 및 제 2 영역에 형성되어 각각 제 1 및 제 2 활성 영역을 한정하는 제 1 및 제 2 소자분리막 패턴들, 상기 제 1 및 제 2 활성 영역들의 상부에 각각 배치되는 제 1 하부 도전 패턴 및 제 2 하부 도전 패턴, 상기 제 1 및 제 2 하부 도전 패턴들과 상기 반도체기판 사이에 형성되는 게이트 절연막, 상기 제 1 및 제 2 하부 도전 패턴들의 상부에서 각각 상기 제 1 및 제 2 활성 영역들을 가로지르는 제 1 및 제 2 상부 도전 패턴 및 상기 제 1 하부 도전 패턴과 상기 제 1 상부 도전 패턴 사이에 개재되는 게이트 층간절연막 패턴을 포함한다. 이때, 상기 제 1 하부 도전 패턴은 바닥부 및 상기 바닥부로부터 연장되면서 상기 바닥부보다 좁은 폭을 갖는 적어도 한 개의 연장부를 구비하고, 상기 제 2 하부 도전 패턴은 상기 제 1 하부 도전 패턴의 바닥부보다 두껍다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다 양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
도 3a 내지 도 3j는 본 발명의 제 1 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 3a를 참조하면, 제 1 영역 및 제 2 영역을 구비하는 반도체기판(100) 상에 트렌치 마스크 패턴(110)을 형성한다. 본 발명의 실시예들에 따르면, 상기 제 1 영역은 복수개의 메모리 트랜지스터들이 배치되는 셀 어레이 영역이고, 상기 제 2 영역은 상기 메모리 트랜지스터들에 전기적으로 연결되는 기능 회로들이 배치되는 주변회로 영역이다. 상기 트렌치 마스크 패턴(110)은 실리콘 질화막, 실리콘 산화막 및 다결정 실리콘막 중에서 선택된 적어도 한가지로 이루어질 수 있다. 본 발명의 실시예들에 따르면, 상기 트렌치 마스크 패턴(110)은 차례로 적층된 패드 절연막(112), 마스크 절연막(114) 및 반사방지막(도시하지 않음)으로 이루어질 수 있다. 이때, 상기 패드 절연막(112)은 실리콘 산화막이고, 상기 마스크 절연막(114)은 실리콘 질화막인 것이 바람직하다.
상기 트렌치 마스크 패턴(110)을 식각 마스크로 사용하여 상기 반도체기판(100)을 이방성 식각함으로써, 활성 영역들을 정의하는 소자분리 트렌치(105)을 형 성한다. 결과적으로, 상기 활성 영역들은 상기 트렌치 마스크 패턴(110) 아래에 위치하는 상기 반도체기판(100)의 일부 영역들에 해당하며, 이후 여기에는 트랜지스터의 소오스/드레인 영역 및 채널 영역이 형성된다. 이때, 상기 제 1 영역에 형성되는 활성 영역(이하, 제 1 활성 영역)은 상기 제 2 영역에 형성되는 활성 영역(이하, 제 2 활성 영역)에 비해 좁은 폭을 갖는다.
도 3b를 참조하면, 상기 제 1 및 제 2 활성 영역들이 형성된 결과물 상에 상기 소자분리 트렌치(105)을 채우는 소자분리막을 형성한다. 상기 소자분리막은 화학 기상 증착 기술을 사용하여 형성된 실리콘 산화막인 것이 바람직하다. 이후, 상기 트렌치 마스크 패턴(110)이 노출될 때까지 상기 소자분리막을 식각함으로써, 상기 소자분리 트렌치(105)을 채우는 소자분리막 패턴들(121, 122)을 형성한다. (이하, 상기 제 1 및 제 2 영역에 형성되는 소자분리막 패턴들은 각각, 편의상, 제 1 소자분리막 패턴(121) 및 제 2 소자분리막 패턴(122)이라고 부르기로 한다.) 상기 소자분리막을 식각하는 단계는 상기 트렌치 마스크 패턴(110)에 대해 식각 선택성을 갖는 식각 레서피를 사용하는 화학적-기계적 연마 공정을 사용하는 것이 바람직하다. 이때, 'A에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 B를 식각한다'는 것은 A에 대한 식각을 최소화할 수 있는 식각 레서피를 사용하여 B를 식각함을 의미한다.
한편, 본 발명의 일(some) 실시예에 따르면, 상기 소자분리막을 형성하기 전에, 상기 소자분리 트렌치(105)의 내벽에 실리콘 산화막(도시하지 않음)을 형성하기 위한 열산화 공정을 더 실시할 수 있다. 상기 열산화 공정에 의해, 상기 소자분 리 트렌치(105) 형성 공정에서 발생하는 식각 손상은 치유될 수 있다. 이에 더하여, 상기 열산화 공정을 실시한 후, 불순물 침투에 의한 트랜지스터의 특성 변화를 방지하기 위해, 상기 소자분리 트렌치(105)가 형성된 결과물 전면에 라이너막(도시하지 않음)을 더 형성할 수 있다. 상기 라이너막은 화학 기상 증착 공정을 통해 형성되는 실리콘 질화막인 것이 바람직하다.
도 3c를 참조하면, 상기 노출된 트렌치 마스크 패턴(110)을 제거하여, 상기 제 1 활성 영역의 상부면을 노출시키는 제 1 개구부(141) 및 상기 제 2 활성 영역의 상부면을 노출시키는 제 2 개구부(142)를 상기 소자분리막 패턴들(121,122) 사이에 형성한다.
상술한 본 발명의 실시예들에 따르면, 상기 트렌치 마스크 패턴(110)을 제거하는 단계는 상기 마스크 절연막(114) 및 상기 패드 절연막(112)을 식각하는 단계를 포함한다. 상기 마스크 절연막(114)을 제거하는 단계는 상기 소자분리막 패턴들(121, 122)에 대해 식각 선택성을 갖는 식각 레서피를 사용하고, 상기 패드 절연막(112)을 식각하는 단계는 상기 반도체기판(100)에 대해 식각 선택성을 갖는 식각 레서피를 사용한다. 상기 제 1 및 제 2 활성 영역들에 대한 식각 손상을 방지하기 위해, 상기 마스크 절연막(114) 및 상기 패드 절연막(112)은 모두 습식 식각의 방법으로 제거되는 것이 바람직하다.
한편, 상술한 것처럼, 상기 패드 절연막(112) 및 상기 소자분리막 패턴들(121, 122)은 모두 실리콘 산화막으로 형성되기 때문에, 상기 패드 절연막(112)을 제거하는 동안, 상기 소자분리막 패턴(121, 122)의 측벽 역시 함께 식각된다. 그 결과, 도시된 것처럼, 상기 제 1 및 제 2 개구부(141, 142)의 폭(w1 및 w2)은 상기 트렌치 마스크 패턴(110)의 폭(w3 및 w4)-즉, 상기 제 1 및 제 2 활성 영역들의 최상부의 폭-보다 넓어진다.
이후, 상기 노출된 제 1 및 제 2 활성 영역의 상부면에 게이트 절연막(130)을 형성한다. 상기 게이트 절연막(130)의 두께는 상기 제 1 및 제 2 영역에서 달라질 수도 있으며, 나아가 상기 제 2 영역 내에서도 위치에 따라 달라질 수 있다. 잘 알려진 것처럼, 비휘발성 메모리 장치는 문턱 전압(threshold voltage) 및 항복 전압(breakdown voltage) 등과 같은 전기적 특성에서 차이를 갖는 다양한 종류의 트랜지스터들을 구비한다. 상기 게이트 절연막(130) 두께의 상술한 다양성은 이러한 트랜지스터들의 다양한 전기적 특성을 충족시키기 위해 필요하다. 상기 게이트 절연막(130)의 두께를 영역 또는 위치에 따라 다르게 형성하는 방법은 소정의 마스크를 사용하는 복수번의 열산화 단계들을 포함할 수 있다.
도 3d를 참조하면, 상기 게이트 절연막(130)이 형성된 결과물 상에 제 1 도전막(150)을 형성한다. 이 실시예에 따르면, 상기 제 1 도전막(150)의 두께(d1 및 d2)는 상기 제 1 개구부(141)의 폭(w1)의 절반보다 얇으며, 바람직하게는 상기 제 1 개구부(141)의 폭(w1)의 10 내지 30%이다.
이에 더하여, 상기 제 1 도전막(150)은 상기 게이트 절연막(130)의 상부면 및 상기 소자분리막 패턴들(121, 122)의 상부면과 노출된 측면을 콘포말한 두께로 덮는다. 즉, 상기 소자분리막 패턴(121, 122)의 측벽에 증착되는 상기 제 1 도전막(150)의 두께(d1)는 상기 게이트 절연막(130)의 상부 또는 상기 소자분리막 패턴(121, 122)의 상부에 증착되는 상기 제 1 도전막(150)의 두께(d2)와 대체로 (예를 들면, 20%의 오차 범위 내에서) 같다. 이러한 콘포말한 증착을 위해, 상기 제 1 도전막(150)은 우수한 단차피복성(step coverage property)를 갖는 증착 기술을 사용하여 형성되는 것이 바람직하다. 이 실시예에 따르면, 상기 제 1 도전막(150)은 화학 기상 증착 기술을 사용하여 형성된다.
도 3e를 참조하면, 상기 제 1 도전막(150)이 형성된 결과물 상에 희생막(160)을 형성한다. 이 실시예에 따르면, 상기 희생막(160)은 상기 제 1 도전막(150)이 형성된 제 개구부(141)를 완전히 채울 수 있는 두께로 형성된다. 이를 위해, 상기 희생막(160)은 상기 제 1 도전막(150)이 형성된 제 1 개구부 폭의 절반(w5/2)보다 두꺼운 두께로 형성되는 것이 필요하다. 이에 더하여, 상기 희생막(160)은 상기 제 1 도전막(150)이 형성된 제 2 개구부(142)를 완전히 채우지 않는 두께로 형성된다. 이를 위해, 상기 희생막(160)은 상기 제 1 도전막(150)이 형성된 제 2 개구부 폭의 절반(w6/2)보다 얇은 두께로 형성되는 것이 필요하다. 결과적으로, 상기 희생막(160)의 두께(d3)는 w5/2 내지 w6/2의 범위이다.
상기 제 1 개구부(141) 내에 공극(void)이 형성되는 것을 방지하기 위해, 상기 희생막(160)은 상기 제 1 도전막(150)과 마찬가지로 우수한 단차피복성을 갖는 증착 기술을 사용하여 형성하는 것이 바람직하다. 이 실시예에 따르면, 상기 희생막(160)은 화학 기상 증착 기술을 사용하여 형성된다. 이에 따라, 상기 희생막(160)은 상기 제 2 개구부(142)의 내벽을 콘포말한 두께로 덮는다.
상기 희생막(160)은 상기 제 1 도전막(150)에 대해 식각 선택성을 갖는 물질(예를 들면, 실리콘 산화막, 실리콘 질화막 및 SOG막(spin-on-glass layer) 중에서 선택된 한가지)로 형성한다. (이때, 상기 희생막(160)은 상기 소자분리막 패턴들(121, 122)과 동일한 물질로 형성되는 것이 후속 게이트 절연막 리세스 공정의 단순화를 위해 바람직하다. 이에 대해서는 아래에서 다시 설명한다.) 이 실시예에 따르면, 상기 희생막(160)은 저압 화학 기상 증착(low pressure chemical vapor deposition; LP-CVD) 기술을 사용하여 형성되는 실리콘 산화막이다.
도 3f를 참조하면, 상기 제 1 도전막(150)이 노출될 때까지 상기 희생막(160)을 식각하여 상기 제 1 개구부(141)을 채우는 희생막 패턴(165)을 형성한다. 상기 희생막(160)은, 상술한 것처럼, 상기 제 2 개구부(142)의 내벽을 콘포말한 두께로 덮기 때문에, 상기 제 1 영역에서 상기 제 1 도전막(150)이 노출될 때, 상기 제 2 영역의 희생막(160)은 제거된다.
상기 희생막(160)을 식각하는 단계는 상기 제 1 도전막(150)에 대해 식각 선택성을 갖는 식각 레서피를 사용한다. 이에 더하여, 상기 제 2 개구부(142)의 측벽에 상기 희생막(160)이 잔존하는 것을 방지하기 위해, 상기 희생막 패턴(165)을 형성하는 단계는 과도식각(over-etch)의 방법으로 상기 희생막(160)을 등방성 식각하는 단계를 포함한다. 이 실시예에 따르면, 상기 희생막 패턴(165)을 형성하는 단계 는 상기 희생막(160)의 증착 두께를 고려하여 결정되는 식각 시간 동안 불산을 포함하는 식각액을 사용하여 상기 희생막(160)을 식각하는 단계를 포함한다. 이때, 상기 희생막 패턴(165)은 상기 제 1 및 제 2 개구부들(141, 142)의 폭들 및 상기 희생막(160)의 증착 두께 등을 조절하는 방법을 통해 형성되기 때문에, 이 실시예는 비용이 많이 소요되는 사진 공정을 생략할 수 있는 장점을 갖는다.
도 3g를 참조하면, 상기 희생막 패턴(165)이 형성된 결과물 상에 제 2 도전막(170)을 형성한다. 상기 제 2 도전막(170)은 상기 제 1 도전막(150)과 물리적 특성이 같은 물질로 형성할 수 있다. 예를 들면, 상기 제 1 및 제 2 도전막(150, 170)은 같은 불순물 농도 및 같은 도전형을 갖는 다결정 실리콘막일 수 있다. 하지만, 상기 제 2 도전막(170)은 상기 제 1 도전막(150)과 물리적 특성이 다른 물질로 형성될 수도 있다. 예를 들면, 상기 제 1 및 제 2 도전막(150, 170)은 모두 다결정 실리콘막일 수 있지만, 이들의 불순물 농도는 서로 다를 수 있다. 또는 상기 제 1 및 제 2 도전막(150, 170)은 서로 다른 종류의 도전성 물질들로 이루어질 수도 있다.
이 실시예에 따르면, 상기 제 2 도전막(170)은 상기 제 1 도전막(150)을 노출시키는 상기 제 2 개구부(142)(이하, 제 2 트렌치)를 채우도록 형성된다. 이를 위해, 상기 제 2 도전막(170)의 두께(d4)는 상기 제 2 트렌치의 깊이(d5) 이상인 것이 바람직하다. 이때, 상기 제 1 도전막(150)의 콘포말한 증착 두께를 고려하면, 상기 제 2 트렌치의 깊이(d5)는 대략 상기 게이트 절연막(130)과 상기 제 2 소자분 리막 패턴(122)의 상부면들 사이의 높이 차이에 해당한다. 한편, 상기 제 2 트렌치의 깊이(d5)가 상기 제 2 트렌치 폭(w7)의 절반보다 큰 경우, 상기 제 2 도전막(170)의 두께(d4)는 상기 제 2 트렌치 폭(w7)의 절반 이상의 두께로 형성하면 충분하다.
도 3h를 참조하면, 상기 제 1 소자분리막 패턴(121)의 상부면이 노출될 때까지, 화학적-기계적 연마 기술을 사용하여 상기 제 2 도전막(170) 및 상기 제 1 도전막(150)을 차례로 식각한다. 이에 따라, 상기 제 1 개구부(141)에는 제 1 하부 도전 패턴이 형성되고, 상기 제 2 개구부(142)에는 제 2 하부 도전 패턴이 형성된다. 즉, 상기 식각의 결과로서, 상기 제 1 도전막(150)은 상기 제 1 및 제 2 개구부들(141, 142)의 내벽(즉, 측벽 및 바닥면)을 덮는 제 1 도전막 패턴(155)이 되고, 상기 제 2 도전막(170)은 상기 제 2 개구부(142)에서 상기 제 1 도전막 패턴(155)의 내부를 채우는 제 2 도전막 패턴(175)이 된다. 이때, 상기 제 1 개구부(141)에 형성되는 상기 제 1 도전막 패턴(155)은 상기 제 1 하부 도전 패턴을 구성하고, 상기 제 2 개구부(142)에 형성되는 상기 제 1 및 제 2 도전막 패턴(155, 175)은 상기 제 2 하부 도전 패턴을 구성한다.
상기 제 1 도전막 패턴(155)은 바닥부(152)와 연장부(153)를 구비하며, 그 단면의 모양은 'U'자형이다. 상기 바닥부(152)는 상기 제 1 및 제 2 개구부(141, 142)의 하부 영역을 채우고, 상기 연장부(153)는 상기 바닥부(152)로부터 위쪽으로 연장된다. 즉, 상기 연장부(153)는 상기 희생막 패턴(165)과 상기 제 1 소자분리막 패턴(121) 사이 및 상기 제 2 도전막 패턴(175)과 상기 제 2 소자분리막 패턴(122) 사이에 배치된다. 이때, 상기 제 1 도전막(150)의 콘포말한 증착 두께를 고려하면, 상기 바닥부(152)의 두께(d2)와 상기 연장부(153)의 폭(d1)은 동일하다(도 3d 참조). 또한, 상기 제 2 도전막(170)은 상기 제 1 영역에서 제거된다. 이에 따라, 상기 제 1 영역에서는 상기 희생막 패턴(165)의 상부면이 노출된다.
상기 화학적-기계적 연마에 의해, 상기 제 1 및 제 2 도전막 패턴들(155, 175)이 형성된 결과물의 상부면은 평탄화된다. 이에 따라, 종래 기술에서 설명한 단차에 의한 기술적 어려움은 사라진다. 그 결과, 후속 게이트 패터닝을 위한 사진 공정은 용이하게 진행될 수 있다.
도 3i를 참조하면, 상기 제 1 영역에서 상기 제 1 소자분리막 패턴(122)의 상부면을 리세스시킴으로써, 상기 제 1 영역에서 상기 제 1 도전막 패턴(155)의 외측벽을 노출시키는 리세스된 소자분리막 패턴(125)을 형성한다. 종래 기술에서 설명하였던 기생 트랜지스터의 문제를 예방하기 위해, 이러한 리세스 공정은 상기 제 1 영역에서 선택적으로 수행되는 것이 바람직하다. 즉, 상기 제 2 소자분리막 패턴(122)의 상부면은 이 과정에서 리세스되지 않는다. 이를 위하여, 상기 리세스 공정은 상기 제 2 영역을 덮는 소정의 식각 마스크(예를 들면, 포토레지스트 패턴)를 사용하여 실시된다. 상기 제 1 소자분리막 패턴(121)에 대한 이러한 선택적 식각 공정에 의해, 상기 리세스된 소자분리막 패턴(125)의 상부면은 도시된 것처럼 상기 제 2 소자분리막 패턴(122)의 상부면에 비해 낮아진다.
이후, 상기 희생막 패턴(165)을 제거하여 상기 제 1 도전막 패턴(155)의 내벽을 노출시킨다. 한편, 본 발명의 일 실시예에 따르면, 상기 희생막 패턴(165)의 제거 공정은 상기 제 1 소자분리막 패턴(121)의 리세스 공정과 함께 수행될 수 있다. 이 과정의 편의를 위해, 상기 희생막(160)은 상기 소자분리막 패턴들(121, 122)과 같은 종류의 물질로 형성될 수 있다. 이에 더하여, 본 발명의 다른 실시예에 따르면, 상기 희생막 패턴(165)의 제거 공정은 상기 제 1 소자분리막 패턴(121)의 리세스 공정 전에 수행될 수 있다.
이어서, 상기 노출된 제 1 도전막 패턴(155)의 내벽 및 외측벽을 덮는 게이트 층간절연막(180) 및 제 3 도전막(190)을 형성한다. 상기 게이트 층간절연막(180)은 실리콘 산화막 및 실리콘 질화막 중에서 선택된 적어도 한가지로 형성될 수 있으며, 바람직하게는 차례로 적층된 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막으로 형성된다. 상기 제 3 도전막(190)이 상기 제 1 도전막 패턴(155) 또는 상기 제 2 도전막 패턴(175)과 전기적으로 연결될 수 있도록, 상기 게이트 층간절연막(180)은 상기 제 1 도전막 패턴(155) 또는 상기 제 2 도전막 패턴(175)의 상부면을 노출시키는 콘택영역을 갖는다. 플래시 메모리 장치에 관한 실시예에 따르면, 상기 콘택영역은 선택 트랜지스터들이 형성되는 영역 및 주변회로 영역에 형성된다. 이 실시예에 따르면, 도시된 것처럼, 상기 게이트 층간절연막(180)은 상기 제 2 영역에 잔존하지 않을 수 있다.
상기 제 3 도전막(190)은 차례로 적층된 제 3 하부 도전막(192) 및 제 3 상부 도전막(194)으로 구성될 수 있다. 이 실시예에 따르면, 상기 제 3 하부 도전막 (192)은 다결정 실리콘막이고, 상기 제 3 상부 도전막(194)은 실리사이드막 또는 금속성 도전막일 수 있다.
도 3j를 참조하면, 상기 게이트 절연막(130)이 노출될 때까지 상기 제 3 도전막(190), 게이트 층간절연막(180), 제 2 도전막 패턴(175) 및 제 1 도전막 패턴(155)을 패터닝한다. 이에 따라, 상기 제 1 영역에는 워드 라인 구조체가 형성되고, 상기 제 2 영역에는 주변회로 게이트 구조체가 형성된다.
도 11a는 상기 워드 라인 구조체가 형성된 제 1 영역의 일부분을 도시한다. 도 3 및 도 11a를 참조하면, 상기 워드 라인 구조체는 차례로 적층된 부유 게이트 전극(200), 게이트 층간절연막 패턴(185) 및 제어 게이트 전극(210)으로 이루어진다. 이때, 상기 부유 게이트 전극(200), 상기 게이트 층간절연막 패턴(185) 및 상기 제어 게이트 전극(210)은 각각 상기 제 1 도전막 패턴(155), 상기 게이트 층간절연막(180) 및 상기 제 3 도전막(190)의 식각 결과물들에 해당한다. 이에 따라, 상기 제 1 상부 도전 패턴(210)은 상기 제 3 하부 도전막(192) 및 제 3 상부 도전막(194)이 각각 식각된 결과물인 제 3 하부 도전막 패턴(212) 및 제 3 상부 도전막 패턴(214)로 구성될 수 있다.
도 12는 상기 주변회로 게이트 구조체가 형성된 제 2 영역의 일부분을 도시한다. 도 3 및 도 12를 참조하면, 상기 주변회로 게이트 구조체는 상기 제 2 영역에 형성되는 트랜지스터의 게이트 전극으로 사용되며, 전기적으로 접속되면서 차례로 적층된 하부 게이트 전극(205) 및 상부 게이트 전극(215)으로 이루어진다. 상기 하부 게이트 전극(205)은 차례로 적층된 제 1 하부 게이트 전극(207)과 제 2 하부 게이트 전극(209)으로 이루어지고, 상기 상부 게이트 전극(215)은 차례로 적층된 제 1 상부 게이트 전극(217)과 제 2 상부 게이트 전극(219)으로 이루어진다. 이때, 상기 제 1 및 제 2 하부 게이트 전극들(207, 209)은 각각 상기 제 1 도전막 패턴(155) 및 상기 제 2 도전막 패턴(175)로 구성되는 제 2 하부 도전 패턴이 식각된 결과물들이고, 상기 제 1 및 제 2 상부 게이트 전극들(217, 219)은 각각 상기 제 3 하부 도전막(192) 및 제 3 상부 도전막(194)이 식각된 결과물들이다.
도 4는 본 발명의 제 1 실시예의 변형된 방법을 설명하기 위한 공정 단면도로서, 도 3j에 도시된 단면에 수직한 방향에서 보여지는 주변회로 게이트 구조체의 단면을 도시한다.
도 4를 참조하면, 상기 상부 게이트 전극(215)은 상기 하부 게이트 전극(205)의 상부면을 덮으면서 상기 제 2 소자분리막 패턴(122) 상에 배치된다. 상술한 것처럼, 상기 제 2 도전막 패턴(175)은 상기 제 1 도전막 패턴(155)이 형성된 상기 제 2 개구부(142)를 채운다(도 3h 참조). 이에 따라, 상기 제 2 도전막 패턴(175)의 식각 결과물인 상기 제 2 하부 게이트 전극(209)은 상기 제 2 개구부(142)의 단차를 없앤다. 그 결과, 상기 상부 게이트 전극(215)의 상부면 또는 하부면은 도시된 것처럼 편평할 수 있다.
한편, 상기 제 2 영역에서 상기 게이트 층간절연막(180)은 제거하는 동안, 상기 제 2 소자분리막 패턴(122)의 상부면은 소정의 깊이로 리세스될 수도 있다. 이 경우, 상기 상부 게이트 전극(215)의 하부면은 상기 제 2 소자분리막 패턴(122)의 리세스 깊이에 해당하는 단차를 가질 수도 있다. 이러한 실시예에 따르면, 상기 리세스 깊이(즉, 상기 상부 게이트 전극(215)의 하부면의 단차)는 대략 10 내지 200Å일 수 있다.
이에 더하여, 상기 주변회로 게이트 구조체를 형성하기 위한 패터닝 공정은 상기 게이트 절연막(130)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 실시된다. 이때, 상기 제 1 및 제 2 소자분리막 패턴들(121, 122)의 상부면은 도시된 것처럼 리세스될 수도 있다. 하지만, 상기 제 2 소자분리막 패턴(122)의 상부면은 상기 주변회로 게이트 구조체의 아래에서는 리세스되지 않는다. 결과적으로, 상기 주변회로 게이트 구조체의 아래에서, 상기 게이트 절연막(130)의 상부면으로부터 상기 하부 게이트 전극(205)의 상부면까지의 높이는 상기 게이트 절연막(130)의 상부면으로부터 상기 제 2 소자분리막 패턴(122)의 상부면까지의 높이와 대체로 같다.
도 5a 내지 도 5c는 본 발명의 제 1 실시예의 또다른 변형된 방법을 설명하기 위한 공정 단면도들이다. 상기 제 1 소자분리막 패턴(121)을 리세스하는 단계는, 도 5a에 도시된 것처럼, 상기 제 1 도전막 패턴(155) 사이의 영역에서 상기 제 1 소자분리막 패턴(121)의 상부면이 상기 활성 영역들의 상부면보다 낮아질 때까지 실시할 수 있다. 또한, 상기 게이트 층간절연막(180)은 상기 제 2 영역에서 완전히 제거하지 않을 수도 있다. 예를 들면, 도 5b 및 도 5c에 도시된 것처럼, 상기 게이트 층간절연막(180)은 상기 주변 회로 게이트 구조체가 형성되는 위치에서 상기 제 2 도전막 패턴(175)의 상부면 일부를 노출시키는 콘택영역(182)를 가질 수도 있다.
도 6a 내지 도 6c는 본 발명의 제 2 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 공정 단면도들이다. 이 실시예는 상기 희생막(160)을 상기 제 1 및 제 2 개구부들(141, 142)을 채우도록 형성한다는 점에서 상술한 제 1 실시예와 차이를 갖는다. 중복된 설명을 피하기 위해, 제 1 실시예에서 설명된 내용은 생략한다.
도 6a를 참조하면, 상기 제 1 도전막(150)을 형성한 후, 그 결과물 상에 상기 제 1 및 제 2 개구부들(141, 142)을 완전하게 채우는 희생막(160)을 형성한다. 이를 위해, 상기 희생막(160)은 상기 제 1 및 제 2 개구부들(141, 142)의 깊이보다 두꺼운 두께로 형성된다(즉, d3'≥d5).
도 6b를 참조하면, 상기 소자분리막 패턴들(121, 122)의 상부에서 상기 제 1 도전막(150)의 상부면이 노출될 때까지, 상기 희생막(160)을 평탄화 식각한다. 그 결과, 상기 제 1 및 제 2 개구부(141, 142)를 채우는 희생막 패턴(165)이 형성된다. 상기 희생막(160)을 식각하는 단계는 화학적-기계적 연마 기술을 사용하여 실시하는 것이 바람직하다. 이 실시예에 따르면, 상기 희생막 패턴(165)이 상기 제 2 개구부(142)에도 잔존한다는 점에서 상술한 제 1 실시예와 차이를 갖는다.
도 6c를 참조하면, 상기 제 1 영역 상에 포토레지스트 패턴(도시하지 않음)을 형성한 후, 이를 식각 마스크로 사용하여 상기 제 2 영역에서 상기 희생막 패턴(165)을 제거한다. 이에 따라, 상기 제 2 개구부(142) 내에서 상기 제 1 도전막(150)의 표면은 도시된 것처럼 완전하게 노출된다. 상기 제 2 영역에서 상기 희생막 패턴(165)을 제거하는 단계는 상기 제 1 도전막(150) 및 상기 포토레지스트 패 턴에 대해 식각 선택성을 갖는 식각 레서피를 사용하여, 습식 식각의 방법으로 실시하는 것이 바람직하다.
이후, 상기 포토레지스트 패턴을 제거하여 상기 희생막 패턴(165)이 잔존하는 제 1 영역의 상부면을 노출시킨다. 이때, 제 1 실시예와 마찬가지로, 상기 희생막 패턴(165)은 상기 제 1 개구부(141)의 내부에 잔존하고, 상기 제 2 개구부(142)에서는 제거된다. 따라서, 상기 제 2 도전막(170)의 형성 단계를 포함하는 후속 공정들은 상술한 제 1 실시예와 동일하게 진행할 수 있다.
한편, 상술한 제 1 실시예에 따르면, 상기 제 2 개구부(142)에서 상기 희생막(160)을 완전하게 제거하기 위해서는 상기 희생막(160)을 과도 식각하는 것이 바람직하며, 이러한 과도 식각에 의해 상기 희생막 패턴(165)의 두께는 상기 제 1 개구부(141)의 깊이보다 작아질 수도 있다. 이에 비해, 본 발명의 제 2 실시예에 따르면, 상기 희생막 패턴(165)의 높이는 대략 상기 제 1 개구부(141)의 깊이로 형성할 수 있다. 이때, 상기 희생막 패턴(165)의 높이는 상기 부유 게이트 전극(200)의 높이를 결정하는 공정 파라미터라는 점에서, 제 2 실시예는 상기 부유 게이트 전극(200)의 높이 감소를 예방할 수 있다.
도 7은 본 발명의 제 2 실시예의 변형된 방법을 설명하기 위한 공정 단면도이다. 도 6a 및 도 7을 참조하면, 상기 제 1 및 제 2 개구부들(141, 142)을 완전하게 채우는 희생막(160)을 형성한 후, 상기 희생막(160)을 전면 식각하여 상기 제 1 도전막(150)을 노출시키지 않는 리세스된 희생막(160')을 형성한다. 이후, 소정의 사진 및 식각 공정을 실시하여, 상기 제 2 영역에서 상기 리세스된 희생막(160')을 제거하여 상기 제 2 개구부(142)를 노출시킨다. 마찬가지로, 상기 제 2 도전막(170)의 형성 단계를 포함하는 후속 공정들은 상술한 제 1 실시예와 동일하게 진행할 수 있다. 이 변형된 실시예에 따르면, 상기 부유 게이트 전극(200)의 높이 감소는 더욱 효과적으로 예방된다.
도 8a 내지 도 8e는 본 발명의 제 3 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 공정 단면도들이다. 이 실시예는 상기 제 1 도전막(150)을 상기 제 1 및 제 2 개구부들(141, 142)을 채우도록 형성한다는 점에서 상술한 실시예들과 차이를 갖는다. 아래에서는, 앞서 설명된 실시예들과 중복되는 내용들에 대한 설명은 생략한다.
도 8a를 참조하면, 상기 게이트 절연막(130)을 형성한 후, 그 결과물 상에 상기 제 1 및 제 2 개구부들(141, 142)을 완전하게 채우는 제 1 도전막(150)을 형성한다. 이를 위해, 상기 제 1 도전막(150)은 상기 제 1 및 제 2 개구부들(141, 142)의 깊이보다 두꺼운 두께로 형성된다(즉, d2'≥d5).
도 8b를 참조하면, 상기 소자분리막 패턴들(121, 122)의 상부면이 노출될 때까지, 상기 제 1 도전막(150)을 평탄화 식각한다. 이에 따라, 상기 제 1 및 제 2 개구부들(141, 142)을 채우는 제 1 도전막 패턴(260)이 형성된다. 상기 제 1 도전막(150)을 평탄화 식각하는 단계는 화학적-기계적 연마 기술을 사용하여 실시하는 것이 바람직하다. 이 실시예에 따르면, 상기 제 1 도전막 패턴(260)이 상기 제 1 및 제 2 개구부들(141, 142)를 완전하게 채운다는 점에서, 앞서 설명된 실시예들과 차이를 갖는다.
도 8c를 참조하면, 상기 제 1 도전막 패턴(260)이 형성된 결과물 상에, 상기 제 2 영역을 덮으면서 상기 제 1 영역을 노출시키는 마스크 패턴(예를 들면, 포토레지스트 패턴)(도시하지 않음)을 형성한다. 이어서, 상기 마스크 패턴을 식각 마스크로 사용하여 상기 제 1 영역에서 상기 제 1 도전막 패턴(260)을 리세스시킴으로써, 상기 제 1 소자분리막 패턴(121)보다 낮은 상부면을 갖는 바닥 패턴(265)을 형성한다. 상기 바닥 패턴(265)의 두께는 상기 제 1 개구부(141)의 깊이의 절반보다 작으며, 바람직하게는 상기 제 1 개구부(141)의 깊이의 5 내지 30%이다.
도 8d를 참조하면, 상기 마스크 패턴을 제거한 후, 그 결과물 상에 상기 바닥 패턴(265)의 상부면에 접촉하는 제 2 도전막(170)을 형성한다. 이 실시예에 따르면, 상기 제 2 도전막(170)의 두께(d4')는 상기 제 1 개구부(141)의 폭(w1)의 절반보다 얇으며, 바람직하게는 상기 제 1 개구부(141)의 폭(w1)의 10 내지 30%이다. 이러한 증착 두께에 의해, 상기 제 2 도전막(170)은 상기 바닥 패턴(265)이 형성된 상기 제 1 개구부(141)를 완전하게 채우지 않는다.
이에 더하여, 상기 제 2 도전막(170)은 상기 바닥 패턴(265)의 상부면 및 상기 제 1 소자분리막 패턴(121)의 노출된 측면을 콘포말한 두께로 덮는다. 이러한 콘포말한 증착을 위해, 상기 제 2 도전막(170)은 우수한 단차피복성(step coverage property)를 갖는 증착 기술을 사용하여 형성되는 것이 바람직하다. 이 실시예에 따르면, 상기 제 2 도전막(170)은 화학 기상 증착 기술을 사용하여 형성된다.
도 8e를 참조하면, 상기 제 1 소자분리막 패턴(121)의 상부면이 노출될 때까지, 상기 제 2 도전막(170)을 이방성 식각한다. 이에 따라, 상기 제 1 소자분리막 패턴(121)의 측벽에는 상기 바닥 패턴(265)에 접촉하는 연장 패턴(270)이 형성된다. 상기 연장 패턴(270)을 형성하는 단계는 전면 식각의 방법으로 실시된다. 이 경우, 상기 제 2 도전막(170)은 상기 제 2 영역에서 제거되며, 그 결과로서, 상기 제 2 영역에서 상기 제 1 도전막 패턴(260)의 상부면은 노출된다.
이 실시예에서, 상기 제 1 개구부(141)에 형성되는 상기 바닥 패턴(265) 및 상기 연장 패턴(270)은 앞서 설명한 실시예들의 제 1 하부 도전 패턴에 해당하고, 상기 제 2 개구부(142)에 형성되는 상기 제 1 도전막 패턴(260)은 앞서 설명된 실시예들의 제 2 하부 도전 패턴에 해당한다. 이후, 상기 게이트 층간절연막(180)의 형성 단계를 포함하는 후속 공정들은 상술한 제 1 실시예와 동일하게 진행할 수 있다.
도 9a 및 도 9b는 본 발명의 제 4 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 공정 단면도들이다. 이 실시예는 상기 제 1 하부 도전 패턴을 사진 및 식각 공정을 사용하여 형성한다는 점에서, 상술한 실시예들과 차이를 갖는다. 아래에서는, 앞서 설명된 실시예들과 중복되는 내용들에 대한 설명은 생략한다.
도 9a를 참조하면, 상기 제 1 및 제 2 개구부들(141, 142)을 채우는 제 1 도전막 패턴(260)을 형성한다. 상기 제 1 도전막 패턴(260)을 형성하는 단계는 앞서 설명된 제 3 실시예와 동일하다(도 8a 및 도 8b 참조). 이후, 상기 제 1 도전막 패 턴(260)이 형성된 결과물 상에, 상기 제 2 영역을 덮는 마스크 패턴(230)을 형성한다. 상기 마스크 패턴(230)은 사진 공정을 통해 형성된 포토레지스트 패턴일 수 있다. 이때, 상기 마스크 패턴(230)은 상기 제 1 영역에서 상기 제 1 도전막 패턴(260)의 가장자리 상부면을 덮도록 형성된다. 즉, 상기 제 1 도전막 패턴(260)의 중앙부는 상기 마스크 패턴(230)에 의해 덮이지 않는다. 상기 제 1 영역에서, 상기 제 1 소자분리막 패턴(121)의 상부면 전체는 상기 마스크 패턴(230)에 의해 덮여지는 것이 바람직하다.
도 9b를 참조하면, 상기 마스크 패턴(230)을 식각 마스크로 사용하여, 상기 노출된 제 1 도전막 패턴(260)의 상부면 중앙부를 리세스시킨다. 이때, 상기 제 1 도전막 패턴(260)의 리세스 깊이는 상기 제 1 개구부(141)의 깊이보다 작다. 이에 따라, 상기 제 1 개구부(141)의 중앙부에는 갭 영역(261)이 형성되고, 상기 갭 영역(261)의 바닥에는 상기 제 1 도전막 패턴(260)이 잔존한다. 이렇게 잔존하는 부분은 제 1 하부 도전 패턴(265)의 바닥부(262)가 된다.
또한, 상기 식각 공정에서 식각되지 않은 부분, 즉 상기 마스크 패턴(230) 아래의 상기 제 1 도전막 패턴(260)은 상기 제 1 하부 도전 패턴(265)의 연장부(263)가 된다. 상기 갭 영역(261)의 테두리는 상기 연장부(263)에 의해 정의된다. 결과적으로, 상기 바닥부(262)와 연장부(263)를 구비하는 제 1 하부 도전 패턴(265)은 제 1 실시예에서와 동일하다.
상기 제 2 영역에서 식각되지 않은 제 1 도전막 패턴(260)은 제 1 실시예에서 설명된 제 2 하부 도전 패턴에 해당한다. 하지만, 이 실시예에 따르면, 상기 제 2 하부 도전 패턴(즉, 상기 제 2 영역의 제 2 도전막 패턴(260))은 단일 층으로 이루어진다는 점에서, 두 층으로 이루어지는 제 1 실시예와 차이를 갖는다(도 3h 참조).
도 10a 및 도 10b는 본 발명의 제 4 실시예의 변형된 방법을 설명하기 위한 공정 단면도들이다. 이 실시예는 마스크 패턴이 형성되는 위치 및 그에 따른 제 1 하부 도전 패턴의 모양에서, 위 제 4 실시예와 차이를 갖는다. 또한, 도 11b는 이 실시예에 따른 워드 라인 구조체를 도시하는 사시도이다. 도 10a 및 도 11b를 참조하면, 상기 마스크 패턴(230)은 상기 제 1 도전막 패턴(260)의 상부면 중앙 및 상기 제 2 영역 전체를 덮는다. 그 결과, 상기 갭 영역(261)은 상기 제 1 소자분리막 패턴(121)에 인접하여 형성된다. 상기 연장부(263)는 상기 갭 영역(261)에 의해 둘러싸이면서 상기 바닥부(262)로부터 위쪽으로 연장된다(도 10b 및 도 11b 참조).
본 발명에 따르면, 메모리 셀 트랜지스터의 부유 게이트 전극은 'U'자 형태 또는 'T'자의 역상의 단면을 갖는다. 이에 따라, 부유 게이트 전극의 단면 면적을 감소시킬 수 있기 때문에, 인접하는 워드라인에 의한 간섭 효과를 최소화할 수 있다. 이러한 간섭 효과의 감소는 부유 게이트 전극의 표면적을 증가시킬 수 있는 공정 상의 여유를 만들기 때문에, 본 발명에 따른 부유 게이트 전극은 간섭 효과의 증가없이 커플링 비율을 증가시킬 수 있다. 그 결과, 본 발명에 따른 비휘발성 메모리 장치는 고집적화에 따른 전기적 간섭 및 커플링 비율의 감소 문제를 극복할 수 있다.
또한, 본 발명에 따르면, 게이트 층간절연막을 형성하기 전에, 넓은 폭을 갖는 활성영역의 상부 공간(즉, 상기 제 2 개구부)을 도전막 패턴으로 완전히 채우는 단계를 포함한다. 이에 따라, 상기 게이트 층간절연막은 주변회로 영역의 상부면이 평탄화된 결과물 상에 형성된다. 그 결과, 종래 기술에서와 같은 과도 식각의 단계없이 상기 게이트 층간절연막을 식각할 수 있기 때문에, 소자분리막 패턴의 리세스 및 그에 따른 기생 트랜지스터 형성의 문제는 예방된다. 또한, 음경사를 갖는 소자분리막 패턴의 측벽에, 게이트 층간절연막의 잔존물 또는 도전성 잔존물이 형성되는 문제 역시 원천적으로 방지된다. 결과적으로, 본 발명에 따르면, 주변회로 영역과 관련된 기술적 문제없이, 'U'자 형태 또는 'T'자의 역상의 단면을 갖는 부유 게이트 전극을 형성할 수 있다.
Claims (24)
- 제 1 영역 및 제 2 영역을 포함하는 반도체기판 상에, 트렌치 마스크 패턴을 형성하는 단계;상기 트렌치 마스크 패턴을 식각 마스크로 사용하여 상기 반도체기판을 식각함으로써, 활성 영역들을 정의하는 기판 트렌치들을 형성하는 단계;상기 트렌치 마스크 패턴을 둘러싸면서, 상기 기판 트렌치들을 채우는 소자분리막 패턴들을 형성하는 단계;상기 트렌치 마스크 패턴을 제거하여 상기 제 1 및 제 2 영역에서 각각 상기 활성영역의 상부면을 노출시키는 제 1 및 제 2 개구부들을 형성하되, 상기 제 2 개구부는 상기 제 1 개구부보다 넓은 폭을 갖도록 형성하는 단계; 및상기 제 1 개구부 내에 배치되는 제 1 하부 도전 패턴 및 상기 제 2 개구부를 채우는 제 2 하부 도전 패턴을 형성하는 단계를 포함하되,상기 제 1 하부 도전 패턴은 상기 제 1 개구부의 하부 영역에 배치되는 바닥부 및 상기 제 1 개구부의 상부 영역에 배치되는 적어도 한 개의 연장부를 포함하고, 상기 연장부는 상기 바닥부로부터 연장되면서 상기 바닥부보다 좁은 폭을 갖는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 하부 도전 패턴들을 형성하는 단계는상기 제 1 개구부 폭의 절반보다 얇은 두께로 제 1 도전막을 형성하는 단계;상기 제 1 도전막이 형성된 결과물 상에, 상기 제 2 개구부를 채우는 제 2 도전막을 형성하는 단계; 및상기 제 1 및 제 2 도전막을 패터닝하는 단계를 포함하되,상기 제 1 하부 도전 패턴은 상기 패터닝된 제 1 도전막으로 이루어지고, 상기 제 2 하부 도전 패턴은 상기 패터닝된 제 1 및 제 2 도전막으로 이루어지는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제 2 항에 있어서,상기 제 1 및 제 2 하부 도전 패턴들을 형성하는 단계는상기 제 1 및 제 2 개구부들이 형성된 결과물 상에, 상기 제 1 도전막을 상기 제 1 개구부 폭의 절반보다 얇은 두께로 콘포말하게 증착하는 단계;상기 제 1 도전막 상에 희생막을 형성하는 단계;상기 희생막을 식각하여, 상기 제 2 개구부에서 상기 희생막을 제거하면서 상기 제 1 도전막이 형성된 상기 제 1 개구부를 채우는 희생막 패턴을 형성하는 단계;상기 희생막 패턴이 형성된 결과물 전면에 상기 희생막이 제거된 제 2 개구부를 채우는 제 2 도전막을 형성하는 단계; 및상기 소자분리막 패턴의 상부면이 노출될 때까지 상기 제 2 도전막 및 상기 제 1 도전막을 식각하여, 상기 제 1 개구부와 상기 희생막 패턴 사이에 개재되는 상기 제 1 하부 도전 패턴 및 상기 제 2 개구부를 채우는 상기 제 2 하부 도전 패턴을 형성하는 단계를 포함하는 비휘발성 메모리 장치의 제조 방법.
- 제 3 항에 있어서,상기 제 1 및 제 2 하부 도전 패턴들을 형성한 후,상기 희생막 패턴을 제거하여, 상기 제 1 개구부에서 상기 제 1 하부 도전 패턴의 상부면을 노출시키는 단계;상기 희생막 패턴이 제거된 결과물 상에, 유전막 및 제 3 도전막을 형성하는 단계; 및상기 소자분리막 패턴이 노출될 때까지 상기 제 3 도전막, 상기 유전막, 상기 제 1 및 제 2 하부 도전 패턴을 차례로 패터닝하여, 상기 활성 영역의 상부를 지나는 게이트 패턴을 형성하는 단계를 더 포함하는 비휘발성 메모리 장치의 제조 방법.
- 제 3 항에 있어서,상기 희생막을 형성하는 단계는 상기 제 1 도전막이 형성된 제 1 개구부 폭의 절반 내지 상기 제 1 도전막이 형성된 제 2 개구부 폭의 절반의 두께로 상기 희생막을 콘포말하게 형성하는 단계를 포함하고,상기 희생막 패턴을 형성하는 단계는 상기 제 1 도전막이 노출될 때까지 상기 제 1 도전막에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 상기 희생막을 등방적으로 식각함으로써, 상기 제 2 개구부에서 상기 희생막을 제거하면서 상기 제 1 개구부를 채우는 상기 희생막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제 3 항에 있어서,상기 희생막을 형성하는 단계는 상기 희생막이 상기 제 1 및 제 2 개구부들을 채우도록, 상기 희생막을 적어도 상기 제 1 도전막이 형성된 제 2 개구부 폭의 절반 두께로 형성하는 단계를 포함하고,상기 희생막 패턴을 형성하는 단계는상기 제 1 도전막이 노출될 때까지 상기 희생막을 식각하여, 상기 제 1 도전막이 형성된 제 1 및 제 2 개구부들을 채우는 희생막 패턴을 형성하는 단계;상기 희생막 패턴이 형성된 결과물 상에, 상기 제 1 영역을 덮으면서 상기 제 2 영역을 노출시키는 마스크 패턴을 형성하는 단계;상기 마스크 패턴을 식각 마스크로 사용하여, 상기 제 2 개구부에서 상기 희생막 패턴을 제거하는 단계; 및상기 마스크 패턴을 제거하여 상기 제 1 개구부를 채우는 상기 희생막 패턴을 노출시키는 단계를 포함하는 비휘발성 메모리 장치의 제조 방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 하부 도전 패턴들을 형성하는 단계는상기 제 1 및 제 2 개구부들이 형성된 결과물 상에, 상기 제 1 및 제 2 개구부들을 채우는 제 1 도전막을 형성하는 단계;상기 소자분리막 패턴의 상부면이 노출될 때까지 상기 제 1 도전막을 식각하여, 상기 제 1 개구부를 채우는 제 1 도전막 패턴 및 상기 제 2 개구부를 채우는 상기 제 2 하부 도전 패턴을 형성하는 단계;상기 제 2 영역의 상부에, 상기 제 1 도전막 패턴을 노출시키는 마스크 패턴을 형성하는 단계;상기 마스크 패턴을 식각 마스크로 사용하여 상기 제 1 도전막 패턴을 리세스시킴으로써, 상기 소자분리막 패턴의 상부면보다 낮은 상부면을 갖는 바닥 패턴을 형성하는 단계;상기 마스크 패턴을 제거하는 단계;상기 마스크 패턴이 제거된 결과물 상에, 제 2 도전막을 상기 제 1 개구부 폭의 절반보다 얇은 두께로 형성하는 단계; 및상기 소자분리막 패턴의 상부면이 노출될 때까지 상기 제 2 도전막을 이방성 식각함으로써, 상기 제 1 개구부의 측벽에 상기 바닥 패턴에 접촉하는 연장 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 하부 도전 패턴들을 형성하는 단계는상기 제 1 및 제 2 개구부들이 형성된 결과물 상에, 상기 제 1 및 제 2 개구 부들을 채우는 제 1 도전막을 형성하는 단계;상기 소자분리막 패턴의 상부면이 노출될 때까지 상기 제 1 도전막을 식각하여, 상기 제 1 개구부를 채우는 제 1 도전막 패턴 및 상기 제 2 개구부를 채우는 상기 제 2 하부 도전 패턴을 형성하는 단계;상기 제 2 하부 도전 패턴 전체와 상기 제 1 도전막 패턴의 상부면의 중앙부를 덮고, 상기 제 1 도전막 패턴의 상부면의 가장자리부를 노출시키는 마스크 패턴을 형성하는 단계;상기 마스크 패턴을 식각 마스크로 사용하여 상기 노출된 제 1 도전막 패턴을 이방성 식각함으로써, 상기 제 1 개구부 내에 배치되는 상기 제 1 하부 도전 패턴을 형성하는 단계; 및상기 마스크 패턴을 제거하여 상기 제 2 하부 도전 패턴을 노출시키는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 하부 도전 패턴들을 형성하는 단계는상기 제 1 및 제 2 개구부들이 형성된 결과물 상에, 상기 제 1 및 제 2 개구부들을 채우는 제 1 도전막을 형성하는 단계;상기 소자분리막 패턴의 상부면이 노출될 때까지 상기 제 1 도전막을 식각하여, 상기 제 1 개구부를 채우는 제 1 도전막 패턴 및 상기 제 2 개구부를 채우는 상기 제 2 하부 도전 패턴을 형성하는 단계;상기 제 2 하부 도전 패턴 전체와 상기 제 1 도전막 패턴의 상부면의 가장자리부를 덮고, 상기 제 1 도전막 패턴의 상부면의 중앙부를 노출시키는 마스크 패턴을 형성하는 단계;상기 마스크 패턴을 식각 마스크로 사용하여 상기 노출된 제 1 도전막 패턴을 이방성 식각함으로써, 상기 제 1 개구부 내에 배치되는 상기 제 1 하부 도전 패턴을 형성하는 단계; 및상기 마스크 패턴을 제거하여 상기 제 2 하부 도전 패턴을 노출시키는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 하부 도전 패턴들을 형성한 후,상기 제 1 영역에서 상기 소자분리막 패턴의 상부면을 리세스하는 단계를 더 포함하는 비휘발성 메모리 장치의 제조 방법.
- 반도체기판의 제 1 및 제 2 영역에 형성되어, 각각 제 1 및 제 2 활성 영역을 한정하는 제 1 및 제 2 소자분리막 패턴들;상기 제 1 및 제 2 활성 영역들의 상부에 각각 배치되는 제 1 하부 도전 패턴 및 제 2 하부 도전 패턴;상기 제 1 및 제 2 하부 도전 패턴들과 상기 반도체기판 사이에 형성되는 게이트 절연막;상기 제 1 및 제 2 하부 도전 패턴들의 상부에서, 각각 상기 제 1 및 제 2 활성 영역들을 가로지르는 제 1 및 제 2 상부 도전 패턴; 및상기 제 1 하부 도전 패턴과 상기 제 1 상부 도전 패턴 사이에 개재되는 게이트 층간절연막 패턴을 포함하되,상기 제 1 하부 도전 패턴은 바닥부 및 상기 바닥부로부터 상기 기판 상부로 연장되면서 상기 바닥부보다 좁은 폭을 갖는 적어도 한 개의 연장부를 구비하고,상기 제 2 하부 도전 패턴은 상기 제 1 하부 도전 패턴의 바닥부보다 두꺼운 것을 특징으로 하는 비휘발성 메모리 장치.
- 제 11 항에 있어서,상기 연장부는 상기 바닥부와 동일한 물질의 도전성 물질로 이루어지는 것을 특징으로 하는 비휘발성 메모리 장치.
- 제 11 항에 있어서,상기 연장부는 상기 바닥부의 양단으로부터 상기 기판 상부로 연장됨으로써, 상기 제 1 하부 도전 패턴은 'U'자 형태의 단면을 갖는 것을 특징으로 하는 비휘발성 메모리 장치.
- 제 13 항에 있어서,상기 연장부의 폭은 상기 바닥부의 두께와 같은 것을 특징으로 하는 비휘발 성 메모리 장치.
- 제 11 항에 있어서,상기 연장부는 상기 바닥부의 중앙으로부터 위쪽으로 연장됨으로써, 상기 제 1 하부 도전 패턴은 'T'자의 역상 단면을 갖는 것을 특징으로 하는 비휘발성 메모리 장치.
- 제 11 항에 있어서,상기 바닥부의 폭은 상기 제 1 활성 영역의 폭보다 넓은 것을 특징으로 하는 비휘발성 메모리 장치.
- 제 11항에 있어서,상기 제 1 소자분리막 패턴의 상부면은 상기 제 1 하부 도전 패턴의 상부면보다 낮은 것을 특징으로 하는 비휘발성 메모리 장치.
- 제 11 항에 있어서,상기 제 1 소자분리막 패턴의 상부면은 상기 제 2 소자분리막 패턴의 상부면보다 낮은 것을 특징으로 하는 비휘발성 메모리 장치.
- 제 11 항에 있어서,상기 제 2 소자분리막 패턴의 상부면은 상기 제 1 하부 도전 패턴의 상기 바닥부의 상부면보다 높은 것을 특징으로 하는 비휘발성 메모리 장치.
- 제 11 항에 있어서,상기 제 2 하부 도전 패턴은 차례로 적층된 제 1 도전막 패턴과 제 2 도전막 패턴으로 이루어지되,상기 제 1 도전막 패턴은 상기 제 1 하부 도전 패턴의 바닥부와 같은 두께인 것을 특징으로 하는 비휘발성 메모리 장치.
- 제 20 항에 있어서,상기 제 2 하부 도전 패턴을 구성하는 상기 제 1 도전막 패턴은 상기 제 2 소자분리막 패턴과 상기 제 2 하부 도전 패턴을 구성하는 상기 제 2 도전막 패턴 사이로 연장됨으로써, 'U'자 형태의 단면을 갖는 것을 특징으로 하는 비휘발성 메모리 장치.
- 제 20 항에 있어서,상기 제 2 도전막 패턴의 두께는 상기 제 1 하부 도전 패턴의 연장부의 두께와 실질적으로 동일한 것을 특징으로 하는 비휘발성 메모리 장치.
- 제 11 항에 있어서,상기 제 2 하부 도전 패턴의 마주보는 두 측벽은 상기 제 2 소자분리막 패턴에 접촉하고,상기 제 2 상부 도전 패턴은 상기 제 2 하부 도전 패턴 및 상기 제 2 소자분리막 패턴의 상부에 배치되는 것을 특징으로 하는 비휘발성 메모리 장치.
- 제 11 항에 있어서,상기 게이트 층간절연막 패턴은 상기 제 2 하부 도전 패턴과 상기 제 2 상부 도전 패턴 사이에 개재되되, 상기 게이트 층간절연막 패턴은 상기 제 2 하부 도전 패턴과 상기 제 2 상부 도전 패턴이 직접 접촉할 수 있도록 상기 제 2 하부 도전 패턴 상에 형성되는 개구부를 구비하는 것을 특징으로 하는 비휘발성 메모리 장치.
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