JP5260989B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置の製造方法に関し、特に２つのゲート電極膜が絶縁膜を介して積層したＭＯＳＦＥＴ構造を有してなる半導体装置の製造方法に関する。

図７は従来の製造方法に係るフローティングゲート電極およびコントロールゲート電極を有する半導体装置（不揮発性半導体記憶装置）の一部の断面構造（コントロールゲート電極が形成される延伸方向に平行な面で切断した断面構造）を示す概略図である。

図７に示される従来の半導体装置５０は、第１絶縁膜６が充填されたトレンチ構造を有する半導体基板１上にゲート酸化膜（トンネル酸化膜）７、フローティングゲート電極（第１ゲート電極膜）８、ＯＮＯ膜１０、及びコントロールゲート電極（第２ゲート電極膜）１１を有する構造である。なお、図７では、第２ゲート電極膜１１の上面に形成される層間絶縁膜等については図示を省略している。

図７に示されるような構造を有する半導体装置５０は、コントロールゲート電極１１に印加する電圧（ゲート電圧）、及び図示されていない不純物拡散層（ソース・ドレイン）間に印加される電圧を制御することにより、フローティングゲート電極８内への電荷の取り込み及び放出を行うことで情報の書き込み及び消去を行う不揮発性半導体記憶装置である。

ここで、前記の通り、半導体装置５０に対して情報の書き込みを行うに際し、フローティングゲート電極８内に電荷（ホットエレクトロン）の注入を行う。このとき、ソース・ドレイン間の電界によって加速された電子をフローティングゲート電極８内に引き寄せるために、フローティングゲート電極８の電位を上昇させるべく、コントロールゲート電極１１に対して正電圧が印加される。

フローティングゲート電極８に誘起される電圧は、コントロールゲート電極１１に印加される動作電圧と、コントロールゲート電極１１に電圧が印加されたときのフローティングゲート電極８に誘起される電圧の比（以下、「カップリング比」と記載）に依存して決定する。即ち、コントロールゲート電極１１に対して同一の動作電圧が印加された場合、カップリング比を大きくすればするほど、フローティングゲート電極８に誘起される誘起電圧は大きくなる。従って、カップリング比を大きくすることにより、フローティングゲート電極８に電荷注入を行うために必要なコントロールゲート電極１１に印加すべき動作電圧を低くすることができる。

前記のカップリング比は、半導体基板１とフローティングゲート電極８の間の静電容量をＣ１、フローティングゲート電極８とコントロールゲート電極１１の間の静電容量をＣ２とした場合、Ｃ２／（Ｃ１＋Ｃ２）で定義される値である。このカップリング比を大きくするためには、Ｃ１を小さくするか、若しくはＣ２を大きくすることで実現が可能である。

しかしながら、Ｃ１はゲート酸化膜７の膜厚に依存するところ、Ｃ１を小さくするためにゲート酸化膜７の膜厚を厚くすることは、フローティングゲート電極８に対する電荷の流入、並びにフローティングゲート電極８からの電荷の脱出を困難にし、書き込み及び消去特性が悪化する。このため、Ｃ１を小さくすることは事実上困難である。従って、Ｃ２を大きくすることによりカップリング比を大きくする方法が種々開発されている。例えば、その方法の一つとして、フローティングゲート電極８の膜厚を厚くする方法が考えられる。

フローティング電極８の膜厚を厚くした場合の概略断面構造図を図８に示す。なお、図８は、説明の都合上、図７とは異なり、コントロールゲート電極１１の延伸方向に直交する面で切断した断面構造を図示している。

図８に示される半導体装置５１は、半導体基板１上に複数の不純物拡散領域３１（ソース・ドレイン領域）が離隔形成されており、両拡散領域に挟まれる領域の上部にはゲート酸化膜７、フローティングゲート電極８、ＯＮＯ膜１０、コントロールゲート電極１１が下からこの順に積層形成されている。また、両ゲート電極及び不純物拡散領域３１を覆うように層間絶縁膜３４が形成されており、この層間絶縁膜３４の上部に配線３６が形成されている。そして、不純物拡散領域３１の上部領域において層間絶縁膜３４を貫通するコンタクトプラグ３５が形成されており、このコンタクトプラグ３５によって配線３６と不純物拡散領域３１との電気的接続が確保されている。なお、両ゲート電極の側壁部分には絶縁膜３２、３３が形成されている。

図８に示されるように、フローティングゲート電極８の膜厚を十分厚くした場合、半導体基板１の基板面とコントロールゲート電極１１の成膜面との高さ位置が大きく相違する。このため、図８に示されるように、配線３６と不純物拡散領域３１との電気的接続を確保するためのコンタクトプラグ３５を形成するに際し、層間絶縁膜３４に対して深いコンタクトホールを形成する必要が生じる。

コンタクトホールは、基板面に対して完全に垂直な方向に延伸するような形状ではなく、通常一定の斜度を有して形成される。このため、不純物拡散領域３１と電気的接続を行うに際し、接触抵抗が十分抑制されるような範囲内の接触面積で不純物拡散領域３１と接触するようなコンタクトプラグを形成するには、配線３６に近い上側の位置のコンタクト径を一定程度大きくする必要が生じる。

このように、配線３６に近い上側の位置においてコンタクトプラグ３５が大きいコンタクト径を有する状況下で、フローティングゲート電極８の膜厚を十分厚くすると、コンタクトプラグ３５とフローティングゲート電極８、並びにコンタクトプラグ３５とコントロールゲート電極１１とが互いに近接して形成されることとなる。このため、コンタクトプラグ３５とフローティングゲート電極８間、あるいはコンタクトプラグ３５とコントロールゲート電極１１間においてショートが発生しやすい状態が生じる。

一方で、このようなショートを回避すべく、あらかじめ十分な離隔距離を確保してゲート電極を形成すると、近年の不揮発性半導体記憶装置の小規模・大容量化の流れに逆行することとなる。

更に、このような小規模・大容量化の流れを受けて、各素子が微細化を余儀なくされている状況下において、上述のように深いコンタクト孔を形成する場合、仮に半導体基板１の表面に凹凸が存在していれば、フォトリソグラフィ工程で必要となる焦点深度が大きくなり、パターンを形成する上において加工が困難になるという問題も有する。

従って、フローティングゲート電極８の膜厚を厚くすることなく、カップリング比を大きくする方法が必要とされている。ここで、フローティングゲート電極８とコントロールゲート電極１１の間のＯＮＯ膜１０の膜厚を薄くすることにより前記Ｃ２を大きくすることも理論上は可能であるが、当該ＯＮＯ膜１０の電位障壁が低下するため、フローティングゲート電極８に蓄積された電荷が容易にコントロールゲート電極１１に脱出してしまい、データ保持特性が劣化するという問題がある。

これを受けて、従来、フローティングゲート電極８とコントロールゲート電極１１が対向する面積を、フローティングゲート電極８と半導体基板１が対向する面積よりも大きくすることで、カップリング比を大きくする方法が開示されている（例えば、特許文献１〜３参照）。

特開２００４−１１９７４５号公報 特開平１０−１９９９９８号公報 特開平６−２５２４１２号公報

特許文献１による方法は、フローディングゲート電極８となる第１ゲート電極膜を堆積後、異方性エッチングを行うことで表面をＶ字型にエッチバックし、その後にコントロールゲート電極１１となる第２ゲート電極膜を堆積することで、フローティングゲート電極８とコントロールゲート電極１１との対向面積の増大化を図る方法である。

しかしながら、特許文献１に記載の方法を用いて半導体装置を製造する場合、エッチング前に堆積する第１ゲート電極膜の膜厚が薄いと、フローティングゲート電極８の中央部、即ちＶ字の谷の部分に位置する第１ゲート電極膜が薄くなり過ぎる懸念がある。従って、第１ゲート電極膜の膜厚を一定程度確保する必要が生じる。かかる場合、上述したようにコントロールゲート電極１１の電極面と半導体基板１の基板面との高さ位置が大きく相違し、図８の場合と同様の問題を招来することとなる。

又、特許文献２による方法は、フローディングゲート電極８となる第１ゲート電極膜の側面にスペーサを形成し、スペーサと第１ゲート電極膜の段差の上に更にゲート電極膜（以下、「第３ゲート電極膜」と記載）を形成して第１ゲート電極膜と一体化することで、フローティングゲート電極８に凹部領域を形成する。その後、ＯＮＯ膜１０を介してコントロールゲート電極１１となる第２ゲート電極膜を形成することで、凹部領域を有するフローティングゲート電極８と、当該凹部領域をＯＮＯ膜１０を介して第２ゲート電極膜が充填されることで形成される凸部領域を有するコントロールゲート電極１１とを対向させて、フローティングゲート電極８とコントロールゲート電極１１との対向面積の増大化を図る方法である。

しかしながら、特許文献２に記載の方法を用いて半導体装置を製造する場合、スペーサと第１ゲート電極膜の段差の上に第３ゲート電極膜を堆積後、当該第３ゲート電極膜を所定形状にエッチング加工する必要が生じる。このエッチング加工は、フォトリソグラフィ工程を用いて行われるため、予めアライメント分のマージンを確保してスペーサの形成を行う必要があり、大きなレイアウトルールにせざるを得ず、昨今の微細化の流れに逆行することとなる。

又、特許文献３による方法は、以下のとおりである。まず、半導体基板１上にフローディングゲート電極８となる第１ゲート電極膜を堆積後、エッチングストッパー膜を介して更にゲート電極膜（以下、「第３ゲート電極膜と記載」を堆積する。その後、第１及び第３ゲート電極膜をパターニング処理後、絶縁膜（素子分離絶縁膜）をゲート電極形成外領域に形成し、第３ゲート電極膜に対してエッチバックを施すことで絶縁膜側壁に第３ゲート電極膜をサイドウォール状に残存させる。そして、第３ゲート電極膜と第１ゲート電極膜の双方にリンをドーピングすることで両ゲート電極膜間に介在するエッチングストッパー膜を絶縁破壊し、これによって両ゲート電極膜を一体化することで凹部領域を有するフローティングゲート電極８を形成する。その後、ＯＮＯ膜１０を介してコントロールゲート電極１１となる第２ゲート電極膜を形成することで、凹部領域を有するフローティングゲート電極８と、当該凹部領域をＯＮＯ膜１０を介して第２ゲート電極膜が充填されることで形成される凸部領域を有するコントロールゲート電極１１とを対向させて、フローティングゲート電極８とコントロールゲート電極１１との対向面積の増大化を図る方法である。

しかしながら、特許文献３に記載の方法を用いて半導体装置を製造する場合、エッチングストッパー膜を絶縁破壊して第１ゲート電極膜と第３ゲート電極膜とを電気的に接続させる工程を行う際に、第１ゲート電極膜下部に形成されるゲート酸化膜４に対して大きなストレスが与えられる結果、フローティングゲート電極８に蓄積された電荷がゲート酸化膜４を介して脱出し易くなる懸念があり、データ保持特性が劣化するという問題がある。

本発明は、上記の問題点に鑑み、フローティングゲート電極の膜厚を厚くすることなく高いカップリング比の実現が可能で、且つ、データ保持特性に優れ、高集積化に適した半導体装置の製造方法を提供することを目的とする。

上記目的を達成するための本発明に係る半導体装置の製造方法は、２つのゲート電極膜が絶縁膜を介して積層したＭＯＳＦＥＴ構造を有してなる半導体装置の製造方法であって、半導体基板の一部領域に、基板表面より突出する第１絶縁膜を形成する第１工程と、前記第１工程終了後、ゲート酸化膜を前記半導体基板の露出面に形成する第２工程と、前記第２工程終了後、前記ゲート酸化膜、並びに前記第１絶縁膜の突出部の上面と側面を覆うように、全面に導電性の第１ゲート電極膜を形成することで、隣接する前記第１絶縁膜間に底面及び内側壁が前記第１ゲート電極膜で覆われた第１凹部を形成する第３工程と、前記第３工程終了後、少なくとも前記第１絶縁膜の突出部の上面の上方に形成された前記第１ゲート電極膜を選択的に除去する第４工程と、前記第４工程終了後、前記第１絶縁膜の上面位置が前記第１ゲート電極膜の底面位置より低くならない範囲内で前記第１絶縁膜に対してエッチング処理を施して、底面が前記第１絶縁膜、内側壁が前記第１ゲート電極膜からなる第２凹部を形成する第５工程と、前記第５工程終了後、前記第１凹部及び前記第２凹部を完全には充填しない範囲内の膜厚で全面に第２絶縁膜を形成した後、全面に導電性の第２ゲート電極膜を形成する第６工程と、前記第６工程終了後、前記第２ゲート電極膜をパターニングした後、ソース・ドレイン領域を形成する第７工程と、を有し、前記第４工程が、前記第１ゲート電極膜上に膜を形成することなく、前記第１絶縁膜の突出部の上面の高さ位置に達するまで平坦化処理を行うことで、前記第１絶縁膜の突出部の上面を露出させると共に、前記第１凹部を有した前記第１ゲート電極膜を複数に分離する工程であり、前記５工程が、前記第４工程で露出した前記第１絶縁膜の上面が、周囲の前記第１ゲート電極膜の上面に対して後退するように、前記第１絶縁膜を選択的にウェットエッチングする工程であることを第１の特徴とする。

本発明に係る半導体装置の製造方法の上記第１の特徴によれば、第３工程によって底面及び内側壁が第１ゲート電極膜で覆われた第１凹部が形成されると共に、第５工程によって底面が第１絶縁膜、内側壁が第１ゲート電極膜で覆われた第２凹部が形成される。そして、これら第１及び第２凹部を完全に充填しない範囲内で成膜された第２絶縁膜を介して、第２ゲート電極膜が形成されるため、当該第２ゲート電極膜は、第１凹部及び第２凹部の上方において下向きに突出する凸部形状を有することとなる。従って、平坦化された第１ゲート電極膜の上部に第２ゲート電極膜が形成されている場合と比較して、両ゲート電極が対向する面積を増大させることができる。これにより、第１ゲート電極膜の底面と半導体基板の基板面とが対向する面積よりも、両ゲート電極が対向する面積を大きくすることができるため、カップリング比を大きくすることができる。

そして、前記第１凹部及び第２凹部の形成位置は、第１絶縁膜の形成位置及び第３工程において堆積する第１ゲート電極膜の堆積膜厚によって定められる。即ち、第１工程において予め第１絶縁膜の位置合わせを行っておけば、第１ゲート電極膜の堆積膜厚に応じて第１凹部及び第２凹部の形成位置を自己整合的に定めることができる。従って、アライメント精度を考慮することなく、第１ゲート電極膜の所定の位置に第１及び第２凹部を形成することができるため、微細なレイアウトルールに対しても適用が可能である。

又、前記第３工程の前段階で、突出形状を有する第１絶縁膜が既に形成されているため、前記第３工程において第１ゲート電極膜の膜厚を大きくしなくても、底面及び内側壁が前記第１ゲート電極膜で覆われた第１凹部を形成することができる。更に、第１ゲート電極膜の膜厚を大きくしなくても、第５工程において第１絶縁膜に対してエッチバックを行うことで、底面が前記第１絶縁膜、内側壁が前記第１ゲート電極膜からなる第２凹部を形成することができる。即ち、本発明に係る半導体装置の製造方法によれば、両ゲート電極膜の対向面積を大きくするために予め大きな膜厚の第１ゲート電極膜を成膜する必要がない。このため、コントロールゲート電極の成膜表面の高さ位置を、半導体基板の基板面から所定の範囲内に抑制することが可能である。従って、コントロールゲート電極あるいはフローティングゲート電極と一定の距離を保った状態でコンタクトプラグを形成することができるため、これらの間にショートが発生するという問題を防ぐことができる。

又、本発明に係る半導体装置の製造方法は、両ゲート電極間の対向面積を増大するために絶縁膜に対する絶縁破壊処理を行う必要がなく、ゲート酸化膜に対してストレスが生じることがない。このため、完成後の半導体装置において、第１ゲート電極膜が構成するフローティングゲート電極に蓄積された電荷がゲート酸化膜を介して容易に脱出するということがなく、データ保持特性の優れた半導体装置を実現することができる。

又、本発明に係る半導体装置の製造方法は、上記第１の特徴に加えて、前記第３工程において形成する前記第１ゲート電極膜の膜厚が、前記第２工程終了時において形成されている前記第１絶縁膜の突出部の高さよりも小さく、且つ、隣接する２つの前記第１絶縁膜の間隔の２分の１よりも小さいことを第２の特徴とする。

本発明に係る半導体装置の製造方法の上記第２の特徴によれば、前記第３工程終了時において確実に前記第１凹部を形成することができる。

本発明によれば、フローティングゲート電極の膜厚を厚くすることなく高いカップリング比の実現が可能で、且つ、データ保持特性に優れ、高集積化に適した半導体装置の製造方法が提供される。

以下において、本発明に係る半導体装置の製造方法（以下、適宜「本発明方法」と称する）の実施形態について図１〜図６の各図を参照して説明する。尚、以下の各図に示される概略構成図は、あくまで模式的に図示されたものであり、実際の構造の寸法比と図面の寸法比は必ずしも一致するものではない。又、背景技術の項で参照した図７並びに図８と同一の構成要素については、同一の符号を付して説明する。

図１は、本発明方法によって製造される半導体装置の概略断面構造図である。図１は、図７と同様、フローティングゲート電極およびコントロールゲート電極を有する半導体装置（不揮発性半導体記憶装置）に関するものであり、コントロールゲート電極が形成される延伸方向に平行な面で切断した断面図である。

図１に示される半導体装置２０は、トレンチ構造が形成された半導体基板１上に、当該トレンチ内を充填するように成膜され、半導体基板１の表面より上方に突出した素子分離用の絶縁膜６（以下、適宜「第１絶縁膜６」と記載）、ゲート酸化膜７、フローティングゲート電極８を構成する電極膜（以下、適宜「第１ゲート電極膜８」と記載）、コントロールゲート電極１１を構成する電極膜（以下、適宜「第２ゲート電極膜１１」と記載）、及び、第１ゲート電極膜８と第２ゲート電極膜１１の間に介在するＯＮＯ膜（第２絶縁膜に相当）１０を有する。

第１ゲート電極膜８は、隣接する２つの第１絶縁膜６間の領域において、端部が上方に突出し、その間に凹部を有して形成されている。そして、この凹部を有する第１ゲート電極膜８を覆うようにＯＮＯ膜１０が形成されており、これによって、当該ＯＮＯ膜１０で底面と内側壁が覆われた凹部１５が形成されている。そして、第２ゲート電極膜１１によって当該凹部１５内が充填されている。

更に、第１ゲート電極膜８は、第１絶縁膜６の突出部とその上面の上方領域を挟んで隣接する第１ゲート電極膜８と分離している。当該領域において、底面を構成する第１絶縁膜６及び内側壁を構成する第１ゲート電極膜８を覆うようにＯＮＯ膜１０が形成され、これによって当該ＯＮＯ膜１０で底面と内側壁が覆われた凹部１６が形成される。そして、第２ゲート電極膜１１によって当該凹部１６内が充填されている。つまり、第２ゲート電極膜１１は、凹部１５及び１６内において、下方に突出した凸部を有して形成される。

このように構成されることで、第１絶縁膜６の上面の上方領域以外を除く領域（凹部１５内を含む）においては、ＯＮＯ膜１０を介して第２ゲート電極膜１１と第１ゲート電極膜８とが半導体基板１の基板面に平行な方向に対向し、更に凹部１５及び凹部１６内においては基板面に垂直な方向に対向する。これにより、第１ゲート電極膜８と第２ゲート電極膜１１の対向面積が、第１ゲート電極膜８と半導体基板１との対向面積よりも大きくなり、カップリング比を増大させることができる。従って、素子の微細化が進んでも大きなカップリング比を容易に確保できる。

以下、図２〜図６を参照して、本発明方法の説明を行う。図２及び図３は、本発明方法を用いて半導体装置２０を製造する際の工程断面図を模式的に示したものであり、工程毎に図２（ａ）〜（ｆ）、及び図３（ａ）〜（ｅ）に分けて図示している（紙面の都合上２図面に分かれている）。また、図４は本発明方法の製造工程をフローチャートにしたものであり、以下の文中の各ステップは図４に示されるフローチャートの各ステップを表すものとする。

まず、図２（ａ）に示すように、半導体基板１上にシリコン酸化膜２、シリコン窒化膜３を全面に堆積する（ステップ＃１）。このとき、シリコン酸化膜２は拡散炉によって熱酸化法で成膜し、シリコン窒化膜３は減圧ＣＶＤ（Chemical Vapor Deposition）法で成膜するものとして良い。

尚、ステップ＃１において堆積するシリコン酸化膜２及びシリコン窒化膜３の総膜厚は、後のステップ＃６に係るゲート酸化膜７の成膜工程終了後においても第１絶縁膜６が突出部６ａを有する（図２（ｆ）参照）ように、ステップ＃６で成膜するゲート酸化膜７の膜厚よりも十分厚いものとする。

次に、図２（ｂ）に示すように、シリコン窒化膜３上の所定領域に、ステッパー・スキャナー等の露光装置を用いてフォトリソグラフィ法によってパターニングされたフォトレジスト膜４を形成する（ステップ＃２）。本ステップ＃２では、次のステップ＃３において半導体基板１に対してエッチングを行うことでトレンチ孔５を形成する領域以外の領域上部にフォトレジスト膜４を残存させる。尚、フォトリソグラフィ工程において照射される光の反射を抑制すべく、シリコン窒化膜３上に有機ＢＡＲＣ（Bottom Anti-Reflective Coating）材料、あるいはポリシリコン材料で構成される反射防止膜を堆積しても良い。この場合であっても、フォトレジスト膜４を剥離後、半導体基板１に対するエッチング処理の開始前に当該堆積された反射防止膜を除去することができるため、以後の工程に影響を与えることはない。

次に、図２（ｃ）に示すように、ステップ＃２において形成したフォトレジスト膜４をマスクとして、シリコン窒化膜３、シリコン酸化膜２をプラズマエッチング法によりエッチング処理し、その後、フォトレジスト膜４を剥離した後に残存しているシリコン窒化膜３をマスクとして半導体基板１に対してエッチング処理を行ってトレンチ孔５を形成する（ステップ＃３）。

次に、高密度プラズマＣＶＤ法（High Density Plasma CVD）法によりシリコン酸化膜（ＨＤＰ膜、以下では「第１絶縁膜６」と記載）を蒸着させ、トレンチ孔５内を完全に充填させる（ステップ＃４）。その後、更にＣＭＰ（Chemical Mechanical Polishing）法を用いて、トレンチ孔５周辺のシリコン窒化膜３の表面が露出するまで研磨処理を行う（図２（ｄ）参照）。

上述したステップ＃１〜＃４に係る工程は、いわゆるＳＴＩ（Shallow Trenchi Isolation）法と呼ばれる公知のトレンチ分離方法を用いて行われる製造プロセスと同じである。尚、ステップ＃３に係るトレンチ形成工程終了後、第１絶縁膜６を充填する前に、拡散炉を用いて１０〜５０ｎｍ程度の酸化膜を成長させる工程を有しても良い。かかる工程を行うことで、ステップ＃３に係るエッチング処理によって高さ位置の異なる部分に生じる角部の形状が丸められ、当該角部に電界が集中するのを防止することができる。

次に、図２（ｅ）に示すように、高温に加熱したリン酸等の薬液を用いてシリコン窒化膜３の除去を行い、更に高温に加熱したフッ酸等の薬液を用いてシリコン酸化膜２の除去を行うことで、半導体基板１の基板面を露出させる（ステップ＃５）。これにより、第１絶縁膜６の上面と、半導体基板１の基板面との高さ位置が相違し、第１絶縁膜６が突出する（突出部６ａ）。

次に、図２（ｆ）に示すように、拡散炉を用いて半導体基板１の基板面を酸化させることで、膜厚１０ｎｍ程度のシリコン酸化膜７（以下、「ゲート酸化膜７」と記載）を成長させる（ステップ＃６）。このゲート酸化膜７は、後の工程で形成されるフローティングゲート電極８に対して不純物拡散領域から電子を取り込み、若しくは、フローティングゲート電極８から不純物拡散領域に対して電子を引き抜く際の電子の通り道を形成し、いわゆるトンネル酸化膜を構成する。

上述したように、ステップ＃１においてシリコン酸化膜２及びシリコン窒化膜３の総膜厚を、ゲート酸化膜７の膜厚よりも十分厚膜としている。このため、ステップ＃５終了後において突出する第１絶縁膜６の突出部６ａの高さは、ゲート酸化膜７の膜厚よりも十分高い。従って、ステップ＃６においてゲート酸化膜７を成膜した後であっても、依然として第１絶縁膜６の上面は突出しており、突出部６ａが形成されている。

尚、ステップ＃５終了後（半導体基板１の基板面を露出させた後）、ステップ＃６に係るゲート酸化膜７の形成工程前に、拡散炉を用いて膜厚２０ｎｍ程度のシリコン酸化膜を半導体基板１の基板面に形成した後、当該形成されたシリコン酸化膜を除去する工程を更に行うものとしても良い。かかる工程は、犠牲酸化法と呼ばれる方法であり、当該工程を実行後にゲート酸化膜７を形成することで、ゲート酸化膜７の膜質を向上させる効果を有する。

更に、ステップ＃５終了後、ステップ＃６に係るゲート酸化膜７の形成工程前に、図示しないウェル領域形成並びに表面濃度調整のためのフォトマスク工程、イオン注入工程を行うものとしても良い。

次に、図３（ａ）に示すように、ポリシリコンで構成される導電性材料膜（以下、「第１ゲート電極膜８」と記載）をＣＶＤ法により例えば膜厚１０ｎｍ程度で成膜する（ステップ＃７）。これにより、ゲート酸化膜７の上面、並びに第１絶縁膜６の突出部６ａの上面及び側面が第１ゲート電極膜８で覆われる。

尚、本ステップ＃７において成膜する第１ゲート電極膜８の膜厚は、本ステップ＃７終了後において、隣接する２つの第１絶縁膜６間に底面及び内側壁を第１ゲート電極膜８とする凹部１３（第１凹部に相当）が形成される範囲内に設定される。

図５は、図３（ａ）の拡大図であり、ステップ＃７において成膜する第１ゲート電極膜８の膜厚を説明するための図である。

図５に示すように、ステップ＃６終了時点で突出している第１絶縁膜６の突出部６ａの突出高さをｋとすると、この突出高さｋよりも大きい膜厚で第１ゲート電極膜８を成膜した場合には、凹部１３内が完全に第１ゲート電極膜８で充填されてしまうため、ステップ＃７終了後に凹部１３が形成されない。即ち、本ステップ＃７で成膜する第１ゲート電極膜８の膜厚ｄは、ｄ＜ｋを満たす必要がある。

更に、ステップ＃６終了時点で突出している、隣接する２つの第１絶縁膜６の突出部６ａ間の間隔をＷとすると、膜厚ｄを２倍した値「２ｄ」が前記間隔Ｗよりも大きい場合には、やはり凹部１３内が完全に第１ゲート電極膜８で充填されてしまう。従って、本ステップ＃７で成膜する第１ゲート電極膜８の膜厚ｄは、２ｄ＜Ｗを満たす必要があり、言い換えれば膜厚ｄは、ｄ＜Ｗ／２を満たす必要がある。

以上をまとめると、ステップ＃７において成膜する第１ゲート電極膜８の膜厚を、ステップ＃６終了時点で突出している第１絶縁膜６の突出部６ａの高さよりも小さく、且つ、隣接する２つの第１絶縁膜６の突出部６ａ間の間隔の２分の１よりも小さい値に設定することで、ステップ＃７終了後において、隣接する２つの第１絶縁膜６間に、底面及び内側壁を第１ゲート電極膜８とする凹部１３を形成することができる。

次に、図３（ｂ）に示すように、第１絶縁膜６の突出部６ａの上面の高さ位置よりも上方に形成された第１ゲート電極膜８を選択的に除去する（ステップ＃８）。具体的には、フォトリソグラフィ法によってパターニングされたレジスト膜で非エッチング領域をマスクした状態でエッチングを行う。又、別の方法としては、第１絶縁膜６の突出部６ａの上面の高さ位置に達するまでＣＭＰ法によって全体の表面を平坦化することで実現しても構わない。

本ステップ＃８の終了によって、第１絶縁膜６の上面が露出される。一方で、図３（ｂ）に示すように、依然として凹部１３は形成されている。即ち、本ステップ＃８によって、凹部１３を有した第１ゲート電極膜８が複数に分離される。

次に、図３（ｃ）に示すように、フッ酸等の薬液を用いて第１絶縁膜６に対してウェットエッチングを行い、上面の高さ位置を後退させる（ステップ＃９）。このとき、少なくとも第１絶縁膜６の上面の高さ位置が第１ゲート電極膜８の底面位置よりも上方となるような範囲内のエッチング量とする。これは、仮に第１絶縁膜６の上面が第１ゲート電極膜８の底面位置よりも下方に位置した場合、後の工程で第１ゲート電極膜８に対してパターニングを行ってフローティングゲート電極を形成する際に、当該パターニング処理が困難となるため、かかる事態を回避することを目的とするものである。尚、ウェットエッチングのバラツキも考慮し、エッチング量が最大となったときでも、第１絶縁膜６の上面の高さ位置が第１ゲート電極膜８の底面位置よりも上方となるよう、エッチング条件を設定する。

本ステップ＃９によって、第１絶縁膜６を底面とし第１ゲート電極膜８を内側壁とする凹部１４（第２凹部に相当）が形成される。

次に、図３（ｄ）に示すように、凹部１３及び１４を完全には充填しない範囲内の膜厚で全面にＯＮＯ膜１０を成膜する（ステップ＃１０）。本ステップ＃１０は、例えば、拡散炉を用いて第１ゲート電極膜８上にシリコン酸化膜を成長させた後、ＣＶＤ法によりシリコン窒化膜、シリコン酸化膜（ＨＴＯ膜）を順次成膜することで行う。本ステップ＃１０で成膜されたＯＮＯ膜１０により、第１ゲート電極膜８（フローティングゲート電極）内に取り込まれた電子が、後の工程で形成される第２ゲート電極膜１１（コントロールゲート電極）に脱出するのを防止する効果を有する。本ステップ＃１０終了後においても、依然として凹部１５及び１６が形成されている。

次に、図３（ｅ）に示すように、ポリシリコンで構成される電極膜（以下、「第２ゲート電極膜１１」と記載）をＣＶＤ法により全面に堆積する（ステップ＃１１）。これにより、ステップ＃１０終了時に形成されていた凹部１５及び１６が完全に充填され、この結果、当該凹部１５及び１６の形成位置において、第２ゲート電極膜１１が下向きに突出する凸部を有する形状を有する。その後、第２ゲート電極膜１１及び第１ゲート電極膜８を同時にパターニングすることで、コントロールゲート電極とフローティングゲート電極を形成する。

尚、ステップ＃８において、第１ゲート電極膜７の一部を選択的に除去した後、ステップ＃１０に係るＯＮＯ膜１０の成膜工程前に、フォトマスク工程及びエッチング工程を行うことにより、第１ゲート電極膜７のパターニング処理を行ってフローティングゲート電極を形成するものとしても構わない。この場合、ステップ＃１１の終了後、第２ゲート電極膜１１のみをパターニングすることでコントロールゲート電極を形成する。

その後は、従来の不揮発性半導体記憶装置の製造方法に準じる。即ち、これらのゲート電極をマスクとして不純物イオン注入を行うことでソース・ドレイン領域を形成した後、層間絶縁膜を堆積する。そして、ソース・ドレイン領域上の所定領域にコンタクトホールを形成した後、当該コンタクトホール内にタングステン（Ｗ）等の金属膜を充填して、ソース・ドレイン領域との電気的接続のための配線層を形成する。必要に応じて、層間絶縁膜形成工程と配線層形成工程を複数回行って多層配線構造としても良い。

又、必要に応じて、コントロールゲート電極、ソース・ドレイン領域を形成後、コバルト（Ｃｏ）、チタン（Ｔｉ）等の高融点金属をスパッタリング法により堆積した後、ランプアニール装置などを使用して１分程度の熱処理（Ｃｏであれば４５０〜５３０℃程度、Ｔｉであれば６５０〜７００℃程度）を行って、コントロールゲート電極並びにソース・ドレイン領域の表面に金属サリサイド層を形成し、硫酸、過酸化水素等の薬液を用いて未反応の高融点金属を除去した後、３０秒程度の熱処理（Ｃｏ，Ｔｉいずれも６５０〜７００℃程度）を行って形成されたサリサイド層の相転移を行う工程を追加しても良い。このようにすることで、配線層とソース・ドレイン領域との接触抵抗を低減させることができる。

尚、上記サリサイドの代わりに、ステップ＃１１に係る第２ゲート電極膜１１の堆積工程終了後、タングステンシリサイドを堆積する工程を行っても良い。

上述したステップ＃１〜＃１１の各工程を経ることで、図１に示されるような、大きなカップリング比が確保できる本発明装置２０を製造することができる。

又、第１絶縁膜６の形成位置は、ステップ＃２におけるフォトレジスト膜４のマスク位置によって定まり、第１ゲート電極膜８の形成位置は、この第１絶縁膜６の形成位置によって定まり、更に、凹部１５及び１６の形成位置は、第１絶縁膜６の形成位置及び第１ゲート電極膜８の堆積膜厚によって定まる構成である。即ち、予めステップ＃２において素子分離領域形成のための位置合わせを行っておけば、ステップ＃７における第１ゲート電極膜８の堆積膜厚に応じて、凹部１５及び１６の形成位置を自己整合的に定められる。従って、アライメント精度を考慮することなく、凹部１５及び１６を形成することができるため、微細なレイアウトルールに対しても適用が可能である。

更に、本発明方法によれば、ステップ＃８に係る第１ゲート電極膜８に対する選択的除去工程、及びステップ＃９に係る第１絶縁膜６に対するエッチバック工程を行うことで凹部１５及び１６を形成することができるため、予め十分な膜厚の第１ゲート電極膜８を成膜する必要がない。このため、第２ゲート電極膜１１の成膜表面の高さ位置を、半導体基板１の基板面から所定の範囲内に抑制することが可能である。従って、コントロールゲート電極あるいはフローティングゲート電極と一定の距離を保った状態でコンタクトプラグを形成することができるため、これらの間にショートが発生するという問題を防ぐことができる。

また、両ゲート電極間の対向面積を増大するために絶縁膜に対する絶縁破壊処理を必要としないため、ゲート酸化膜７に対してストレスが生じることがない。このため、書き込み状態の下で第１ゲート電極膜（フローティングゲート電極）８に蓄積された電荷がゲート酸化膜７を介して容易に脱出するということがなく、データ保持特性の優れた不揮発性半導体記憶装置を実現することができる。

尚、上記実施形態では、ステップ＃８において、第１絶縁膜６の突出部６ａの上面より高さ位置が高い第１ゲート電極膜８を選択的に除去することで第１ゲート電極膜８の上面と突出部６ａの上面をそろえる構成とした。本ステップ＃８は、このような方法に限られず、少なくとも突出部６ａの上面の上方に形成されている第１ゲート電極膜８を選択的に除去する構成であれば良い。即ち、ステップ＃８終了時において、図３（ｂ）に示すような構成に替えて例えば図６（ａ）に示すような構成としても構わない。この場合、フォトリソグラフィ法によって非エッチング領域をマスクした状態でエッチングを行うことで実現できる。図６（ａ）の構成の後、上記ステップ＃９〜＃１１を経ることで、図６（ｂ）に示す構成の半導体装置を実現することができる。図６（ｂ）の場合においても、図１と同様、底面及び内側壁がＯＮＯ膜１０で囲まれた凹部１５及び１６を有する構成を実現できるため、かかる第２ゲート電極膜１１によって凹部内を充填することで、カップリング比の増大が図られる。

本発明方法によって製造される半導体装置の概略断面図 本発明方法に基づいて半導体装置を製造する際の工程断面図の一部 本発明方法に基づいて半導体装置を製造する際の工程断面図の別の一部 本発明方法の製造工程を順に示すフローチャート 本発明方法に基づいて半導体装置を製造する際の一工程に係る概略断面図 本発明方法に基づいて半導体装置を製造する際の一工程に係る別の概略断面図 従来の不揮発性半導体記憶装置の概略断面図 従来の不揮発性半導体記憶装置の別の概略断面図

符号の説明

１： 半導体基板
２： シリコン酸化膜
３： シリコン窒化膜
４： フォトレジスト膜
５： トレンチ孔
６： 第１絶縁膜
６ａ： 第１絶縁膜の突出部
７： ゲート酸化膜
８： 第１ゲート電極膜（フローティングゲート電極）
１０： 第２絶縁膜（ＯＮＯ膜）
１１： 第２ゲート電極膜（コントロールゲート電極）
１３、１４、１５、１６： 凹部
２０： 本発明方法によって製造された半導体装置
３１： 不純物拡散領域（ソース・ドレイン領域）
３２： サイドウォール絶縁膜
３３： サイドウォール絶縁膜
３４： 層間絶縁膜
３５： コンタクトプラグ
３６： 配線
５０： 従来方法によって製造された半導体装置
５１： 従来方法によって製造された半導体装置

Claims (2)

1. ２つのゲート電極膜が絶縁膜を介して積層したＭＯＳＦＥＴ構造を有してなる半導体装置の製造方法であって、
   半導体基板の一部領域に、基板表面より突出する第１絶縁膜を形成する第１工程と、
   前記第１工程終了後、ゲート酸化膜を前記半導体基板の露出面に形成する第２工程と、
   前記第２工程終了後、前記ゲート酸化膜、並びに前記第１絶縁膜の突出部の上面と側面を覆うように、全面に導電性の第１ゲート電極膜を形成することで、隣接する前記第１絶縁膜間に底面及び内側壁が前記第１ゲート電極膜で覆われた第１凹部を形成する第３工程と、
   前記第３工程終了後、少なくとも前記第１絶縁膜の突出部の上面の上方に形成された前記第１ゲート電極膜を選択的に除去する第４工程と、
   前記第４工程終了後、前記第１絶縁膜の上面位置が前記第１ゲート電極膜の底面位置より低くならない範囲内で前記第１絶縁膜に対してエッチング処理を施して、底面が前記第１絶縁膜、内側壁が前記第１ゲート電極膜からなる第２凹部を形成する第５工程と、
   前記第５工程終了後、前記第１凹部及び前記第２凹部を完全には充填しない範囲内の膜厚で全面に第２絶縁膜を形成した後、全面に導電性の第２ゲート電極膜を形成する第６工程と、
   前記第６工程終了後、前記第２ゲート電極膜をパターニングした後、ソース・ドレイン領域を形成する第７工程と、を有し、
   前記第４工程が、前記第１ゲート電極膜上に膜を形成することなく、前記第１絶縁膜の突出部の上面の高さ位置に達するまで平坦化処理を行うことで、前記第１絶縁膜の突出部の上面を露出させると共に、前記第１凹部を有した前記第１ゲート電極膜を複数に分離する工程であり、
   前記第５工程が、前記第４工程で露出した前記第１絶縁膜の上面が、周囲の前記第１ゲート電極膜の上面に対して後退するように、前記第１絶縁膜を選択的にウェットエッチングする工程であることを特徴とする半導体装置の製造方法。
2. 前記第３工程において形成する前記第１ゲート電極膜の膜厚が、前記第２工程終了時において形成されている前記第１絶縁膜の突出部の高さよりも小さく、且つ、隣接する２つの前記第１絶縁膜の間隔の２分の１よりも小さいことを特徴とする請求項１に記載の半導体装置の製造方法。