KR20080013001A - 반도체 장치 및 그의 제조 방법 - Google Patents

반도체 장치 및 그의 제조 방법 Download PDF

Info

Publication number
KR20080013001A
KR20080013001A KR1020077030628A KR20077030628A KR20080013001A KR 20080013001 A KR20080013001 A KR 20080013001A KR 1020077030628 A KR1020077030628 A KR 1020077030628A KR 20077030628 A KR20077030628 A KR 20077030628A KR 20080013001 A KR20080013001 A KR 20080013001A
Authority
KR
South Korea
Prior art keywords
line
insulating film
forming
semiconductor substrate
layer
Prior art date
Application number
KR1020077030628A
Other languages
English (en)
Other versions
KR100952718B1 (ko
Inventor
마사야 호사카
Original Assignee
스펜션 엘엘씨
스펜션 저팬 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 스펜션 엘엘씨, 스펜션 저팬 리미티드 filed Critical 스펜션 엘엘씨
Publication of KR20080013001A publication Critical patent/KR20080013001A/ko
Application granted granted Critical
Publication of KR100952718B1 publication Critical patent/KR100952718B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

반도체 기판(10) 내에 형성된 비트 라인(14)과, 비트 라인(14) 위에 비트 라인(14)의 길이 방향으로 연속하여 형성된 절연막 라인(18)과, 비트 라인(14)간의 반도체 기판(10) 위에 형성된 게이트 전극(16)과, 게이트 전극(16) 위에 접하여 형성되고 비트 라인(14)의 폭 방향으로 연장되어 있는 워드 라인(20)과, 비트 라인(14)간이면서 워드 라인(20)간의 반도체 기판에 형성된 트렌치부(22)를 구비한 반도체 장치 및 그 제조 방법이다. 본 발명에 의하면, 워드 라인(14)간의 소자 분리를 하여 메모리 셀의 미세화가 가능한 반도체 장치 및 그 제조 방법을 제공할 수 있다.

Description

반도체 장치 및 그의 제조 방법{SEMICONDUCTOR DEVICE AND FABRICATION METHOD THEREOF}
본 발명은 반도체 장치 및 그의 제조 방법에 관한 것으로, 특히 반도체 기판에서 비트라인 사이 및 워드라인 사이에 트렌치부를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
근래, 데이터의 재기입이 가능한 반도체 장치인 비휘발성 메모리가 널리 이용되고 있다. 이러한 비휘발성 메모리의 기술분야에 있어서는 고기억 용량화를 위하여 메모리 셀의 미세화를 목적으로 한 기술 개발이 진행되고 있다. 비휘발성 메모리로서, ONO(Oxide/Nitride/Oxide)막에 전하가 축적되는 MONOS(Metal Oxide Nitride Oxide Silicon)형이나 SONOS(Silicon Oxide Nitride Oxide Silicon)형과 같은 구조를 갖는 플래쉬 메모리가 있다. 또한, 그 중에는, 메모리 셀의 미세화를 목적으로 비트 라인이 반도체 기판에 매립되어 소스 영역과 드레인 영역을 겸하는 플래쉬 메모리가 있다.
상기 종래 기술(종래 기술 1)에 대하여 도 1, 도 2를 참조하여 설명한다. 도 1은 종래 기술 1에 따른 플래쉬 메모리의 평면도이다. 도 2는 그 단면도이며, 도 2(a)는 도 1의 A-A 선 단면도, 도 2(b)는 도 1의 B-B 선 단면도이다. 도 1을 참조 하면, 비트 라인(14)이 도 1의 세로 방향으로 연장되어 있고, 워드 라인(15)이 비트 라인의 폭 방향으로 연장되어 있다.
도 2를 참조하면, 반도체 기판(10)에 소스 영역 및 드레인 영역을 겸하는 비트 라인(14)이 매립되어 있다. 반도체 기판(10) 위에는 ONO막(12)이 형성되어 있다. ONO막(12) 위에 게이트 전극을 겸하는 워드 라인(15)이 형성되어 있다.
비트 라인(14)간(소스 영역과 드레인 영역간)의 워드 라인(15)(게이트 전극) 아래의 반도체 기판(10)은 채널이 된다. 채널 상의 ONO막(12)에 전하를 축적함으로써 비휘발성 메모리로서 기능한다.
특허 문헌 1 및 특허 문헌 2에는 비트 라인(14)간이면서 워드 라인(15)간의 반도체 기판(10)에 트렌치부를 형성한 반도체 장치에 있어서, 비트 라인 위에 열산화실리콘막이 형성된 기술이 개시되어 있다. 워드 라인을 형성할 때, 비트 라인 위의 열산화실리콘막을 마스크로 반도체 기판에 트렌치 오목부를 형성하는 것이다.
특허 문헌 1에서는 채널 상의 게이트 전극 구조는 워드 라인의 1층이다(종래 기술 2). 한편, 특허 문헌 2에서는 채널 상의 게이트 전극 구조는 플로팅 게이트, 산화실리콘막 및 컨트롤 게이트(워드 라인)이다(종래 기술 3).
특허 문헌 1: 일본 특개2004-111874호 공보
특허 문헌 2: 일본 특개평05-198778호 공보
도 3은 종래 기술 1에 있어서의 과제를 설명하기 위한 도면이다. 도 3(a)는 종래 기술 1에 따른 플래쉬 메모리의 평면도이고, 도 3(b)는 그 B-B 선 단면도이다. 도 3(a)를 참조하면, 종래 기술 1에 있어서, ONO막(12)에 대한 전하의 기입은 비트 라인(14)간에 고전압을 인가하고, 워드 라인(15)(게이트 전극) 아래의 채널(50)에서 고에너지가 된 전하를 ONO막(12) 중의 트랩층에 트랩시킴으로써 행한다.
그러나, 워드 라인(15) 아래의 반도체 기판(10) 중의 전류는 도 3(a)의 점선 화살표와 같이, 워드 라인(15) 아래의 채널(50) 양측에도 흐른다. 도 3(b)에서는 워드 라인(15) 아래의 채널(50) 양측으로 채널이 확대된다(부호 52). 따라서, 도 3(a)와 같이, 워드 라인(15) 아래의 ONO막(12)에 전하가 트랩될(부호 54) 뿐만 아니라, 워드 라인(15) 양측의 ONO막(12)에도 전하가 트랩된다(부호 54a).
이와 같이, 워드 라인(15) 양측의 ONO막(12) 중에 전하가 트랩되면, 다음과 같은 과제가 발생한다. 첫째, 소거 동작시에 전하를 소거할 수 없다. 둘째, 인접하는 워드 라인(15) 아래의 ONO막(12) 중에 전하가 트랩된다. 이에 따라, 메모리 셀이 오동작한다고 하는 과제도 발생한다. 따라서, 워드 라인(15) 간격을 좁게 하여 메모리 셀을 미세화하기가 곤란하였다.
따라서, 종래 기술 2 및 3과 같이, 비트 라인(14)간이면서 워드 라인(15)간의 반도체 기판(10)에 트렌치부를 형성하는 것을 고려할 수 있다. 그러나, 종래 기술 2 및 3과 같이, 비트 라인 위에 열산화실리콘막을 형성하는 구조(LOCOS 구조)에서는 버즈 비크가 발생하여 미세화하기가 어렵다. 또한, 종래 기술 3에서는 컨트롤 게이트와 플로팅 게이트 사이에 산화막이 형성되기 때문에 플로팅 게이트, 컨트롤 게이트 및 트렌치부를 형성하는 에칭이 복잡하게 된다. 트렌치부를 형성하기 위한 에칭시에 비트 라인 위의 산화막을 마스크로서 사용하고 있기 때문이다.
본 발명은 워드 라인간의 소자 분리를 실시하고, 메모리 셀의 미세화가 가능한 반도체 장치 및 그의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명은, 반도체 기판 내에 형성된 비트 라인과, 상기 비트 라인 위에 상기 비트 라인의 길이 방향으로 연속하여 형성된 절연막 라인과, 상기 비트 라인간의 상기 반도체 기판 위에 형성된 게이트 전극과, 상기 게이트 전극 위에 접하여 형성되고 상기 비트 라인의 폭 방향으로 연장되어 있는 워드 라인과, 상기 비트 라인간이면서 상기 워드 라인간의 상기 반도체 기판에 형성된 트렌치부를 구비한 반도체 장치이다. 본 발명에 의하면, 트렌치부를 형성함으로써 워드 라인 양측의 반도체 기판에 전류가 흐르지 않게 된다. 이에 따라, 워드 라인 양측의 ONO막에 전하가 트랩되는 경우는 없다. 따라서, 워드 라인 간격을 좁게 할 수 있어 메모리 셀의 미세화가 가능한 반도체 장치를 제공할 수 있다.
본 발명은 상기 절연막 라인의 폭 방향 측면은 상기 반도체 기판 표면에 대하여 거의 수직인 반도체 장치로 할 수 있다. 본 발명에 의하면, 버즈 비크가 발생하지 않고 메모리 셀을 미세화할 수 있게 된다.
본 발명은, 상기 절연막 라인은 산화실리콘막을 포함한 반도체 장치로 할 수 있다. 본 발명에 의하면, 반도체 기판에 트렌치부를 형성할 때에, 실리콘 반도체 기판에 대한 에칭 선택비를 크게 할 수 있다.
본 발명은, 상기 트렌치부 위에 형성된 절연막층을 구비한 반도체 장치로 할 수 있다. 본 발명에 의하면, 채널간을 확실하게 소자 분리할 수 있다.
본 발명은, 상기 트렌치부와 상기 절연막층 사이에 형성된 베리어층을 구비하고, 상기 절연막층은 질화실리콘막을 포함하고, 상기 베리어층은 산화실리콘막을 포함한 반도체 장치로 할 수 있다. 본 발명에 의하면, 질화실리콘 막의 스트레스에 의한 박리 등을 방지할 수 있다. 또한, 질화실리콘막 중의 수소가 ONO막으로 확산하여 특성이 열화되는 것을 방지할 수 있다.
본 발명은 상기 트렌치부의 반도체 기판 내에 비트 라인과 반대 도전형의 채널 컷 영역이 형성된 반도체 장치로 할 수 있다. 본 발명에 의하면, 채널간의 소자 분리를 보다 확실하게 할 수 있다.
본 발명은 상기 트렌치부 측면에 형성된 측벽을 구비한 반도체 장치로 할 수 있다. 본 발명에 의하면, 채널 컷 영역과 채널의 거리를 확보할 수 있기 때문에, P형 영역으로부터 형성된 공핍층에 의하여 채널이 좁아지는 것을 방지할 수 있다.
본 발명은 상기 반도체 기판과 상기 게이트 전극 사이에 형성된 ONO막을 구비한 반도체 장치로 할 수 있다. 본 발명에 의하면, ONO막을 갖는 플래쉬 메모리에 있어서, 워드 라인 양측의 ONO막에 전하가 트랩되는 것을 억제할 수 있다.
본 발명은 반도체 기판 내의 비트 라인을 형성하는 공정과, 상기 비트 라인 위에 상기 비트 라인의 길이 방향으로 연속하여 형성된 절연막 라인을 형성하는 공정과, 상기 비트 라인간의 상기 반도체 기판 위에 게이트 전극을 형성하는 공정과, 상기 게이트 전극 위에 접하여 형성되고, 상기 비트 라인의 폭 방향으로 연장되어 있는 워드 라인을 형성하는 공정과, 상기 비트 라인간이면서 상기 워드 라인간의 상기 반도체 기판에 트렌치부를 형성하는 공정을 가지며, 상기 트렌치부를 형성하는 공정은 적어도 상기 절연막 라인을 마스크로 상기 반도체 기판을 에칭하는 공정을 포함하는 반도체 장치의 제조 방법이다. 본 발명에 의하면, 트렌치부를 형성함으로써 워드 라인 양측의 반도체 기판에 전류가 흐르지 않게 된다. 따라서, 워드 라인 양측의 ONO막에 전하가 트랩되지 않는다. 따라서, 워드 라인 간격을 좁게 할 수 있고 메모리 셀의 미세화가 가능한 반도체 장치의 제조 방법을 제공할 수 있다.
본 발명은, 상기 비트 라인을 형성하는 공정은 상기 게이트 전극을 구성할 제1 금속층에 형성된 개구부의 상기 반도체 기판에 이온 주입을 하는 공정을 포함하고, 상기 절연막 라인을 형성하는 공정은 상기 개구부 및 상기 제1 금속층 위에 절연막 라인층을 퇴적하는 공정과, 상기 절연막 라인층을 상기 제1 금속층까지 연마하는 공정을 포함한 반도체 장치의 제조 방법으로 할 수 있다. 본 발명에 의하면, 비트 라인과 절연막 라인을 셀프 얼라인먼트로 형성할 수 있다. 따라서, 절연막 라인을 비트 라인의 길이 방향으로 연속하여 형성할 수 있다. 또한, 절연막 라인을 제1 금속층의 개구부 내에 형성함으로써 절연막 라인 측면을 반도체 기판에 대하여 거의 수직으로 할 수 있다. 이에 따라, 메모리 셀을 미세화할 수 있게 된다.
본 발명은, 상기 절연막 라인을 형성하는 공정은 산화실리콘막을 CVD법으로 형성하는 공정을 포함한 반도체 장치의 제조 방법으로 할 수 있다. 본 발명에 의하면, 버즈 비크가 발생하지 않고, 메모리 셀을 더욱 미세화할 수 있게 된다.
본 발명은 상기 트렌치부 위에 절연막층을 형성하는 공정을 갖는 반도체 장치의 제조 방법으로 할 수 있다. 본 발명에 의하면, 채널간을 보다 확실하게 소자 분리할 수 있다.
본 발명은, 상기 트렌치부 위에 산화실리콘막층을 포함한 베리어층을 형성하는 공정을 가지며, 상기 절연막층을 형성하는 공정은 상기 베리어층 위에 질화실리콘막층을 형성하는 공정을 포함한 반도체 장치의 제조 방법으로 할 수 있다. 본 발명에 의하면, 질화실리콘 막의 스트레스에 의한 박리 등을 방지할 수 있다. 또한, 질화실리콘막 중의 수소가 ONO막으로 확산하여 특성이 열화되는 것을 방지할 수 있다.
본 발명은, 상기 절연막층 사이의 상기 절연막 라인에 상기 비트 라인에 접속하는 콘택트 홀을 형성하는 공정을 갖는 반도체 장치의 제조 방법으로 할 수 있다. 본 발명에 의하면, 콘택트 홀을 형성할 때에, 절연막 라인을 절연막층에 대하여 선택적으로 에칭할 수 있다. 이에 따라, 비트 라인과 콘택트 홀의 노광시의 정렬 여유를 확보할 필요가 없고 메모리 셀을 미세화할 수 있다.
본 발명은 상기 트렌치부의 상기 반도체 기판에 상기 비트 라인과 반대 도전형의 채널 컷 영역을 형성하는 공정을 갖는 반도체 장치의 제조 방법으로 할 수 있다. 본 발명에 의하면, 채널간의 소자 분리를 더 확실하게 할 수 있다.
본 발명은, 상기 채널 컷 영역을 형성하는 공정은 상기 절연막 라인과 상기 워드 라인을 마스크로 상기 트렌치부에 이온 주입을 하는 공정을 포함한 반도체 장치의 제조 방법으로 할 수 있다. 본 발명에 의하면, 채널 컷 영역을 트렌치부와 셀프 얼라인먼트로 형성할 수 있다. 따라서, 제조 공정을 줄일 수 있다. 또한, 노광시의 정렬 편차를 고려할 필요가 없이, 메모리 셀을 미세화할 수 있다.
본 발명은 상기 트렌치부의 측부에 측벽을 형성하는 공정을 가지며, 상기 채널 컷 영역을 형성하는 공정은 상기 절연막 라인, 상기 워드 라인 및 상기 측벽을 마스크로 상기 트렌치부에 이온 주입을 하는 공정을 포함한 반도체 장치의 제조 방법으로 할 수 있다. 본 발명에 의하면, 채널 컷 영역과 채널의 거리를 확보할 수 있기 때문에 P형 영역으로부터 형성된 공핍층에 의하여 채널이 좁아지는 것을 방지할 수 있다. 또한, 채널 컷 영역을 트렌치부와 셀프 얼라인먼트로 형성할 수 있다. 따라서, 제조 공정을 줄일 수 있다. 또한, 노광시의 정렬 편차를 고려할 필요가 없고 메모리 셀을 미세화할 수 있다.
본 발명은 상기 반도체 기판 위에 ONO막을 형성하는 공정을 가지며, 상기 게이트 전극을 형성하는 공정은 상기 ONO막 위에 게이트 전극을 형성하는 공정인 것인 반도체 장치의 제조 방법으로 할 수 있다. 본 발명에 의하면, ONO막을 갖는 플래쉬 메모리에 있어서, 워드 라인 양측의 ONO막에 전하가 트랩되는 것을 억제할 수 있다.
본 발명에 의하면, 워드 라인간의 소자 분리를 실시하여 메모리 셀의 미세화가 가능한 반도체 장치 및 그의 제조 방법을 제공하는 것을 목적으로 한다.
도 1은 종래 기술 1에 따른 플래쉬 메모리의 메모리 셀의 평면도이다.
도 2는 종래 기술 1에 따른 플래쉬 메모리의 메모리 셀의 단면도이며, 도 2(a)는 도 1의 A-A 선 단면도, 도 2(b)는 도 1의 B-B 선 단면도이다.
도 3은 종래 기술의 과제를 설명하기 위한 도이며, 도 3(a)는 플래쉬 메모리 의 메모리 셀의 평면도, 도 3(b)는 도 3(a)의 B-B 선 단면도이다.
도 4는 실시예 1에 따른 플래쉬 메모리의 메모리 셀의 평면도이다.
도 5는 실시예 1에 따른 플래쉬 메모리의 메모리 셀의 단면도이며, 도 5(a), (b), (c)는 각각 도 4의 A-A 선 단면도, B-B 선 단면도, C-C 선 단면도이다.
도 6은 실시예 1에 따른 플래쉬 메모리의 메모리 셀의 단면도이며, 도 6(a)는 도 4의 D-D 선 단면도, 도 6(b)는 도 4의 E-E 선 단면도이다.
도 7은 실시예 1에 따른 플래쉬 메모리의 제조 방법을 나타낸 단면도(그 1)이며, 도 7(a), (b), (c)는 각각 도 4의 A-A 선 단면, B-B 선 단면, D-D 선 단면에 상당하는 도면이다.
도 8은 실시예 1에 따른 플래쉬 메모리의 제조 방법을 나타낸 단면도(그 2)이며, 도 8(a), (b), (c)는 각각 도 4의 A-A 선 단면, B-B 선 단면, D-D 선 단면에 상당하는 도면이다.
도 9는 실시예 1에 따른 플래쉬 메모리의 제조 방법을 나타낸 단면도(그 3)이며, 도 9(a), (b), (c)는 각각 도 4의 A-A 선 단면, B-B 선 단면, D-D 선 단면에 상당하는 도면이다.
도 10은 실시예 1에 따른 플래쉬 메모리의 제조 방법을 나타낸 단면도(그 4)이며, 도 10(a), (b), (c)는 각각 도 4의 A-A 선 단면, B-B 선 단면, D-D 선 단면에 상당하는 도면이다.
도 11은 실시예 1에 따른 플래쉬 메모리의 제조 방법을 나타낸 단면도(그 5)이며, 도 11(a), (b), (c)는 각각 도 4의 A-A 선 단면, B-B 선 단면, D-D 선 단면 에 상당하는 도면이다.
도 12는 실시예 1에 따른 플래쉬 메모리의 제조 방법을 나타낸 단면도(그 6)이며, 도 11(a), (b), (c)는 도 4의 C-C 선 단면에 상당하는 도면이다.
도 13은 실시예 2에 따른 플래쉬 메모리의 제조 방법을 나타낸 단면도(그 1)이며, 도 13(a), (b)는 각각 도 4의 A-A 선 단면, D-D 선 단면에 상당하는 도면이다.
도 14는 실시예 2에 따른 플래쉬 메모리의 제조 방법을 나타낸 단면도(그 2)이며, 도 14(a), (b)는 각각 도 4의 A-A 선 단면, D-D 선 단면에 상당하는 도면이다.
도 15는 실시예 2에 따른 플래쉬 메모리의 제조 방법을 나타낸 단면도(그 3)이며, 도 15(a), (b)는 각각 도 4의 A-A 선 단면, D-D 선 단면에 상당하는 도면이다.
도 16은 실시예 3에 따른 플래쉬 메모리의 제조 방법을 나타낸 단면도(그 1)이며, 도 16(a), (b)는 각각 도 4의 A-A 선 단면, D-D 선 단면에 상당하는 도면이다.
도 17은 실시예 3에 따른 플래쉬 메모리의 제조 방법을 나타낸 단면도(그 2)이며, 도 17(a), (b)는 각각 도 4의 A-A 선 단면, D-D 선 단면에 상당하는 도면이다.
도 18은 실시예 4에 따른 플래쉬 메모리의 제조 방법을 나타낸 단면도(그 1)이며, 도 18(a), (b)는 각각 도 4의 A-A 선 단면, D-D 선 단면에 상당하는 도면이 다.
도 19는 실시예 4에 따른 플래쉬 메모리의 제조 방법을 나타낸 단면도(그 2)이며, 도 19(a), (b)는 각각 도 4의 A-A 선 단면, D-D 선 단면에 상당하는 도면이다.
본 발명에 따른 실시예에 대하여 도면을 참조하여 설명하면 다음과 같다.
실시예 1
도 4는 실시예 1에 따른 플래쉬 메모리의 평면도(보호막, 배선층, 층간 절연막은 도시되지 않음)이다. 도 5(a)는 도 4의 A-A 선 단면도, 도 5(b)는 도 4의 B-B 선 단면도, 도 5(c)는 도 4의 C-C 선 단면도이다. 도 6(a)는 도 4의 D-D 선 단면도, 도 6(b)는 도 4의 E-E 선 단면도이다. 도 4를 참조하면, P형 실리콘 반도체 기판(10)(또는 반도체 기판 내에 형성된 P형 영역) 내에 매립 형성된 비트 라인(14) 및 그 위에 비트 라인(14)의 길이 방향으로 연속하여 형성된 절연막 라인(18)이 도 4의 세로 방향으로 연장되어 있다. 또한, 도 4에는 도시되지 않았지만, 배선층(36)이 비트 라인(14) 상방에 비트 라인(14)의 길이 방향으로 연장되어 있다.
워드 라인(20)이 비트 라인의 폭 방향으로 연장되어 있다. 워드 라인(2O)을 복수개 넘을 때마다 콘택트 홀이 형성되어 있다. 콘택트 홀 내에는 플러그 금속(34)이 매립되어 있고 비트 라인(14)과 배선층(36)을 접속하고 있다. 그 이유는, 비트 라인(14)은 확산층으로 형성되어 있기 때문에 저항이 크다. 따라서, 메모리 셀의 기입·소거 특성이 열화된다. 그래서, 이 열화를 방지하기 위하여, 비트 라 인(14)은 워드 라인(20)을 복수개 넘을 때마다 저저항의 배선층(36)과 접속되어 있다.
도 5(a)를 참조하여, 워드 라인(20) 길이 방향의 워드 라인(20)간의 단면에 대하여 설명한다. 비트 라인(14)간의 반도체 기판(10)에 트렌치부(22)가 형성되어 있고, 트렌치부(22) 위에 절연막층(24)으로서 질화실리콘막이 형성되어 있다. 반도체 기판(10) 내에 비트 라인(14)이 매립되어 있다. 그 위에는 절연막 라인(18)으로서 산화실리콘막이 형성되어 있다. 절연막 라인(18) 및 절연막층(24) 위에 층간 절연막(30)이 형성되어 있다. 층간 절연막(30) 위의 비트 라인(14) 상에는 배선층(36)이 형성되어 있다. 그 위에 보호막(38)이 형성되어 있다.
도 5(b)를 참조하여, 워드 라인(20)의 길이 방향의 워드 라인(20)의 단면에 대하여 설명한다. 비트 라인(14)간의 반도체 기판(10)에는 트렌치부(22)가 형성되지 않고, 반도체 기판(10) 내에 채널이 형성된다. 비트 라인(14)간의 반도체 기판(10) 위에 ONO막(12)이 형성되어 있다. ONO막(12) 위의 절연막 라인(18)간에 게이트 전극(16)이 형성되어 있다. 반도체 기판(10) 내에 형성된 비트 라인(14)은 소스 영역 및 드레인 영역으로서 기능한다. 비트 라인(14) 위에는 절연막 라인(18)이 형성되어 있다. 절연막 라인(18) 및 게이트 전극(16) 위에 워드 라인(20)이 접하여 형성되어 있다. 이에 따라, 게이트 전극(16)과 워드 라인(20)이 접속된다. 워드 라인(20) 위에는 층간 절연막(30)이 형성되고 그 위는 도 5(a)와 동일하다.
도 5(c)를 참조하여, 워드 라인(20)의 길이 방향의 콘택트 홀(32)을 가로지르는 단면에 대하여 설명한다. 비트 라인(14)간은 도 5(a)와 동일하기 때문에, 설 명을 생략한다. 비트 라인(14) 위에는 콘택트 홀이 형성되고, 플러그 금속(34)이 매립되어 있다. 플러그 금속(34) 위에 배선층(36)이 형성되고, 비트 라인(14)과 배선층(36)이 콘택트 홀에 의하여 접속된다.
도 6(a)를 참조하여, 비트 라인(14)의 길이 방향의 비트 라인(14)간의 단면에 대하여 설명한다. 워드 라인(20)간에는 반도체 기판(10)에 트렌치부(22)가 형성되어 있고 트렌치부(22) 위에 절연막층(24)이 형성되어 있다. 워드 라인(20) 아래에는 트렌치부(22)가 형성되어 있지 않고 반도체 기판(10) 내에 채널이 형성된다. 반도체 기판(10) 위에 ONO막(12), ONO막(12) 위에 게이트 전극(16), 게이트 전극(16) 위에 워드 라인(20)이 형성되어 있다. 워드 라인(20) 및 절연막층(24) 위에 층간 절연막(30), 층간 절연막(30) 위에 보호막(38)이 형성되어 있다.
도 6(b)를 참조하여, 비트 라인(14)의 길이 방향의 비트 라인(14)의 단면에 대하여 설명한다. 반도체 기판(10)에는 비트 라인(14)이 매립되어 형성되어 있다. 비트 라인(14) 위에는 절연막 라인(18)이 연속하여 형성되어 있다. 절연막 라인(18) 위에 워드 라인(20)이 형성되어 있다. 워드 라인(20) 및 절연막 라인(18) 위에 층간 절연막(30)이 형성되어 있다. 층간 절연막(30) 위에 배선층(36)이 형성되고, 배선층(36) 위에 보호막(38)이 형성되어 있다. 비트 라인(14)과 배선층(36)은 워드 라인(20)을 복수개 넘을 때마다 절연막 라인(18) 및 층간 절연막(30)에 형성된 콘택트 홀(32)에 의하여 접속된다. 콘택트 홀(32)에는 플러그 금속(34)이 매립되어 있다.
실시예 1에 따른 플래쉬 메모리에서는 비트 라인(14)간이면서 워드 라인(20) 간의 반도체 기판(10)에 형성된 트렌치부(22)를 구비하고 있다. 이에 따라, 종래 기술 1과 같이, 워드 라인(20) 양측의 반도체 기판(10) 중에 전류가 흐르지 않게 되고, 워드 라인(20) 양측의 ONO막(12)에 전하가 트랩되지 않는다. 따라서, 워드 라인(20) 간격을 좁게 할 수 있어, 메모리 셀을 미세화할 수 있게 된다.
종래 기술 2와 같이 워드 라인이 1층인 경우, 절연막 라인(18)을 거의 수직 인 형상으로 하는 것이 어렵다. 절연막 라인(18)간에 대한 워드 라인(20)의 매립성이 저하되기 때문이다. 따라서, 실시예 1과 같이, 게이트 전극(16)이 절연막 라인(18) 사이에 형성되고 그 위에 워드 라인(20)을 중첩하여 접촉하도록 형성된다. 이에 따라, 종래 기술 2의 과제를 해결할 수 있다. 또한, 게이트 전극(16)과 워드 라인(20)이 접하여 형성된다. 이에 따라, 다음의 제조 방법의 설명에서 설명하는 바와 같이, 트렌치부(22)를 형성할 때, 종래 기술 3과 같이 복잡한 에칭을 할 필요가 없게 된다.
종래 기술 2 및 3과 같이, 절연막 라인을 열산화막으로 형성하면, 절연막 라인(18) 측면은 경사면이 되고, 버즈 비크에 의하여 채널 폭이 좁아져, 메모리 셀의 미세화가 어렵게 된다. 따라서, 실시예 1과 같이, 절연막 라인(18)의 폭 방향 측면을 반도체 기판(10) 표면에 대하여 거의 수직으로 하는 것이 바람직하다. 거의 수직이란, LOCOS 구조의 열산화실리콘막을 형성한 것과 비교할 때 더욱 수직으로 형성하는 것이다. 이에 따라, 버즈 비크가 발생하지 않고 메모리 셀을 미세화할 수 있게 된다.
또한, 절연막 라인(18)은 절연성이 있으면 되지만, 실시예 1과 같이 절연막 라인(18)은 산화실리콘막을 포함하는 것이 바람직하다. 이에 따라, 트렌치부(22)를 형성할 때, 실리콘 반도체 기판(10)에 대한 에칭 선택비를 크게 할 수 있다.
또한, 실시예 1과 같이 트렌치부(22) 위에 절연막층(24)을 형성하는 것이 바람직하다. 이에 따라, 채널간을 확실하게 절연할 수 있다. 또한, 실시예 1과 같이 절연막 라인(18)을 산화실리콘막, 절연막층(22)을 질화실리콘막으로 함으로써, 산화실리콘막을 질화실리콘막에 대하여 선택적으로 에칭할 수 있다. 이에 따라, 비트 라인(14)과 콘택트 홀의 노광시의 정렬 여유를 확보할 필요가 없고 메모리 셀을 미세화할 수 있다.
또한, 반도체 기판(10)과 게이트 전극(16) 사이에 ONO막(12)이 형성되어 있다. 이와 같이, ONO막(12)을 갖는 플래쉬 메모리에 있어서, 워드 라인(20) 양측의 ONO막(12)에 대한 전하의 트랩을 억제할 수 있다.
다음으로, 도 7 내지 도 12를 참조하여 실시예 1에 따른 플래쉬 메모리의 제조 방법에 대하여 설명한다. 도 7 내지 도 11은, 각 도 (a)가 도 4의 A-A 선 단면에 상당하는 단면도, 각 도 (b)가 도 4의 B-B 선 단면에 상당하는 단면도, 각 도 (c)가 도 4의 D-D 선 단면에 상당하는 단면도이다. 도 12는 도 4의 C-C 선 단면에 상당하는 단면도이다.
도 7을 참조하면, P형 실리콘 반도체 기판(10)(또는 반도체 기판 내의 P형 영역) 위에 ONO막(12)으로서 터널 산화막(산화실리콘막)을 열산화법으로, 트랩층(질화실리콘막), 탑 산화막(산화실리콘막)을 CVD법으로 형성한다. ONO막(12) 위에 게이트 전극(16)을 구성할 제1 금속층(16a)으로서 다결정 실리콘막을 형성한다. 제 1 금속층(16a) 위에 비트 라인(14)을 형성하는 영역에 개구부를 형성한 포토레지스트(44)를 형성한다. 포토레지스트(44)를 마스크로 제1 금속층(16a) 및 ONO막(12)을 에칭하여 개구부(48)를 형성한다. 이에 따라, 도 7(a) 및 (b)와 같이, 비트 라인(14) 및 절연막 라인(18)을 형성할 영역에 개구부(48)가 형성된다. 도 7(c)와 같이, 비트 라인(14)이 형성되는 비트 라인(14)간에는 연속하여 제1 금속층(16a)이 형성되어 있다. 개구부(48) 측면은 반도체 기판(10) 표면에 대하여 거의 수직으로 형성한다. 또한, 제1 금속층(16a)의 막 두께는 100㎚, 개구부(48)의 폭(즉, 비트 라인 폭)은 70㎚, 비트 라인간 거리는 160㎚이다.
도 8을 참조하면, 포토레지스트(44)를 마스크로 반도체 기판(10)에, 예를 들면 비소를 이온 주입하여 포토레지스트(44)를 제거한다. 그 후, 열처리함으로써 반도체 기판(10) 내에 N형의 비트 라인(14)을 형성한다. 고밀도 플라즈마형 CVD 장치에 의하여 개구부(48)를 매립하도록 개구부(48)와 제1 금속층(16a) 위에 약 180㎚의 막 두께를 갖는 산화실리콘막층을 퇴적시킨다. 고밀도 플라즈마형 CVD 장치를 사용함으로써 종횡비가 2.7인 큰 개구부(48)에도 확실하게 산화실리콘막(18)을 매립할 수 있다. CMP법을 사용하여 산화실리콘막층을 제1 금속층(16a)까지 연마한다. 이에 따라, 비트 라인(14) 위에 개구부(48)에 매립된 절연막 라인(18)이 형성된다. 또한, 이 때, 제1 금속층(16a)의 막 두께는 약 90㎚이다.
이와 같이, 비트 라인(14)과 절연막 라인(18)을 셀프 얼라인먼트로 형성할 수 있다. 따라서, 절연막 라인(18)을 비트 라인(14)의 길이 방향으로 연속하여 형성할 수 있다. 또한, 절연막 라인(18)을 개구부(48) 내에 형성함으로써 절연막 라 인(18) 측면을 반도체 기판(10)에 대하여 거의 수직으로 할 수 있다. 이에 따라, 메모리 셀을 미세화할 수 있게 된다. 또한, CVD법에 의하여 절연막 라인을 형성함으로써 버즈 비크가 발생하지 않고, 메모리 셀을 더욱 미세화할 수 있게 된다.
도 9를 참조하여, 절연막 라인(18) 및 제1 금속층(16a) 위에 워드 라인(20)을 구성할 제2 금속층(20a)을 다결정 실리콘막을 이용하여 형성한다. 제2 금속층(20a) 위에 워드 라인(20)을 형성하는 영역 이외에 개구부를 갖는 포토레지스트(46)를 형성한다. 도 9(a)와 같이, 워드 라인(20)간이 될 영역에는 포토레지스트(46)는 형성되지 않고, 도 9(b)와 같이, 워드 라인(20)이 될 영역에는 포토레지스트(46)가 형성된다. 또한, 제2 금속층(20a)의 막 두께(즉, 워드 라인의 막 두께)는 100 ㎚, 워드 라인 폭은 75 ㎚, 워드 라인 간격은 75 ㎚이다.
도 10을 참조하여, 포토레지스트(46)를 마스크로 제2 금속층(20a), 제1 금속층(16a) 및 ONO막(12)을 에칭한다. 또한, 비트 라인(14)간이면서 워드 라인(20)간인 반도체 기판(10)에 깊이 40㎚의 트렌치부(22)를 형성한다. 이 때, 도 10(a)와 같이, 워드 라인(20)간의 영역에서는 제2 금속층(20a) 및 비트 라인(14)간의 제1 금속층(16a)이 에칭된다. 또한, 비트 라인(14)간의 반도체 기판(10)에 트렌치부(22)가 형성된다. 비트 라인(14) 위에는 절연막 라인(18)이 형성되어 있다. 절연막 라인(18)은 산화실리콘막으로 구성되어 있다. 따라서, 산화실리콘막에 대하여 다결정 실리콘막 등으로 이루어지는 제2 금속층(20a) 및 제1 금속층(16a)을 선택적으로 에칭함으로써 절연막 라인(18)을 잔존시킬 수 있다. 이에 따라, 반도체 기판(10)에 트렌치부(22)를 형성할 때도 비트 라인(14)이 에칭되는 것을 방지할 수 있다.
도 10(b)와 같이, 워드 라인(20)을 형성하는 영역은 제1 금속층(16a) 및 제2 금속층(20a)이 잔존하여 게이트 전극(16) 및 워드 라인(20)이 된다. 따라서, 비트 라인(14)간의 반도체 기판(10) 위에 게이트 전극(16)이 형성되고, 게이트 전극(16)에 접하여 비트 라인(14) 폭 방향으로 연장되어 있는 워드 라인(20)이 형성된다. 또한, 비트 라인(14)간이면서 워드 라인(20)간인 반도체 기판(10)에 트렌치부(22)가 형성된다. 트렌치부(22)의 형성은 적어도 절연막 라인(18)을 마스크로 반도체 기판(10)을 에칭함으로써 형성된다.
종래 기술 3과 같이 제1 금속층(16a)과 제2 금속층(20a) 사이에 산화실리콘막이 있는 경우, 제2 금속층(20a)의 에칭 후에 이 산화실리콘막에서 정지하거나 에칭에 시간이 걸린다. 따라서, 산화실리콘막의 에칭을 다른 조건으로 하고 나서 제1 금속층(16a)을 에칭할 필요가 있었다. 실시예 1에서는 게이트 전극(16) 위에 워드 라인(20), 즉 제1 금속층(16a) 위에 제2 금속층(20a)을 접하여 형성함으로써 ONO막(12)까지 연속하여 에칭할 수 있어서, 상기 복잡한 에칭은 필요로 하지 않는다.
이상, 설명한 바와 같이, 제1 금속층(16a)에 형성된 개구부(48)에 의하여 비트 라인(14)과 절연막 라인(18)을 셀프 얼라인먼트로 형성한다. 또한, 그 위에 제2 금속층(20a)을 형성한다. 그리고, 워드 라인(20), 게이트 전극(16) 및 트렌치부(22)를 형성하기 위한 에칭을 동일한 마스크를 사용하여 실시한다. 이에 따라, 워드 라인(20), 게이트 금속(16) 및 트렌치부(22)를 셀프 얼라인먼트로 형성할 수 있다. 따라서, 제조 공정을 줄일 수 있다. 또한, 노광시의 정렬 편차를 고려할 필 요가 없고 메모리 셀을 미세화할 수 있다.
도 11을 참조하면, 트렌치부(22) 위에 트렌치부(22)를 매립하도록 절연막층(24)으로서 막 두께 100㎚의 질화실리콘막을 CVD법 또는 고밀도 플라즈마형 CVD 장치로 형성한다. 그 후, 전면을 에칭하거나, 또는 CMP법을 사용하여 연마함으로써 절연막층(24)이 매립된다. 절연막층(24)에 의하여 워드 라인(20) 아래의 채널간을 보다 확실하게 소자 분리할 수 있다.
다음으로, 도 12를 참조하면, 콘택트 홀(32)을 형성하는 영역에 대하여 설명한다. 도 12(a)는 도 11과 동일한 제조 공정의 도면이다. 콘택트 홀을 형성하기 전에는 도 4의 A-A 선 단면에 상당하는 도 11(a)와 동일한 구성의 단면이 된다. 도 12(b)를 참조하면, 절연막층(24) 및 절연막 라인(18) 위에 층간 절연막(30)으로서, 예를 들면 BPSG(Boro-Phospho Silicated Glass) 등의 산화실리콘막을 CVD법을 사용하여 형성한다. 포토레지스트를 마스크로 층간 절연막(30) 및 절연막층(24) 사이의 절연막 라인(18)을 에칭하여 비트 라인(14)에 접속하는 콘택트 홀(32)을 형성한다.
층간 절연막(30) 및 절연막 라인(18)은 산화실리콘막이고, 절연막층(24)은 질화실리콘막이다. 따라서, 산화실리콘막을 질화실리콘막에 대하여 선택적으로 에칭할 수 있다. 이것에 의하여, 콘택트 홀(32)을 형성하는 포토레지스트의 개구부가 비트 라인(14)으로부터 어긋난 경우에도 콘택트 홀(32)이 비트 라인(14)에서 벗어나서 형성되지는 않는다. 콘택트 홀(32)이 비트 라인(14)에서 벗어나서 형성되면 비트 라인(14)과 반도체 기판(10) 간에 접합 전류가 흐른다. 실시예 1에서는 이것을 방지할 수 있다. 이것에 의하여, 비트 라인(14)과 콘택트 홀의 노광시의 정렬 여유를 확보할 필요가 없고 메모리 셀을 미세화할 수 있다.
도 12(c)를 참조하면, 콘택트 홀(32) 내에, 예를 들면 Ti/WN 또는 Ti/TiN 및 W 등의 금속을 매립하여 플러그 금속(34)을 형성한다. 그 후, 배선층(36)을 형성하고 보호막(38)을 형성하여, 실시예 1에 따른 플래쉬 메모리가 완성된다.
실시예 2
실시예 2는 절연막층(24)의 저부 및 측부에 베리어층을 형성한 예이다. 도 13 내지 도 15는 실시예 2에 따른 플래쉬 메모리의 제조 방법을 나타낸 도면이다. 각 도 (a)는 도 4의 A-A 선 단면에 상당하는 단면도, 각 도 (b)는 도 4의 D-D 선 단면에 상당하는 단면도이다. 도 13에서, 실시예 1과 마찬가지로 도 10까지의 제조 공정을 실시한다. 실시예 1과 동일한 구성 요소에는 동일한 부호를 붙이고 설명을 생략한다. 도 14를 참조하면, 트렌치부(22) 상면 및 측면, 그리고 ONO막(12), 절연막 라인(18), 게이트 전극(16) 및 워드 라인(20)의 측면에 산화실리콘막층을 포함한 베리어층(26)을 CVD법으로 형성한다. 베리어층(26)의 막 두께는 30㎚이다. 베리어층(26) 위에 절연막층(24)으로서 질화실리콘막층을 CVD법 또는 고밀도 플라즈마형 CVD 장치로 형성한다. 그 후, 전면을 에칭하거나. 또는 CMP법을 사용하여 연마함으로써 절연막층(24) 및 베리어층(26)이 매립된다. 그 후, 실시예 1의 도 12와 동일한 공정을 실시함으로써 실시예 2에 따른 플래쉬 메모리가 완성된다.
실시예 2에 따른 플래쉬 메모리는 실시예 1과 동일한 효과를 얻을 수 있다. 또한, 실시예 2에 따른 플래쉬 메모리는 트렌치부(22)와 질화실리콘막인(포함하는) 절연막층(24) 사이에 형성된 산화실리콘막인(포함하는) 베리어층(26)을 구비한다. 이에 따라, 질화실리콘 막의 스트레스에 의한 박리 등을 방지할 수 있다. 또한, 질화실리콘막 중의 수소가 ONO막(12)으로 확산하여 특성이 열화되는 것을 방지할 수 있다. 베리어층(26)은 박리 방지 목적으로는 적어도 트렌치부(22) 위에 형성되고 ONO막(12)과의 베리어의 목적으로서는 적어도 ONO막(12) 측면에 형성되는 것이 바람직하다.
[실시예 3]
실시예 3은 트렌치부(22)에 채널 컷 영역(40)을 형성한 예이다. 도 16 및 도 17은 실시예 3에 따른 플래쉬 메모리의 제조 방법을 나타낸 도면이다. 각 도 (a)는 도 4의 A-A 선 단면에 상당하는 단면도, 각 도 (b)는 도 4의 D-D 선 단면에 상당하는 단면도이다. 도 16을 참조하면, 우선 실시예 1과 마찬가지로 도 10까지의 제조 공정을 실시한다. 실시예 1과 동일한 구성 요소에는 동일한 부호를 붙이고 설명을 생략한다. 그 후, 절연막 라인(18) 및 워드 라인(20)을 마스크로 트렌치부(22)의 반도체 기판(10)에, 예를 들면 붕소를 이온 주입하고 P형(비트 라인(14)과 반대 도전형)의 채널 컷 영역(40)을 형성한다. 이온 주입은, 예를 들면 주입 에너지 65keV, 도즈량 1E13cm-3로 한다.
도 17을 참조하면, 실시예 1의 도 11과 마찬가지로, 트렌치부(22) 위에 절연막층(24)으로서 질화실리콘막을 형성한다. 그 후, 실시예 1의 도 12와 동일한 공정을 실시함으로써 실시예 3에 따른 플래쉬 메모리가 완성된다.
실시예 3에 따른 플래쉬 메모리는 실시예 1과 동일한 효과를 얻을 수 있다. 또한, 실시예 3에 따른 플래쉬 메모리는 트렌치부(22)에 P형의 채널 컷 영역(40)을 갖기 때문에 워드 라인(20) 아래의 채널간의 소자 분리를 더 확실하게 할 수 있다. 또한, 절연막 라인(18) 및 워드 라인(20)을 마스크로 채널 컷 영역(40)을 형성하고 있기 때문에 채널 컷 영역(40)을 트렌치부(22)와 셀프 얼라인먼트로 형성할 수 있다. 따라서, 제조 공정을 줄일 수 있다. 또한, 노광시의 정렬 편차를 고려할 필요가 없고 메모리 셀을 미세화할 수 있다.
[실시예 4]
실시예 4는 트렌치부(22)의 측면에 측벽(28)을 형성하고 채널 컷 영역(40)을 형성한 예이다. 도 18 및 도 19는 실시예 4에 따른 플래쉬 메모리의 제조 방법을 나타낸 도면이다. 각 도 (a)는 도 4의 A-A 선 단면에 상당하는 단면도, 각 도 (b)는 도 4의 D-D 선 단면에 상당하는 단면도이다. 도 18을 참조하여, 우선 실시예 1과 동일하게 도 10까지의 제조 공정을 실시한다. 실시예 1과 동일한 구성 요소에는 동일한 부호를 붙이고 설명을 생략한다. 그 후, 사이드 월법을 사용하여 트렌치부(22)의 측면에 측벽(28)을 형성한다. 측벽(28)의 폭은, 예를 들면 15㎚로 한다. 측벽(28)은, 예를 들면 산화실리콘막 또는 질화실리콘막으로 형성한다. 절연막 라인(18), 워드 라인(20) 및 측벽(28)을 마스크로 반도체 기판(10)에, 예를 들면 붕소를 실시예 3과 동일한 조건으로 이온 주입하고 그 후에 열처리한다. 이에 따라, P형(비트 라인(14)과 반대 도전형)의 채널 컷 영역(40)을 형성한다.
도 19를 참조하여, 실시예 1의 도 11과 동일하게, 트렌치부(22) 위에 절연막층(24)으로서 질화실리콘막을 형성한다. 그 후, 실시예 1의 도 12와 동일한 공정을 실시함으로써 실시예 4에 따른 플래쉬 메모리가 완성된다.
실시예 4에 따른 플래쉬 메모리는 실시예 3과 동일한 효과를 얻을 수 있다. 또한, 실시예 4에 따른 플래쉬 메모리는 채널 컷 영역(40)과 채널의 거리를 확보할 수 있기 때문에 P형 영역으로부터 형성된 공핍층에 의하여 채널이 좁아지는 것을 방지할 수 있다. 또한, 절연막 라인(18), 워드 라인(20) 및 측벽(28)을 마스크로 채널 컷 영역(40)을 형성하기 때문에 채널 컷 영역(40)을 트렌치부(22)와 셀프 얼라인먼트로 형성할 수 있다. 따라서, 제조 공정을 줄일 수 있다. 또한, 노광시의 정렬 편차를 고려할 필요가 없고 메모리 셀을 미세화할 수 있다.
또한, 실시예 2와 같이 베리어층(26)을 갖는 플래쉬 메모리에 실시예 3 또는 실시예 4와 같은 채널 컷 영역(40)을 형성할 수도 있다.
이상, 본 발명의 바람직한 실시예에 대하여 상술하였지만, 본 발명은 이러한 특정의 실시예에 한정되지 않고, 청구의 범위에 기재된 본 발명의 요지의 범위 내에서 다양한 변형 및 변경이 가능하다.

Claims (18)

  1. 반도체 기판 내에 형성된 비트 라인과,
    상기 비트 라인 위에 상기 비트 라인의 길이 방향으로 연속하여 형성된 절연막 라인과,
    상기 비트 라인간의 상기 반도체 기판 위에 형성된 게이트 전극과,
    상기 게이트 전극 위에 접하여 형성되고 상기 비트 라인의 폭 방향으로 연장되어 있는 워드 라인과,
    상기 비트 라인간이면서 상기 워드 라인간의 상기 반도체 기판에 형성된 트렌치부를 구비한 반도체 장치.
  2. 제1항에 있어서, 상기 절연막 라인의 폭 방향 측면은 상기 반도체 기판 표면에 대하여 거의 수직인 반도체 장치.
  3. 제1항 또는 제2항에 있어서, 상기 절연막 라인은 산화실리콘막을 포함한 반도체 장치.
  4. 제1항 내지 제3항 중 어느 하나의 항에 있어서, 상기 트렌치부 위에 형성된 절연막층을 구비한 반도체 장치.
  5. 제4항에 있어서, 상기 트렌치부와 상기 절연막층 사이에 형성된 베리어층을 구비하고,
    상기 절연막층은 질화실리콘막을 포함하고, 상기 베리어층은 산화실리콘막을 포함한 반도체 장치.
  6. 제1항 내지 제5항 중 어느 하나의 항에 있어서, 상기 트렌치부의 반도체 기판 내에 비트 라인과 반대 도전형의 채널 컷 영역이 형성된 반도체 장치.
  7. 제6항에 있어서, 상기 트렌치부 측면에 형성된 측벽을 구비한 반도체 장치.
  8. 제1항 내지 제7항 중 어느 하나의 항에 있어서,
    상기 반도체 기판과 상기 게이트 전극 사이에 형성된 ONO막을 구비한 반도체 장치.
  9. 반도체 기판 내의 비트 라인을 형성하는 공정과,
    상기 비트 라인 위에 상기 비트 라인의 길이 방향으로 연속하여 형성된 절연막 라인을 형성하는 공정과,
    상기 비트 라인간의 상기 반도체 기판 위에 게이트 전극을 형성하는 공정과,
    상기 게이트 전극 위에 접하여 형성되고 상기 비트 라인의 폭 방향으로 연장되어 있는 워드 라인을 형성하는 공정과,
    상기 비트 라인간이면서 상기 워드 라인간의 상기 반도체 기판에 트렌치부를 형성하는 공정을 가지며,
    상기 트렌치부를 형성하는 공정은 적어도 상기 절연막 라인을 마스크로 상기 반도체 기판을 에칭하는 공정을 포함한 반도체 장치의 제조 방법.
  10. 제9항에 있어서, 상기 비트 라인을 형성하는 공정은 상기 게이트 전극을 구성할 제1 금속층에 형성된 개구부의 상기 반도체 기판에 이온 주입을 하는 공정을 포함하고,
    상기 절연막 라인을 형성하는 공정은 상기 개구부 및 상기 제1 금속층 위에 절연막 라인층을 퇴적하는 공정과, 상기 절연막 라인층을 상기 제1 금속층까지 연마하는 공정을 포함한 반도체 장치의 제조 방법.
  11. 제9항 또는 제10항에 있어서, 상기 절연막 라인을 형성하는 공정은 산화실리콘막을 CVD법으로 형성하는 공정을 포함한 반도체 장치의 제조 방법.
  12. 제9항 내지 제11항 중 어느 하나의 항에 있어서, 상기 트렌치부 위에 절연막층을 형성하는 공정을 갖는 반도체 장치의 제조 방법.
  13. 제12항에 있어서, 상기 트렌치부 위에 산화실리콘막층을 포함한 베리어층을 형성하는 공정을 가지며,
    상기 절연막층을 형성하는 공정은 상기 베리어층 위에 질화실리콘막층을 형성하는 공정을 포함한 반도체 장치의 제조 방법.
  14. 제12항 또는 제13항에 있어서, 상기 절연막층 사이의 상기 절연막 라인에 상기 비트 라인에 접속하는 콘택트 홀을 형성하는 공정을 갖는 반도체 장치의 제조 방법.
  15. 제9항 내지 제14항 중 어느 하나의 항에 있어서, 상기 트렌치부의 상기 반도체 기판에 상기 비트 라인과 반대 도전형의 채널 컷 영역을 형성하는 공정을 갖는 반도체 장치의 제조 방법.
  16. 제15항에 있어서, 상기 채널 컷 영역을 형성하는 공정은 상기 절연막 라인과 상기 워드 라인을 마스크로 상기 트렌치부에 이온 주입을 하는 공정을 포함한 반도체 장치의 제조 방법.
  17. 제15항에 있어서, 상기 트렌치부의 측부에 측벽을 형성하는 공정을 가지고,
    상기 채널 컷 영역을 형성하는 공정은 상기 절연막 라인, 상기 워드 라인, 및 상기 측벽을 마스크로 상기 트렌치부에 이온 주입을 실시하는 공정을 포함한 반도체 장치의 제조 방법.
  18. 제9항 내지 제17항 중 어느 하나의 항에 있어서, 상기 반도체 기판 위에 ONO막을 형성하는 공정을 가지며, 상기 게이트 전극을 형성하는 공정은 상기 ONO막 위에 게이트 전극을 형성하는 공정인 반도체 장치의 제조 방법.
KR1020077030628A 2005-06-28 2005-06-28 반도체 장치 및 그의 제조 방법 KR100952718B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2005/011814 WO2007000808A1 (ja) 2005-06-28 2005-06-28 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
KR20080013001A true KR20080013001A (ko) 2008-02-12
KR100952718B1 KR100952718B1 (ko) 2010-04-13

Family

ID=37567137

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020077030628A KR100952718B1 (ko) 2005-06-28 2005-06-28 반도체 장치 및 그의 제조 방법

Country Status (7)

Country Link
US (2) US7880218B2 (ko)
EP (1) EP1898460B1 (ko)
JP (1) JPWO2007000808A1 (ko)
KR (1) KR100952718B1 (ko)
CN (1) CN101203954B (ko)
TW (1) TW200707647A (ko)
WO (1) WO2007000808A1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101085630B1 (ko) * 2010-12-15 2011-11-22 주식회사 하이닉스반도체 반도체 소자의 패턴 형성방법
CN102569204B (zh) * 2010-12-31 2014-05-07 中芯国际集成电路制造(上海)有限公司 存储器的制造方法、存储器
CN105762114B (zh) * 2014-12-18 2019-01-22 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN109659275B (zh) * 2017-10-10 2020-11-03 联华电子股份有限公司 动态随机存取存储器的制作方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5513904A (en) * 1978-07-17 1980-01-31 Hitachi Ltd Semiconductor device and its manufacturing method
US4242737A (en) * 1978-11-27 1980-12-30 Texas Instruments Incorporated Non-volatile semiconductor memory elements
US4892840A (en) * 1986-03-27 1990-01-09 Texas Instruments Incorporated EPROM with increased floating gate/control gate coupling
US4698900A (en) 1986-03-27 1987-10-13 Texas Instruments Incorporated Method of making a non-volatile memory having dielectric filled trenches
US5168334A (en) * 1987-07-31 1992-12-01 Texas Instruments, Incorporated Non-volatile semiconductor memory
JPS6474761A (en) * 1987-09-17 1989-03-20 Matsushita Electronics Corp Nonvolatile storage element
JP2770484B2 (ja) * 1989-10-09 1998-07-02 松下電器産業株式会社 半導体装置の製造方法
JPH05198778A (ja) 1992-01-23 1993-08-06 Sony Corp 不揮発性半導体記憶装置の製造方法
US6201277B1 (en) * 1993-08-31 2001-03-13 Texas Instruments Incorporated Slot trench isolation for flash EPROM
US5763315A (en) * 1997-01-28 1998-06-09 International Business Machines Corporation Shallow trench isolation with oxide-nitride/oxynitride liner
JP2000286349A (ja) * 1999-03-31 2000-10-13 Sony Corp 半導体装置およびその製造方法
US7125763B1 (en) * 2000-09-29 2006-10-24 Spansion Llc Silicided buried bitline process for a non-volatile memory cell
TW556326B (en) * 2001-05-30 2003-10-01 Infineon Technologies Ag A method for providing bitline contacts in a memory cell array and a memory cell array having bitline contacts
US6645801B1 (en) * 2001-10-01 2003-11-11 Advanced Micro Devices, Inc. Salicided gate for virtual ground arrays
US6925007B2 (en) * 2001-10-31 2005-08-02 Sandisk Corporation Multi-state non-volatile integrated circuit memory systems that employ dielectric storage elements
CN100367517C (zh) * 2002-02-21 2008-02-06 松下电器产业株式会社 半导体存储装置及其制造方法
JP3967193B2 (ja) * 2002-05-21 2007-08-29 スパンション エルエルシー 不揮発性半導体記憶装置及びその製造方法
KR100480604B1 (ko) * 2002-07-24 2005-04-06 삼성전자주식회사 저에너지 이온주입을 이용한 반도체 소자의 쉘로우 웰 형성방법
JP2004111874A (ja) 2002-09-20 2004-04-08 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置及びその製造方法
US7390718B2 (en) * 2004-02-20 2008-06-24 Tower Semiconductor Ltd. SONOS embedded memory with CVD dielectric
US7399674B2 (en) * 2004-10-22 2008-07-15 Macronix International Co., Ltd. Method of fabricating NAND-type flash EEPROM without field oxide isolation
US7214983B2 (en) * 2004-11-24 2007-05-08 Macronix International Co., Ltd. Non-volatile memory and fabricating method thereof
US7238569B2 (en) * 2005-04-25 2007-07-03 Spansion Llc Formation method of an array source line in NAND flash memory
US20060281255A1 (en) * 2005-06-14 2006-12-14 Chun-Jen Chiu Method for forming a sealed storage non-volative multiple-bit memory cell
EP1746645A3 (en) * 2005-07-18 2009-01-21 Saifun Semiconductors Ltd. Memory array with sub-minimum feature size word line spacing and method of fabrication
JP5013904B2 (ja) 2007-02-27 2012-08-29 東海ゴム工業株式会社 パイプ端末継手及びパイプ端末接続構造

Also Published As

Publication number Publication date
JPWO2007000808A1 (ja) 2009-01-22
CN101203954B (zh) 2011-09-28
CN101203954A (zh) 2008-06-18
US7880218B2 (en) 2011-02-01
TW200707647A (en) 2007-02-16
KR100952718B1 (ko) 2010-04-13
EP1898460A1 (en) 2008-03-12
WO2007000808A1 (ja) 2007-01-04
EP1898460A4 (en) 2008-09-10
US20060291262A1 (en) 2006-12-28
US20120070951A1 (en) 2012-03-22
EP1898460B1 (en) 2012-01-04
US8530307B2 (en) 2013-09-10

Similar Documents

Publication Publication Date Title
KR100429954B1 (ko) 불휘발성 반도체 기억 장치를 포함하는 반도체 집적 회로장치의 제조 방법
US6413821B1 (en) Method of fabricating semiconductor device including nonvolatile memory and peripheral circuit
US7005328B2 (en) Non-volatile memory device
US7091087B2 (en) Optimized flash memory cell
KR100429958B1 (ko) 불휘발성 반도체 기억 장치를 포함하는 반도체 집적 회로장치
US7521318B2 (en) Semiconductor device and method of manufacturing the same
US20060244014A1 (en) Nonvolatile memory device and method of forming same
KR100620223B1 (ko) 스플릿 게이트 플래쉬 이이피롬의 제조방법
KR100952718B1 (ko) 반도체 장치 및 그의 제조 방법
KR100726908B1 (ko) 반도체 기억 장치
US20070052006A1 (en) Semiconductor memory device and method for manufacturing the same
JP4944766B2 (ja) 半導体装置及びその製造方法
US8093645B2 (en) Non-volatile semiconductor memory device
JP2007227900A (ja) 非揮発性メモリ素子の製造方法
US20110180864A1 (en) Memory device and method for fabricating the same
US20080197402A1 (en) Methods of Forming Nonvolatile Memory Devices and Memory Devices Formed Thereby
JP5657612B2 (ja) 半導体装置およびその製造方法
JP2007067362A (ja) 不揮発性半導体記憶装置の製造方法
JP2004253474A (ja) 不揮発性半導体記憶装置及びその製造方法
KR100798267B1 (ko) 플래시 메모리 소자 및 그 제조 방법
JP2008251665A (ja) 不揮発性半導体記憶装置
JPWO2006117854A1 (ja) 半導体装置およびその製造方法
KR20060083503A (ko) 부유게이트를 가지는 비휘발성 기억장치 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130329

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20140324

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee