JP2008251665A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置 Download PDFInfo
- Publication number
- JP2008251665A JP2008251665A JP2007088440A JP2007088440A JP2008251665A JP 2008251665 A JP2008251665 A JP 2008251665A JP 2007088440 A JP2007088440 A JP 2007088440A JP 2007088440 A JP2007088440 A JP 2007088440A JP 2008251665 A JP2008251665 A JP 2008251665A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- memory
- insulating layer
- semiconductor substrate
- recess
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 95
- 230000015654 memory Effects 0.000 claims abstract description 143
- 239000000758 substrate Substances 0.000 claims abstract description 62
- 239000012535 impurity Substances 0.000 claims description 23
- 238000003860 storage Methods 0.000 claims description 22
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 13
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 9
- 239000013256 coordination polymer Substances 0.000 abstract description 38
- 239000010410 layer Substances 0.000 description 98
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 26
- 229920005591 polysilicon Polymers 0.000 description 25
- 229920002120 photoresistant polymer Polymers 0.000 description 17
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 13
- 238000000034 method Methods 0.000 description 13
- 238000005468 ion implantation Methods 0.000 description 11
- 238000004519 manufacturing process Methods 0.000 description 11
- 238000005530 etching Methods 0.000 description 9
- 150000002500 ions Chemical class 0.000 description 9
- 239000011229 interlayer Substances 0.000 description 8
- 238000002955 isolation Methods 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 238000009826 distribution Methods 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 3
- 230000003213 activating effect Effects 0.000 description 3
- 239000000969 carrier Substances 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Images
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
【課題】十分なパンチスルーマージンを確保すると共に、記憶装置としての信頼性の高い不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板SUBは表面に凹部CPを有している。半導体基板SUB上に第1ゲート絶縁層GI1を介してコントロールゲートGE1が形成されている。半導体基板SUB上に第2ゲート絶縁層GI2を介してメモリゲートGE2は凹部CP内に位置している。メモリゲートGE2の底部の位置はコントロールゲートGE1の底部の位置よりも低い。
【選択図】図4
【解決手段】半導体基板SUBは表面に凹部CPを有している。半導体基板SUB上に第1ゲート絶縁層GI1を介してコントロールゲートGE1が形成されている。半導体基板SUB上に第2ゲート絶縁層GI2を介してメモリゲートGE2は凹部CP内に位置している。メモリゲートGE2の底部の位置はコントロールゲートGE1の底部の位置よりも低い。
【選択図】図4
Description
本発明は、不揮発性半導体記憶装置に関するものである。
不揮発性半導体記憶装置として、絶縁膜を積層して、その界面や絶縁膜中のトラップ等に電荷を蓄える絶縁膜型のメモリが知られている。この絶縁膜型のメモリには、メモリ動作をさせるメモリゲートを持つメモリゲートMOS部(MGMOS部)と、セルの選択を行なうコントロールゲートを持つコントロールゲートMOS部(CGMOS部)とを有するスプリットゲート型のメモリセル構造がある(特許文献1参照)。
このメモリセル構造において、特にMGMOS部のゲート絶縁膜は、2つのシリコン酸化膜でシリコン窒化膜を挟む構造を有しており、いわゆるMONOS(Metal-Oxide-Nitride-Oxide-Silicon)構造を有している。
このメモリセル構造は、例えばフラッシュメモリ内蔵のマイコンのフラッシュメモリ部等に採用されている。この場合、CGMOS部はCoreMOS部(周辺回路部のMOSトランジスタ部)と同一仕様で形成される。またMGMOS部のメモリゲートは、CGMOS部の形成後にコントロールゲート横にONO膜を介してサイドウォール状に枠付けされた導電体により形成される。
このため、MGMOS部のメモリゲートの高さはCGMOS部のコントロールゲート高さに制約され、MGMOS部のチャネル長は枠付け幅(導電体の堆積膜厚)で一義的に決定されていた。
一方、MGMOS部のゲート絶縁膜であるONO積層膜の厚みは、一般的にCGMOS部のゲート絶縁膜厚より厚い。このため、同一基板面上にMGMOS部のONO積層膜とCGMOS部のゲート絶縁膜とを形成した場合、CGMOS部のコントロールゲートのボトム位置よりもMGMOS部のメモリゲートのボトム位置の方が必ず高くなる。他方、MGMOS部のメモリゲートはCGMOS部のコントロールゲートの側壁に枠付けにより形成される。このため、MGMOS部のメモリゲートのトップ位置はCGMOS部のコントロールゲートのトップ位置と同等もしくはそれよりも低くなる。ゆえに、MGMOS部のメモリゲートの膜厚は、CGMOS部のコントロールゲートの膜厚よりも小さい状態となっていた。
特開2004−186452号公報
上述したようにMGMOS部のチャネル長は枠付け幅で一義的に決定されていたため、メモリの平面寸法のシュリンクを行った際にチャネル長も短くする必要がある。このため、チャネル長を十分に確保できず、パンチスルーマージンが無くなるという問題があった。
またMGMOS部のメモリゲートの膜厚がCGMOS部のコントロールゲートの膜厚よりも小さくなることから、CGMOS部のソース/ドレイン領域の形成に最適とされるイオン注入を行った際、イオンがメモリゲートを突き抜けて、メモリゲート下の電荷蓄積層にダメージを与えるおそれがある。この場合、本来ならメモリの動作時に電荷蓄積層の深い準位にキャリアを捕獲したいが、上記のダメージにより浅い準位にキャリアが捕獲されてしまう。浅い準位に捕獲されたキャリアは容易に抜けてしまい、これによりリテンションと呼ばれるデータ保持特性が悪化し、メモリセルのしきい値電圧が変動するため、メモリの信頼性が劣化するという問題があった。
また上記のイオンが電荷蓄積層等も突き抜けて、その下の半導体基板表面に注入されるとパンチスルーが生じやすくなり、この場合もメモリの信頼性が劣化するという問題があった。
本発明は、上記の課題に鑑みてなされたものであり、その目的は、十分なパンチスルーマージンを確保すると共に、記憶装置としての信頼性の高い不揮発性半導体記憶装置を提供することである。
本実施の形態における不揮発性半導体記憶装置は、半導体基板と、第1および第2不純物領域と、第1ゲート絶縁層と、第2ゲート絶縁層と、第1ゲート電極層と、第2ゲート電極層とを備えている。半導体基板は、主表面を有し、その主表面に凹部を有している。第1および第2不純物領域は、半導体基板の主表面に形成され、かつ1対のソース/ドレイン領域となる。第1ゲート絶縁層は、第1および第2不純物領域に挟まれる半導体基板の主表面上に形成されている。第2ゲート絶縁層は、第1および第2不純物領域に挟まれる半導体基板の主表面上に形成され、かつ電荷蓄積層を有している。第1ゲート電極層は、第1ゲート絶縁層上に形成されている。第2ゲート電極層は、第2ゲート絶縁層上に形成され、かつ凹部内に位置している。第2ゲート電極層の底部の位置が第1ゲート電極層の底部の位置よりも低い。
本実施の形態における不揮発性半導体記憶装置によれば、半導体基板に凹部を設け、その凹部内に第2ゲート電極層を位置させているため、凹部の側面に沿って半導体基板の厚み方向にチャネル領域を延ばすことができる。このため、不揮発性半導体記憶装置の平面寸法を小さくしても、チャネル長を半導体基板の厚み方向に延ばすことでチャネル長を十分に確保することができ、パンチスルーマージンを大きく確保することができる。
また凹部内に第2ゲート電極層を位置させることで第2ゲート電極層の底部の位置を第1ゲート電極層の底部の位置よりも低くすることができる。このため、第2ゲート電極層の厚みを第1ゲート電極層の厚みと同等以上にすることができる。よって、第2ゲート電極層をマスクとして第1および第2不純物領域形成のためのイオン注入等が行われた場合においても、イオンが第2ゲート電極層を突き抜けて電荷蓄積層に注入されることも防止できる。これにより、イオン注入による電荷蓄積層のダメージを防止でき、記憶装置としての信頼性を高めることができる。
以下、本発明の実施の形態について図に基づいて説明する。
(実施の形態1)
図1は、本発明の実施の形態1における不揮発性半導体記憶装置(半導体集積回路装置)を模式的に示した平面図である。図1を参照して、この半導体集積回路装置10は、例えば、MONOS構造のフラッシュメモリが搭載された混載マイコンとして適用される。この半導体集積回路装置10は、半導体基板(チップ)表面に周辺回路領域65と、メモリセル領域67とを有している。
(実施の形態1)
図1は、本発明の実施の形態1における不揮発性半導体記憶装置(半導体集積回路装置)を模式的に示した平面図である。図1を参照して、この半導体集積回路装置10は、例えば、MONOS構造のフラッシュメモリが搭載された混載マイコンとして適用される。この半導体集積回路装置10は、半導体基板(チップ)表面に周辺回路領域65と、メモリセル領域67とを有している。
周辺回路領域65は、例えば、MPU(Micro Processing Unit)領域61と、I/
O(Input/Output)領域64と、ROMcontrol領域63aとを有している。また、メモリセル領域67は、ROM(Read Only Memory)領域63と、RAM(Read Access Memory)領域62とを有している。
O(Input/Output)領域64と、ROMcontrol領域63aとを有している。また、メモリセル領域67は、ROM(Read Only Memory)領域63と、RAM(Read Access Memory)領域62とを有している。
これら、各領域61、62、63、63a、64は、半導体基板の表面に選択的に形成された分離領域25により規定されている。この分離領域25は、半導体基板の表面に、例えば300nm程度の深さまでエッチングされた溝と、この溝内に充填された例えばシリコン酸化膜等の絶縁膜とから構成されている。
上記のROM領域63にMONOS構造のフラッシュメモリが形成されている。
図2は、図1のROM領域におけるフラッシュメモリ部分の構成を概略的に示す平面図である。また図3は、図2のIII−III線に沿う概略断面図である。まず図2を参照して、半導体集積回路装置の例えばROM領域は、フラッシュメモリとしての複数のメモリセルMCを有している。複数のメモリセルMCは、半導体基板SUBの表面に行列状に配置形成されている。複数のメモリセルMCの各々は、スプリットゲート型のMONOS構造を有している。
図2は、図1のROM領域におけるフラッシュメモリ部分の構成を概略的に示す平面図である。また図3は、図2のIII−III線に沿う概略断面図である。まず図2を参照して、半導体集積回路装置の例えばROM領域は、フラッシュメモリとしての複数のメモリセルMCを有している。複数のメモリセルMCは、半導体基板SUBの表面に行列状に配置形成されている。複数のメモリセルMCの各々は、スプリットゲート型のMONOS構造を有している。
図中縦方向に配置された一群のメモリセルMCのそれぞれのコントロールゲート(第1ゲート電極層)GE1は互いに電気的に接続されており、またそれぞれのメモリゲート(第2ゲート電極層)GE2も互いに電気的に接続されている。また図中縦方向に配置された一群のメモリセルMCのそれぞれのソース領域SRは配線層INCにより互いに電気的に接続されており、それぞれのドレイン領域DRも配線層INCにより互いに電気的に接続されている。
また図中横方向に隣り合うメモリセルMCのそれぞれのソース領域SRは分離領域TIを挟んで隣り合っており、それにより互いに電気的に絶縁されている。また図中横方向に隣り合うメモリセルMCのそれぞれのドレイン領域DRは互いに不純物領域を共有しており、それにより互いに電気的に接続されている。
図3を参照して、半導体基板SUBに形成された複数のメモリセルMCの各々は、ソース領域SRと、ドレイン領域DRと、コントロールゲートGE1と、メモリゲートGE2と、第1ゲート絶縁層GI1と、第2ゲート絶縁層GI2とを主に有している。
ソース領域SRとドレイン領域DRとは半導体基板SUBの表面に互いに間隔を置いて形成されている。ソース領域SRおよびドレイン領域DRの各々はLDD(Lightly Doped Drain)構造を有している。このため、ソース領域SRは高濃度領域SR1と低濃度領域SR2とを有しており、ドレイン領域DRは高濃度領域DR1と低濃度領域DR2とを有している。
ソース領域SRとドレイン領域DRとに挟まれる半導体基板SUBの表面上には、第1ゲート絶縁層GI1を介して形成されたコントロールゲートGE1と、第2ゲート絶縁層GI2を介して形成されたメモリゲートGE2とが並んで配置されている。コントロールゲートGE1とメモリゲートGE2との間には第2ゲート絶縁層GI2が挟まれている。メモリゲートGE2はコントロールゲートGE1の側壁に沿って枠付けするように形成されており、サイドウォール形状を有している。
第1ゲート絶縁層GI1は例えばシリコン酸窒化膜(SiON膜)よりなっている。また第2ゲート絶縁層GI2は電荷蓄積層を有している。この第2ゲート絶縁層GI2は、例えば電荷蓄積層と、その電荷蓄積層を挟み込む2つの層とを有しており、その2つの層は電荷蓄積層よりも大きなエネルギバンドギャップを有している。第2ゲート絶縁層GI2は、例えばシリコン酸化膜と、シリコン窒化膜(電荷蓄積層)と、シリコン酸化膜との積層構造よりなっている。またコントロールゲートGE1およびメモリゲートGE2の各々は例えば不純物がドープされた多結晶シリコン膜(以下、ドープドポリシリコンと称する)よりなっている。
半導体基板SUBは、その表面に凹部CPを有している。この凹部CPは、コントロールゲートGE1の側面に連なる側面を有している。第2ゲート絶縁層GI2は、コントロールゲートGE1の側面と凹部CPの側面とに沿って形成されている。メモリゲートGE2は、凹部CP内に位置する部分を有している。これにより、メモリゲートGE2の底面(つまり半導体基板SUB側の面)の位置はコントロールゲートGE1の底面の位置よりも低い位置(つまり半導体基板SUB側の位置)にある。
なおソース領域SRは、凹部CPの底面に形成されている。ソース領域SR、ドレイン領域DR、コントロールゲートGE1およびメモリゲートGE2の表面には、低抵抗化のためにシリサイド層SCが形成されていてもよい。またメモリゲートGE2の側面とコントロールゲートGE1の側面との各々を覆うようにサイドウォール状の側壁絶縁層SWが形成されている。
またメモリセルMCのソース領域SR同士を電気的に分離するために半導体基板SUBの表面には、分離領域TIが形成されている。この分離領域TIは、半導体基板SUBの表面に形成された溝と、その溝内を埋め込む絶縁膜とからなるSTI(Shallow Trench Isolation)構造を有している。
これら複数のメモリセルMCを覆うように絶縁層IL1と層間絶縁層IL2とが半導体基板SUB上に形成されている。これらの絶縁層IL1および層間絶縁層IL2を貫通してソース領域SRおよびドレイン領域DRの各々に達するようにコンタクトホールが形成されている。このコンタクトホール内には、バリアメタル層BMおよび埋め込み導電層CLよりなる導電性の充填層PLが形成されている。
層間絶縁層IL2上には複数の下層配線層INCが形成されている。複数の下層配線層INCの各々は充填層PLを介してソース領域SRまたはドレイン領域DRに電気的に接続されている。
複数の下層配線層INCを覆うように層間絶縁層IL3が層間絶縁層IL2上に形成されている。この層間絶縁層IL3を貫通して下層配線層INCに達するようにスルーホールが形成されている。このスルーホール内には導電性の充填層PLが形成されている。この充填層PLを介して下層配線層INCに電気的に接続されるように層間絶縁層IL3上に上層配線層INCが形成されている。
図4は、図3に示す不揮発性半導体記憶装置のメモリセルの部分を簡略化して示す断面図である。図4を参照して、メモリセルMCは、スプリットゲート型のMONOS構造を有しており、CGMOS部とMGMOS部とを有している。ソース領域SRとドレイン領域DRとに挟まれる半導体基板SUBの領域上には、MGMOS部とCGMOS部とが第2ゲート絶縁層(ONO膜)部を挟んで並んで配置されている。CGMOS部がドレイン領域DR側に配置されており、MGMOS部がソース領域SR側に配置されている。このMGMOS部のメモリゲートGE2の上端部SはCGMOS部のコントロールゲートGE1の上面と同じ高さ位置もしくはコントロールゲートGE1の上面よりも低い位置にある。第2ゲート絶縁層は、例えばシリコン酸化膜GI2aとシリコン窒化膜GI2bとシリコン酸化膜GI2cとの積層膜(ONO膜)よりなっている。
CGMOS部は、半導体基板SUBと、第1ゲート絶縁層GI1と、コントロールゲートGE1とを有している。またMGMOS部は、半導体基板SUBと、第2ゲート絶縁層GI2と、メモリゲートGE2とを有している。このMGMOS部が、半導体基板SUBに設けられた凹部CP上に配置されている。
CGMOS部側の半導体基板SUBの表面にはドレイン領域DRが形成されており、MGMOS部側の半導体基板SUBの表面にはソース領域SRが形成されている。このソース領域SRは、凹部CPのドレイン領域側の下端部Pに達せずに、その下端部Pとの間に間隔Wを有している。
このメモリセルMCの動作時にはソース領域SRとドレイン領域DRとの間の半導体基板SUBの表面にチャネル領域CRが生じる。このチャネル領域CRは、CGMOS部のコントロールゲートGE1により生じるチャネル領域CR1と、MGMOS部のメモリゲートGE2により生じるチャネル領域CR2とを有する。特にチャネル領域CR2は、MGMOS部が凹部CP上に配置されているため、凹部CPの側面に沿う方向(図中Y方向)に延びる部分(つまり半導体基板SUBの厚み方向に延びる部分)を有する。またチャネル領域CR2は、ソース領域SRが凹部CPの下端部Pとの間に間隔Wを有しているため、凹部CPの底面に沿う方向(図中X方向)に延びる部分(つまり半導体基板SUBの表面方向に延びる部分)を有する。このため、チャネル領域CR2は、半導体記憶装置の断面視においてL字形状を有する。
次に、図4に示すメモリセルMCの製造方法について説明する。
図5〜図8は、図4に示すメモリセルMCの製造方法を工程順に示す概略断面図である。図5を参照して、半導体基板SUBの表面上に、第1ゲート絶縁層用の絶縁層として例えばシリコン酸窒化膜GI1が形成される。このシリコン酸窒化膜GI1上に、コントロールゲート用の導電層として例えばドープドポリシリコン膜GE1が形成される。このドープドポリシリコン膜GE1上に、TEOSを原料とするシリコン酸化膜(以下、TEOS酸化膜と称する)INSが形成される。この後、通常の写真製版技術およびエッチング技術を用いてTEOS酸化膜INSとドープドポリシリコン膜GE1とがパターニングされる。これによりドープドポリシリコン膜からなるコントロールゲートGE1が形成される。この後、コントロールゲートGE1から露出するシリコン酸窒化膜GI1がフッ酸(HF)等の溶液で除去される。
図5〜図8は、図4に示すメモリセルMCの製造方法を工程順に示す概略断面図である。図5を参照して、半導体基板SUBの表面上に、第1ゲート絶縁層用の絶縁層として例えばシリコン酸窒化膜GI1が形成される。このシリコン酸窒化膜GI1上に、コントロールゲート用の導電層として例えばドープドポリシリコン膜GE1が形成される。このドープドポリシリコン膜GE1上に、TEOSを原料とするシリコン酸化膜(以下、TEOS酸化膜と称する)INSが形成される。この後、通常の写真製版技術およびエッチング技術を用いてTEOS酸化膜INSとドープドポリシリコン膜GE1とがパターニングされる。これによりドープドポリシリコン膜からなるコントロールゲートGE1が形成される。この後、コントロールゲートGE1から露出するシリコン酸窒化膜GI1がフッ酸(HF)等の溶液で除去される。
図6を参照して、半導体基板SUB上にフォトレジストPRが塗布された後に通常の写真製版技術によりパターニングされる。このパターニングされたフォトレジストPRによりドレイン領域DRに相当する部分の半導体基板SUBは覆われるが、MGMOS部のチャネル領域およびソース領域に相当する部分の半導体基板SUBはフォトレジストPRから露出する。
図7を参照して、このフォトレジストPRとTEOS酸化膜INSとをマスクとして、露出した半導体基板SUBにエッチングが施される。このエッチングは、TEOS酸化膜とシリコンとの選択比の高いエッチング条件で行なわれる。このエッチングにより、少なくともMGMOS部のチャネル領域およびソース領域に相当する半導体基板SUBの表面に凹部CPが形成される。このエッチングにおいてはTEOS酸化膜INSがマスクとされるため、コントロールゲートGE1の側面と凹部CPの側面とが連続した面となる。この凹部CPの深さは、メモリゲートの高さおよびチャネル長を考慮して任意に選択することができる。この後、フォトレジストPRとTEOS酸化膜INSとが除去される。
図8を参照して、全面にシリコン酸化膜GI2aとシリコン窒化膜GI2bとシリコン酸化膜GI2cとの積層膜(ONO膜)が堆積され、その上部にメモリゲートになるドープドポリシリコン膜GE2が堆積される。この後、メモリゲート形成のためにドープドポリシリコン膜の枠付けプロセスが用いられる。つまり、少なくともコントロールゲートGE1の上面が露出するまでドープドポリシリコン膜GE2と積層膜とがエッチバックされる。これにより、コントロールゲートGE1の両側壁にのみドープドポリシリコン膜GE2と積層膜とが残存する。この後、ソース領域側に残存したドープドポリシリコン膜GE2および積層膜を覆い、かつドレイン領域側に残存したドープドポリシリコン膜GE2および積層膜を露出するようにフォトレジストのパターン(図示せず)が形成される。このフォトレジストのパターンをマスクとしてドライエッチングまたはウェットエッチングが施される。これにより、ドレイン領域側のドープドポリシリコン膜GE2と積層膜とが除去され、ソース領域側のドープドポリシリコン膜GE2と積層膜とが残存する。これにより、凹部CP上に、ONO膜よりなる第2ゲート絶縁層GI2と、ドープドポリシリコン膜よりなるメモリゲートGE2とが形成される。この後、フォトレジストのパターンが除去される。
図4を参照して、コントロールゲートGE1、メモリゲートGE2および第2ゲート絶縁層GI2をマスクとして、半導体基板SUBの表面にイオン注入が実施される。このイオン注入の後に、注入されたイオンを活性化させるための熱処理を施すことにより、ソース領域SRおよびドレイン領域DRが形成される。
以上により、図4に示す本実施の形態のメモリセルMCが製造される。
次に、本実施の形態のメモリセルMCの動作について説明する。
次に、本実施の形態のメモリセルMCの動作について説明する。
図4を参照して、まず書込動作においては、選択されたメモリセルMCのドレイン領域DRには例えば0.8V程度の電圧が印加され、ソース領域SRには例えば6V程度の電圧が印加される。そして、メモリゲートGE2には例えば11V程度の電圧が印加され、コントロールゲートGE1には例えば1.5V程度の電圧が印加される。
このように、電圧を印加すると、コントロールゲートGE1とメモリゲートGE2との境界付近に大きな電界が生じ、多くのホットエレクトロンが発生する。そして、電荷を蓄積可能な第2のゲート絶縁層GI2内に電子がトラップされる。このとき、第2のゲート絶縁層GI2内の電荷蓄積層であるシリコン窒化膜GI2bに電子が入り込み、電気情報が書き込まれる。この現象はソースサイドインジェクション(Source Side Injection:SSI)として知られている。
また消去動作においては、ソース領域SRに例えば6V程度の電圧が印加され、ドレイン領域DRに例えば0V程度の電圧が印加される。そして、コントロールゲートGE1には例えば0V程度の電圧が印加され、メモリゲートGE2には例えば−6V程度の電圧が印加される。
このように、メモリゲートGE2に負電位を与え、メモリゲートGE2側の不純物領域であるソース領域SRに正電位を与えることにより、メモリゲートGE2側のソース領域SRの端部で共反転が生じ、バンド間トンネル現象が起こり、ホールが生成される。発生したホールは、バイアスにより引かれて、メモリゲートGE2下に位置する第2のゲート絶縁層GI2内に注入される。このとき、第2のゲート絶縁層GI2内の電荷蓄積層であるシリコン窒化膜GI2bにホールが入り込むことにより、先に注入されていた電子がホールによって中和されて電気情報が消去される。
また読出動作においては、選択されたメモリセルMCのコントロールゲートGE1およびメモリゲートGE2に例えば1.5V程度の電圧が印加される。さらに、ソース領域SRに例えば0V程度の電圧が印加され、ドレイン領域DRに例えば1.5V程度の電圧が印加される。
このようにして、選択されたメモリセルMCの書込状態におけるしきい値電圧と消去状態におけるしきい値電圧との間に位置する電圧がコントロールゲートGE1およびメモリゲートGE2に印加される。ここで、選択されたメモリセルMCが書込状態にあってしきい値電圧が上昇している場合にはメモリセルMCのOFF状態が維持され、メモリセルMCが消去状態にあってしきい値電圧が低下している場合にはメモリセルMCがON状態となる。
本実施の形態によれば、半導体基板SUBに凹部CPを設け、その凹部CPから上方へ延びるようにメモリゲートGE2を形成しているため、凹部CPの側面に沿って半導体基板SUBの厚み方向にチャネル領域CR2を延ばすことができる。このため、メモリセルMCの平面寸法(平面占有面積)を小さくしても、チャネル長を半導体基板SUBの厚み方向に延ばすことでチャネル長を十分に確保することができ、パンチスルーマージンを大きく確保することができる。
また凹部CP内にメモリゲートGE2を位置させることでメモリゲートGE2の底部の位置をコントロールゲートGE1の底部の位置よりも低くすることができる。このため、メモリゲートGE2の厚みをコントロールゲートGE1の厚みと同等以上にすることができる。よって、メモリゲートGE2をマスクとしてソース領域SRおよびドレイン領域DR形成のためのイオン注入等が行われた場合においても、イオンがメモリゲートGE2を突き抜けて電荷蓄積層GI2bに注入されることも防止できる。これにより、イオン注入による電荷蓄積層GI2bのダメージを防止でき、メモリとしての信頼性を高めることができる。
またメモリゲートGE2の高さとチャネル領域CRの長さとをメモリセルの平面寸法ではなく凹部CPの深さで任意に変更することができる。
(実施の形態2)
図9は、本発明の実施の形態2における不揮発性半導体記憶装置のメモリセルの部分を簡略化して示す断面図である。図9を参照して、本実施の形態のメモリセルMCの構成は、実施の形態1の構成と比較して、ソース領域SRの形状において異なる。本実施の形態のメモリセルMCのソース領域SRは、凹部CPのドレイン領域DR側の下端部Pに達している。
図9は、本発明の実施の形態2における不揮発性半導体記憶装置のメモリセルの部分を簡略化して示す断面図である。図9を参照して、本実施の形態のメモリセルMCの構成は、実施の形態1の構成と比較して、ソース領域SRの形状において異なる。本実施の形態のメモリセルMCのソース領域SRは、凹部CPのドレイン領域DR側の下端部Pに達している。
このメモリセルMCの動作時にはソース領域SRとドレイン領域DRとの間の半導体基板SUBの表面にチャネル領域CRが生じる。このチャネル領域CRは、CGMOS部のコントロールゲートGE1により生じるチャネル領域CR1と、MGMOS部のメモリゲートGE2により生じるチャネル領域CR2とを有する。特にチャネル領域CR2は、MGMOS部が凹部CP上に配置されているため、凹部CPの側壁面に沿う方向(図中Y方向)に延びる部分(つまり半導体基板SUBの厚み方向に延びる部分)を有する。このため、チャネル領域CR2は、半導体記憶装置の断面視においてI字形状(つまり直線形状)を有する。
なお、これ以外の構成については上述した実施の形態1の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を省略する。
次に、本実施の形態のメモリセルMCの製造方法について説明する。
図10および図11は、本発明の実施の形態2における不揮発性半導体記憶装置のメモリセルMCの製造方法を工程順に示す概略断面図である。本実施の形態のメモリセルの製造方法は、まず図5および図6に示す実施の形態1と同様の工程を経る。この後、図10を参照して、パターニングされたフォトレジストPRとTEOS酸化膜INSとをマスクとして、露出した半導体基板SUBにエッチングが施される。このエッチングは、TEOS酸化膜とシリコンとの選択比の高いエッチング条件で行なわれる。このエッチングにより、少なくともMGMOS部のチャネル領域およびソース領域に相当する半導体基板SUBの表面に凹部CPが形成される。このエッチングにおいてはTEOS酸化膜INSがマスクとされるため、コントロールゲートGE1の側面と凹部CPの側面とが連続した面となる。この凹部CPの深さは、メモリゲートの高さおよびチャネル長を考慮して任意に選択することができる。
図10および図11は、本発明の実施の形態2における不揮発性半導体記憶装置のメモリセルMCの製造方法を工程順に示す概略断面図である。本実施の形態のメモリセルの製造方法は、まず図5および図6に示す実施の形態1と同様の工程を経る。この後、図10を参照して、パターニングされたフォトレジストPRとTEOS酸化膜INSとをマスクとして、露出した半導体基板SUBにエッチングが施される。このエッチングは、TEOS酸化膜とシリコンとの選択比の高いエッチング条件で行なわれる。このエッチングにより、少なくともMGMOS部のチャネル領域およびソース領域に相当する半導体基板SUBの表面に凹部CPが形成される。このエッチングにおいてはTEOS酸化膜INSがマスクとされるため、コントロールゲートGE1の側面と凹部CPの側面とが連続した面となる。この凹部CPの深さは、メモリゲートの高さおよびチャネル長を考慮して任意に選択することができる。
この後、フォトレジストPRとTEOS酸化膜INSとをマスクとして、露出した半導体基板SUBにイオンが注入される。これにより、凹部CPの底面にイオンが注入される。このイオン注入の後に、凹部CPの底面に注入されたイオンを活性化させるための熱処理を施すことによりソース領域SRが形成される。この後、フォトレジストPRとTEOS酸化膜INSとが除去される。
図11を参照して、全面にシリコン酸化膜GI2aとシリコン窒化膜GI2bとシリコン酸化膜GI2cとの積層膜(ONO膜)が堆積され、その上部にメモリゲートになるドープドポリシリコン膜GE2が堆積される。この後、メモリゲート形成のためにドープドポリシリコン膜の枠付けプロセスが用いられる。つまり、少なくともコントロールゲートGE1の上面が露出するまでドープドポリシリコン膜GE2と積層膜とがエッチバックされる。これにより、コントロールゲートGE1の両側壁にのみドープドポリシリコン膜GE2と積層膜とが残存する。この後、ソース領域側に残存したドープドポリシリコン膜GE2、積層膜およびソース領域SRを覆い、かつドレイン領域側に残存したドープドポリシリコン膜GE2および積層膜を露出するようにフォトレジストのパターン(図示せず)が形成される。このフォトレジストのパターンをマスクとしてドライエッチングまたはウェットエッチングが施される。これにより、ドレイン領域側のドープドポリシリコン膜GE2と積層膜とが除去され、ソース領域側のドープドポリシリコン膜GE2と積層膜とが残存する。これにより、凹部CP上に、ONO膜よりなる第2ゲート絶縁層GI2と、ドープドポリシリコン膜よりなるメモリゲートGE2とが形成される。
図9を参照して、上記のフォトレジストおよびコントロールゲートGE1をマスクとして、半導体基板SUBの表面にイオン注入が実施される。このイオン注入の後に、注入されたイオンを活性化させるための熱処理を施すことにより、ドレイン領域DRが形成される。この後、フォトレジストのパターンが除去される。
以上により、図9に示す本実施の形態のメモリセルMCが製造される。
本実施の形態のメモリセルの動作は実施の形態1のメモリセルの動作とほぼ同じであるため、その説明を省略する。
本実施の形態のメモリセルの動作は実施の形態1のメモリセルの動作とほぼ同じであるため、その説明を省略する。
本実施の形態によれば、半導体基板SUBの表面に凹部CPが形成されており、メモリゲートGE2がその凹部CP内から上方へ延びるように形成されているため、実施の形態1と同様、十分なパンチスルーマージンを確保できる共に、メモリとしての信頼性を高めることができる。
また本実施の形態では、図10に示すように凹部CP形成のマスクとしてフォトレジストPRをソース領域SR形成のイオン注入時のマスクとしても用いることができる。このため、マスク枚数を削減することも可能となる。
また本実施の形態では、図9に示すようにMGMOS部のメモリゲートGE2により生じるチャネル領域CR2が半導体基板SUBの厚み方向(図中Y方向)のみである。このため、MGMOS部のメモリゲートGE2により生じるチャネル領域CR2は、半導体基板SUBの表面方向(図中X方向)のチャネル長を必要としない。よってメモリゲートの幅W1は、最低限、電極を取り出すのに十分な寸法を有していればよい。
例えば、従来においては、図12の断面図に示すように、凹部のない平坦な表面上にコントロールゲートGE1とメモリゲートGE2とが形成されていた。このため、メモリゲートGE2により生じるチャネル長を確保するためには、メモリゲートGE2の幅W2を大きくする必要があった。よって、メモリゲートGE2形成用のドープドポリシリコン膜の厚みは90nm近辺とされていた。
これに対して本実施の形態によれば、図9に示すように、チャネル領域CR2が半導体基板SUBの表面方向(図中X方向)のチャネル長を必要としないため、メモリゲートGE2の幅W1が小さくてもよい。このため、メモリゲートGE2形成用のドープドポリシリコン膜の厚みを20nm程度まで縮小することが可能となる。このことは、メモリセルMCの平面寸法(平面占有面積)に直接影響を与えることになる。図13に示すように、例えば90nmデザインルールの場合には、図13(a)に示すように従来のメモリセルMCの寸法L2は0.216μm2程度であるが、図13(b)に示すように本実施の形態のメモリセルMCの寸法L1は0.188μm2程度となり、従来例の90%以下にシュリンクすることが可能となる。
なお図4のA−B線に沿う部分の不純物濃度分布を調べたところ、図14に示すような濃度分布が得られた。この図14を参照して、図中の位置J(ソース領域SRと半導体基板SUBとのpn接合部位置)から図中のB側の領域では、ソース領域SRが存在することによりn型不純物濃度が高くなっている。この濃度分布から、1.0×1019cm-3以上の濃度を有する部分はソース領域SR内の部分であることがわかる。そこで、ソース領域SRが凹部CPの下端部Pに達しているか否かの基準として、この下端部P直下における部分の不純物濃度が1.0×1019cm-3以上であるか否かを基準とした。
つまり、図4に示す実施の形態1においては凹部CPの下端部P直下のn型不純物濃度は1.0×1019cm-3未満である。また、下端部Pの直下から図中X方向に延ばした位置であってn型不純物濃度が1.0×1019cm-3になった位置と下端部Pとの距離を間隔Wとしている。また図9に示す実施の形態2においては凹部CPの下端部P直下のn型不純物濃度は1.0×1019cm-3以上である。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
本発明は、スプリットゲート型のMONOS構造のメモリセルを有する不揮発性半導体記憶装置に特に有利に適用され得る。
10 半導体集積回路装置、25 分離領域、61 MPU領域、62 RAM領域、63a ROMcontrol領域、63 ROM領域、64 I/O領域、65 周辺回路領域、67 メモリセル領域、BM バリアメタル層、PL 充填層、CL 埋め込み導電層、CP 凹部、CR,CR1,CR2 チャネル領域、DR ドレイン領域、GE1 コントロールゲート、GE2 メモリゲート、GI1 第1ゲート絶縁層、GI2 第2ゲート絶縁層、GI2a,GI2c シリコン酸化膜、GI2b 電荷蓄積層(シリコン窒化膜)、IL1 絶縁層、IL2,IL3 層間絶縁層、INC 配線層、INS TEOS酸化膜、MC メモリセル、PR フォトレジスト、SC シリサイド層、SR ソース領域、SUB 半導体基板、TI 分離領域。
Claims (6)
- 主表面を有し、前記主表面に凹部を有する半導体基板と、
前記半導体基板の前記主表面に形成された1対のソース/ドレイン領域となる第1および第2不純物領域と、
前記第1および第2不純物領域に挟まれる前記半導体基板の前記主表面上に形成された第1ゲート絶縁層と、
前記第1および第2不純物領域に挟まれる前記半導体基板の前記主表面上に形成され、かつ電荷蓄積層を有する第2ゲート絶縁層と、
前記第1ゲート絶縁層上に形成された第1ゲート電極層と、
前記第2ゲート絶縁層上に形成され、かつ前記凹部内に位置する第2ゲート電極層とを備え、
前記第2ゲート電極層の底部の位置が前記第1ゲート電極層の底部の位置よりも低い、不揮発性半導体記憶装置。 - 前記第1および第2不純物領域、前記第1ゲート絶縁層、前記第2ゲート絶縁層、前記第1ゲート電極層および前記第2ゲート電極層を有するメモリセルを複数有し、
前記複数のメモリセルの各々の前記第2ゲート電極層が互いに電気的に接続されている、請求項1に記載の不揮発性半導体記憶装置。 - 前記第1および第2不純物領域の一方が前記凹部の底面に形成され、かつ前記第1および第2不純物領域の他方側に位置する前記凹部の下端部に達せずに前記下端部との間に間隔を有している、請求項1または2に記載の不揮発性半導体記憶装置。
- 前記第1および第2不純物領域の一方が前記凹部の底面に形成され、かつ前記第1および第2不純物領域の他方側に位置する前記凹部の下端部に達している、請求項1または2に記載の不揮発性半導体記憶装置。
- 前記第2ゲート絶縁層は、
前記電荷蓄積層よりも前記半導体基板側に位置し、かつ前記電荷蓄積層よりも大きいエネルギバンドギャップを有する第1絶縁層と、
前記電荷蓄積層よりも前記第2ゲート電極層側に位置し、かつ前記電荷蓄積層よりも大きいエネルギバンドギャップを有する第2絶縁層とを有する、請求項1〜4のいずれかに記載の不揮発性半導体記憶装置。 - 前記電荷蓄積層はシリコン窒化膜であり、前記第1および第2絶縁層はシリコン酸化膜である、請求項5に記載の不揮発性半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007088440A JP2008251665A (ja) | 2007-03-29 | 2007-03-29 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007088440A JP2008251665A (ja) | 2007-03-29 | 2007-03-29 | 不揮発性半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008251665A true JP2008251665A (ja) | 2008-10-16 |
Family
ID=39976304
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007088440A Withdrawn JP2008251665A (ja) | 2007-03-29 | 2007-03-29 | 不揮発性半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2008251665A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102169854A (zh) * | 2011-03-10 | 2011-08-31 | 上海宏力半导体制造有限公司 | 分栅闪存单元及其制造方法 |
-
2007
- 2007-03-29 JP JP2007088440A patent/JP2008251665A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102169854A (zh) * | 2011-03-10 | 2011-08-31 | 上海宏力半导体制造有限公司 | 分栅闪存单元及其制造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8269266B2 (en) | Semiconductor device and a method of manufacturing the same | |
KR100398955B1 (ko) | 이이피롬 메모리 셀 및 형성 방법 | |
KR100612190B1 (ko) | 불휘발성 반도체 메모리 및 그 제조 방법 | |
US9985039B2 (en) | Semiconductor device and method of manufacturing the same | |
US9905429B2 (en) | Semiconductor device and a manufacturing method thereof | |
JP2010182751A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
JP2003332469A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
JP2009088060A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
KR20120108560A (ko) | 비휘발성 메모리 장치 및 이의 제조 방법 | |
JP2008166379A (ja) | 半導体記憶装置及びその製造方法 | |
JP3812645B2 (ja) | 半導体装置 | |
JP2011100946A (ja) | 半導体記憶装置 | |
JP2009088061A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
KR101044486B1 (ko) | 반도체 소자의 레지스터 및 그 제조방법 | |
KR100952718B1 (ko) | 반도체 장치 및 그의 제조 방법 | |
KR100557531B1 (ko) | 반도체 소자 및 그 제조 방법 | |
JP4944766B2 (ja) | 半導体装置及びその製造方法 | |
US20070196983A1 (en) | Method of manufacturing non-volatile memory device | |
JP2008251665A (ja) | 不揮発性半導体記憶装置 | |
US8779500B2 (en) | Memory device | |
TWI517365B (zh) | 記憶體元件及其製造方法 | |
JP5184851B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
TWI823398B (zh) | 非揮發性記憶體元件 | |
JP2010212454A (ja) | 不揮発性半導体記憶装置 | |
JP5657612B2 (ja) | 半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20100601 |