KR20120108560A - 비휘발성 메모리 장치 및 이의 제조 방법 - Google Patents

비휘발성 메모리 장치 및 이의 제조 방법 Download PDF

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Abstract

본 발명은 비휘발성 메모리 장치 및 이의 제조 방법을 제공한다. 이 비휘발성 메모리 장치에 있어서, 워드라인과 부유 게이트 간의 거리가 상기 워드라인과 상기 기억 게이트 간의 거리보다 가까워 읽기 동작시, 상기 부유 게이트 하부로 채널 형성이 보다 잘 이루어지고, 기억 게이트의 항복전압 특성 개선에 유리하다. 또한, 이 비휘발성 메모리 장치에서는, 상기 워드라인에 인접한 상기 부유게이트의 일 측벽과 일부 상부면이 모서리를 이루며 제 2 터널 절연막과 접한다. 이로써 상기 모서리에 전계가 집중되어, 소거 동작시 상기 부유게이트로부터 상기 워드라인 쪽으로 전하가 용이하게 이동될 수 있다.

Description

비휘발성 메모리 장치 및 이의 제조 방법{Non-volatile memory device and method of forming the same}
본 발명은 비휘발성 메모리 장치 및 이의 제조 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 데이터를 저장해 두고 필요할 때 꺼내어 읽어볼 수 있는 기억장치로써, 크게 램(Random Access Memory; RAM)과 롬(Read Only Memory; ROM)으로 나눌 수 있다. 램(RAM)은 전원이 끊어지면 저장된 데이터가 소멸하는 휘발성 메모리 장치(volatile memory device)이며, 롬(ROM)은 전원이 끊어지더라도 저장된 데이터가 소멸하지 않는 비휘발성 메모리 장치(nonvolatile memory device)이다. 비휘발성 메모리 장치는 PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시메모리 장치(flash memory device) 등을 포함한다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상되고 고집적화 및 고속화된 스플리트 게이트형 비휘발성 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 공정을 단순화시킬 수 있는 스플리트 게이트형 비휘발성 메모리 장치의 제조 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 스플리트 게이트형 비휘발성 메모리 장치는, 기판 상에 제 1 터널 절연막을 개재하여 배치되는 부유 게이트(floating gate); 상기 부유 게이트 상에 블로킹절연막을 개재하여 배치되는 기억 게이트(memory gate); 및 상기 기억 게이트와 상기 부유 게이트의 일측에서 제 2 터널절연막을 개재하여 배치되는 워드라인을 포함하되, 상기 부유 게이트의 일 측벽은 상기 기억 게이트의 일 측벽보다 상기 워드라인 쪽으로 돌출되며, 상기 워드라인과 상기 부유 게이트 간의 거리는 상기 워드라인과 상기 기억 게이트 간의 거리보다 가까운 것을 특징으로 한다.
일 예에 있어서, 상기 워드라인에 인접한 상기 기억 게이트의 측벽과 상기 제 2 터널 절연막 사이에 개재되는 스페이서를 더 포함할 수 있으며, 상기 워드라인에 인접한 상기 부유 게이트의 측벽은 상기 스페이서의 측벽보다 상기 워드라인쪽으로 더 돌출되어 상기 부유게이트의 일 측벽과 일부 상부면이 상기 제 2 터널 절연막과 접할 수 있다. 상기 스페이서는 서로 다른 식각 선택비를 가지는 제 1 스페이서와 제 2 스페이서를 포함할 수 있다.
소거 동작시 상기 부유 게이트에 저장되는 전하는 바람직하게는 상기 워드라인쪽으로 빠져 나갈 수 있다. 소거 동작시 상기 기억 게이트에는 음의 전압이 인가될 수 있다.
상기 비휘발성 반도체 장치는 상기 워드라인에 인접한 상기 기판 상에 배치되는 비트라인; 및 상기 워드라인과 이격된 상기 기억 게이트의 다른 측벽에 인접한 상기 기판 상에 배치되는 소오스 라인을 더 포함할 수 있으며, 상기 비트라인과 소오스 라인은 금속 실리사이드막을 포함할 수 있다.
다른 예에 있어서, 상기 제 2 터널 절연막은 상기 워드라인과 상기 기판 사이로 연장될 수 있다.
상기 비휘발성 메모리 장치는, 주변회로 영역에 배치되며, 상기 기판 상에 배치되는 고전압 게이트 전극을 포함하는 고전압 트랜지스터를 더 포함할 수 있으며, 상기 고전압 게이트 전극과 상기 워드라인은 동일한 물질을 포함할 수 있다. 이때, 상기 고전압 트랜지스터는 상기 고전압 게이트 전극과 상기 기판 사이에 개재되는 제 1 고전압 게이트 절연막과 제 2 고전압 게이트 절연막을 더 포함할 수 있으며, 상기 제 2 고전압 게이트 절연막은 상기 제 2 터널 절연막과 동일한 물질을 포함할 수 있다.
상기 비휘발성 메모리 장치는, 주변회로 영역에 배치되며, 상기 기판 상에 배치되는 저전압 게이트 전극을 포함하는 저전압 트랜지스터를 더 포함할 수 있으며, 상기 저전압 게이트 전극과 상기 워드라인은 동일한 물질을 포함할 수 있다.
상기 비휘발성 메모리 장치는, 상기 기판에 형성되어 상기 주변회로 영역을 정의하는 소자분리막을 더 포함할 수 있으며, 이때 상기 소자분리막의 상부면은 상기 기판의 표면으로부터 상부로 돌출되며, 상기 소자분리막의 상부면의 높이는 상기 제 1 터널 절연막과 상기 부유 게이트의 두께의 합에 대응될 수 있다.
본 발명의 일 예에 따른 비휘발성 메모리 장치에 있어서, 워드라인과 부유 게이트 간의 거리가 상기 워드라인과 상기 기억 게이트 간의 거리보다 가까워 읽기 동작시, 상기 부유 게이트 하부로 채널 형성이 보다 잘 이루어지고, 기억 게이트의 항복전압 특성 개선에 유리하다.
또한, 본 발명의 다른 예에 따른 비휘발성 메모리 장치에서는, 상기 워드라인에 인접한 상기 부유게이트의 일 측벽과 일부 상부면이 모서리를 이루며 제 2 터널 절연막과 접한다. 이로써 상기 모서리에 전계가 집중되어, 소거 동작시 상기 부유게이트로부터 상기 워드라인 쪽으로 전하가 용이하게 이동될 수 있다.
또한 본 발명의 또 다른 예에 따른 비휘발성 메모리 장치에서는, 비트라인과 소오스 라인이 금속 실리사이드막을 포함하여, 비트라인과 소오스 라인의 저항을 감소시키고 신호 전달 속도를 향상시킬 수 있다.
또한 본 발명의 비휘발성 메모리 장치는 소거 게이트를 포함하지 않고 워드라인을 통해 소거 동작을 진행하므로, 소거 게이트 형성에 따른 설계의 복잡화를 피하고 공정을 단순화시킬 수 있다.
또한 본 발명의 비휘발성 메모리 장치는 기억 게이트를 포함함으로써 프로그램 동작시 소오스 라인의 전압을 낮출 수 있고, 소거 동작시 기억 게이트에 음의 전압이 인가되므로 워드라인 하부의 산화막 두께를 낮추는 것 가능하다.
도 1은 본 발명의 일 예에 따른 비휘발성 메모리 장치의 단위 기억셀의 단면도를 나타낸다.
도 2는 본 발명의 일 예에 따른 비휘발성 메모리 장치의 등가회로도를 나타낸다.
도 3a는 본 발명의 일 예에 따른 비휘발성 메모리 장치의 단위 기억셀의 읽기 동작시 전하의 이동을 나타낸다.
도 3b는 본 발명의 일 예에 따른 비휘발성 메모리 장치의 단위 기억셀의 프로그램(쓰기) 동작시 전하의 이동을 나타낸다.
도 3c는 본 발명의 일 예에 따른 비휘발성 메모리 장치의 단위 기억셀의 소거 동작시 전하의 이동을 나타낸다.
도 4는 본 발명의 일 예에 따라 주변회로 영역과 셀 어레이 영역을 포함하는 비휘발성 메모리 장치의 단면도를 나타낸다.
도 5 내지 27은 도 4의 단면을 가지는 비휘발성 메모리 장치의 형성 과정을 순차적으로 나타내는 공정 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다. 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 스플리트 게이트형의 구조를 갖는다.
도 1은 본 발명의 일 예에 따른 비휘발성 메모리 장치의 단위 기억셀의 단면도를 나타낸다.
도 1을 참조하면, 본 발명에 따른 비휘발성 메모리 장치는, 기판(1) 상에 제 1 터널 절연막(5)을 개재하여 배치되는 부유 게이트(7a)를 포함한다. 상기 부유 게이트(7a) 상에 블로킹절연막 패턴(9a)을 개재하여 기억 게이트(MG, 11a)가 배치된다. 상기 기억 게이트(11a)와 상기 부유 게이트(7a)의 일측에서 제 2 터널절연막(45)을 개재하여 워드라인(WL, 57c)이 배치된다. 상기 제 2 터널 절연막(45)은 연장되어 상기 워드라인(57c)과 상기 기판(1) 사이에 개재된다.
상기 부유 게이트(7a)의 폭은 상기 기억 게이트(11a)의 폭보다 넓어 양측으로 돌출되어 있다. 상기 기억 게이트(11a) 상에는 제 1 캡핑막 패턴(13a), 제 2 캡핑막 패턴(15a) 및 제 3 캡핑막 패턴(17a)이 차례로 적층되며 상기 기억 게이트(11a)의 측벽과 정렬된다. 상기 워드라인(57c)의 상부면은 상기 제 3 캡핑막 패턴(17a) 상부면 보다 낮고 상기 제 2 캡핑막 패턴(15a)의 상부면 보다 높을 수 있다.
상기 제 3 캡핑막 패턴(17a), 상기 제 1 캡핑막 패턴(13a), 상기 제 2 캡핑막 패턴(15a), 상기 기억 게이트(11a) 및 상기 블로킹 절연막 패턴(9a)의 측벽들은 제 1 측벽 스페이서(21)와 제 2 측벽 스페이서(23)로 덮인다. 상기 워드라인(57c)쪽에 인접한 상기 부유 게이트(7a)의 일 상부면은 상기 제 1 측벽 스페이서(21)와 상기 제 2 측벽 스페이서(23)으로 덮이지 않고 노출된다. 상기 제 2 터널 절연막(45)은 상기 제 2 측벽 스페이서(23)의 외측벽, 상기 제 3 캡핑막 패턴(17a)의 상부면, 상기 부유 게이트(7a)의 상부면 일부 및 양측벽을 콘포말하게 덮으면서 상기 부유 게이트(7a) 양측의 상기 제 1 터널 절연막(5)도 덮을 수 있다. 특히 상기 부유 게이트(7a)의 일 측벽은 상기 기억 게이트(11a)의 일 측벽 보다 상기 워드라인(57c) 쪽으로 돌출되며, 상기 워드라인(57c)과 상기 부유 게이트(7a) 간의 제 1 거리(T1)는 상기 워드라인(57c)과 상기 기억 게이트(11a) 간의 제 2 거리(T2) 보다 짧다. 상기 제 1 거리(T1)는 상기 제 2 터널 절연막(45)의 두께에 대응될 수 있다. 상기 제 2 거리(T2)는 상기 제 1 측벽 스페이서(21), 상기 제 2 측벽 스페이서(23) 및 상기 제 2 터널 절연막(45)의 두께의 합에 대응될 수 있다. 상기 워드라인(57c)에 인접한 상기 부유 게이트(7a)의 일 측벽과 일부 상부면이 모서리(C)를 이루며 제 2 터널 절연막과 접한다.
상기 워드라인(57c)의 측벽과, 상기 워드라인(57c)에 이격된 상기 제 2 측벽 스페이서(23)의 측벽을 덮는 제 2 터널 절연막(45)의 측벽은 제 3 측벽 스페이서(61)로 덮인다. 상기 제 3 측벽 스페이서(61) 하부의 상기 기판(1)에는 저농도 불순물 주입 영역(59)이 배치될 수 있다. 상기 제 3 측벽 스페이서(61)에 인접한 상기 기판(1)에는 고농도 불순물 주입 영역(63)이 배치된다. 상기 고농도 불순물 주입 영역(63) 상의 상기 기판(1) 상에는 금속 실리사이드막(65b, 65s)이 배치된다. 상기 금속 실리사이드막(65b, 65s)은 상기 워드라인(57c)에 인접한 제 1 실리사이드막(BL, 65b)과 상기 워드라인(57c)과 매우 이격된 제 2 실리사이드막(SL, 65s)을 포함할 수 있다. 상기 제 1 실리사이드막(BL, 65b)은 비트라인(Bitline, BL)에 대응될 수 있다. 상기 제 2 실리사이드막(SL, 65s)은 (공통) 소오스 라인(Source line, SL)에 대응될 수 있다. 상기 금속 실리사이드막(65b, 65s)이 배치되어, 비트라인(BL)과 소오스 라인(SL)의 저항을 감소시키고 신호 전달 속도를 향상시킬 수 있다.
도 1의 비휘발성 메모리 장치는 도 2의 등가회로도를 가질 수 있다.
도 2는 본 발명의 일 예에 따른 비휘발성 메모리 장치의 등가회로도를 나타낸다.
도 1 및 2를 참조하면, 본 발명에 따른 비휘발성 메모리 장치는 복수개의 단위 기억셀들(A)을 포함할 수 있다. 상기 복수개의 단위 기억셀들(A)은 셀 어레이 영역(Cell array region, CAR)에 배치될 수 있다. 각각의 단위 기억셀(A)은 1개의 선택 트랜지스터(TS)와 1개의 기억 트랜지스터(TM)을 포함할 수 있다. 상기 선택 트랜지스터(TS)의 게이트 전극은 상기 워드라인(57c)에 대응될 수 있다. 상기 기억 트랜지스터(TM)는 부유 게이트(7a)와 기억 게이트 라인(MG)를 포함할 수 있다. 이웃하는 두개의 단위 기억셀들(A)은 하나의 소오스 라인(SL)을 공유하도록 대칭적으로 배열될 수 있다. 도 1의 비휘발성 메모리 장치는 하나의 단위 기억셀(A)의 단면도를 나타낸다. 본 발명에 따른 비휘발성 메모리 장치에 있어서 소자 동작시 전압 인가는 예를 들면 표 1과 같을 수 있다.
읽기시 인가 전압(V) 프로그램시 인가 전압(V) 소거시 인가 전압(V)
선택됨


 WL 1.8 1.0 1.8
MG 1.8 10.5 -12
SL 0 4.5 0
BL 0.6 0.2 0
비선택됨


 WL 0 0 0
MG 0 0 0
SL 0 0 0
BL 0 0 0
도 3a는 본 발명의 일 예에 따른 비휘발성 메모리 장치의 단위 기억셀의 읽기 동작시 전하의 이동을 나타낸다.
도 3a와 표 1을 참조하면, 선택된 워드라인(WL)에는 상기 워드라인(WL) 하부의 상기 기판(1)에 채널이 형성될 수 있을 정도의 전압, 예를 들면 1.8V가 인가된다. 예를 들면, 상기 기억 게이트 라인(MG), 상기 비트라인(BL) 및 상기 소오스 라인(SL)에 각각 1.8V, 0.6V 및 0V가 인가된다. 이때 전하의 흐름은 화살표 방향과 같다. 상기 워드라인(57c)과 상기 부유 게이트(7a) 간의 제 1 거리(T1)가 상기 워드라인(57c)과 상기 기억 게이트(11a) 간의 제 2 거리(T2) 보다 짧음으로써, 상기 워드라인(57c)과 상기 부유 게이트(7a) 간의 오프셋 구간이 짧아져, 오프셋(offset) 구간으로 전하 이송이 용이하여 상기 부유 게이트(7a) 하부로 채널 형성이 보다 잘 이루어지고, 상기 기억 게이트(11a)의 항복전압 특성 개선에 유리하다. 상기 부유 게이트(7a)에 전하 저장 유무에 따라 상기 부유 게이트(7a) 하부로 채널 형성이 결정되며 이를 센싱하여 상기 단위 기억셀의 프로그램 여부를 인식할 수 있다. 반면 비선택된 단위 기억셀들의 워드라인, 기억 게이트 라인, 소오스 라인 및 비트라인에는 모두 0V가 인가될 수 있다.
도 3b는 본 발명의 일 예에 따른 비휘발성 메모리 장치의 단위 기억셀의 프로그램(쓰기) 동작시 전하의 이동을 나타낸다.
도 3b와 표 1을 참조하면, 선택된 워드라인(WL)에는 상기 워드라인(WL) 하부의 상기 기판(1)에 채널이 형성될 수 있을 정도의 전압, 예를 들면 1.0V가 인가되고, 상기 기억 게이트 라인(MG)에는 상기 부유 게이트(7a) 쪽으로 전하를 끌어당길 수 있는 정도의 전압, 예를 들면 10.5V가 인가된다. 그리고 예를 들면, 상기 비트라인(BL) 및 상기 소오스 라인(SL)에 각각 0.2V 및 4.5V가 인가된다. 이때 전하의 흐름은 화살표 방향과 같이 워드라인(WL) 하부에서 부유 게이트(7a) 하부의 기판(1) 내에서 이동하다가 FN 터널링에 의해 상기 부유 게이트(7a) 속으로 들어갈 수 있다. 이로써, 프로그램 과정을 진행할 수 있다. 반면 비선택된 단위 기억셀들의 워드라인, 기억 게이트 라인, 소오스 라인 및 비트라인에는 모두 0V가 인가될 수 있다.
도 3c는 본 발명의 일 예에 따른 비휘발성 메모리 장치의 단위 기억셀의 소거 동작시 전하의 이동을 나타낸다.
도 3c와 표 1을 참조하면, 선택된 워드라인(WL)에는 부유 게이트(7a)에 저장된 전하를 끌어당길 수 있는 전압, 예를 들면 1.8V가 인가되고, 상기 기억 게이트 라인(MG)에는 상기 부유 게이트(7a)에 저장된 전하를 밀어낼수 있는 전압, 예를 들면 -12V가 인가된다. 그리고 예를 들면, 상기 비트라인(BL) 및 상기 소오스 라인(SL)에 각각 0V 및 0V가 인가된다. 이때 상기 부유 게이트(7a) 내에 저장된 전하는 상기 부유 게이트(7a)의 모서리(C)를 지나 상기 워드라인(WL) 쪽으로 빠져나갈 수 있다. 소거동작시, 상기 모서리(C)에 전계가 집중되어, 소거 동작시 상기 부유 게이트(7a)로부터 상기 워드라인(57c) 쪽으로 전하가 용이하게 이동될 수 있다. 또한 소거 동작시 상기 기억 게이트에 음의 전압을 인가함으로써, 상기 워드라인(57c)에 인가되는 전압을 낮출 수 있고, 이로써, 상기 제 2 터널 절연막(45) 및 상기 제 1 터널 절연막(5)의 두께를 낮출 수 있다. 이는 워드라인(57c)에 인가되는 읽기 전압을 낮출 수 있으며, 워드라인(57c)의 성능을 향상시킬 수 있다. 또한, 본 발명의 비휘발성 메모리 장치에서는 소거 게이트를 포함하지 않고 상기 워드라인(WL)을 통해 소거 동작을 진행하므로, 소거 게이트 형성에 따른 설계의 복잡화를 피하고 제조 공정을 단순화시킬 수 있다. 또한 한 개의 워드라인(WL) 별로 소거 공정을 진행하여 단위 기억셀 별로 소거될 수 있다는 장점을 가진다.
도 4는 본 발명의 일 예에 따라 주변회로 영역과 셀 어레이 영역을 포함하는 비휘발성 메모리 장치의 단면도를 나타낸다.
도 4를 참조하면, 본 발명의 일 예에 따른 비휘발성 메모리 장치는 셀 어레이 영역(CAR)과 주변회로 영역(LVT, HVT)을 포함한다. 상기 주변회로 영역(LVT, HVT)은 저전압 트랜지스터 영역(LVT)과 고전압 트랜지스터 영역(HVT)을 포함한다. 각각의 영역들은 상기 기판(1)에 형성되는 소자분리막(3)에 의해 분리되어 있다. 상기 셀 어레이 영역(CAR)에는 도 2의 등가회로도에서 이웃하는 두개의 단위 기억셀들(B)의 단면이 도시되어 있다. 즉, 도 1의 단위 기억 셀이 하나의 소오스 라인(SL)을 공유하며 서로 대칭적으로 배치된다. 상기 저전압 트랜지스터 영역(LVT)과 상기 고전압 트랜지스터 영역(HVT)에는 각각 저전압 트랜지스터와 고전압 트랜지스터의 단면들이 도시되어 있다. 상기 저전압 트랜지스터 영역(LVT)에는 저전압 게이트 전극(57l)과 저전압 금속실리사이드막(65l)이 배치될 수 있고, 상기 고전압 트랜지스터 영역(HVT)에는 고전압 게이트 전극(57h)과 고전압 금속실리사이드막(65h)이 배치될 수 있다. 상기 각각의 영역의 상기 기판(1)은 층간절연막(67)으로 덮인다. 상기 셀 어레이 영역(CAR)에서 상기 층간절연막(67)을 관통하여 각각 상기 비트라인(BL)과 상기 소오스 라인(SL)과 연결되는 콘택들(69)이 배치될 수 있다. 그 외의 구성은 도 1에서 설명한 바와 같을 수 있다.
도 5 내지 27은 도 4의 단면을 가지는 비휘발성 메모리 장치의 형성 과정을 순차적으로 나타내는 공정 단면도들이다.
도 5를 참조하면, 셀 어레이 영역(CAR) 및 주변회로 영역(LVT, HVT)을 포함하는 기판(1)에 소자분리막(3)을 형성하여 상기 셀 어레이 영역(CAR) 및 상기 주변회로 영역(LVT, HVT)을 분리한다. 상기 소자분리막(3)은 예를 들면 STI(Shallow Trench Isolation) 방법으로 형성될 수 있다. 상기 소자분리막(3)의 상단부가 상기 기판(1) 상으로 돌출되도록 형성될 수 있다. 상기 기판(1)의 표면으로부터 돌출되는 상기 소자분리막(3)의 상단부의 높이(H1)는 후속에 형성될 제 1 터널 절연막(5)과 부유 게이트(7a)의 두께를 더한 값(T3)과 동일할 수 있다.
상기 셀 어레이 영역(CAR)에서 상기 소자분리막(3)은 도시되지는 않았지만, 상기 기판(1)을 가로지르는 복수개의 라인 형태를 가지도록 형성될 수 있다. 상기 기판(1)의 전면 상에 제 1 터널 절연막(5)을 형성한다. 상기 제 1 터널 절연막(5)은 예를 들면 열산화 공정으로 상기 기판(1)의 표면을 열산화하여 형성될 수 있다. 상기 제 1 터널 절연막(5)이 형성된 상기 기판(1)의 전면 상에 부유 게이트막(7)을 형성하고 평탄화 공정을 진행하여 상기 소자분리막(3) 상부면을 노출시킬 수 있다. 상기 셀 어레이 영역(CAR)에서 상기 부유게이트막(3)은 상기 소자분리막(3)들 사이에 배치되는 복수개의 라인 형태를 가지도록 형성될 수 있다.
그리고 상기 기판(1)의 전면 상에 블로킹절연막(9), 기억 게이트막(11), 제 1 캡핑막(13), 제 2 캡핑막(15) 및 제 3 캡핑막(17)을 차례로 형성한다. 상기 부유 게이트막(7)과 상기 기억 게이트막(11)은 폴리실리콘막, 금속막 및 금속 실리사이드막 중에 적어도 하나를 포함할 수 있다. 상기 제 1 캡핑막(13)과 상기 제 3 캡핑막(17)은 예를 들면 실리콘 질화막으로 형성될 수 있다. 상기 제 2 캡핑막(15)은 상기 제 1 및 제 3 캡핑막들(13, 17)과 식각 선택비를 가지는 물질로, 예를 들면 실리콘 산화막으로 형성될 수 있다. 상기 블로킹절연막(9)은 예를 들면, 산화막-질화막-산화막의 3중막으로 형성될 수 있다.
도 6을 참조하면, 상기 셀 어레이 영역(CAR)에서 상기 제 3 캡핑막(17) 상에 제 1 포토레지스트 패턴(19)을 형성한다. 상기 제 1 포토레지스트 패턴(19)은 포토리소그라피 공정을 이용하여 형성될 수 있다. 상기 제 1 포토레지스트 패턴(19)은 기억 게이트 라인 형태에 대응될 수 있으며, 라인 형태의 상기 부유게이트막(7)과 교차하는 방향으로 형성될 수 있다. 상기 제 1 포토레지스트 패턴(19)은 상기 주변회로 영역(LVT, HVT)에는 형성되지 않을 수 있다. 상기 제 1 포토레지스트 패턴(19)을 식각 마스크로 이용하여 상기 제 3 내지 제 1 캡핑막들(17, 15, 13)을 차례로 식각하여 제 3 내지 제 1 캡핑막 패턴들(17a, 15a, 13a)을 형성한다.
도 7을 참조하면, 상기 제 1 포토레지스트 패턴(19)을 제거한다. 그리고 상기 제 3 캡핑막 패턴(17a)을 식각 마스크로 이용하여 상기 기억 게이트막(11) 및 상기 블로킹 절연막(9)을 차례로 식각하여 기억 게이트(11a) 및 블로킹 절연막 패턴(9a)을 형성하고 상기 부유 게이트막(7)을 노출시킨다. 이때 상기 주변회로 영역(LVT, HVT)에 존재하던 상기 기억 게이트막(11) 및 상기 블로킹 절연막(9)도 제거될 수 있다.
도 8을 참조하면, 상기 제 3 내지 제 1 캡핑막 패턴들(17a, 15a, 13a), 상기 기억 게이트(11a) 및 상기 블로킹 절연막 패턴(9a)의 측벽을 차례로 덮는 제 1 측벽 스페이서(21), 제 2 측벽 스페이서(23) 및 제 1 희생 스페이서(25)를 형성한다. 상기 제 1 측벽 스페이서(21)와 상기 제 1 희생 스페이서(25)는 예를 들면 실리콘 산화막으로 형성될 수 있다. 상기 제 2 측벽 스페이서(23)는 상기 제 1 측벽 스페이서(21) 및 상기 제 1 희생 스페이서(25)와 식각 선택비를 가지는 물질로 형성될 수 있으며, 예를 들면 실리콘 질화막으로 형성될 수 있다.
도 9를 참조하면, 상기 주변회로 영역(LVT, HVT)을 덮으며 상기 셀 어레이 영역(CAR)에서 이웃하는 두개의 기억 게이트(11a) 사이의 상기 부유 게이트막(7)과 이에 인접하는 상기 제 1 측벽 스페이서(21), 상기 제 2 측벽 스페이서(23) 및 상기 제 1 보조 스페이서(25)를 노출시키는 제 2 포토레지스트 패턴(27)을 형성한다. 그리고 상기 제 2 포토레지스트 패턴(27)에 의해 노출된 상기 제 1 희생 스페이서(25)를 제거한다. 상기 제 1 희생 스페이서(25)가 실리콘 산화막으로 형성될 경우, 불산을 포함하는 식각액으로 제거할 수 있다. 만약 상기 제 3 캡핑막 패턴(17a)과 상기 제 2 측벽 스페이서(23)이 실리콘 질화막으로 형성되었을 경우, 상기 제 1 희생 스페이서(25)가 제거되는 동안 상기 제 3 캡핑막 패턴(17a)과 상기 제 2 측벽 스페이서(23)은 제거되지 않는다. 상기 제 2 포토레지스트 패턴(27)으로 덮인 제 1 희생 스페이서(25)는 제거되지 않고 남는다.
도 10을 참조하면, 상기 기판(1)의 전면 상으로부터 상기 제 2 포토레지스트 패턴(27)을 제거한다. 그리고 상기 제 3 캡핑막 패턴(17a), 상기 제 2 측벽 스페이서(23)과 남은 상기 제 1 희생 스페이서(25)를 식각 마스크로 이용하여 상기 부유 게이트막(7)을 식각하여 상기 셀 어레이 영역(CAR) 상에 부유 게이트(7a)를 형성한다. 상기 주변회로 영역(LVT, HVT)에서 상기 부유 게이트막(7)은 모두 제거되어 상기 제 1 터널 절연막(5)이 노출될 수 있다.
도 11을 참조하면, 상기 제 1 희생 스페이서(25)를 제거한다. 이로써, 상기 부유 게이트(7a)의 상부면 일부와 측벽이 노출된다. 상기 셀 어레이 영역(CAR)에서 상기 제 2 측벽 스페이서(23)와 상기 부유 게이트(7a)의 측벽을 덮는 제 2 희생 스페이서(29)를 형성한다. 상기 제 2 희생 스페이서(29)는 상기 주변회로 영역(LVT, HVT)에는 형성되지 않을 수 있다. 상기 제 2 희생 스페이서(29)는 예를 들면 실리콘 산화막으로 형성될 수 있다.
도 12를 참조하면, 저전압 트랜지스터 영역(LVT)을 노출시키되 상기 셀 어레이 영역(CAR)과 고전압 트랜지스터 영역(HVT)을 덮는 제 3 포토레지스트 패턴(31)을 상기 기판(1) 상에 형성한다. 그리고 상기 제 3 포토레지스트 패턴(31)을 이온주입 마스크로 이용하여 불순물 이온들(33)을 주입하여 저전압 웰 영역(35)을 형성한다.
도 13을 참조하면, 상기 제 3 포토레지스트 패턴(31)을 제거한다. 그리고 상기 고전압 트랜지스터 영역(HVT)을 노출시키되 상기 저전압 트랜지스터 영역(LVT)과 상기 셀 어레이 영역(CAR)을 덮는 제 4 포토레지스트 패턴(37)을 상기 기판(1) 상에 형성한다. 그리고 상기 제 4 포토레지스트 패턴(37)을 이온주입 마스크로 이용하여 불순물 이온들(39)을 주입하여 고전압 웰 영역(40)을 형성한다. 상기 제 3 희생 스페이서(29)는 상기 제 3 및 제 4 포토레지스트 패턴(31, 37)의 형성과정 및 제거 과정동안 발생될 수 있는 상기 기억 게이트(11a), 그 하부의 상기 블로킹 절연막 패턴(9a), 그 하부의 상기 부유 게이트(7a) 및 그 하부의 상기 제 1 터널 절연막(5)의 손상을 방지하는 역할을 할 수 있다.
도 14를 참조하면, 상기 제 4 포토레지스트 패턴(37)을 제거한다. 이때 상기 제 2 희생 스페이서(29)로 덮이지 않은 상기 제 1 터널 절연막(5)이 노출된다. 열산화 공정 및/또는 증착 공정을 진행하여 상기 기판(1) 상에 고전압 게이트 절연막(41)을 형성한다. 이때 노출된 제 1 터널 절연막(5)이 두꺼워져 상기 고전압 게이트 절연막(41)을 구성할 수도 있다.
도 15를 참조하면, 상기 주변회로 영역(LVT, HVT)을 덮되 상기 셀 어레이 영역(CAR)을 노출시키는 제 5 포토레지스트 패턴(43)을 형성한다. 상기 제 5 포토레지스트 패턴(43)을 식각 마스크로 이용하여 상기 셀 어레이 영역(CAR)에서 상기 제 2 희생 스페이서(29)을 제거한다. 상기 제 2 희생 스페이서(29)가 실리콘 산화막으로 형성될 경우, 상기 제 2 희생막 스페이서(29)에 인접한 고전압 게이트 절연막(41)이 제거될 수 있으며, 이로써 상기 기판(1)의 표면이 노출될 수 있다.
도 16을 참조하면, 상기 제 5 포토레지스트 패턴(43)을 제거한다. 그리고 상기 기판(1)의 전면 상에 제 2 터널 절연막(45)을 콘포말하게 형성한다. 상기 제 2 터널 절연막(45)은 증착 공정으로 형성될 수 있으며 예를 들면 실리콘 산화막으로 형성될 수 있다. 상기 제 2 터널 절연막(45)은 상기 주변회로 영역(LVT, HVT)의 상기 고전압 게이트 절연막(41) 상에도 형성될 수 있다.
도 17을 참조하면, 상기 제 2 터널 절연막(45)이 형성된 상기 기판(1)의 전면 상에 제 3 희생막(49)을 적층한다. 상기 제 3 희생막(49)은 상기 제 2 터널 절연막(45)과 식각 선택비를 가지는 물질로 예를 들면 실리콘 질화막으로 형성될 수 있다. 상기 제 3 희생막(49) 상에 상기 주변회로 영역(LVT, HVT)을 덮되 상기 셀 어레이 영역(CAR)을 노출시키는 제 6 포토레지스트 패턴(47)을 형성한다. 상기 제 6 포토레지스트 패턴(47)을 식각 마스크로 이용하여 상기 셀 어레이 영역(CAR)에서 상기 희생막(39)에 대해 이방성 식각 공정을 진행하여 상기 제 2 측벽 스페이서(23)의 측벽을 덮는 제 2 터널 절연막(45)의 측벽을 덮는 제 3 희생 스페이서(49a)를 형성한다.
도 18을 참조하면, 상기 제 6 포토레지스트 패턴(47)을 제거한다. 그리고 상기 셀 어레이 영역(CAR)을 덮되 상기 주변회로 영역(LVT, HVT)을 노출시키는 제 7 포토레지스트 패턴(51)을 형성한다. 상기 제 7 포토레지스트 패턴(51)을 식각 마스크로 이용하여 상기 주변회로 영역(LVT, HVT)에서 상기 제 3 희생막(49)을 제거한다.
도 19를 참조하면, 상기 제 7 포토레지스트 패턴(51)을 제거한다. 그리고 상기 셀 어레이 영역(CAR)과 상기 고전압 트랜지스터 영역(HVT)을 덮되 상기 저전압 트랜지스터 영역(LVT)을 노출시키는 제 8 포토레지스트 패턴(53)을 형성한다. 상기 제 8 포토레지스트 패턴(53)을 식각마스크로 이용하여 상기 저전압 트랜지스터 영역(LVT)에 노출된 상기 제 2 터널 절연막(45)과 고전압 게이트 절연막(41)을 제거하여 상기 기판(1)의 표면을 노출시킨다.
도 20을 참조하면, 상기 제 8 포토레지스트 패턴(53)을 제거한다. 그리고 상기 저전압 트랜지스터 영역(LVT)에서 노출된 상기 기판(1)의 표면 상에 열산화 공정등을 진행하여, 저전압 게이트 절연막(55)을 형성한다.
도 21을 참조하면, 상기 기판(1)의 전면 상에 워드라인막(57) 및 평탄화보조막(59)을 차례로 형성한다. 상기 워드라인막(57)은 바람직하게는 불순물이 도핑되지 않은 폴리실리콘막으로 형성될 수 있으며 증착 공정으로 형성될 수 있다. 상기 평탄화 보조막(59)은 스텝 커버리지 특성이 좋은 막으로 형성될 수 있다.
도 22를 참조하면, 상기 셀 어레이 영역(CAR)을 노출시키되 상기 주변회로 영역(LVT, HVT)을 덮는 제 9 포토레지스트 패턴(61)을 형성한다. 그리고 상기 제 9 포토레지스트 패턴(61)을 식각 마스크로 이용하여 상기 셀 어레이 영역(CAR)에서 상기 평탄화 보조막(59) 및 상기 워드라인막(57)에 대하여 평탄화 식각 공정을, 예를 들면, 에치백 공정을 진행한다. 상기 에치백 공정은 상기 제 3 캡핑막 패턴(17a)의 상부가 상기 워드라인막(57)의 상부면 표면 밖으로 일부 돌출될 때까지 계속될 수 있다. 상기 에치백 공정으로 상기 평탄화 보조막(59)의 일부가 제거되지 않고 남을 수 있다.
도 23을 참조하면, 상기 제 9 포토레지스트 패턴(61)과 남은 상기 평탄화 보조막(59)을 제거하여 상기 워드라인막(57)의 상부면을 노출시킨다. 그리고 노출된 상기 워드라인막(57)에 대하여 이온주입 공정(63)을 진행하여 상기 워드라인막(57) 내에 불순물을 도핑할 수 있다.
도 24을 참조하면, 워드라인과 주변회로 게이트 전극들을 각각 정의하는 제 10 포토레지스트 패턴들(65)을 상기 워드라인막(57) 상에 형성한다.
도 25를 참조하면, 상기 제 10 포토레지스트 패턴(65)을 식각 마스크로 이용하여 상기 워드라인막(57)을 식각하여 상기 셀 어레이 영역(CAR), 저전압 트랜지스터 영역(LVT) 및 고전압 트랜지스터 영역(HVT)에서 각각 워드라인(57c), 저전압 게이트 전극(57l) 및 고전압 게이트 전극(57h)을 형성한다. 그리고 상기 제 10 포토레지스트 패턴(65)을 제거한다.
도 26을 참조하면, 상기 워드라인(57c), 상기 제 3 캡핑막 패턴(17a), 상기 제 2 측벽 스페이서(23), 상기 저전압 게이트 전극(57l) 및 상기 고전압 게이트 전극(57h)을 이온주입 마스크로 이용하여 상기 기판(1)에 저전압 불순물 주입 영역(59)을 형성한다. 그리고 상기 워드라인(57c), 상기 제 2 측벽 스페이서(23), 상기 저전압 게이트 전극(57l) 및 상기 고전압 게이트 전극(57h)의 측벽을 덮는 제 3 측벽 스페이서(61)을 형성한다.
도 27을 참조하면, 상기 워드라인(57c), 상기 제 3 캡핑막 패턴(17a), 상기 저전압 게이트 전극(57l), 상기 고전압 게이트 전극(57h) 및 제 3 측벽 스페이서(61)을 이온주입 마스크로 이용하여 상기 기판(1)에 고전압 불순물 주입 영역(63)을 형성한다. 그리고 상기 고전압 불순물 주입 영역(63) 상의 제 1 터널 절연막(5), 제 2 터널 절연막(45), 저전압 게이트 절연막(55) 및 고전압 게이트 절연막(41)을 제거하여 상기 기판(1)의 표면을 노출시킨다. 그리고 금속 실리사이드 형성 공정을 진행하여 노출된 기판(1)의 표면 상에 금속 실리사이드막들(65b, 65s, 65l, 65h)을 형성한다.
후속으로 도 4를 참조하여, 층간절연막(67)과 콘택들(69)을 형성하여 도 4의 비휘발성 메모리 장치를 완성한다.

Claims (10)

  1. 기판 상에 제 1 터널 절연막을 개재하여 배치되는 부유 게이트;
    상기 부유 게이트 상에 블로킹절연막을 개재하여 배치되는 기억 게이트; 및
    상기 기억 게이트와 상기 부유 게이트의 일측에서 제 2 터널절연막을 개재하여 배치되는 워드라인을 포함하되,
    상기 부유 게이트의 일 측벽은 상기 기억 게이트의 일 측벽보다 상기 워드라인 쪽으로 돌출되며,
    상기 워드라인과 상기 부유 게이트 간의 거리는 상기 워드라인과 상기 기억 게이트 간의 거리보다 가까운 것을 특징으로 하는 비휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 워드라인에 인접한 상기 기억 게이트의 측벽과 상기 제 2 터널 절연막 사이에 개재되는 스페이서를 더 포함하되,
    상기 워드라인에 인접한 상기 부유 게이트의 측벽은 상기 스페이서의 측벽보다 상기 워드라인쪽으로 더 돌출되어 상기 부유게이트의 일 측벽과 일부 상부면이 상기 제 2 터널 절연막과 접하는 것을 특징으로 하는 비휘발성 메모리 장치.
  3. 제 2 항에 있어서,
    상기 스페이서는 서로 식각 선택비를 가지는 제 1 스페이서와 제 2 스페이서를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  4. 제 1 항에 있어서,
    소거 동작시 상기 부유 게이트에 저장되는 전하는 상기 워드라인쪽으로 빠져 나가는 것을 특징으로 하는 비휘발성 메모리 장치.
  5. 제 4 항에 있어서,
    소거 동작시, 상기 기억 게이트에 음의 전압이 인가되는 것을 특징으로 하는 비휘발성 메모리 장치.
  6. 제 1 항에 있어서,
    상기 워드라인에 인접한 상기 기판 상에 배치되는 비트라인; 및
    상기 워드라인과 이격된 상기 기억 게이트의 다른 측벽에 인접한 상기 기판 상에 배치되는 소오스 라인을 더 포함하되,
    상기 비트라인과 소오스 라인은 금속 실리사이드막을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  7. 제 1 항에 있어서,
    상기 제 2 터널 절연막은 상기 워드라인과 상기 기판 사이로 연장되는 것을 특징으로 하는 비휘발성 메모리 장치.
  8. 제 1 항에 있어서,
    주변회로 영역에 배치되며, 상기 기판 상에 배치되는 고전압 게이트 전극을 포함하는 고전압 트랜지스터를 더 포함하며,
    상기 고전압 게이트 전극과 상기 워드라인은 동일한 물질을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  9. 제 7 항에 있어서,
    상기 고전압 트랜지스터는 상기 고전압 게이트 전극과 상기 기판 사이에 개재되는 제 1 고전압 게이트 절연막과 제 2 고전압 게이트 절연막을 더 포함하며,
    상기 제 2 고전압 게이트 절연막은 상기 제 2 터널 절연막과 동일한 물질을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  10. 제 1 항에 있어서,
    주변회로 영역에 배치되며, 상기 기판 상에 배치되는 저전압 게이트 전극을 포함하는 저전압 트랜지스터를 더 포함하며,
    상기 저전압 게이트 전극과 상기 워드라인은 동일한 물질을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
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