JP2001176990A - 半導体装置とその製造方法 - Google Patents

半導体装置とその製造方法

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JP2001176990A JP36292599A JP36292599A JP2001176990A JP 2001176990 A JP2001176990 A JP 2001176990A JP 36292599 A JP36292599 A JP 36292599A JP 36292599 A JP36292599 A JP 36292599A JP 2001176990 A JP2001176990 A JP 2001176990A
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幸正 小石川
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Abstract

(57)【要約】 【課題】 メモリセル領域を小さくすると共に、記憶さ
れているデータを正確に検出することを可能にした半導
体装置を提供する。 【解決手段】 フローティングゲート４及びコントロー
ルゲート６からなるメモリセルトランジスタ８とセレク
トトランジスタ１２とからなる半導体装置において、前
記メモリセルトランジスタ８のゲート４、６の側壁に形
成したサイドウォール１０と、このサイドウォール１０
の下に形成した第１導電型の第１の拡散層領域９と、前
記第１導電型の拡散層領域９と異なる領域に形成した第
１導電型の第２の拡散層領域１４と、前記第１導電型の
第１の拡散層領域９と第１導電型の第２の拡散層領域１
４との間のチャンネル領域１８上に設けた前記セレクト
トランジスタ１２のゲート１３とで構成したことを特徴
とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に係わり、特に、フローティングゲート及びコ
ントロールゲートとを有する不揮発性の半導体メモリ装
置とその製造方法に関する。
【０００２】
【従来の技術】図７は、フローティングゲートとコント
ロールゲートとを有する従来の不揮発性半導体メモリ装
置を示す断面図である。
【０００３】図において、フローティングゲート２１と
コントロールゲート２２とを有する従来の不揮発性メモ
リ装置の製造方法は、シリコン基板２３上に素子分離領
域２４を形成後、シリコン基板２３上にトンネルゲート
酸化膜２５、フローティングゲート２１、ＯＮＯ膜２
６、コントロールゲート２２の順に形成し、リソグラフ
ィー技術により、メモリセルトランジスタ２７とセレク
トトランジスタ２８のゲート部分を同じ構造で形成した
後、メモリセルトランジスタとセレクトトランジスタの
ゲート部分を用いて、セルフアラインでＮ型拡散層２９
を形成し、その後、コンタクト３０および配線３１を形
成して、所望の不揮発性メモリ装置を製造していた。
【０００４】しかし、上記した従来のものは、以下のよ
うな欠点があった。 （１）メモリセルトランジスタとセレクトトランジスタ
との間隔がリソグラフィー限界によって決定されるた
め、メモリセルの大きさが大きくなる。 （２）メモリセルトランジスタとセレクトトランジスタ
との間の拡散層領域が広いため、読み出し時にここでの
抵抗が大きく、ドレイン・ソース間に流れる電流が小さ
くなり、セルの「０」、「１」判定を行う際に検知が難
しいという欠点があった。
【０００５】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、メモリセル領域を
小さくすると共に、記憶されているデータを正確に検出
することを可能にした新規な半導体装置とその製造方法
を提供することにある。
【０００６】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。
【０００７】即ち、本発明に係わる半導体装置の第１態
様は、フローティングゲート及びコントロールゲートか
らなるメモリセルトランジスタとセレクトトランジスタ
とからなる半導体装置において、前記メモリセルトラン
ジスタのゲートの側壁に形成したサイドウォール下部に
拡散層領域を形成し、この拡散層領域が、前記メモリセ
ルトランジスタとセレクトトランジスタの一部を構成す
ることを特徴とするものであり、叉、第２態様は、フロ
ーティングゲート及びコントロールゲートからなるメモ
リセルトランジスタとセレクトトランジスタとからなる
半導体装置において、前記メモリセルトランジスタのゲ
ートの側壁に形成したサイドウォールと、このサイドウ
ォールの下に形成した第１導電型の第１の拡散層領域
と、前記第１導電型の拡散層領域と異なる領域に形成し
た第１導電型の第２の拡散層領域と、前記第１導電型の
第１の拡散層領域と第１導電型の第２の拡散層領域との
間のチャンネル領域上に設けた前記セレクトトランジス
タのゲートとで構成したことを特徴とするものである。
【０００８】又、本発明に係わる半導体装置の製造方法
の第１態様は、フローティングゲート及びコントロール
ゲートからなるメモリセルトランジスタとセレクトトラ
ンジスタとからなる半導体装置の製造方法において、前
記メモリセルトランジスタのフローティングゲートとコ
ントロールゲートとを形成する第１の工程と、前記第１
の工程で形成したメモリセルトランジスタのゲートを用
いて第１導電型の第１の拡散層領域を形成する第２の工
程と、前記メモリセルトランジスタのフローティングゲ
ートとコントロールゲートとの側壁にサイドウォールを
形成する第３の工程と、前記メモリセルトランジスタの
ゲートと前記側壁とを用いて第２導電型の拡散層領域を
形成する第４の工程と、前記セレクトトランジスタ用の
ゲート酸化膜を形成し、このゲート酸化膜上に前記セレ
クトトランジスタのゲートを形成する第５の工程と、前
記メモリセルトランジスタのゲートとその側壁と前記セ
レクトトランジスタのゲートとを用いて第１導電型の第
２の拡散層領域を形成する第６の工程と、を少なくとも
含むことを特徴とするものであり、叉、第２態様は、前
記セレクトトランジスタのゲートは、前記のメモリセル
トランジスタのゲート上に重なるように形成されている
ことを特徴とするものである。
【０００９】
【発明の実施の形態】本発明に係わる半導体装置は、フ
ローティングゲート及びコントロールゲートからなるメ
モリセルトランジスタとセレクトトランジスタとからな
る半導体装置において、前記メモリセルトランジスタの
ゲートの側壁に形成したサイドウォール下部に拡散層領
域を形成し、この拡散層領域が、前記メモリセルトラン
ジスタとセレクトトランジスタの一部を構成することを
特徴とするものである。
【００１０】
【実施例】以下に、本発明に係わる半導体装置とその製
造方法の具体例を図面を参照しながら詳細に説明する。
【００１１】（第１の具体例）図１乃至図６は、本発明
に係わる半導体装置とその製造方法の具体例の工程を示
す断面図であって、これらの図には、フローティングゲ
ート４及びコントロールゲート６からなるメモリセルト
ランジスタ８とセレクトトランジスタ１２とからなる半
導体装置において、前記メモリセルトランジスタ８のゲ
ート４、６の側壁に形成したサイドウォール１０下部に
拡散層領域９を形成し、この拡散層領域９が、前記メモ
リセルトランジスタ８とセレクトトランジスタ１２の一
部を構成することを特徴とする半導体装置が示され、
叉、フローティングゲート４及びコントロールゲート６
からなるメモリセルトランジスタ８とセレクトトランジ
スタ１２とからなる半導体装置において、前記メモリセ
ルトランジスタ８のゲート４、６の側壁に形成したサイ
ドウォール１０と、このサイドウォール１０の下に形成
した第１導電型の第１の拡散層領域９と、前記第１導電
型の拡散層領域９と異なる領域に形成した第１導電型の
第２の拡散層領域１４と、前記第１導電型の第１の拡散
層領域９と第１導電型の第２の拡散層領域１４との間の
チャンネル領域１８上に設けた前記セレクトトランジス
タ１２のゲート１３とで構成したことを特徴とする半導
体装置が示されている。
【００１２】更に、フローティングゲート４及びコント
ロールゲート６からなるメモリセルトランジスタ８とセ
レクトトランジスタ１２とからなる半導体装置の製造方
法において、前記メモリセルトランジスタ８のフローテ
ィングゲート４とコントロールゲート６とを形成する第
１の工程と、前記第１の工程で形成したメモリセルトラ
ンジスタ８のゲート４、６を用いて第１導電型の第１の
拡散層領域９を形成する第２の工程と、前記メモリセル
トランジスタ８のフローティングゲート４とコントロー
ルゲート６との側壁にサイドウォール１０を形成する第
３の工程と、前記メモリセルトランジスタ８のゲート
４、６と前記側壁１０とを用いて第２導電型の拡散層領
域１１を形成する第４の工程と、前記セレクトトランジ
スタ１２用のゲート酸化膜１３Ａを形成し、このゲート
酸化膜１３Ａ上に前記セレクトトランジスタ１２のゲー
ト１３を形成する第５の工程と、前記メモリセルトラン
ジスタ８のゲート４、６とその側壁１０と前記セレクト
トランジスタ１２のゲート１３とを用いて第１導電型の
第２の拡散層領域１４を形成する第６の工程とを少なく
とも含む半導体装置の製造方法が示されている。
【００１３】以下に、本発明を更に詳細に説明する。
【００１４】先ず、素子分離領域１形成後、シリコン基
板２上にトンネルゲート酸化膜３、フローティングゲー
ト（以下、ＦＧともいう）４、ＯＮＯ膜５、コントロー
ルゲート（以下、ＣＧともいう）６、ＴＯＰ酸化膜７を
形成し、リソグラフィー技術により、メモリセルトラン
ジスタ８のゲート部分を作成する。
【００１５】次に、メモリセルトランジスタ８のゲート
部分に対して、セルフアラインでリンをイオン注入しＮ
型拡散層領域９を形成する。
【００１６】次に、全面に酸化膜を堆積した後、酸化膜
エッチバック技術等を用いて、メモリセルトランジスタ
８にサイドウォール１０を形成する。
【００１７】更に、サイドウォール１０に対して、セル
フアラインでポロン等をイオン注入し、Ｎ型拡散層領域
９を打ち返すことで、Ｐ型拡散層領域１１を形成する。
このＰ型拡散層領域１１は、後にセレクトトランジスタ
のチャネル領域になる。
【００１８】次に、セレクトトランジスタ１２のセレク
トゲート１３をメモリセルトランジスタ８に重なるよう
に、リソグラフィー技術によって作成し、ソース・ドレ
インとなるＮ型拡散層領域１４を形成した後、層間絶縁
膜１５を形成し、コンタクト１６および配線１７を形成
する。
【００１９】このように構成した半導体装置において、
メモリセルトランジスタ８のＦＧに電子を注入する場
合、ドレイン、ソース、基板、セレクトトランジスタの
ゲートは０Ｖ、ＣＧに２０Ｖの電圧を印加する。ＣＧか
らの電界により、メモリセルトランジスタ８のＦＧに
は、基板からＦＮ電流によりトンネルゲート酸化膜３を
通して電子が注入される。
【００２０】また、メモリセルトランジスタ８のＦＧか
ら電子を引き抜く時は、電圧配置は、ＣＧに印加する電
圧以外は、電子を注入する時と同様で、ＣＧに−２０Ｖ
を印加すればよい。こうすることで、ＣＧ中の電子がＦ
Ｎ電流によって、トンネルゲート酸化膜３を通り基板に
抜ける。
【００２１】また、データを読み出す場合は、ドレイン
に５Ｖ、ソースに０Ｖ、基板に０Ｖ、ＣＧに０Ｖ、セレ
クトゲートに５Ｖを印加する。この時、電子がＦＧから
抜かれている場合、つまりＦＧがプラスに帯電している
場合、メモリセルトランジスタはオン状態であるから、
ドレイン・ソース間に電流が流れ、これを検知すること
で、例えば、このセルが「１」であると認識出来る。ま
た、ＦＧに電子注入されている場合は、メモリセルトラ
ンジスタはオフ状態であるから、ドレイン・ソース間に
は電流が流れず、このセルが、「０」であると判定する
ことが出来る。
【００２２】上記具体例では、シリコン基板がＰ型の場
合について説明したが、基板がＮ型の場合でも同様な構
造、製造方法を実施することが出来る。勿論、この場
合、各拡散層の導電型は、逆にする必要がある。
【００２３】
【発明の効果】本発明に係わる半導体装置とその製造方
法は、上述のように構成したので、メモリセルの面積を
縮小することが出来る。
【００２４】更に、メモリセルトランジスタのサイドウ
ォールの下にＮ型拡散層を作ることで、メモリセルトラ
ンジスタとセレクトトランジスタとの間のＮ型拡散層の
長さが短くなり、この為、抵抗が小さくなるから、読み
出し時にドレイン・ソース間に流れる電流が大きくな
り、セルの「０」、「１」判定を行う際に検出が容易に
なる等、優れた効果を有する。
【図面の簡単な説明】
【図１】本発明に係わる半導体装置の製造方法の工程を
示す断面図である。
【図２】図１に続く工程の断面図である。
【図３】図２に続く工程の断面図である。
【図４】図３に続く工程の断面図である。
【図５】図４に続く工程の断面図である。
【図６】図５に続く工程の断面図である。
【図７】従来例の断面図である。
【符号の説明】
１ 素子分離領域 ２ シリコン基板 ３ トンネルゲート酸化膜 ４ フローティングゲート ５ ＯＮＯ膜 ６ コントロールゲート ７ ＴＯＰ酸化膜 ８ メモリセルトランジスタ ９、１４ Ｎ型拡散層 １０ サイドウォール １１ Ｐ型拡散層 １２ セレクトトランジスタ １３ ゲート １３Ａ ゲート酸化膜 １５ 層間絶縁膜 １６ コンタクト １７ 配線
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F001 AA25 AB08 AB20 AC02 AD16 AD17 AD18 AD22 AD41 AD52 AE02 AE03 AE08 AG12 5F083 EP02 EP23 EP34 EP36 EP37 EP55 EP63 EP67 ER03 ER09 ER14 ER19 ER21 ER30 GA09 GA11 JA04 NA01 PR09 PR29 PR36 5F101 BA07 BB03 BB05 BC02 BD06 BD07 BD09 BD14 BD22 BD33 BE02 BE05 BE07 BH09

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 フローティングゲート及びコントロール
    ゲートからなるメモリセルトランジスタとセレクトトラ
    ンジスタとからなる半導体装置において、 前記メモリセルトランジスタのゲートの側壁に形成した
    サイドウォール下部に拡散層領域を形成し、この拡散層
    領域が、前記メモリセルトランジスタとセレクトトラン
    ジスタの一部を構成することを特徴とする半導体装置。
  2. 【請求項２】 フローティングゲート及びコントロール
    ゲートからなるメモリセルトランジスタとセレクトトラ
    ンジスタとからなる半導体装置において、 前記メモリセルトランジスタのゲートの側壁に形成した
    サイドウォールと、このサイドウォールの下に形成した
    第１導電型の第１の拡散層領域と、前記第１導電型の拡
    散層領域と異なる領域に形成した第１導電型の第２の拡
    散層領域と、前記第１導電型の第１の拡散層領域と第１
    導電型の第２の拡散層領域との間のチャンネル領域上に
    設けた前記セレクトトランジスタのゲートとで構成した
    ことを特徴とする半導体装置。
  3. 【請求項３】 フローティングゲート及びコントロール
    ゲートからなるメモリセルトランジスタとセレクトトラ
    ンジスタとからなる半導体装置の製造方法において、 前記メモリセルトランジスタのフローティングゲートと
    コントロールゲートとを形成する第１の工程と、 前記第１の工程で形成したメモリセルトランジスタのゲ
    ートを用いて第１導電型の第１の拡散層領域を形成する
    第２の工程と、 前記メモリセルトランジスタのフローティングゲートと
    コントロールゲートとの側壁にサイドウォールを形成す
    る第３の工程と、 前記メモリセルトランジスタのゲートと前記側壁とを用
    いて第２導電型の拡散層領域を形成する第４の工程と、 前記セレクトトランジスタ用のゲート酸化膜を形成し、
    このゲート酸化膜上に前記セレクトトランジスタのゲー
    トを形成する第５の工程と、 前記メモリセルトランジスタのゲートとその側壁と前記
    セレクトトランジスタのゲートとを用いて第１導電型の
    第２の拡散層領域を形成する第６の工程と、 を少なくとも含むことを特徴とする半導体装置の製造方
    法。
  4. 【請求項４】 前記セレクトトランジスタのゲートは、
    前記のメモリセルトランジスタのゲート上に重なるよう
    に形成されていることを特徴とする請求項３記載の半導
    体装置の製造方法。
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