TWI406397B - 非揮發性記憶體 - Google Patents

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TWI406397B
TWI406397B TW98138511A TW98138511A TWI406397B TW I406397 B TWI406397 B TW I406397B TW 98138511 A TW98138511 A TW 98138511A TW 98138511 A TW98138511 A TW 98138511A TW I406397 B TWI406397 B TW I406397B
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Kai Yuan Hsiao
Shih Chen Wang
Ying Je Chen
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非揮發性記憶體
本發明是有關於一種非揮發性嵌入式(embedded)記憶體。
非揮發性記憶體中的可電性抹除且可程式唯讀記憶體(EEPROM)具有可進行多次資料之存入、讀取、抹除等動作，且存入之資料在斷電後也不會消失之優點，所以已成為個人電腦和電子設備所廣泛採用的一種記憶體元件。
典型的可電性抹除且可程式唯讀記憶體係以摻雜的多晶矽(doped polysilicon)製作浮置閘極(floating gate)與控制閘極(control gate)。由於此非揮發性記憶體需要雙層的閘極製程，難以與一般CMOS邏輯製程(Logic Process)相整合。再者，由於是雙層的閘極，使得整個浮置閘極非揮發性記憶體製造成本增加，而不利於其競爭優勢。
此外，當對此記憶體進行程式化(Program)後，由於電子是儲存在導體中，注入浮置閘極的電子會均勻分布於整個多晶矽浮置閘極層之中。然而，當多晶矽浮置閘極層下方的穿隧氧化層有缺陷存在時，就容易造成元件的漏電流，影響元件的可靠度。
目前，業界提出一種非揮發性記憶體，採用氮化矽作為電荷儲存層。這種氮化矽電荷儲存層上下通常各有一層氧化矽，而形成一種具有矽-氧化矽/氮化矽/氧化矽-矽(SONOS)結構之記憶胞。當施加電壓於此元件之控制閘極與源極區/汲極區上以進行程式化時，通道區中接近汲極區之處會產生熱電子而注入電荷儲存層中。由於電荷儲存層是非導體，所以注入電荷儲存層之中的電子並不會均勻分布於整個電荷儲存層之中，而是集中於電荷儲存層的局部區域上，並在通道方向上呈高斯分布，因此元件漏電流的現象較不易發生。
然而，在記憶體元件的密集度不斷提升以及記憶體元件的尺寸不斷縮小的趨勢下，如何使記憶體元件具有高度的可靠度仍是目前有待解決的一大課題。
有鑑於此，本發明提供一種非揮發性嵌入式記憶體，能在記憶體元件尺寸縮小的情況下，保有高度的可靠度。
本發明提出一種非揮發性記憶體，包括儲存電晶體以及選擇電晶體。儲存電晶體包括基底、第一摻雜區、第二摻雜區、閘極結構、電荷儲存層、第一介電層及第二介電層。第一摻雜區與第二摻雜區分離設置於基底中。閘極結構設置於第一摻雜區與第二摻雜區之間的基底上。閘極結構包括彼此分離的第一閘極與第二閘極，第一閘極與第二閘極分別鄰近第一摻雜區與第二摻雜區，且第一閘極與第二閘極電性連接。電荷儲存層設置於第一閘極與第二閘極之間。第一介電層設置於閘極結構與基底之間。第二介電層設置於閘極結構與電荷儲存層之間。
依照本發明的實施例所述，在上述之非揮發性記憶體中，閘極結構更包括連接導線，連接第一閘極與第二閘極。
依照本發明的實施例所述，在上述之非揮發性記憶體中，連接導線設置於第一閘極與第二閘極之間。
依照本發明的實施例所述，在上述之非揮發性記憶體中，閘極結構的上視圖案具有缺口，且電荷儲存層位於缺口中。
依照本發明的實施例所述，在上述之非揮發性記憶體中，閘極結構的上視圖案包括ㄇ型。
依照本發明的實施例所述，在上述之非揮發性記憶體中，閘極結構的材料包括多晶矽。
依照本發明的實施例所述，在上述之非揮發性記憶體中，儲存電晶體更包括第一間隙壁，設置於第一閘極背向第二閘極的側壁上以及第二閘極背向第一閘極的側壁上。
依照本發明的實施例所述，在上述之非揮發性記憶體中，第一間隙壁的材料包括氮化矽。
依照本發明的實施例所述，在上述之非揮發性記憶體中，基底具有第一導電型，而第一摻雜區與第二摻雜區具有第二導電型，且第一導電型與第二導電型為相反的導電型態。
依照本發明的實施例所述，在上述之非揮發性記憶體中，選擇電晶體包括基底、第三閘極、第二摻雜區、第三摻雜區及第三介電層。第三閘極設置於基底上。第二摻雜區與第三摻雜區分別設置於第三閘極兩側的基底中。第三介電層，設置於第三閘極與基底之間。
依照本發明的實施例所述，在上述之非揮發性記憶體中，第三閘極的材料包括多晶矽。
依照本發明的實施例所述，在上述之非揮發性記憶體中，選擇電晶體更包括第二間隙壁，設置於第三閘極兩側的側壁上。
依照本發明的實施例所述，在上述之非揮發性記憶體中，第二間隙壁的材料包括氮化矽。
依照本發明的實施例所述，在上述之非揮發性記憶體中，非揮發性記憶體的操作方法包括利用通道熱電子法程式化非揮發性記憶體。
依照本發明的實施例所述，在上述之非揮發性記憶體中，當儲存電晶體與選擇電晶體為N型電晶體時，程式化非揮發性記憶體的方法包括下列步驟。施加第一電壓至第一摻雜區、施加第二電壓至閘極結構、施加第三電壓至第三閘極、施加第四電壓至第三摻雜區、施加第五電壓至基底以及使第二摻雜區浮置。其中，第一電壓大於第四電壓及第五電壓，第二電壓大於第五電壓，第三電壓大於第四電壓及第五電壓，第四電壓大於等於第五電壓。
依照本發明的實施例所述，在上述之非揮發性記憶體中，當儲存電晶體與選擇電晶體為N型電晶體時，抹除非揮發性記憶體的方法包括下列步驟。施加第六電壓至第一摻雜區、施加第七電壓至閘極結構、施加第八電壓至第三閘極、施加第九電壓至第三摻雜區、施加第十電壓至基底以及使第二摻雜區浮置。其中，第六電壓大於第七電壓，第六電壓大於等於第十電壓，第八電壓大於第十電壓，第九電壓大於等於第十電壓。
依照本發明的實施例所述，在上述之非揮發性記憶體中，當儲存電晶體與選擇電晶體為P型電晶體時，程式化非揮發性記憶體的方法包括下列步驟。施加第十一電壓至第一摻雜區、施加第十二電壓至閘極結構、施加第十三電壓至第三閘極、施加第十四電壓至第三摻雜區、施加第十五電壓至基底以及使第二摻雜區浮置。其中，第十一電壓小於第十四電壓及第十五電壓，第十二電壓小於等於第十五電壓，第十三電壓小於第十五電壓，第十四電壓小於等於第十五電壓。
依照本發明的實施例所述，在上述之非揮發性記憶體中，當儲存電晶體與選擇電晶體為P型電晶體時，抹除非揮發性記憶體的方法包括下列步驟。施加第十六電壓至第一摻雜區、施加第十七電壓至閘極結構、施加第十八電壓至第三閘極、施加第十九電壓至第三摻雜區、施加第二十電壓至基底以及使第二摻雜區浮置。其中，第十六電壓小於等於第十九電壓及第二十電壓，第十七電壓小於第十六電壓、第十九電壓及第二十電壓，第十八電壓小於等於第二十電壓，第十九電壓小於等於第二十電壓。
基於上述，在本發明的非揮發性記憶體中，由於電荷儲存層設置於第一閘極與第二閘極之間，且第一閘極與第二閘極電性連接，所以可以排除因元件縮小而面臨的氧化層(穿隧介電層)變薄的問題，因此可在記憶體元件尺寸縮小的情況下，保有高度的可靠度，進而提升記憶體元件的密度。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1所繪示為本發明之一實施例的非揮發性記憶體的上視圖。圖2所繪示為沿圖1中的I-I'剖面線的剖面圖。
請同時參照圖1及圖2，非揮發性記憶體包括儲存電晶體102及選擇電晶體128。儲存電晶體102包括基底100、第一摻雜區104、第二摻雜區106、閘極結構108、電荷儲存層110、第一介電層112及第二介電層114。
基底100中具有主動區116。基底100例如是具有第一導電型的矽基底。
第一摻雜區104與第二摻雜區106分離設置於基底100中，第一摻雜區104可用以作為非揮發性記憶體的汲極使用，而第二摻雜區106可用以作為非揮發性記憶體的浮置節點(floating node)使用。第一摻雜區104與第二摻雜區106具有第二導電型，且第一導電型與第二導電型為相反的導電型態。亦即，第一導電型為N型導電型與P型導電型的其中之一，而第二導電型為N型導電型與P型導電型的其中之另一。第一摻雜區104與第二摻雜區106的形成方法例如是離子植入法。
閘極結構108設置於第一摻雜區104與第二摻雜區106之間的基底100上。閘極結構108包括彼此分離的第一閘極118與第二閘極120，第一閘極118與第二閘極120分別鄰近第一摻雜區104與第二摻雜區106，且第一閘極118與第二閘極120電性連接。
此外，閘極結構108更可包括連接導線122，其設置於第一閘極118與第二閘極120之間的基底100上，例如是用以連接第一閘極118與第二閘極120。由圖1的上視圖可知，閘極結構108的上視圖案例如是具有缺口124。此外，閘極結構108的上視圖案例如是ㄇ型。閘極結構108的材料例如是多晶矽。閘極結構108的形成方法例如是先利用化學氣相沈積法形成閘極導體層(未繪示)之後，在對此閘極導體層進行圖案化製程而形成之。
電荷儲存層110設置於第一閘極118與第二閘極120之間，且電荷儲存層110例如是位於缺口124中。電荷儲存層110例如是氮化矽等可用以捕捉電荷的材料。
此外，儲存電晶體更可包括第一間隙壁126，設置於第一閘極118背向第二閘極120的側壁上、第二閘極120背向第一閘極118的側壁上以及連接導線122背向電荷儲存層110的側壁上。第一間隙壁126的材料例如是氮化矽。第一間隙壁126的形成方法例如是先利用化學氣相沈積法於基底100上形成覆蓋該閘極結構108的間隙壁材料層，再對間隙壁材料層進行回蝕刻製程而形成之。值得注意的是，在第一間隙壁126的材料與電荷儲存層110的材料為相同的情況下，在利用上述方法形成第一間隙壁126的過程中，可同時形成位於第一閘極118與第二閘極120之間的電荷儲存層110，因此有利於簡化製程，進而降低製程複雜度。
第一介電層112設置於閘極結構108與基底100之間，可用以作為閘介電層使用。第一介電層112的材料例如是氧化矽。第一介電層112的形成方法例如是熱氧化法。
第二介電層114設置於閘極結構108與電荷儲存層110之間以及電荷儲存層110與基底100之間。此外，第二介電層114更可設置於閘極結構108與第一間隙壁126之間以及第一間隙壁126與基底100之間。第二介電層114的材料例如是氧化矽。第二介電層114的形成方法例如是化學氣相沈積法。
此外，選擇電晶體128包括基底100、第三閘極130、第二摻雜區106、第三摻雜區132及第三介電層134。
第三閘極130設置於基底100上。第三閘極130的材料例如是多晶矽。第三閘極130的形成方法例如是化學氣相沈積法。
第二摻雜區106與第三摻雜區132分別設置於第三閘極130兩側的基底100中，其中第三摻雜區132可用以作為非揮發性記憶體的源極使用。第三摻雜區132的導電型態例如是與第二摻雜區相同，同為第二導電型。
第三介電層134，設置於第三閘極130與基底100之間，可用以作為閘介電層使用。第三介電層134的材料例如是氧化矽。第三介電層134的形成方法例如是熱氧化法。
此外，選擇電晶體128更可包括第二間隙壁136及第四介電層138，設置於第三閘極130兩側的側壁上。第二間隙壁136的材料例如是氮化矽。第二間隙壁136例如是可與第一間隙壁126在相同製程中一起形成。第四介電層138設置於第三閘極130與第二間隙壁136之間以及第二間隙壁136與基底100之間。第四介電層138的材料例如是氧化矽。第四介電層138的形成方法例如是化學氣相沈積法。
當然，於此技術領域具有通常知識者可知，更可於閘極結構108、第三閘極130、第一摻雜區104、第二摻雜區106與第三摻雜區132上設置金屬矽化物層(未繪示)，以增加導電性，於此不再贅述。
由上述實施例可知，在非揮發性記憶體中，由於電荷儲存層110設置於第一閘極118與第二閘極120之間，且第一閘極118與第二閘極120電性連接，因此在記憶體元件不斷微縮的情況下，仍可具有較佳的可靠度，進而能提升記憶體元件的密度。
在下文中，將對本實施例之非揮發性記憶體的操作方法進行說明。
請參照圖2，非揮發性記憶體的程式化例如是利用通道熱電子法以程式化非揮發性記憶體。當儲存電晶體102與選擇電晶體128為N型電晶體時，程式化非揮發性記憶體的方法例如是施加第一電壓至第一摻雜區、施加第二電壓至閘極結構、施加第三電壓至第三閘極、施加第四電壓至第三摻雜區、施加第五電壓至基底以及使第二摻雜區浮置。其中，第一電壓大於第四電壓及第五電壓，第二電壓大於第五電壓，第三電壓大於第四電壓及第五電壓，第四電壓大於等於第五電壓。
當儲存電晶體與選擇電晶體128為N型電晶體時，抹除非揮發性記憶體的方法例如是施加第六電壓至第一摻雜區、施加第七電壓至閘極結構、施加第八電壓至第三閘極、施加第九電壓至第三摻雜區、施加第十電壓至基底以及使第二摻雜區浮置。其中，第六電壓大於第七電壓，第六電壓大於等於第十電壓，第八電壓大於第十電壓，第九電壓大於等於第十電壓。
當儲存電晶體102與選擇電晶體128為P型電晶體時，程式化非揮發性記憶體的方法例如是施加第十一電壓至第一摻雜區、施加第十二電壓至閘極結構、施加第十三電壓至第三閘極、施加第十四電壓至第三摻雜區、施加第十五電壓至基底以及使第二摻雜區浮置。其中，第十一電壓小於第十四電壓及第十五電壓，第十二電壓小於等於第十五電壓，第十三電壓小於第十五電壓，第十四電壓小於等於第十五電壓。
當儲存電晶體102與選擇電晶體128為P型電晶體時，抹除非揮發性記憶體的方法例如是施加第十六電壓至第一摻雜區、施加第十七電壓至閘極結構、施加第十八電壓至第三閘極、施加第十九電壓至第三摻雜區、施加第二十電壓至基底以及使第二摻雜區浮置。其中，第十六電壓小於等於第十九電壓及第二十電壓，第十七電壓小於第十六電壓、第十九電壓及第二十電壓，第十八電壓小於等於第二十電壓，第十九電壓小於等於第二十電壓。
基於上述實施例，藉由新式的非揮發性嵌入式記憶體及其操作方法可大幅地增進記憶體的操作速度及效能。
綜上所述，上述實施例至少具有下列優點：
1.非揮發性記憶體可在記憶體元件的尺寸不斷縮小的情況下，仍具有高度的可靠度，而有利於提升記憶體元件的密度。
2.第一間隙壁的材料與電荷儲存層是使用標準製程所製作，因此可與現行製程進行整合。
3.藉由非揮發性記憶體及其操作方法能有效地增進記憶體的操作速度及效能。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧基底
102‧‧‧儲存電晶體
104‧‧‧第一摻雜區
106‧‧‧第二摻雜區
108‧‧‧閘極結構
110‧‧‧電荷儲存層
112‧‧‧第一介電層
114‧‧‧第二介電層
116‧‧‧主動區
118‧‧‧第一閘極
120‧‧‧第二閘極
122‧‧‧連接導線
124‧‧‧缺口
126‧‧‧第一間隙壁
128‧‧‧選擇電晶體
130‧‧‧第三閘極
132‧‧‧第三摻雜區
134‧‧‧第三介電層
136‧‧‧第二間隙壁
138‧‧‧第四介電層
圖1所繪示為本發明之一實施例的非揮發性記憶體的上視圖。
圖2所繪示為沿圖1中的I-I'剖面線的剖面圖。
100‧‧‧基底
102‧‧‧儲存電晶體
104‧‧‧第一摻雜區
106‧‧‧第二摻雜區
108‧‧‧閘極結構
110‧‧‧電荷儲存層
114．．．第二介電層
118．．．第一閘極
120．．．第二閘極
122．．．連接導線
124．．．缺口
126．．．第一間隙壁
128．．．選擇電晶體
130．．．第三閘極
132．．．第三摻雜區
136．．．第二間隙壁
138．．．第四介電層

Claims (17)

  1. 一種非揮發性記憶體，包括一儲存電晶體及一選擇電晶體，其中該儲存電晶體包括：一基底；一第一摻雜區與一第二摻雜區，分離設置於該基底中；一閘極結構，設置於該第一摻雜區與該第二摻雜區之間的該基底上，該閘極結構包括彼此分離的一第一閘極與一第二閘極，該第一閘極與該第二閘極分別鄰近該第一摻雜區與該第二摻雜區，且該第一閘極與該第二閘極電性連接，其中該閘極結構更包括一連接導線，連接該第一閘極與該第二閘極；一電荷儲存層，設置於該第一閘極與該第二閘極之間；一第一介電層，設置於該閘極結構與該基底之間；以及一第二介電層，設置於該閘極結構與該電荷儲存層之間。
  2. 如申請專利範圍第1項所述之非揮發性記憶體，其中該連接導線設置於該第一閘極與該第二閘極之間。
  3. 如申請專利範圍第1項所述之非揮發性記憶體，其中該閘極結構的上視圖案具有一缺口，且該電荷儲存層位於該缺口中。
  4. 如申請專利範圍第1項所述之非揮發性記憶體，其 中該閘極結構的上視圖案包括ㄇ型。
  5. 如申請專利範圍第1項所述之非揮發性記憶體，其中該閘極結構的材料包括多晶矽。
  6. 如申請專利範圍第1項所述之非揮發性記憶體，其中該儲存電晶體更包括一第一間隙壁，位於該第一閘極背向該第二閘極的側壁上以及該第二閘極背向該第一閘極的側壁上。
  7. 如申請專利範圍第6項所述之非揮發性記憶體，其中該第一間隙壁的材料包括氮化矽。
  8. 如申請專利範圍第1項所述之非揮發性記憶體，其中該基底具有一第一導電型，而該第一摻雜區與該第二摻雜區具有一第二導電型，且該第一導電型與該第二導電型為相反的導電型態。
  9. 如申請專利範圍第1項所述之非揮發性記憶體，其中該選擇電晶體包括：該基底；一第三閘極，設置於該基底上；該第二摻雜區與一第三摻雜區，分別設置於該第三閘極兩側的該基底中；以及一第三介電層，設置於該第三閘極與該基底之間。
  10. 如申請專利範圍第9項所述之非揮發性記憶體，其中該第三閘極的材料包括多晶矽。
  11. 如申請專利範圍第9項所述之非揮發性記憶體，其中該選擇電晶體更包括一第二間隙壁，設置於該第三閘 極兩側的側壁上。
  12. 如申請專利範圍第11項所述之非揮發性記憶體，其中該第二間隙壁的材料包括氮化矽。
  13. 如申請專利範圍第9項所述之非揮發性記憶體，其中該非揮發性記憶體的操作方法包括利用通道熱電子法程式化該非揮發性記憶體。
  14. 如申請專利範圍第9項所述之非揮發性記憶體，其中當該儲存電晶體與該選擇電晶體為N型電晶體時，程式化該非揮發性記憶體的方法包括：施加一第一電壓至該第一摻雜區；施加一第二電壓至該閘極結構；施加一第三電壓至該第三閘極；施加一第四電壓至該第三摻雜區；施加一第五電壓至該基底；以及使該第二摻雜區浮置，其中該第一電壓大於該第四電壓及該第五電壓，該第二電壓大於該第五電壓，該第三電壓大於該第四電壓及該第五電壓，該第四電壓大於等於該第五電壓。
  15. 如申請專利範圍第9項所述之非揮發性記憶體，其中當該儲存電晶體與該選擇電晶體為N型電晶體時，抹除該非揮發性記憶體的方法包括：施加一第六電壓至該第一摻雜區；施加一第七電壓至該閘極結構；施加一第八電壓至該第三閘極； 施加一第九電壓至該第三摻雜區；施加一第十電壓至該基底；以及使該第二摻雜區浮置，其中該第六電壓大於該第七電壓，該第六電壓大於等於該第十電壓，該第八電壓大於該第十電壓，該第九電壓大於等於該第十電壓。
  16. 如申請專利範圍第9項所述之非揮發性記憶體，其中當該儲存電晶體與該選擇電晶體為P型電晶體時，程式化該非揮發性記憶體的方法包括：施加一第十一電壓至該第一摻雜區；施加一第十二電壓至該閘極結構；施加一第十三電壓至該第三閘極；施加一第十四電壓至該第三摻雜區；施加一第十五電壓至該基底；以及使該第二摻雜區浮置，其中該第十一電壓小於該第十四電壓及該第十五電壓，該第十二電壓小於等於該第十五電壓，該第十三電壓小於該第十五電壓，該第十四電壓小於等於該第十五電壓。
  17. 如申請專利範圍第9項所述之非揮發性記憶體，其中當該儲存電晶體與該選擇電晶體為P型電晶體時，抹除該非揮發性記憶體的方法包括：施加一第十六電壓至該第一摻雜區；施加一第十七電壓至該閘極結構；施加一第十八電壓至該第三閘極； 施加一第十九電壓至該第三摻雜區；施加一第二十電壓至該基底；以及使該第二摻雜區浮置，其中該第十六電壓小於等於該第十九電壓及該第二十電壓，該第十七電壓小於該第十六電壓、該第十九電壓及該第二十電壓，該第十八電壓小於等於該第二十電壓，該第十九電壓小於等於該第二十電壓。
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